KR20070017791A - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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KR20070017791A
KR20070017791A KR1020050072378A KR20050072378A KR20070017791A KR 20070017791 A KR20070017791 A KR 20070017791A KR 1020050072378 A KR1020050072378 A KR 1020050072378A KR 20050072378 A KR20050072378 A KR 20050072378A KR 20070017791 A KR20070017791 A KR 20070017791A
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김재황
전희석
한정욱
이창훈
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삼성전자주식회사
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 소자를 제조하는 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판 상에 복수개의 셀 및 선택 게이트 패턴을 형성하고, 제 1 및 제 2 이온 주입 공정으로 반도체 기판 내에 부유 확산 영역 및 소오스/드레인 영역을 형성한다. 복수개의 셀 및 선택 게이트 패턴 중 적어도 하나의 상부를 노출하는 물질막 패턴을 형성하고, 물질막 패턴에 의하여 노출되어 있는 셀 및 선택 게이트 패턴 하부의 반도체 기판 내에 코딩 불순물 이온을 주입함으로써, 이이피롬 메모리에서 마스크롬 메모리로 전환된 반도체 메모리 소자가 제조될 수 있다. 이에 따라, 사용자의 요구에 제때 부합하면서 제조 원가 및 시간을 감소시킬 수 있는 반도체 메모리 소자의 제조 방법을 제공할 수 있다.
EEPROM, Mask-ROM, 문턱 전압, 이온 주입, 셀 전류

Description

반도체 메모리 소자의 제조 방법{Method Of Fabricating Semiconductor Memory Device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들;
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들.
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 더 구체적으로는 마스크롬(Mask-ROM) 셀 어레이(cell array)를 포함하는 반도체 메모리 소자의 제조 방법에 관한 것이다.
시스템 온 칩(System on Chip : SoC)은 시스템 구성에 필요한 핵심적인 기능을 하나의 칩에 구현한 것이다. 시스템 온 칩에는 하드웨어와 소프트웨어가 통합되고 아날로그와 디지털이 결합하여 있어서, 반도체 칩 자체가 바로 하나의 시스템이 되는 것을 의미한다. 즉, 시스템 온 칩은 메모리와 비메모리, 아날로그 부품과 디지털 부품 그리고 하드웨어와 소프트웨어 등 모든 기능을 동시에 처리할 수 있도 록, 대용량의 메모리 셀 영역과 로직(logic) 셀 영역이 하나의 반도체 칩에 포함되어 있다.
현재 시스템 온 칩은 모바일 기기를 비롯한 각종 디지털 장치와 같은 여러 기술 분야에서 적용 범위를 넓히고 있다. 특히, 고집적, 고성능 제품에 널리 적용되고 있는데, 반도체 제조에 0.13㎛ 이하의 미세 공정이 상용화되면서 시스템 온 칩의 적용 분야는 더욱 확대되고 있다. 그런데 이와 같은 시스템 온 칩의 대부분은 그 내부에 각종 데이터가 코딩(coding)되어 있는 마스크롬 메모리 소자와 사용자가 데이터를 프로그램(program)하고 소거(erase)할 수 있는 이이피롬(EEPROM) 메모리와 같은 비휘발성 메모리(Non-Volatile Memory : NVM) 소자들을 포함한다.
이이피롬 메모리만을 사용하는 경우, 마스크롬 메모리를 사용하는 것에 비하여 프로그램하는 시간에 따른 불필요한 시간 소모가 발생한다. 또한, 이이피롬 메모리만을 사용하여 전기적으로 프로그램하여 데이터를 변경하는 것은 제품 개발을 위한 일부 특정한 용도를 제외하고는 거의 사용되지 않는다. 이이피롬 메모리의 전기적 프로그램 기능은 메모리 영역의 일부에서만 사용하고, 대부분의 영역은 롬과 같이 고정된 데이터로 사용되는 경우가 많다. 즉, 제품을 양산할 때에는 단일 데이터로만 프로그램하는 경우가 자주 발생하게 된다. 그리고 마스크롬 메모리를 포함하는 제품에 비하여 복잡한 테스트 적용에 따른 제조 원가 및 시간의 증가를 가져오게 된다.
한편, 마스크롬 메모리만을 사용하여 실제 제품으로 판매하기 위해서는 여러 번의 테스트 과정을 거치게 된다. 즉, 코딩된 데이터에 의하여 프로그램이 정상적 으로 작동하는지 여부를 확인하기 위하여 테스트를 반복적으로 실시한 다음 최종 제품을 생산하게 된다. 그런데 테스트 과정에서는 일반적으로 마스크롬 메모리가 아닌 이이피롬 메모리와 같은 플래시 메모리를 사용한다. 이이피롬 메모리에 프로그램 데이터를 코딩한 후, 테스트 과정을 반복하게 된다. 그리고 테스트 후, 최종적으로 오류가 발생하지 않으면 마스크롬 메모리 형식으로 프로그램 데이터를 코딩한 다음 시스템 온 칩 등에 포함하게 된다. 이에 따라, 사용자의 제품 수령 시기의 지연 및 효율적인 제품 양산에 지장을 초래하는 문제점이 있다.
일반적으로 이이피롬 메모리 영역을 구성하는 셀 트랜지스터와 마스크롬 메모리 영역을 구성하는 셀 트랜지스터는 그 종류가 다르다. 이러한 셀 트랜지스터의 차이에 따른 제품의 신뢰성을 확보하기 위하여, 상기한 테스트를 통과한 마스크롬 메모리인 경우에도 마스크롬 메모리에 프로그램 데이터를 코딩한 다음에 다시 테스트를 한다. 결국, 마스크롬 메모리의 정상 작동 여부 및 신뢰성 여부를 테스트하는데 많은 시간이 소요되는 문제점이 있다. 또한, 사용자의 정보를 입수한 시점으로부터 제품이 출고되는 시점 사이의 소요 시간이 길어지는 문제점도 있다.
본 발명이 이루고자 하는 기술적 과제는 시스템 온 칩의 집적도를 향상시킬 수 있는 반도체 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 마스크롬 메모리의 설계에서부터 제품 생산에 이르기까지 소요되는 시간을 단축할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 메모리 소자의 제조 방법을 제공한다. 본 발명에 따르면, 먼저 반도체 기판 상에 게이트 산화막을 형성하고, 게이트 산화막을 식각하여 개구부를 형성한다. 제 1 이온 주입 공정을 실시하여 개구부 하부 부위의 반도체 기판 내에 부유 확산 영역을 형성한다. 개구부 내에 게이트 산화막보다 얇은 터널 절연막을 형성하고, 반도체 기판을 덮는 하부 도전막, 게이트 층간 절연막 및 상부 도전막을 형성한다. 하부 도전막, 게이트 층간 절연막 및 상부 도전막을 패터닝하여 부유 게이트, 게이트 층간 절연막 패턴, 제어 게이트, 하부 선택 게이트, 선택 게이트 층간 절연막 패턴 및 상부 선택 게이트를 포함하는 복수개의 셀 및 선택 게이트 패턴을 형성한다. 반도체 기판 상에 형성되어 있는 복수개의 셀 및 선택 게이트 패턴 중 적어도 하나의 상부를 노출하는 물질막 패턴을 형성한다. 물질막 패턴에 의하여 노출되어 있는 셀 및 선택 게이트 패턴 하부의 반도체 기판 내에 코딩 불순물 이온을 주입하고, 물질막 패턴을 제거하여 반도체 메모리 소자를 제조한다.
코딩 불순물 이온 주입 단계 전후에, 제 2 이온 주입 공정을 실시하여 반도체 기판에 소오스/드레인 영역을 형성할 수 있다. 코딩 불순물 이온 주입 단계에서, 코딩 불순물 이온으로 붕소(B), 인(P), 불화 붕소(BF2), 비소(As) 또는 인듐(In)을 포함하는 물질을 사용할 수 있다. 코딩 불순물 이온은 약 1×1015atoms/cm3의 농도로 주입할 수 있다. 제어 게이트는 실리사이드(silicide)를 포함하는 물질 인 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 또는 티타늄 실리사이드(TiSix)로 형성할 수 있다. 물질막 패턴은 포토레지스트로 형성할 수 있으며, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산화 질화물(silicon oxynitride) 또는 폴리 실리콘(polysilicon)으로도 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(110)의 소정 영역에 소자분리막(미도시)을 형성한다. 소자분리막은 반도체 기판(110)의 활성영역을 한정한다. 소자분리막은 로코스(LOCOS : LOCal Oxidation Silicon) 방식 또는 트렌치 방식을 사용하여 형성할 수 있다. 반도체 기판(110) 상부 전면을 덮는 게이트 산화막(112)을 형성한다. 게이트 산화막(112)은 반도체 기판(110)을 열산화시키는 방법으로 형성한 실리콘 산화막일 수 있다. 게이트 산화막(112)의 소정 부위를 식각하여 개구부를 형성한다.
제 1 이온 주입 공정을 통하여 개구부 하부 부위의 반도체 기판(110) 내에 부유 확산 영역(114)을 형성한다. 제 1 이온 주입 공정은 활성영역과 다른 도전형의 불순물을 사용하여 실시한다. 부유 확산 영역(114)의 상부이면서, 게이트 산화막(112)의 소정 부위에 형성된 개구부에 게이트 산화막(112)보다 얇은 터널 절연막(116)을 형성한다. 터널 절연막(116)은 열산화를 통해 형성한 실리콘 산화막일 수 있다.
터널 절연막(116)을 포함하는 반도체 기판(110) 전면을 덮는 하부 도전막(120)을 형성한다. 하부 도전막(120)은 폴리 실리콘으로 형성할 수 있다. 하부 도전막(120) 상에 게이트 층간 절연막(125)을 형성한다. 게이트 층간 절연막(125)은 차례로 적층된 산화막-질화막-산화막(Oxide-Nitride-Oxide : ONO)일 수 있다. 게이트 층간 절연막(125) 상에 상부 도전막(130)을 형성한다. 상부 도전막(130)은 차례로 적층된 폴리 실리콘 및 실리사이드로 이루어질 수 있다. 실리사이드 상에는 실리콘 산화막, 실리콘 산화 질화막 또는 실리콘 질화막 중에서 선택된 적어도 한가지 물질막이 더 형성될 수도 있다.
상부 도전막(130), 게이트 층간 절연막(125) 및 하부 도전막(120)을 패터닝함으로써, 활성영역 및 소자분리막을 가로지르는 셀 게이트 패턴(140a) 및 선택 게이트 패턴(140b)이 형성된다.
셀 게이트 패턴(140a)은 차례로 적층된 부유 게이트(120a), 게이트 층간 절 연막 패턴(125a) 및 제어 게이트(130a)로 이루어진다. 이때, 셀 게이트 패턴(140a)은 부유 확산 영역(114) 및 터널 절연막(116) 상을 지나도록 배치된다. 즉, 부유 게이트(120a)는 터널 절연막(116)의 상부면을 덮는다.
선택 게이트 패턴(140b)은 차례로 적층된 하부 선택 게이트(120b), 선택 게이트 층간 절연막 패턴(125b) 및 상부 선택 게이트(130b)로 이루어진다. 이때, 하부 선택 게이트(120b), 선택 게이트 층간 절연막 패턴(125b) 및 상부 선택 게이트(130b)는 각각 부유 게이트(120a), 게이트 층간 절연막(125a) 및 제어 게이트(130a)와 동일한 화학적 조성 및 두께를 가질 수 있다.
즉, 상부 선택 게이트(130b)는 제어 게이트(130a)와 마찬가지로, 차례로 적층된 폴리 실리콘막 및 실리사이드로 이루어질 수 있다. 또한, 하부 선택 게이트(120b)와 상부 선택 게이트(130b)는 소정 영역에서 전기적으로 연결된다. 이를 위해, 선택 게이트 층간 절연막 패턴(125b)을 제거하기 위한 공정이 더 실시될 수 있다.
셀 게이트 패턴(140a) 및 선택 게이트 패턴(140b)의 측벽에, 일반적인 방법을 사용하여 게이트 스페이서(145)를 형성한다. 게이트 스페이서(145)를 형성하기 전 또는 후에, 반도체 기판(110) 내부의 소정 영역에 이온 주입 영역(150)을 형성하기 위한 제 2 이온 주입 공정을 실시할 수 있다.
이온 주입 영역(150)은 셀 게이트 패턴(140a), 선택 게이트 패턴(140b) 또는 게이트 스페이서(145)를 마스크로 사용하여, 적어도 한 단계 이상의 이온 주입 공정을 통해 형성될 수 있다. 이온 주입 공정은 또 다른 포토레지스트 패턴을 마스크 로 사용할 수도 있다. 이온 주입 영역(150)은 셀 트랜지스터의 소오스/드레인 역할을 한다. 한편, 일반적인 셀 트랜지스터에 형성되는 고농도 확산 영역(155) 역시 동일한 방법에 따라 형성되는 이온 주입 영역(150)에 포함될 수 있다. 고농도 확산 영역(155)은 셀 게이트 패턴(140a) 및 선택 게이트 패턴(140b) 사이의 활성영역에 형성된다. 부유 확산 영역(114)은 고농도 확산 영역(155)과 소정의 영역에서 중첩된다. 한편, 게이트 스페이서(145)를 형성하기 전에 실시하는 이온 주입 공정은 일반적으로, 그 이후에 실시하는 이온 주입 공정보다 낮은 도즈(dose) 조건을 갖는 것이 바람직하다.
이와 같이 만들어진 셀 트랜지스터는 프로그램 동작 및 소거 동작 시에 동일하게 F-N 터널링(Fowler-Nordhiem tunneling) 방식으로 동작하는 소자일 수 있다.
도 1b를 참조하면, 반도체 기판(110) 상에 형성된 복수개의 셀 및 선택 게이트 패턴(140a 및 140b) 중 적어도 하나의 셀 및 선택 게이트 패턴(140a 및 140b)을 노출하는 물질막 패턴(160)을 형성한다. 물질막 패턴(160)은 포토레지스트를 사용하여 형성하는 것이 바람직하지만, 절연 물질 예컨대 실리콘 산화물, 실리콘 질화물 또는 실리콘 질화 산화물 등으로 형성할 수도 있다.
도 1c를 참조하면, 물질막 패턴(160)을 마스크로 사용하여 노출된 하나의 셀 및 선택 게이트 패턴(140a 및 140b) 하부의 반도체 기판(110) 내로 코딩 불순물 이온(165)을 주입하는 공정을 실시한다. 주입되는 코딩 불순물 이온(165)으로는 3B족 원소 또는 5B족 원소 예컨대, 붕소, 인, 불화 붕소, 비소 또는 인듐 등을 포함하는 물질을 사용할 수 있으며, 코딩 불순물 이온(165)의 주입 농도는 약 1× 1015atoms/cm3 정도일 수 있다.
도 1d를 참조하면, 코딩 불순물 이온(165) 주입 공정의 결과로 노출된 하나의 셀 및 선택 게이트 패턴(140a 및 140b) 하부의 반도체 기판(110) 내에 코딩 불순물 이온 주입 영역(170)이 형성된다. 코딩 불순물 이온 주입 영역(170)은 셀 게이트 패턴(140a)의 하부에만 형성할 수도 있다. 하지만 물질막 패턴(160) 형성할 때 발생할 수 있는 오정렬을 방지하기 위해 선택 게이트 패턴(140b)의 하부까지 코딩 불순물 이온 주입 영역(170)을 확장하여 형성할 수 있다.
모든 셀 트랜지스터의 게이트 라인(미도시)에 6V~16V 정도의 전계를 인가하거나, 또는 자외선을 쪼여줌으로써, 반도체 메모리 소자 제조 과정에서 부유 게이트(120a)로 침투되어 정상적인 소자의 동작을 방해하는 전자를 소거할 수 있다. 코딩 불순물 이온 주입 영역(170)이 형성된 셀 트랜지스터는 부유 게이트(120a)의 상태와 무관한 문턱전압(threshold voltage, Vth)을 유지하게 된다. 이에 따라, 데이터 '1'과 '0'이 코딩된 마스크롬 메모리로 전환될 수 있다. 코딩 불순물 이온(165)의 주입 농도가 약 1×1015atoms/cm3 정도일 경우, Vth는 약 2.5V~3.5V 수준이 된다.
코딩 불순물 이온(165)은 반도체 기판(110)의 도전형에 따라서 공핍형 트랜지스터(depletion transistor) 또는 증가형 트랜지스터(enhancement transistor)를 제조하는데 사용할 수 있다. 예를 들어, p형 반도체 기판(110)을 사용하는 경우, 3B족 원소를 포함하는 코딩 불순물 이온(160)을 주입하면 공핍형 트랜지스터가 형 성되고, 공핍형 트랜지스터는 (-)의 문턱 전압을 갖는다. 공핍형 트랜지스터는 제어 게이트(130a)에 0V의 전압을 인가해도 온(ON) 상태를 유지한다. 반면, p형 반도체 기판(110)에 5B족 원소를 포함하는 코딩 불순물 이온(165)을 주입하면 문턱 전압이 코딩 불순물 이온(170)을 주입하지 않은 셀 트랜지스터의 동작 전압보다 높은 증가형 트랜지스터가 형성된다. 따라서, 코딩 불순물 이온(165)이 주입되지 않은 셀 트랜지스터의 제어 게이트(130a)에 동작 전압을 인가하여도 증가형 트랜지스터는 오프(OFF) 상태를 유지한다.
도 1e를 참조하면, 이온 주입 영역(150)의 소정 영역을 노출하는 개구부를 가지는 층간 절연막(180)이 반도체 기판(110)의 상부 전면에 배치된다. 층간 절연막(180)의 개구부를 통해 노출되는 이온 주입 영역(150)에 접속하는 콘택/배선(185)이 배치됨으로써, 일반적인 이이피롬 메모리를 마스크롬 메모리로 전환한 반도체 메모리 소자가 형성될 수 있다. 층간 절연막(180) 및 콘택/배선(185)은 통상적인 반도체 장치의 제조 방법에 따라 형성할 수 있다.
본 실시예에 의한 반도체 메모리 소자는 외견상 게이트 트랜지스터를 포함하는 다수의 메모리 셀이 어레이 되어 있는 플래시 메모리 소자와 같다. 그러나 본 실시예의 의한 반도체 메모리 소자의 일부 메모리 영역은 하나의 메모리 셀의 채널에 코딩 불순물 이온 주입 영역을 포함하고 있는 마스크롬 메모리 영역으로 형성될 수 있다. 그리고 나머지 메모리 영역은 사용자가 데이터를 프로그램하고 소거할 수 있는 일반적인 플래시 메모리 영역으로 형성될 수 있다. 즉, 본 발명에 의한 반도체 메모리 소자는 하나의 메모리 블록 내에 플래시 메모리 영역 및 마스크롬 메모 리 영역이 모두 나란히 형성될 수 있다. 또는 전체 메모리 영역을 마스크롬 메모리로 전환할 수도 있다.
따라서, 본 발명에 의한 반도체 메모리 소자는 플래시 메모리 영역 및 마스크롬 메모리 영역이 별개의 메모리 블록으로 나뉘어서 형성되어 있는 반도체 메모리 소자에 비하여 집적도를 높이는데 있어서 유리하다. 아울러, 본 발명에 의한 반도체 메모리 소자는 외견상으로는 플래시 메모리 영역과 마스크롬 메모리 영역이 구분되지 않기 때문에, 마스크롬 메모리 영역에 코딩되어 있는 각종 프로그램에 관한 데이터도 쉽게 유출되지 않는다. 제조 공정의 측면에서도, 마스크롬 메모리 영역을 구성하는 셀 트랜지스터를 복잡한 구조의 게이트 트랜지스터로 형성하더라도, 플래시 메모리 영역의 셀 트랜지스터 제조 공정과 동시에 진행할 수 있기 때문에 별도의 추가적인 공정이 필요 없다. 또한, 테스트 시간을 단축할 수 있으며, 높은 신뢰성을 가지는 반도체 메모리 소자를 제조할 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서는 전술한 본 발명의 실시예와 다른 점을 중심으로 간략하게 설명하기로 한다.
도 2a를 참조하면, 반도체 기판(210) 상부 전면을 덮는 게이트 산화막(212)을 형성한다. 게이트 산화막(112)의 소정 부위를 식각하여 개구부를 형성한다. 제 1 이온 주입 공정을 통하여 개구부 하부 부위의 반도체 기판(210) 내에 부유 확산 영역(214)을 형성한다. 반도체 기판(210) 상에 복수개의 셀 및 선택 게이트 패턴(240a 및 240b)을 형성한다. 셀 및 선택 게이트 패턴(240a 및 240b)은 첫 번째 실 시예와 마찬가지로 게이트 산화막(212), 터널 절연막(216), 부유 게이트(220a), 게이트 층간 절연막 패턴(225a), 제어 게이트(230a), 하부 선택 게이트(220b), 선택 게이트 층간 절연막 패턴(225b) 및 상부 선택 게이트(230b)를 포함한다.
첫 번째 실시예와는 달리 코딩 불순물 이온 주입 영역(270)을 형성하기 위한 물질막 패턴(260) 형성 공정을 먼저 실시한다. 반도체 기판(210) 상에 형성된 복수개의 셀 및 선택 게이트 패턴(240a 및 240b) 중 적어도 하나의 셀 및 선택 게이트 패턴(240a 및 240b)을 노출하는 물질막 패턴(260)을 형성한다. 물질막 패턴(260)은 포토레지스트를 사용하여 형성하는 것이 바람직하지만, 첫 번째 실시예와 마찬가지로 산화막이나 질화막과 같은 절연막으로 형성할 수도 있다.
도 2b를 참조하면, 물질막 패턴(260)을 마스크로 사용하여 노출된 셀 및 선택 게이트 패턴(240a 및 240b) 하부의 반도체 기판(210) 내로 코딩 불순물 이온(265)을 주입하는 공정을 실시한다. 주입되는 코딩 불순물 이온(265)으로는 3B족 원소 또는 5B족 원소 예컨대, 붕소, 인, 불화 붕소, 비소 또는 인듐 등을 포함하는 물질을 사용할 수 있으며, 코딩 불순물 이온(265)의 주입 농도는 약 1×1015atoms/cm3일 수 있다.
도 2c를 참조하면, 코딩 불순물 이온(265) 주입 공정의 결과로 노출된 셀 및 선택 게이트 패턴(240a 및 240b) 하부의 반도체 기판(210) 내에 코딩 불순물 이온 주입 영역(270)이 형성된다.
도 2d를 참조하면, 반도체 기판(210) 내부의 소정 영역에 이온 주입 영역 (250)을 형성하기 위한 제 2 이온 주입 공정을 실시하여 다른 실시예에 의한 반도체 메모리 소자를 형성한다.
셀 트랜지스터의 게이트 라인(미도시)에 6V~16V 정도의 전계를 인가하거나, 또는 자외선을 쪼여줌으로써, 반도체 메모리 소자 제조 과정에서 부유 게이트(120a)로 주입되는 원하지 않은 전자를 소거할 수 있다. 코딩 불순물 이온 주입 영역(270)이 형성된 셀 트랜지스터는 부유 게이트(120a)의 상태와 무관한 문턱전압을 유지하게 된다. 이에 따라, 데이터 '1'과 '0'이 코딩된 마스크롬 메모리로 전환될 수 있다.
상술한 것과 같이, 본 발명에 따르면 코딩 불순물 이온 주입 공정으로 이이피롬 메모리 영역을 이이피롬-마스크롬 메모리 영역이 혼재하는 소자로 전환할 수 있다. 이에 따라, 시스템 온 칩의 집적도를 향상시킬 수 있으며, 마스크롬 메모리의 설계에서부터 제품 생산에 이르기까지 소요되는 시간을 단축할 수 있다. 이에 따라, 제조 원가 및 시간을 감소시킬 수 있는 반도체 메모리 소자의 제조 방법을 제공할 수 있다.

Claims (8)

  1. 반도체 기판 상에 개구부를 가지는 게이트 산화막을 형성하는 단계;
    제 1 이온 주입 공정을 실시하여 개구부 하부 부위의 상기 반도체 기판 내에 부유 확산 영역을 형성하는 단계;
    상기 개구부 내에 상기 게이트 산화막보다 얇은 터널 절연막을 형성하는 단계;
    상기 반도체 기판을 덮는 하부 도전막, 게이트 층간 절연막 및 상부 도전막을 형성하고 패터닝하여, 부유 게이트, 게이트 층간 절연막 패턴 및 제어 게이트를 포함하는 복수개의 셀 및 선택 게이트 패턴을 형성하는 단계;
    상기 반도체 기판 상에 형성되어 있는 복수개의 상기 셀 및 선택 게이트 패턴 중 적어도 하나의 상부를 노출하는 물질막 패턴을 형성하는 단계;
    상기 물질막 패턴에 의하여 노출되어 있는 상기 셀 및 선택 게이트 패턴 하부의 상기 반도체 기판 내에 코딩 불순물 이온을 주입하는 단계; 및
    상기 물질막 패턴을 제거하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 코딩 불순물 이온을 주입하는 단계 전에, 제 2 이온 주입 공정을 실시하여 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 코딩 불순물 이온을 주입하는 단계 후에, 제 2 이온 주입 공정을 실시하여 상기 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제 1항 있어서,
    상기 코딩 불순물 이온 주입 단계에서, 상기 코딩 불순물 이온으로 붕소, 인, 불화 붕소, 비소 또는 인듐을 포함하는 물질을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 코딩 불순물 이온은 약 1×1015atoms/cm3의 농도로 주입하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제어 게이트는 실리사이드를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 실리사이드를 포함하는 물질은 텅스텐 실리사이드, 코발트 실리사이드 또는 티타늄 실리사이드인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 물질막 패턴은 포토레지스트, 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 또는 폴리 실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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