KR20070013252A - Circuit boad including a plurality of via structures - Google Patents

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Abstract

A circuit board having plural via structures is provided to reduce the whole area of a via hole in the circuit board by connecting plural wiring positioned on upper and lower portions of the board by using a plurality of via. A circuit board includes a dielectric substrate having via structures(730,740), and a pair of signal wiring(721,723,724,726) formed on the dielectric substrate and connected to the via structure. The via structure has via-holes(731,741) penetrating through the dielectric substrate and a pair of via formed on an inner wall of the via hole and connected to the pair of wiring. The via-hole has plural sub via-holes which are formed to overlap one another.

Description

복수개의 비아 구조를 포함하는 회로 기판{Circuit boad including a plurality of via structures}Circuit board including a plurality of via structures {Circuit boad including a plurality of via structures}

도 1은 종래의 회로 기판을 설명하기 위한 평면도이다. 1 is a plan view for explaining a conventional circuit board.

도 2는 도 1의 II-II'를 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along line II-II 'of FIG. 1.

도 3 및 도 4는 본 발명의 일 실시예에 따른 회로 기판에 사용되는 비아 구조체를 설명하기 위한 사시도 및 평면도이다. 3 and 4 are a perspective view and a plan view for explaining a via structure used in the circuit board according to an embodiment of the present invention.

도 5는 도 4의 V-V'를 따라 절단한 단면도이다.FIG. 5 is a cross-sectional view taken along line VV ′ of FIG. 4.

도 6 내지 도 8은 본 발명의 일 실시예에 따른 회로 기판에 사용되는 비아 구조체를 설명하기 위한 평면도이다.6 to 8 are plan views illustrating via structures used in a circuit board according to an embodiment of the present invention.

도 9는 본 발명의 일 실시예에 따른 회로 기판의 특성을 설명하기 위한 개념도이다.9 is a conceptual diagram illustrating the characteristics of a circuit board according to an embodiment of the present invention.

도 10은 본 발명의 다른 실시예에 따른 회로 기판에 사용되는 비아 구조체를 설명하기 위한 평면도이다.10 is a plan view illustrating a via structure used in a circuit board according to another exemplary embodiment of the present invention.

도 11은 본 발명의 또 다른 실시예에 따른 회로 기판의 단면도이다.11 is a cross-sectional view of a circuit board according to another embodiment of the present invention.

도 12는 본 발명의 일 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 순서도이다. 12 is a flowchart illustrating a method of manufacturing a circuit board according to an embodiment of the present invention.

도 13a 내지 도 13d는 본 발명의 일 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 평면도들이다.13A to 13D are plan views illustrating a method of manufacturing a circuit board according to an embodiment of the present invention.

도 14는 본 발명의 다른 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 순서도이다. 14 is a flowchart illustrating a method of manufacturing a circuit board according to another embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

100: 회로 기판 110: 유전 물질 기판100: circuit board 110: dielectric material substrate

120, 125: 상부 배선 130: 비아 구조체120, 125: upper wiring 130: via structure

131: 비아홀 131a: 중심 서브 비아홀131: via hole 131a: center sub via hole

131b, 131c: 서브 비아홀 132, 137: 비아131b and 131c: Sub via hole 132 and 137: Via

132a, 137a: 비아의 배선 영역 132b, 137b: 비아의 패드 영역132a and 137a: wiring area of via 132b and 137b: pad area of via

139: 연결부 140, 145: 상부 배선139: connection portion 140, 145: upper wiring

711, 712, 713, 714, 715: 유전 물질층711, 712, 713, 714, 715: dielectric material layer

721, 723, 724, 726: 신호 배선721, 723, 724, 726: signal wiring

722, 725: 레퍼런스층 730: 제1 비아 구조체722, 725: Reference Layer 730: First Via Structure

740: 제2 비아 구조체740: second via structure

본 발명은 회로 기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 동작 특성이 향상된 회로 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a circuit board and a method for manufacturing the same, and more particularly, to a circuit board with improved operating characteristics and a method for manufacturing the same.

최근 반도체 장치의 기능이 집적화, 세분화, 소형화, 고속화됨에 따라, 이에 사용되는 회로 기판의 기능 향상도 중요시되고 있다. 특히, 신호의 왜곡을 방지하기 위한 회로 기판의 설계가 문제된다.As functions of semiconductor devices have been integrated, subdivided, miniaturized, and speeded up in recent years, the improvement of functions of circuit boards used therein is also important. In particular, the design of circuit boards to prevent signal distortion is a problem.

회로 기판은 다층으로 적층된 신호 배선을 이용하여 복잡한 신호 배선을 안정적으로 배치하고, 서로 다른 층에 위치하는 신호 배선은 비아(via)를 이용하여 전기적으로 연결한다. 그런데, 이러한 비아는 특성 임피던스를 제어하기 어렵기 때문에, 신호의 왜곡이 발생될 수 있다.The circuit board stably arranges complex signal wires using signal wires stacked in multiple layers, and signal wires located on different layers are electrically connected using vias. However, since such vias are difficult to control characteristic impedance, signal distortion may occur.

예를 들어, 싱글 엔디드(single ended) 신호 배선의 경우, 비아는 레퍼런스층(reference layer)과의 거리가 일정하지 않기 때문에, 비아의 커패시턴스(capacitance)나 인덕턴스(inductance)가 변화하게 된다. For example, in the case of single ended signal wiring, since the distance between the via and the reference layer is not constant, the capacitance or inductance of the via is changed.

또한, 차동(differential) 신호 배선은, 인접하여 위치한 한 쌍의 신호 배선을 이용하여 전달하고자 하는 신호를 상보적인 신호와 함께 전달한다. 따라서, 주위 환경에 의해 발생되는 커먼 모드 노이즈(common mode noise)를 서로 상쇄함으로써 신호 충실도(signal integrity)를 높일 수 있다. 특히, 한 쌍의 신호 배선은 일정한 간격을 유지하는 것이 중요하다. 간격이 변하면, 임피던스 부정합이 발생되고, 이로 인해 신호가 반사되어 신호의 왜곡이 발생될 수 있기 때문이다.In addition, the differential signal wire transfers a signal to be transmitted with a complementary signal using a pair of adjacent signal wires. Accordingly, signal integrity can be increased by canceling out common mode noise generated by the surrounding environment. In particular, it is important that the pair of signal wires maintain a constant gap. If the interval is changed, impedance mismatch occurs, which may cause the signal to be reflected and distortion of the signal.

도 1은 종래의 회로 기판을 설명하기 위한 평면도이다. 도 2는 도 1의 II-II'를 따라 절단한 단면도이다.1 is a plan view for explaining a conventional circuit board. FIG. 2 is a cross-sectional view taken along line II-II 'of FIG. 1.

도 1 및 도 2를 참조하면, 종래의 회로 기판(1)은 유전 물질 기판(10), 신호 배선(20, 25, 40, 45), 비아 구조체(30, 35)를 포함한다. 여기서, 비아 구조체(30, 35)는 비아홀(31, 36) 및 비아(32, 37)를 포함한다. 한 쌍의 상부 배선(20, 25)은 한 쌍의 비아(32, 37)를 통해서, 한 쌍의 하부 배선(40, 45)와 연결된다. 그런데, 한 쌍의 비아(32, 37)의 간격(a)은 한 쌍의 상부 배선(20, 25)의 간격(b)에 비해 넓음을 알 수 있다. 따라서, 한 쌍의 상부 배선(20, 25)과 한 쌍의 비아(32, 37)가 연결되는 연결부(29)가 벌어지기 때문에, 한 쌍의 상부 배선(20, 25)은 일정한 간격이 유지되지 않고 신호의 왜곡이 발생된다. 1 and 2, a conventional circuit board 1 includes a dielectric material substrate 10, signal wires 20, 25, 40, 45, and via structures 30, 35. Here, the via structures 30 and 35 include via holes 31 and 36 and vias 32 and 37. The pair of upper wires 20 and 25 are connected to the pair of lower wires 40 and 45 through the pair of vias 32 and 37. However, it can be seen that the spacing a of the pair of vias 32 and 37 is wider than the spacing b of the pair of upper wirings 20 and 25. Therefore, since the connecting portion 29 to which the pair of upper wirings 20 and 25 and the pair of vias 32 and 37 are connected is opened, the pair of upper wirings 20 and 25 are not maintained at regular intervals. Without distortion of the signal.

본 발명이 이루고자 하는 기술적 과제는, 동작 특성이 향상된 회로 기판을 제공하는 것이다.It is an object of the present invention to provide a circuit board with improved operating characteristics.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The technical problems of the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 기판은 비아 구조체가 형성된 유전 물질 기판; 및 유전 물질 기판 상에 위치하며, 비아 구조체와 연결되어 일 방향으로 배열되며 비아 구조체와의 연결부가 평행한 한 쌍의 신호 배선을 포함한다.According to an aspect of the present invention, there is provided a circuit board including a dielectric material substrate on which a via structure is formed; And a pair of signal wires disposed on the dielectric material substrate, connected to the via structures, arranged in one direction, and having a parallel connection with the via structures.

회로 기판에서, 한 쌍의 신호 배선의 연결부의 차동 임피던스가 일정할 수 있으며, 하나의 신호 배선은 정보 신호를 전달하고, 나머지 신호 배선은 상기 정보 신호의 레퍼런스 신호를 전달할 수 있다.In the circuit board, the differential impedance of the connection portion of the pair of signal wires may be constant, one signal wire may carry an information signal, and the other signal wire may carry a reference signal of the information signal.

회로 기판에서, 레퍼런스 신호는 정보 신호의 상보 신호, 접지 전압 신호 또 는 전원 전압 신호일 수 있다.In the circuit board, the reference signal may be a complementary signal of the information signal, a ground voltage signal or a power supply voltage signal.

회로 기판에서, 비아 구조체는 유전 물질 기판을 관통하여 형성된 비아홀과, 비아홀 내벽에 형성되어 한 쌍의 배선과 각각 연결되는 한 쌍의 비아를 포함할 수 있다.In the circuit board, the via structure may include a via hole formed through the dielectric material substrate, and a pair of vias formed in the inner wall of the via hole and connected to the pair of wires, respectively.

회로 기판에서, 비아홀은 하나의 서브 비아홀을 중심으로 2개의 서브 비아홀이 일부 겹쳐져 형성되고, 다수의 비아는 중심에 위치한 서브 비아홀의 내벽에 형성될 수 있다.In the circuit board, the via holes may be formed by partially overlapping two sub via holes with respect to one sub via hole, and a plurality of vias may be formed on an inner wall of a centrally located sub via hole.

회로 기판에서, 비아 구조체는, 유전 물질 기판을 관통하여 형성되며, 다수의 서브 제1 비아홀이 겹쳐져 이루어진 제1 비아홀과, 제1 비아홀 내벽에 형성된 다수의 제1 비아를 구비하여, 유전 물질 기판 상, 하부에 위치하는 다수의 배선을 각각 연결하며, 다수의 서브 제1 비아홀은 중심 서브 제1 비아홀과 나머지 서브 제1 비아홀이 겹쳐져 형성되며, 다수의 제1 비아는 중심에 위치한 서브 제1 비아홀의 내벽에 형성될 수 있다.In the circuit board, the via structure is formed through the dielectric material substrate and includes a first via hole formed by overlapping a plurality of sub first via holes and a plurality of first vias formed in an inner wall of the first via hole. Each of the plurality of sub-first via holes is formed by overlapping the central sub-first via holes with the remaining sub-first via holes, and the plurality of first vias are formed in the center of the sub-first via holes. It may be formed on the inner wall.

회로 기판에서, 나머지 서브 제1 비아홀은 중심 서브 제1 비아홀을 중심으로 동일한 간격으로 배치될 수 있다.In the circuit board, the remaining sub first via holes may be disposed at equal intervals about the center sub first via hole.

회로 기판에서, 다수의 서브 제1 비아홀은 동일한 형태일 수 있다.In the circuit board, the plurality of sub first via holes may be the same shape.

회로 기판에서, 다수의 상부 배선은 한 쌍의 상부 배선을 포함하고, 다수의 하부 배선은 한 쌍의 하부 배선을 포함할 수 있고, 다수의 제1 비아는 한 쌍의 비아를 포함할 수 있다.In the circuit board, the plurality of top wires may include a pair of top wires, the plurality of bottom wires may include a pair of bottom wires, and the plurality of first vias may include a pair of vias.

회로 기판에서, 한 쌍의 제1 비아 중 하나의 비아는 정보 신호를 전달하고, 나머지 제1 비아는 정보 신호의 레퍼런스 신호를 전달할 수 있다.In the circuit board, one of the pair of first vias may carry an information signal, and the remaining first vias may carry a reference signal of the information signal.

회로 기판에서, 레퍼러스 신호는 정보 신호의 상보 신호, 접지 전압 신호 또는 전원 전압 신호일 수 있다.In the circuit board, the reference signal may be a complementary signal of the information signal, a ground voltage signal or a power supply voltage signal.

회로 기판에서, 한 쌍의 상부 배선 및 하부 배선은 각각 비아 구조체와의 연결부가 평행할 수 있다.In the circuit board, the pair of upper wiring and the lower wiring can each be parallel with the via structure.

회로 기판에서, 상부 배선 및 하부 배선의 연결부는 각각 차동 임피던스가 일정할 수 있다.In the circuit board, the connection portions of the upper wiring and the lower wiring may each have a constant differential impedance.

회로 기판에서, 제1 비아의 차동 임피던스와 상부 및 하부 배선의 차동 임피던스는 동일할 수 있다.In the circuit board, the differential impedance of the first via and the differential impedance of the upper and lower wirings may be the same.

회로 기판에서, 제1 비아홀은 하나의 서브 제1 비아홀을 중심으로 2개의 서브 제1 비아홀이 일부 겹쳐져 형성되고, 다수의 제1 비아는 중심에 위치한 서브 제1 비아홀의 내벽에 형성되어, 다수의 상부 배선과 다수의 하부 배선을 각각 전기적으로 연결할 수 있다.In the circuit board, a first via hole is formed by partially overlapping two sub first via holes about one sub first via hole, and a plurality of first vias are formed on an inner wall of a centrally located sub first via hole, The upper wiring and the plurality of lower wirings may be electrically connected to each other.

회로 기판에서, 한 쌍의 상부 배선 및 하부 배선은 각각 한 쌍의 제1 비아와의 연결부가 평행할 수 있다.In the circuit board, each of the pair of upper and lower interconnects may be parallel to the connection with the pair of first vias.

회로 기판에서, 유전 물질 기판은 다수의 유전 물질층으로 각각 절연되어, 다층으로 적층된 신호 배선을 포함할 수 있다.In a circuit board, the dielectric material substrate may include signal wiring stacked in multiple layers, each insulated by a plurality of layers of dielectric material.

회로 기판은 유전 물질층을 관통하여 형성된 제2 비아홀과, 제2 비아홀 내벽에 형성되어 유전 물질층의 상, 하부에 위치하는 다수의 신호 배선을 각각 전기적으로 연결하는 다수의 제2 비아를 구비하는 제2 비아 구조체를 포함할 수 있다.The circuit board includes a second via hole formed through the dielectric material layer and a plurality of second vias formed in an inner wall of the second via hole to electrically connect a plurality of signal wires positioned above and below the dielectric material layer, respectively. And a second via structure.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

본 발명의 회로 기판은 인쇄 회로 기판(Printed Circuit Board; PCB), FPC(Flexible PCB), FRPCB(Flexible Rigid PCB), 세라믹 기판 등이 될 수 있으며, 이에 제한되는 것은 아니다. 다만, 설명의 편의상 이하의 상세한 설명에서는 인쇄 회로 기판(PCB)을 사용한다.The circuit board of the present invention may be a printed circuit board (PCB), a flexible PCB (FPC), a flexible rigid PCB (FRPCB), a ceramic substrate, or the like, but is not limited thereto. However, for convenience of description, the following detailed description uses a printed circuit board (PCB).

본 발명의 회로 기판은 패키지 기판, 멀티 칩 모듈(multi-chip module)용 기판, 일반 마더 보드(mother board) 등에 사용될 수 있으며, 이에 제한되는 것은 아니다. The circuit board of the present invention may be used as a package board, a board for a multi-chip module, a general mother board, and the like, but is not limited thereto.

도 3 및 도 4는 본 발명의 일 실시예에 따른 회로 기판을 설명하기 위한 사시도 및 평면도이다. 도 5는 도 4의 V-V'를 따라 절단한 단면도이다. 또한, 설명의 편의를 위해서 본 발명의 일 실시예에서 유전 물질 기판이 단층인 경우를 예로 들었으나, 이에 제한되지 않는다.3 and 4 are a perspective view and a plan view for explaining a circuit board according to an embodiment of the present invention. FIG. 5 is a cross-sectional view taken along line VV ′ of FIG. 4. In addition, for convenience of description, the case in which the dielectric material substrate is a single layer is described as an example, but is not limited thereto.

도 3 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 회로 기판(100)은 유전 물질 기판(110), 신호 배선(120, 125, 140, 145), 비아 구조체(130)를 포함한다.3 to 5, a circuit board 100 according to an embodiment of the present invention includes a dielectric material substrate 110, signal wires 120, 125, 140, and 145, and a via structure 130. .

유전 물질 기판(110)은 상부에는 다수의 반도체 장치가 위치하며, 이러한 반도체 장치를 전기적으로 연결하는 신호 배선(120, 125, 140, 145)이 양면에 구비된다. 회로 기판(100)에 사용되기 위해서, 유전 물질 기판(110)은 수치 안정성, 내열 및 내약품성, 난연성 등이 우수하고, 비아(132, 137)가 형성되기 위해 우수한 도금성 등을 갖추어야 한다. 따라서, 회로 기판(100)은 예를 들어, 유리 섬유 강화 필름(FRP; Fiber glass Reinforced Plastic), BT(Bismaleimide Triazine), PPE(Poly Phenylene Ether), PPO(Poly Phenylene Oxide) 수지 등을 주로 사용한다. A plurality of semiconductor devices are positioned on the dielectric material substrate 110, and signal wires 120, 125, 140, and 145 electrically connecting the semiconductor devices are provided on both surfaces thereof. In order to be used in the circuit board 100, the dielectric material substrate 110 should have excellent numerical stability, heat resistance and chemical resistance, flame retardancy, and the like, and have excellent plating property for the vias 132 and 137 to be formed. Therefore, the circuit board 100 mainly uses, for example, fiber glass reinforced plastic (FRP), bismaleimide triazine (BT), poly phenylene ether (PPE), poly phenylene oxide (PPO) resin, or the like. .

신호 배선(120, 125, 140, 145)은 유전 물질 기판(110)의 양면에 형성되어, 신호를 전달하는 역할을 한다. 한 쌍의 신호 배선(120, 125 또는 140, 145)은 비아 구조체(130)와 연결되며, 일방향으로 배열된다. 여기서, 한 쌍의 신호 배선(120, 125 또는 140, 145)은 한 쌍의 상부 배선(120, 125)과, 한 쌍의 하부 배선(140, 145)을 포함한다. 신호 배선(120, 125, 140, 145)은 도전성 물질, 예를 들어 Cu, Al, Ag, Au, Ni 등의 물질을 주로 사용한다.The signal wires 120, 125, 140, and 145 are formed on both surfaces of the dielectric material substrate 110 to transmit signals. The pair of signal wires 120, 125, or 140, 145 are connected to the via structure 130 and are arranged in one direction. Here, the pair of signal wires 120, 125, or 140, 145 includes a pair of upper wires 120, 125 and a pair of lower wires 140, 145. The signal wires 120, 125, 140, and 145 mainly use a conductive material such as Cu, Al, Ag, Au, Ni, or the like.

특히, 차동 신호 배선의 경우, 한 쌍의 신호 배선(120, 125 또는 140, 145) 중 하나의 신호 배선(120, 140)은 신호를 전달하고, 다른 하나의 신호 배선(125, 145)은 상보 신호를 전달한다. 이러한 신호와 상보 신호는 서로 레퍼런스로 작용하기 때문에, 별도의 레퍼런스층이 없더라도 소스(source system)로부터 도착점(destination system)까지 전달될 수 있다. 차동 신호 배선의 장점은 주위 환경 에 의해 발생되는 커먼 모드 노이즈를 서로 상쇄함으로써, 높은 노이즈 면역성(higher noise immunity)을 가진다는 점이다. 한 쌍의 신호 배선은 매우 인접하여 배치되기 때문에 동일한 환경에 영향을 받기 때문이다. In particular, in the case of differential signal wiring, one of the pair of signal wirings 120, 125, or 140, 145 carries a signal, and the other signal wirings 125, 145 are complementary. Pass the signal. Since the signal and the complementary signal serve as reference to each other, even if there is no separate reference layer, the signal and the complementary signal may be transmitted from the source system to the destination system. The advantage of differential signal wiring is that it has higher noise immunity by canceling out common mode noise generated by the surrounding environment. This is because a pair of signal wires are arranged in close proximity to each other and thus are affected by the same environment.

비아 구조체(130)는 유전 물질 기판(110)을 관통하여 형성된 비아홀(131)과, 비아홀(131) 내벽에 형성되어 한 쌍의 상부 배선(120, 125)과 한 쌍의 하부 배선(140, 145)을 각각 연결하는 한 쌍의 비아(132, 137)를 포함한다.The via structure 130 is formed in the via hole 131 formed through the dielectric material substrate 110, and is formed in the inner wall of the via hole 131 so that the pair of upper wires 120 and 125 and the pair of lower wires 140 and 145 are formed. A pair of vias 132 and 137, respectively.

비아홀(131)은 다수의 서브 비아홀(131a, 131b, 131c)이 겹쳐져 이루어진다. 자세히 설명하면, 중심 서브 비아홀(131a)을 중심으로 나머지 서브 비아홀(131b, 131c)이 동일한 간격으로 배치될 수 있다. 예를 들어, 비아홀(131)은 도 3에서와 같이 중심 서브 비아홀(131a)을 중심으로, 위, 아래에 위치한 2개의 서브 비아홀(131b, 131c)을 포함한다. 또한, 다수의 서브 비아홀(131b, 131c)은 모두 동일한 형태일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 중심 서브 비아홀(131a)의 크기가 나머지 서브 비아홀(131b, 131c)에 비해 클 수 있다.The via hole 131 is formed by overlapping a plurality of sub via holes 131a, 131b, and 131c. In detail, the remaining sub via holes 131b and 131c may be disposed at the same intervals around the center sub via hole 131a. For example, the via hole 131 includes two sub via holes 131b and 131c positioned above and below the center sub via hole 131a as shown in FIG. 3. In addition, the plurality of sub via holes 131b and 131c may all have the same shape, but is not limited thereto. For example, the size of the center sub via hole 131a may be larger than that of the remaining sub via holes 131b and 131c.

비아(132, 137)는 배선 영역(132a, 137a)과 패드 영역(132b, 137b)으로 구분할 수 있고, 배선 영역(132a, 137a)은 중심 서브 비아홀(131a)의 내벽에 형성되고, 패드 영역(132b, 137b)은 유전 물질 기판(110)의 상부 및 하부에 형성된다. 자세히 설명하면, 중심 서브 비아홀(131a)과 겹쳐져 위치한 나머지 서브 비아홀(131b, 131c)은 한 쌍의 비아(132, 137)를 서로 분리하고 있으므로, 하나의 비아홀(131) 내에 한 쌍의 비아(132, 137)를 형성되게 된다. 이러한 경우, 한 쌍의 비아(132, 137)의 패드 영역(132b, 137b)은 중심 서브 비아홀(131a)의 소정의 곡률을 갖는 곡 면을 따라 형성된다. 또한, 비아(132, 137)는 도전성 물질, 예를 들어 Cu, Al, Ag, Au, Ni 등의 물질을 사용할 수 있다.The vias 132 and 137 may be divided into the wiring regions 132a and 137a and the pad regions 132b and 137b, and the wiring regions 132a and 137a are formed on the inner wall of the central sub via hole 131a and the pad regions 132b and 137b are formed above and below the dielectric material substrate 110. In detail, since the remaining sub via holes 131b and 131c overlapping the center sub via hole 131a separate the pair of vias 132 and 137 from each other, a pair of vias 132 are formed in one via hole 131. 137). In this case, the pad regions 132b and 137b of the pair of vias 132 and 137 are formed along a curved surface having a predetermined curvature of the central sub via hole 131a. In addition, the vias 132 and 137 may use a conductive material such as Cu, Al, Ag, Au, Ni, or the like.

특히, 한 쌍의 신호 배선(120, 125 또는 130, 135)은 비아(132, 137)와 연결되어 일방향으로 배열되며, 비아(132, 137)와의 연결부(139)가 평행하다. 즉, 하나의 비아홀(131)내에 전기적으로 분리된 한 쌍의 비아(132, 137)가 구비되어 있으므로 한 쌍의 상부 배선(120, 125)의 연결부(139)가 벌어지지 않고도, 한 쌍의 비아(132, 137)와 한 쌍의 상부 배선(120, 125)이 연결될 수 있기 때문이다. 여기서, 연결부(139)는 한 쌍의 신호 배선(120, 125 또는 130, 135)과, 한 쌍의 비아(132, 137)의 패드 영역(132b, 137b)을 연결하는 부위를 의미한다.In particular, the pair of signal wires 120, 125, or 130, 135 are connected to the vias 132 and 137 and arranged in one direction, and the connection portions 139 with the vias 132 and 137 are parallel to each other. That is, since a pair of vias 132 and 137 electrically separated from each other are provided in one via hole 131, a pair of vias may be formed without connecting the connection portion 139 of the pair of upper wires 120 and 125. This is because 132 and 137 and the pair of upper wirings 120 and 125 may be connected. Herein, the connection part 139 means a portion connecting the pair of signal wires 120, 125, 130, and 135 to the pad regions 132b and 137b of the pair of vias 132 and 137.

신호 배선(120, 125, 130, 135)의 차동 임피던스는 유전 물질 기판(110)의 유전 상수와 신호 배선(120, 125, 130, 135)의 형태(configuration), 예를 들어 두께, 너비, 간격 등에 의해서 조절된다. 신호 배선(120, 125, 130, 135)을 통해서 전달되는 신호가 차동 임피던스의 변화를 만나게 되면, 신호의 일부는 반사되고, 신호의 일부는 통과된다. 이러한 반사는 낮은 이득(low gain), 노이즈, 랜덤 에러(random error)를 쉽게 발생시켜, 회로 기판(100)의 동작 특성을 떨어뜨리게 된다. 따라서, 회로 기판(100)의 차동 임피던스를 일정하게 유지하는 것은 중요하다.The differential impedance of the signal wires 120, 125, 130, 135 may vary from the dielectric constant of the dielectric substrate 110 and the configuration of the signal wires 120, 125, 130, 135, for example thickness, width, spacing. And the like. When a signal transmitted through the signal wires 120, 125, 130, and 135 encounters a change in the differential impedance, part of the signal is reflected and part of the signal is passed. Such reflection easily generates low gain, noise, and random error, thereby degrading the operating characteristics of the circuit board 100. Therefore, it is important to keep the differential impedance of the circuit board 100 constant.

본 발명의 일 실시예에서, 한 쌍의 신호 배선(120, 125 또는 130, 135)의 두께, 너비 등이 동일할 때, 한 쌍의 신호 배선(120, 125 또는 130, 135)의 연결부(139)의 간격이 일정하게 유지되므로, 연결부(139)의 차동 임피던스는 일정하다. 상부 배선(120, 125)을 예로 들어 자세히 설명하면, 수학식 1에서 Zdiff1, L1, C1는 각각 제1 상부 배선(120)의 차동 임피던스, 셀프 인덕턴스(self inductance), 셀프 커패시턴스(self capacitance)를 나타내고, Lm1, Cm1은 각각 제1 상부 배선(120)과 제2 상부 배선(125)간의 상호(mutual) 인덕턴스, 상호 커패시턴스를 각각 나타낸다. 특히, Lm1, Cm1은 제1 및 제2 상부 배선(120, 125)간의 간격(d)에 반비례한다. 따라서, 종래에는 한 쌍의 상부 배선이 한 쌍의 비아와 연결되기 위해서 연결부가 소정 간격으로 벌어져야 했기 때문에, Lm1, Cm1이 작아지고 차동 임피던스의 변화가 생긴다. 본 발명의 일 실시예에서 한 쌍의 상부 배선(120, 125)의 연결부(139)는 평행하기 때문에, Lm1, Cm1을 일정하게 유지할 수 있으므로 차동 임피던스를 일정하게 유지할 수 있다.In an embodiment of the present invention, when the thickness, width, and the like of the pair of signal wires 120, 125, or 130, 135 are the same, the connection portion 139 of the pair of signal wires 120, 125, or 130, 135 is the same. Since the spacing of) is kept constant, the differential impedance of the connecting portion 139 is constant. For example, the upper wirings 120 and 125 will be described in detail. In Equation 1, Z diff1 , L 1 , and C 1 represent the differential impedance, the self inductance, and the self capacitance of the first upper wire 120, respectively. L m1 , C m1 represent mutual inductance and mutual capacitance between the first upper wiring 120 and the second upper wiring 125, respectively. In particular, L m1 , C m1 is inversely proportional to the spacing d between the first and second upper interconnections 120, 125. Therefore, in order to connect a pair of upper wires with a pair of vias in the related art, L m1 and C m1 become smaller and a change in differential impedance occurs because the connection part has to be opened at predetermined intervals. In an embodiment of the present invention, since the connection portions 139 of the pair of upper interconnections 120 and 125 are parallel, Lm1 and Cm1 can be kept constant, so that the differential impedance can be kept constant.

Figure 112006095057994-PAT00001
Figure 112006095057994-PAT00001

또한, 본 발명의 일 실시예에서 한 쌍의 비아(132, 137)의 차동 임피던스를, 일정한 값을 가지는 한 쌍의 신호 배선(120, 125 또는 140, 145)의 차동 임피던스와 동일하게 만들 수 있다. 자세히 설명하면, 수학식 2에서 Zdiff2, L2, C2는 각각 제1 비아(132)의 차동 임피던스, 셀프 인덕턴스(self inductance), 셀프 커패시턴스(self capacitance)를 나타내고, Lm2, Cm2은 각각 제1 비아(132)와 제2 비아(137) 간의 상호(mutual) 인덕턴스, 상호 커패시턴스를 각각 나타낸다. 수학식 2에서 L2은 제1 비아(132)의 길이에 비례하고, C2는 제1 비아(132)의 너비에 비례하는 성분이다. 또한, Lm2, Cm2은 전술하였듯이 한 쌍의 비아(132, 137)간의 간격에 반비례하는 성분이다. 본 발명의 일 실시예에서는 비아(132, 137)의 너비 및 한 쌍의 비아(132, 137)의 간격 등을 조절하여 차동 임피던스를 조절할 수 있다. 한편, 본 발명의 일 실시예에서 비아(132, 137)는 중심 서브 비아홀(131a)의 소정의 곡률을 갖는 곡면을 따라 형성되므로, 한 쌍의 비아(132, 137)의 간격은 최단 거리 및 최대 거리의 평균으로 정의하기로 한다. In addition, in an embodiment of the present invention, the differential impedance of the pair of vias 132 and 137 may be made equal to the differential impedance of the pair of signal wires 120, 125 or 140 and 145 having a constant value. . In detail, in Equation 2, Z diff2 , L 2 , and C 2 represent the differential impedance, the self inductance, and the self capacitance of the first via 132, respectively, and L m2 and C m2 are Respective mutual inductance and mutual capacitance between the first via 132 and the second via 137 are shown, respectively. In Equation 2, L 2 is proportional to the length of the first via 132 and C 2 is a component proportional to the width of the first via 132. As described above, L m2 and C m2 are inversely proportional to the interval between the pair of vias 132 and 137. In an embodiment of the present invention, the differential impedance may be adjusted by adjusting the widths of the vias 132 and 137 and the spacing of the pair of vias 132 and 137. Meanwhile, in one embodiment of the present invention, since the vias 132 and 137 are formed along a curved surface having a predetermined curvature of the center sub via hole 131a, the distance between the pair of vias 132 and 137 is the shortest distance and the maximum. This is defined as the average of the distances.

Figure 112006095057994-PAT00002
Figure 112006095057994-PAT00002

이하에서, 도 6 내지 도 8을 참조하여 차동 임피던스 조절 방법을 설명한다.Hereinafter, a differential impedance adjustment method will be described with reference to FIGS. 6 to 8.

도 6를 참조하면, (a) 내지 (c)는 동일한 형태 및 크기의 중심 서브 비아홀(231a) 및 다수의 서브 비아홀(231b, 231c)를 이용하여 한 쌍의 비아(232, 237)를 형성한다. 이러한 경우, 중심 서브 비아홀(231a)과 다수의 서브 비아홀(231b, 231c)이 겹치는 위치에 따라 비아(232, 237)의 너비(e1, e2, e3) 및 한 쌍의 비아(232, 237)의 간격(c1, c2, c3)이 변화한다. Referring to FIG. 6, (a) to (c) form a pair of vias 232 and 237 using center sub via holes 231a and a plurality of sub via holes 231b and 231c of the same shape and size. . In this case, the widths e1, e2, and e3 of the vias 232 and 237 and the pair of vias 232 and 237 are formed according to the overlapping positions of the central sub via holes 231a and the plurality of sub via holes 231b and 231c. The intervals c1, c2 and c3 change.

자세히 설명하면, (b)는 (a)에 비해, 다수의 서브 비아홀(231a)이 중심 서브 비아홀(231b, 231c)에 더 많이 겹친다. 이러한 경우, 각 비아(232, 237)의 너 비(e2)는 줄어들고, 한 쌍의 비아(232, 237)의 간격(c2)은 길어진다. (c)는 (a)에 비해, 다수의 서브 비아홀(231b, 231c)이 중심 서브 비아홀(231a)에 비해 적게 겹친다. 이러한 경우, 각 비아(232, 237)의 너비(e3)는 커지고, 한 쌍의 비아(232, 237)의 간격(c3)은 줄어든다. 따라서, 이와 같은 방식을 이용하면 비아(232, 237)의 차동 임피던스를 조절할 수 있다.In detail, (b) shows that a plurality of sub via holes 231a overlap more with the center sub via holes 231b and 231c than with (a). In this case, the width e2 of each of the vias 232 and 237 is reduced, and the interval c2 of the pair of vias 232 and 237 is lengthened. In (c), a plurality of sub via holes 231b and 231c overlap less than the center sub via hole 231a in comparison with (a). In this case, the width e3 of each of the vias 232 and 237 becomes large, and the distance c3 of the pair of vias 232 and 237 is reduced. Thus, using this method, the differential impedance of the vias 232 and 237 can be adjusted.

도 7을 참조하면, (a) 내지 (c)는 서로 다른 형태 및 크기의 다수의 서브 비아홀(331b, 331c)를 이용하여 한 쌍의 비아(332, 337)를 형성한다. 이러한 경우, 중심 서브 비아홀(331a)과 다수의 서브 비아홀(331b, 331c)의 중심간 거리가 동일하다고 가정하면, 다수의 서브 비아홀(331b, 331c)의 형태 및 크기에 따라, 비아(332, 337)의 너비(e4, e5, e6) 및 한 쌍의 비아(332, 337)의 간격(c4, c5, c6)이 변화한다. Referring to FIG. 7, (a) to (c) form a pair of vias 332 and 337 using a plurality of sub via holes 331b and 331c of different shapes and sizes. In this case, assuming that the distance between the centers of the center sub via holes 331a and the plurality of sub via holes 331b and 331c is the same, the vias 332 and 337 may be formed according to the shape and size of the plurality of sub via holes 331b and 331c. Widths e4, e5, e6 and the intervals c4, c5, c6 of the pair of vias 332, 337 change.

자세히 설명하면, (b)는 (a)에 비해, 다수의 서브 비아홀(331b, 331c)의 크기가 더 크므로, 다수의 서브 비아홀(331b, 331c)이 중심 서브 비아홀(331a)에 더 많이 겹친다. 이러한 경우, 각 비아(332, 337)의 너비(e4)는 줄어들고, 한 쌍의 비아(332, 337)의 간격(c4)은 길어진다. (c)는 (a)에 비해, 다수의 서브 비아홀(331b, 331c)의 크기가 더 작으므로 다수의 서브 비아홀(331b, 331c)이 중심 서브 비아홀(331a)에 비해 적게 겹친다. 이러한 경우, 각 비아(332, 337)의 너비(e6)는 커지고, 한 쌍의 비아(332, 337)의 간격(c6)은 줄어든다. 따라서, 이와 같은 방식을 이용하면 비아(332, 337)의 차동 임피던스를 조절할 수 있다.In detail, (b) has a larger size of the plurality of sub via holes 331b and 331c than (a), so that the plurality of sub via holes 331b and 331c overlap the center sub via hole 331a more. . In this case, the width e4 of each of the vias 332 and 337 is reduced, and the interval c4 of the pair of vias 332 and 337 is lengthened. As shown in (c), since the size of the plurality of sub via holes 331b and 331c is smaller than that of (a), the plurality of sub via holes 331b and 331c overlap less than the center sub via hole 331a. In this case, the width e6 of each of the vias 332 and 337 becomes large, and the distance c6 of the pair of vias 332 and 337 decreases. Thus, using this method, the differential impedance of the vias 332 and 337 can be adjusted.

도 8를 참조하면, (a) 내지 (c)는 서로 다른 형태 및 크기의 중심 서브 비아 홀(431a)을 이용하여 한 쌍의 비아(432, 437)를 형성한다. 이러한 경우, 중심 서브 비아홀(431a)의 형태 및 크기에 따라 비아(432, 437)의 너비(e7, e8, e9) 및 한 쌍의 비아(432, 437)의 간격(c7, c8, c9)이 변화한다. Referring to FIG. 8, (a) to (c) form a pair of vias 432 and 437 using center sub via holes 431a of different shapes and sizes. In this case, the widths (e7, e8, e9) of the vias 432, 437 and the spacings c7, c8, c9 of the pair of vias 432, 437 are determined according to the shape and size of the central sub via hole 431a. Change.

자세히 설명하면, (a)는 사각형 형태의 중심 서브 비아홀(431a)을 사용한 경우의 예이다. 비아(432, 437)는 중심 서브 비아홀(431a)의 측벽에 형성되므로, 한 쌍의 비아(432, 437)를 거의 평행하게 형성시킬 수 있다. (b)는 2개의 중심 서브 비아홀(431a)을 사용한 경우의 예이고, (c)는 타원 형태의 중심 서브 비아홀(431a)을 사용한 경우의 예이다. (b)와 (c)의 방식으로 비아를 형성하면, 한 쌍의 비아(432, 437)의 간격(c8, c9)을 충분히 확보할 수 있다. 이와 같은 방식을 이용하면 비아(432, 437)의 차동 임피던스를 조절할 수 있다.In detail, (a) is an example in which a central sub via hole 431a having a rectangular shape is used. Since the vias 432 and 437 are formed on the sidewall of the center sub via hole 431a, the pair of vias 432 and 437 may be formed in substantially parallel. (b) is an example in which two center sub via holes 431a are used, and (c) is an example in the case of using an elliptic center sub via hole 431a. If vias are formed in the manner of (b) and (c), the gaps c8 and c9 of the pair of vias 432 and 437 can be sufficiently secured. Using this method, the differential impedance of the vias 432 and 437 may be adjusted.

도 6 내지 도 8을 참조하여 정리하면, 종래에는 별도의 비아홀에 각각 비아를 형성하므로, 신호 배선의 간격에 비해 비아의 간격이 상당히 클 수밖에 없었다. 따라서, 한 쌍의 신호 배선의 차동 임피던스와 한 쌍의 비아의 차동 임피던스가 다르므로, 왜곡없이 신호를 전달하기 어렵다. 본 발명의 경우에는 하나의 비아홀(231, 331, 431)에 한 쌍의 비아(232, 237 또는 332, 337 또는 432, 437)를 형성하므로, 한 쌍의 신호 배선의 연결부가 서로 평행하여 신호 배선의 차동 임피던스는 일정하게 된다. 또한, 한 쌍의 비아(232, 237 또는 332, 337 또는 432, 437)의 간격을 신호 배선의 간격과 실질적으로 동일하게 조절하거나, 비아의 너비를 조절할 수 있다. 따라서, 비아(232, 237, 332, 337, 432, 437)의 차동 임피던스 역시 신호 배선의 차동 임피던스와 동일하게 할 수 있으므로, 신호의 왜곡 없이 신호를 전달할 수 있다.Referring to FIGS. 6 to 8, since vias are formed in separate via holes in the related art, the distance between vias is inevitably larger than that between signal wires. Therefore, since the differential impedance of a pair of signal wires and the differential impedance of a pair of vias are different, it is difficult to transmit a signal without distortion. In the present invention, since a pair of vias 232, 237 or 332, 337 or 432, 437 are formed in one via hole 231, 331, and 431, the connection portions of the pair of signal wires are parallel to each other. The differential impedance of becomes constant. In addition, the distance between the pair of vias 232, 237 or 332, 337 or 432, 437 may be adjusted to be substantially equal to the distance between the signal wires, or the width of the vias may be adjusted. Accordingly, the differential impedance of the vias 232, 237, 332, 337, 432, and 437 may also be the same as the differential impedance of the signal wires, and thus the signal may be transmitted without distortion of the signal.

또한, 도 6 내지 도 8에서는 동일한 형태 및 크기의 중심 서브 비아홀(231a), 서브 비아홀(231b, 231c)을 이용하는 방법, 서로 다른 크기의 서브 비아홀(331a, 331b, 331c)을 이용하는 방법, 서로 다른 형태 및 크기의 중심 서브 비아홀(431a)을 이용하는 방법을 예로 들었으나, 이에 한정되지 않는다. 예를 들어, 도 6 내지 도 8의 방법을 조합할 수 있다.In addition, in FIGS. 6 to 8, a method using center sub via holes 231a and sub via holes 231b and 231c of the same shape and size, a method using sub-via holes 331a, 331b, and 331c of different sizes, and different methods. Although a method of using the center sub via hole 431a of the shape and size has been exemplified, the present invention is not limited thereto. For example, the methods of FIGS. 6-8 can be combined.

도 9는 본 발명의 일 실시예에 따른 회로 기판의 특성을 설명하기 위한 개념도이고, 설명의 편의를 위해서 비아는 패드 영역은 제외하고 배선 영역만을 표시한다. 한편, 도 3 내지 도 5와 달리 싱글 엔디드 배선의 경우를 예로 들어 설명한다. FIG. 9 is a conceptual diagram illustrating characteristics of a circuit board according to an exemplary embodiment of the present disclosure. For convenience of description, the via displays only the wiring region without the pad region. Meanwhile, unlike the case of FIGS. 3 to 5, the case of the single-ended wiring will be described as an example.

도 9을 참조하면, (a)는 종래의 회로 기판에서 사용되는 비아(522)를 나타낸다. 비아(522)는 원통형으로 형성되고, 레퍼런스층(reference layer; 510)을 가로질러 형성된다. 여기서, 레퍼런스층(510)은 접지 전압 또는 전원 전압이 인가될 수 있다. 비아(522)의 커패시턴스는 레퍼런스층과의 거리에 반비례하고, 인덕턴스는 레퍼런스층과의 거리에 비례한다. Referring to FIG. 9, (a) shows a via 522 used in a conventional circuit board. Via 522 is formed in a cylindrical shape and is formed across reference layer 510. Here, the ground layer or the power supply voltage may be applied to the reference layer 510. The capacitance of via 522 is inversely proportional to the distance to the reference layer, and the inductance is proportional to the distance to the reference layer.

그런데, 종래의 회로 기판의 경우에는 비아(522)가 레퍼런스층(510)을 가로질러 형성되기 때문에, 비아(522)와 레퍼런스층(510)과의 거리가 일정하지 않다(f1, f2 참조). 따라서, 비아(522)의 임피던스를 조절하기 어렵다.However, in the conventional circuit board, since the via 522 is formed across the reference layer 510, the distance between the via 522 and the reference layer 510 is not constant (see f1 and f2). Therefore, it is difficult to adjust the impedance of the via 522.

(b)는 본 발명의 일 실시예에서 사용되는 비아(532, 537)를 나타낸다. 비아홀 내벽에 한 쌍의 비아(532, 537)가 형성된다. 한 쌍의 비아(532, 537) 중 제1 비아(532)에는 신호가 전달되고, 제2 비아(537)에는 신호의 레퍼런스 신호가 전달된 다. 레퍼런스 신호는 접지 전압 또는 전원 전압이 인가될 수 있다. 한 쌍의 비아(532)의 간격(g)은 일정하게 유지되므로, 제1 비아(532)의 커패시턴스 및 인덕턴스를 일정하게 유지할 수 있다. 물론, 제1 비아(532)의 커패시턴스 및 인덕턴스는 레퍼런스층(510)에 의해 영향을 받을 수 있으나, 제2 비아(537)와의 간격(f)은 매우 가깝기 때문에 레퍼런스층(510)의 영향을 무시할 수 있다. 따라서, 제1 비아(532)의 임피던스를 일정하게 유지할 수 있다.(b) shows vias 532 and 537 used in one embodiment of the present invention. A pair of vias 532 and 537 are formed on the inner wall of the via hole. A signal is transmitted to the first via 532 of the pair of vias 532 and 537, and a reference signal of the signal is transmitted to the second via 537. The reference signal may be applied with a ground voltage or a power supply voltage. Since the distance g of the pair of vias 532 is kept constant, the capacitance and inductance of the first via 532 may be kept constant. Of course, the capacitance and inductance of the first via 532 may be affected by the reference layer 510, but since the distance f with the second via 537 is very close, the influence of the reference layer 510 may be ignored. Can be. Accordingly, the impedance of the first via 532 may be kept constant.

도 10은 본 발명의 다른 실시예에 따른 회로 기판에 사용되는 비아 구조체를 설명하기 위한 평면도이다. 또한, 도 6 내지 도 8과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 10 is a plan view illustrating a via structure used in a circuit board according to another exemplary embodiment of the present invention. 6 to 8, the same reference numerals are used for the same elements as those of FIGS. 6 to 8, and detailed descriptions of the corresponding elements will be omitted.

도 10을 참조하면, (a) 내지 (c)는 중심 서브 비아홀(631a)과 겹쳐져 위치한 4개의 서브 비아홀(631b, 631c, 631d, 631e)은 4개의 비아(632, 633, 634, 635)를 서로 분리하여, 하나의 비아홀(631) 내에 4개의 비아(632, 633, 634, 635)를 형성하게 된다. 본 발명의 다른 실시예에서는 하나의 비아홀 내에 6개, 8개 등 다수의 비아를 형성할 수 있다.Referring to FIG. 10, four sub via holes 631b, 631c, 631d, and 631e, which overlap with the center sub via hole 631a, show four vias 632, 633, 634, and 635. Separated from each other, four vias 632, 633, 634, and 635 are formed in one via hole 631. In another embodiment of the present invention, a plurality of vias, such as six or eight, may be formed in one via hole.

도 11은 본 발명의 또 다른 실시예에 따른 회로 기판의 단면도이다. 본 발명의 또 다른 실시예에서 배선층이 6층으로 빌드업(build up)된 경우를 예로 들었으나, 이에 제한되는 것은 아니다. 또한, 도 3 내지 도 5와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.11 is a cross-sectional view of a circuit board according to another embodiment of the present invention. In another embodiment of the present invention, the case in which the wiring layer is built up with six layers has been exemplified, but is not limited thereto. 3 through 5, the same reference numerals are used for the same components, and detailed descriptions of the corresponding components will be omitted.

도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 회로 기판(200)에 사용되는 비아 구조체(730, 740)는 스루 타입(through type)의 제1 비아 구조체(730)뿐만 아니라, 블라인드 타입(blind type)의 제2 비아 구조체(740)를 포함한다. 즉, 본 발명의 핵심 사상은 모든 형태의 비아 구조체(730, 740)에 적용될 수 있다.Referring to FIG. 11, the via structures 730 and 740 used in the circuit board 200 according to another embodiment of the present invention are not only through type first via structures 730 but also blind types. and a second via structure 740 of a blind type. That is, the core idea of the present invention may be applied to all types of via structures 730 and 740.

회로 기판(200)은 다수의 유전 물질층(711, 712, 713, 714, 715)으로 각각 절연되어, 다층으로 빌드업된 신호 배선(721, 723, 724, 726)을 포함한다. 즉, 회로 기판(200)은 아래에서부터 1, 3, 4, 6번째층은 신호 배선(721, 723, 724, 726)이고, 2, 5번째 층은 접지 전압 또는 전원 전압이 인가되는 레퍼런스층(722, 725)이다.The circuit board 200 includes signal wirings 721, 723, 724, and 726 that are insulated with a plurality of dielectric material layers 711, 712, 713, 714, and 715, respectively, and are built up in multiple layers. That is, in the circuit board 200, the first, third, fourth, and sixth layers are signal wires 721, 723, 724, and 726, and the second and fifth layers are reference layers to which a ground voltage or a power supply voltage is applied. 722, 725).

신호 배선(721, 723, 724, 726)은 필요에 따라서 차동 신호 배선 및/또는 싱글 엔디드 신호 배선을 사용할 수 있다. 예를 들어, 클럭(clock)이나 데이터(data)와 같이 고속 전달이 필요한 경우에는 차동 신호 배선을 사용하고, 그 외의 경우는 싱글 엔디드 신호 배선을 사용할 수 있다.The signal wires 721, 723, 724, and 726 may use differential signal wires and / or single-ended signal wires as necessary. For example, differential signal wiring can be used when high-speed transfer such as clock or data is required, and single-ended signal wiring can be used in other cases.

또한, 1, 6번째 층의 신호 배선(721, 726)은 마이크로 스트립(microstrip)이고, 3, 4번째 층의 신호 배선(723, 724)은 스트립 라인(strip line)이다. 자세히 설명하면, 마이크로 스트립은 레퍼런스층(722, 725) 상에 소정의 두께를 가지고 형성된 유전 물질층 상부에 형성된 신호 배선을 의미한다. 이러한 마이크로 스트립은 유사 TEM(Transverse Electro Magnetic) 모드(quasi-TEM mode)로 신호를 전달한다. 반면, 스트립 라인은 배선 간의 크로스토크(crosstalk)을 줄이기 위해서 레퍼런스층(722, 725) 사이에 형성된 신호 배선을 의미한다. 이러한 스트립 라인은 완전한 TEM 모드로 신호를 전달하여 불확실한 상황 변수가 적다. 일반적으로 마이크로 스트립은 외부로 배선이 노출되어 있으므로, 제작이 편리하고, 튜닝성이 뛰어나다. 반면에, 스트립 라인은 낮은 임피던스(impedance)를 가지며, 외부와 전계가 차단되어 안정적인 동작이 가능하므로, 높은 신호 충실도(signal integrity)가 요구되는 경우에 적합하다. 하지만, 스트립 라인은 유전 물질층(712, 713, 714) 사이에 신호 배선이 존재하기 때문에 튜닝이 거의 불가능하다.In addition, the signal wires 721 and 726 of the first and sixth layers are microstrips, and the signal wires 723 and 724 of the third and fourth layers are strip lines. In detail, the micro strip means a signal line formed on the dielectric material layer formed on the reference layers 722 and 725 having a predetermined thickness. Such microstrips transmit signals in quasi-transverse electro magnetic (TEM) mode (quasi-TEM mode). On the other hand, the strip line refers to a signal line formed between the reference layers 722 and 725 to reduce crosstalk between the lines. These strip lines carry the signal in full TEM mode, resulting in fewer uncertainty variables. In general, since the micro strip is exposed to the outside of the wiring, it is easy to manufacture and excellent in tuning performance. On the other hand, the strip line has a low impedance (impedance), and because the external and the electric field is cut off to enable a stable operation, it is suitable for the case where a high signal integrity (signal integrity) is required. However, the strip line is nearly impossible to tune because there is signal wiring between the dielectric material layers 712, 713, 714.

레퍼런스층(722, 725)은 접지핀 또는 전원핀과 연결되어 접지 전압 또는 전원 전압을 전달한다. 또한, 싱글 엔디드 신호 배선의 레퍼런스 역할을 한다.The reference layers 722 and 725 are connected to the ground pin or the power pin to transfer the ground voltage or the power voltage. It also serves as a reference for single-ended signal wiring.

또한, 다층의 구성된 회로 기판(200)을 관통하여 형성된 스루 타입의 제1 비아 구조체(730)와, 3, 4번째 층을 관통하여 형성된 블라인드 타입의 제2 비아 구조체(740)를 포함한다. 제1 및 제2 비아 구조체(730, 740)는 각각 비아홀(731, 741)과, 비아홀(731, 741) 내벽에 형성되어 상, 하의 신호 배선(미도시)를 각각 연결하는 한 쌍의 비아(732, 737 또는 742, 747)를 포함한다. 본 발명의 일 실시예에서, 비아홀(731, 741)은 다수의 서브 비아홀이 겹쳐져 이루어진다. 전술하였듯이, 중심 서브 비아홀을 중심으로 나머지 서브 비아홀이 동일한 간격으로 배치되고, 중심 서브 비아홀의 내벽에 비아(732, 737 또는 742, 747)가 형성된다. The first via structure 730 is formed through the multilayer circuit board 200 and the blind type second via structure 740 is formed through the third and fourth layers. The first and second via structures 730 and 740 are formed in the via holes 731 and 741 and the inner walls of the via holes 731 and 741, respectively, and a pair of vias connecting upper and lower signal wires (not shown), respectively. 732, 737 or 742, 747). In one embodiment of the present invention, the via holes 731 and 741 are formed by overlapping a plurality of sub via holes. As described above, the remaining sub via holes are arranged at equal intervals around the center sub via hole, and vias 732, 737 or 742 and 747 are formed on the inner wall of the central sub via hole.

도 12는 본 발명의 일 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 순서도이다. 도 13a 내지 도 13d는 본 발명의 일 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 평면도들이다.12 is a flowchart illustrating a method of manufacturing a circuit board according to an embodiment of the present invention. 13A to 13D are plan views illustrating a method of manufacturing a circuit board according to an embodiment of the present invention.

도 12 및 도 13a를 참조하면, 유전 물질 기판(110)을 관통하는 중심 서브 비 아홀(131a)을 형성한다(S810). 예를 들어, 유전 물질 기판(110)의 소정 영역에 기계식 드릴링, 레이저 드릴링, 펀칭(punching) 등을 이용하여 형성할 수 있다. 12 and 13A, a central sub via hole 131a penetrating through the dielectric material substrate 110 is formed (S810). For example, it may be formed in the predetermined region of the dielectric material substrate 110 by using mechanical drilling, laser drilling, punching, or the like.

도 12 및 도 13b를 참조하면, 중심 서브 비아홀(131a) 내벽에 씨드층(138a)을 형성한다(S820). 자세히 설명하면, 중심 서브 비아홀(131a) 뿐만 아니라 유전 물질 기판(110) 전면에 Cu, Al, Ag, Au, Ni 등과 같은 도전성 물질을 이용하여 씨드층(138a)을 형성한다. 씨드층(138a)은 주로 무전해 도금 방법을 이용하여 형성할 수 있다.12 and 13B, the seed layer 138a is formed on the inner wall of the central sub via hole 131a (S820). In detail, the seed layer 138a is formed using conductive materials such as Cu, Al, Ag, Au, and Ni on the entire surface of the dielectric material substrate 110 as well as the central sub via hole 131a. The seed layer 138a may be mainly formed using an electroless plating method.

도 12 및 도 13c를 참조하면, 씨드층(138a) 상에 비아용 도전막(138)을 형성한다(S830). 비아용 도전막(138)은 주로 전해 도금 방법을 이용하여 형성할 수 있다. 비아용 도전막(138)은 후술할 서브 비아홀에 의해 분리될 수 있을 정도의 두께로 형성한다.12 and 13C, a via conductive film 138 is formed on the seed layer 138a (S830). The via conductive film 138 can be formed mainly using an electrolytic plating method. The via conductive film 138 is formed to a thickness such that it can be separated by sub via holes to be described later.

도 12 및 도 13d를 참조하면, 중심 서브 비아홀(131a)에 겹치도록 다수의 서브 비아홀(131b, 131c)을 형성한다(S840). 12 and 13D, a plurality of sub via holes 131b and 131c are formed to overlap the center sub via hole 131a (S840).

다수의 서브 비아홀(131b, 131c)은 중심 서브 비아홀(131a)을 중심으로 동일한 간격으로 배치되도록 형성한다. 또한, 중심 서브 비아홀(131a) 및 다수의 서브 비아홀(131b, 131c)은 동일한 크기 및 형태일 수 있다. 다수의 서브 비아홀(131b, 131c)은 기계식 드릴링, 레이저 드릴링, 펀칭을 이용하여 형성할 수 있다. 다수의 서브 비아홀(131b, 131c)은 중심 서브 비아홀(131a)의 내벽에 형성된 비아용 도전막(도 13c의 138)을 분리한다.The plurality of sub via holes 131b and 131c are formed to be arranged at equal intervals about the central sub via hole 131a. In addition, the center sub via hole 131a and the plurality of sub via holes 131b and 131c may have the same size and shape. The plurality of sub via holes 131b and 131c may be formed using mechanical drilling, laser drilling, and punching. The plurality of sub via holes 131b and 131c separate the via conductive film 138 of FIG. 13C formed on the inner wall of the central sub via hole 131a.

도 12 및 도 4를 참조하면, 에칭 공정을 이용하여 비아용 도전막을 패터닝하 여, 전기적으로 분리된 한 쌍의 비아(132, 137)를 구비하는 비아 구조체(130)를 완성할 수 있다(S850). 12 and 4, a via structure 130 including a pair of electrically separated vias 132 and 137 may be completed by patterning a via conductive film using an etching process (S850). ).

도 14는 본 발명의 다른 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 순서도이다. 14 is a flowchart illustrating a method of manufacturing a circuit board according to another embodiment of the present invention.

도 14를 참조하면, 본 발명의 다른 실시예에 따른 회로 기판의 제조 방법은 전해 도금 방법을 이용하여 비아용 도전막(138)을 형성하기 전에, 중심 비아홀(131a)에 겹치도록 다수의 서브 비아홀(131b, 131c)을 형성한다(S835, S845 참조). 즉, 전해 도금 방법은 씨드층(138a)이 존재하는 영역에서만 비아용 도전막(138)을 자라게 할 수 있으므로, 다수의 서브 비아홀(131b, 131c)을 이용하여 씨드층(138a)을 분리하더라도 전기적으로 분리된 한 쌍의 비아(132, 137)를 구비하는 비아 구조체(130)를 완성할 수 있다.Referring to FIG. 14, a method of manufacturing a circuit board according to another exemplary embodiment of the present invention may include a plurality of sub via holes so as to overlap the center via hole 131a before the via conductive film 138 is formed using an electroplating method. 131b and 131c are formed (see S835 and S845). That is, in the electroplating method, the via conductive film 138 can be grown only in the region where the seed layer 138a is present. Therefore, even if the seed layer 138a is separated using a plurality of sub via holes 131b and 131c, A via structure 130 having a pair of vias 132 and 137 separated by the above may be completed.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 회로 기판 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. According to the circuit board and the manufacturing method as described above has one or more of the following effects.

첫째, 하나의 비아홀 내에 형성된 다수의 비아를 이용하여, 상, 하부에 위치 하는 다수의 배선을 각각 연결할 수 있으므로, 회로 기판 내에 비아홀의 전체 면적을 절감할 수 있다. 따라서, 동일 면적에 더 많은 신호 배선을 형성할 수 있기 때문에 시스템의 집적도를 향상시킬 수 있다.First, since a plurality of vias formed in one via hole may be connected to each other, a plurality of wires located at upper and lower portions thereof may reduce the total area of the via hole in the circuit board. Therefore, since more signal wires can be formed in the same area, the degree of integration of the system can be improved.

둘째, 다수의 비아와 연결되는 다수의 신호 배선의 연결부가 평행하므로, 신호 배선의 차동 임피던스를 일정하게 유지할 수 있다.Second, since the connection portions of the plurality of signal wires connected to the plurality of vias are parallel, the differential impedance of the signal wires can be kept constant.

셋째, 다수의 비아의 커패시턴스 및 인덕턴스를 조절하여, 차동 임피던스를 조절할 수 있다. 따라서, 다수의 신호 배선의 차동 임피던스와 다수의 비아의 차동 임피던스를 일치시켜, 전달되는 신호의 왜곡을 최소화할 수 있다. 즉, 신호 충실도가 증가된다.Third, the differential impedance may be adjusted by adjusting the capacitance and inductance of the plurality of vias. Therefore, by matching the differential impedance of the plurality of signal wires and the differential impedance of the plurality of vias, it is possible to minimize the distortion of the transmitted signal. That is, signal fidelity is increased.

넷째, 기존 공정상에 일부 공정만 추가하므로, 제조 방법이 간단하다.Fourth, since only a part of the process is added to the existing process, the manufacturing method is simple.

Claims (19)

비아 구조체가 형성된 유전 물질 기판; 및A dielectric material substrate having via structures formed thereon; And 상기 유전 물질 기판 상에 위치하며, 상기 비아 구조체와 연결되어 일 방향으로 배열되며 상기 비아 구조체와의 연결부가 평행한 한 쌍의 신호 배선을 포함하는 회로 기판.And a pair of signal wires disposed on the dielectric material substrate, the pair of signal wires arranged in one direction in connection with the via structure and having a parallel connection with the via structure. 제 1항에 있어서, The method of claim 1, 상기 한 쌍의 신호 배선의 연결부의 차동 임피던스가 일정한 회로 기판.A circuit board having a constant differential impedance of a connection portion of the pair of signal wires. 제 2항에 있어서, The method of claim 2, 상기 한 쌍의 신호 배선 중 하나의 신호 배선은 신호를 전달하고, 나머지 신호 배선은 상기 신호의 레퍼런스 신호를 전달하는 회로 기판.One signal wire of the pair of signal wires carries a signal, and the other signal wire carries a reference signal of the signal. 제 3항에 있어서, The method of claim 3, 상기 레퍼러스 신호는 상기 신호의 상보 신호, 접지 전압 신호 또는 전원 전압 신호인 회로 기판.And the reference signal is a complementary signal, a ground voltage signal, or a power supply voltage signal of the signal. 제 1항에 있어서, The method of claim 1, 상기 비아 구조체는 상기 유전 물질 기판을 관통하여 형성된 비아홀과, 상기 비아홀 내벽에 형성되어 상기 한 쌍의 배선과 각각 연결되는 한 쌍의 비아를 포함하는 회로 기판.The via structure includes a via hole formed through the dielectric material substrate and a pair of vias formed in an inner wall of the via hole and connected to the pair of wires, respectively. 제 5항에 있어서, The method of claim 5, 상기 비아홀은 상기 하나의 서브 비아홀을 중심으로 2개의 서브 비아홀이 일부 겹쳐져 형성되고, 상기 다수의 비아는 상기 중심에 위치한 서브 비아홀의 내벽에 형성되는 회로 기판.The via hole may be formed by partially overlapping two sub via holes with respect to the one sub via hole, and the plurality of vias are formed on an inner wall of the sub via hole located at the center. 제 1항에 있어서,The method of claim 1, 상기 비아 구조체는, 상기 유전 물질 기판을 관통하여 형성되며, 다수의 서브 제1 비아홀이 겹쳐져 이루어진 제1 비아홀과, 상기 제1 비아홀 내벽에 형성된 다수의 제1 비아를 구비하여, 상기 유전 물질 기판 상, 하부에 위치하는 다수의 배선을 각각 연결하며,The via structure may include a first via hole formed through the dielectric material substrate, the plurality of sub first via holes overlapping each other, and a plurality of first vias formed on an inner wall of the first via hole. Connect a plurality of wires located at the bottom, 상기 다수의 서브 제1 비아홀은 중심 서브 제1 비아홀과 나머지 서브 제1 비아홀이 겹쳐져 형성되며, 상기 다수의 제1 비아는 상기 중심에 위치한 서브 제1 비아홀의 내벽에 형성된 회로 기판.The plurality of sub first via holes may be formed by overlapping a center sub first via hole with the remaining sub first via holes, and the plurality of first vias may be formed on an inner wall of the sub first via hole positioned at the center. 제 7항에 있어서,The method of claim 7, wherein 상기 나머지 서브 제1 비아홀은 상기 중심 서브 제1 비아홀을 중심으로 동일한 간격으로 배치된 회로 기판.The remaining sub first via holes are disposed at equal intervals about the center sub first via hole. 제 7항에 있어서, The method of claim 7, wherein 상기 다수의 서브 제1 비아홀은 동일한 형태인 회로 기판.The plurality of sub first via holes have the same shape. 제 7항에 있어서, The method of claim 7, wherein 상기 다수의 상부 배선은 한 쌍의 상부 배선을 포함하고, 다수의 하부 배선은 한 쌍의 하부 배선을 포함하고, 상기 다수의 제1 비아는 한 쌍의 비아를 포함하는 회로 기판.Wherein the plurality of top wires includes a pair of top wires, the plurality of bottom wires includes a pair of bottom wires, and the plurality of first vias includes a pair of vias. 제 10항에 있어서, The method of claim 10, 상기 한 쌍의 제1 비아 중 하나의 비아는 신호를 전달하고, 나머지 제1 비아는 상기 신호의 레퍼런스 신호를 전달하는 회로 기판.One via of the pair of first vias carries a signal, and the other first via carries a reference signal of the signal. 제 11항에 있어서, The method of claim 11, 상기 레퍼러스 신호는 상기 신호의 상보 신호, 접지 전압 신호 또는 전원 전압 신호인 회로 기판.And the reference signal is a complementary signal, a ground voltage signal, or a power supply voltage signal of the signal. 제 10항에 있어서, The method of claim 10, 상기 한 쌍의 상부 배선 및 하부 배선은 각각 상기 비아 구조체와의 연결부가 평행한 회로 기판.The pair of upper and lower wirings each have a parallel connection with the via structure. 제 13항에 있어서, The method of claim 13, 상기 상부 배선 및 하부 배선의 연결부는 각각 차동 임피던스가 일정한 회로 기판.The connection portion of the upper wiring and the lower wiring is a circuit board, each having a constant differential impedance. 제 10항 또는 제 11항 중 어느 한 항에 있어서,The method according to any one of claims 10 or 11, 상기 제1 비아의 차동 임피던스와 상기 상부 및 하부 배선의 차동 임피던스는 동일한 회로 기판.And a differential impedance of the first via and a differential impedance of the upper and lower interconnections are the same. 제 7항에 있어서, The method of claim 7, wherein 상기 제1 비아홀은 하나의 서브 제1 비아홀을 중심으로 2개의 서브 제1 비아홀이 일부 겹쳐져 형성되고, 상기 다수의 제1 비아는 상기 중심에 위치한 서브 제1 비아홀의 내벽에 형성되어, 상기 다수의 상부 배선과 상기 다수의 하부 배선을 각각 전기적으로 연결하는 회로 기판.The first via hole is formed by partially overlapping two sub first via holes with respect to one sub first via hole, and the plurality of first vias are formed on an inner wall of the sub first via hole located at the center thereof. A circuit board electrically connecting an upper wiring and the plurality of lower wirings, respectively. 제 16항에 있어서, The method of claim 16, 상기 한 쌍의 상부 배선 및 하부 배선은 각각 상기 한 쌍의 제1 비아와의 연결부가 평행한 회로 기판.And the pair of upper and lower interconnections each have a parallel connection with the pair of first vias. 제 7항에 있어서, The method of claim 7, wherein 상기 유전 물질 기판은 다수의 유전 물질층으로 각각 절연되어, 다층으로 적층된 신호 배선을 포함하는 회로 기판.Wherein the dielectric material substrate is insulated with a plurality of layers of dielectric material, the circuit board comprising multilayered signal lines. 제 18항에 있어서, The method of claim 18, 상기 유전 물질층을 관통하여 형성된 제2 비아홀과, 상기 제2 비아홀 내벽에 형성되어 상기 유전 물질층의 상, 하부에 위치하는 다수의 신호 배선을 각각 전기적으로 연결하는 다수의 제2 비아를 구비하는 제2 비아 구조체를 포함하는 회로 기판.A second via hole formed through the dielectric material layer and a plurality of second vias formed in an inner wall of the second via hole and electrically connecting a plurality of signal wires disposed on and under the dielectric material layer, respectively; A circuit board comprising a second via structure.
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