KR20070009244A

KR20070009244A - 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널인터리빙/디인터리빙 장치 및 그 제어 방법

Info

Publication number: KR20070009244A
Application number: KR1020050064364A
Authority: KR
Inventors: 홍송남; 우정수; 박승훈; 김덕기; 정수룡; 김영균; 박동식
Original assignee: 삼성전자주식회사
Priority date: 2005-07-15
Filing date: 2005-07-15
Publication date: 2007-01-18
Also published as: KR100946884B1; US20070033486A1; US7584401B2

Abstract

본 발명은 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 인터리링/디인터리빙 장치 및 그 제어 방법에 관한 것으로서, 이러한 본 발명은 저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하고, 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙한 후, 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심벌로 생성하는 것을 특징으로 한다.

LDPC, 채널 인터리버, 변수 노드, 검사 노드, 채널 디인터리버, 변조 심벌

Description

저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법{CHANNEL INTERLEAVING/DE-INTERLEAVING APPARATUS IN A COMMUNICATION SYSTEM USING A LOW DENSITY PARITY CHECK CODE AND CONTROL METHOD THEREOF}

도 1은 일반적인 (8, 2, 4) LDPC 부호의 패리티 검사 행렬을 개략적으로 도시한 도면,

도 2는 일반적인 (8, 2, 4) LDPC 부호의 팩터(factor) 그래프를 개략적으로 도시한 도면,

도 3은 본 발명의 실시예에 따른 LDPC 부호를 사용하는 통신 시스템의 구조를 개략적으로 도시한 도면,

도 4는 일반적인 통신 시스템에서 사용하는 16QAM 변조 방식의 변조 성상도를 개략적으로 도시한 도면,

도 5a 및 도 5b는 본 발명의 실시예에 따른 비트 오류 확률 성능 그래프의 실시예를 도시한 도면,

도 6은 본 발명의 따른 실시예를 설명하기 위한 일반적인 체인 구조로 연결된 LDPC 부호의 예를 나타낸 도면,

도 7a 및 도 7b는 본 발명의 실시예에 따른 채널 인터리버 설계 규칙에 의한 LDPC 부호의 성능 그래프를 도시한 도면,

도 8a 및 도 8b는 본 발명의 실시예에 따른 채널 인터리버 설계 규칙에 의한 LDPC 부호의 성능 그래프를 도시한 도면,

도 9는 본 발명의 실시예에 따른 채널 인터리버 설계 규칙을 체이스 컴바이닝 기법을 사용하는 시스템에 적용한 경우의 성능 그래프를 도시한 도면.

도 10은 본 발명의 실시예에 따른 채널 인터리버 설계 규칙 적용 방법을 개략적으로 도시한 도면.

본 발명은 채널 인터리빙/디인터리빙 장치 및 그 제어 방법에 관한 것으로서, 특히 저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법에 관한 것이다.

이동통신 시스템이 급속하게 발전해 나감에 따라 무선 네트워크에서 유선 네트워크의 용량(capacity)에 근접하는 대용량 데이터를 전송할 수 있는 기술 개발이 요구되고 있다. 이렇게, 음성 위주의 서비스를 벗어나 영상, 무선 데이터 등의 다양한 정보를 처리하고 전송할 수 있는 고속 대용량 통신 시스템이 요구됨에 따라, 적정한 채널 부호화(channel coding) 방식을 사용하여 시스템 전송 효율을 높이는 것이 시스템 성능 향상에 필수적인 요소로 작용하게 된다.

그러나, 이동통신 시스템은 이동통신 시스템의 특성상 데이터를 전송할 때 채널(channel)의 상황에 따라 잡음(noise), 간섭(interference) 및 페이딩(fading) 등과 같은 여러 요인들로 인해 불가피하게 오류(error)가 발생하고, 따라서 상기 오류 발생으로 인한 정보 데이터의 손실이 발생한다.

이러한 오류 발생으로 인한 정보 데이터 손실을 감소시키기 위해서 채널의 성격에 따라 다양한 오류 제어 방식(error-control scheme)들을 사용함으로써, 상기 이동통신 시스템의 신뢰도를 향상시킬 수 있다. 상기 오류 제어 기술들 중에 가장 보편적으로 사용되고 있는 오류 제어 기술은 오류 정정 부호(error-correcting code)를 사용하는 기술이다. 상기 오류 정정 부호의 대표적인 부호들로는 터보 부호(Turbo code)와, 저밀도 패리티 검사(Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호 등이 있다.

상기 터보 부호는 종래 오류 정정을 위해 주로 사용되던 컨벌루셔널 부호(convolutional code)에 비하여 고속 데이터 전송시에 성능 이득이 우수한 것으로 알려져 있으며, 전송 채널에서 발생하는 잡음에 의한 오류를 효과적으로 정정하여 데이터 전송의 신뢰도를 높일 수 있다는 장점을 가진다. 또한, 상기 LDPC 부호는 팩터(factor, 이하 'factor'라 칭하기로 한다) 그래프 상에서 합곱(sum-product) 알고리즘(algorithm)에 기반한 반복 복호화(iterative decoding) 알고리즘을 사용하여 복호화할 수 있다. 상기 LDPC 부호의 복호화기(decoder)는 상기 합곱 알고리즘에 기반한 반복 복호화 알고리즘을 사용하기 때문에 상기 터보 부호의 복호화기에 비해 낮은 복잡도를 가질 뿐만 아니라 병렬 처리 복호화기로 구현하는 것이 용 이하다.

한편, Shannon의 채널 부호화 이론(channel coding theorem)의 채널의 용량을 초과하지 않는 데이터 레이트(data rate)에 한해 신뢰성 있는 통신이 가능하다고 밝히고 있다. 하지만 Shannon의 채널 부호화 이론에서는 최대 채널의 용량 한계까지의 데이터 레이트를 지원하는 채널 부호화 및 복호화 방법에 대한 구체적인 제시는 전혀 없었다. 일반적으로, 블록(block) 크기가 굉장히 큰 랜덤(random) 부호는 Shannon의 채널 부호화 이론의 채널 용량 한계에 근접하는 성능을 나타내지만, MAP(Maximum A Posteriori) 또는 ML(Maximum Likelihood) 복호화 방법을 사용할 경우, 그 계산량에 있어 굉장한 로드(load)가 존재하여 실제 구현이 불가능하였다.

상기 터보 부호는 1993년 Berrou와 Glavieux, Thitimaishima에 의해 제안되었으며, Shannon의 채널 부호화 이론의 채널 용량 한계에 근접하는 우수한 성능을 가지고 있다. 상기 터보 부호의 제안으로 인해 부호의 반복 복호화와 그래프 표현에 대한 연구가 활발하게 진행되었으며, 이 시점에서 Gallager가 1962년 이미 제안한 바 있는 LDPC 부호가 새롭게 조명되었다. 또한, 상기 터보 부호와 LDPC 부호의 factor 그래프 상에는 사이클(cycle)이 존재하는데, 상기 사이클이 존재하는 상기 LDPC 부호의 factor 그래프 상에서의 반복 복호화는 준최적(suboptimal)이라는 것은 이미 잘 알려져 있는 사실이며, 상기 LDPC 부호는 반복 복호화를 통해 우수한 성능을 가진다는 것 역시 실험적으로 입증된 바 있다. 지금까지 알려진 최고의 성능을 가지는 LDPC 부호는 블록 크기

을 사용하여 비트 에러 레이트(BER; Bit Error Rate)

에서 Shannon의 채널 부호화 이론의 채널 용량 한계에서 단지 0.04[dB] 정도의 차이를 가지는 성능을 나타낸다. 또한,

인 갈로아 필드(GF; Galois Field, 이하 'GF'라 칭하기로 한다), 즉 GF(q)에서 정의된 LDPC 부호는 그 복호화 과정에 있어서 복잡도가 증가하긴 하지만 이진(binary) 부호에 비해 훨씬 더 우수한 성능을 보인다. 그러나, 상기 GF(q)에서 정의된 LDPC 부호의 반복 복호화 알고리즘의 성공적인 복호화에 대한 만족스런 이론적인 설명은 아직 이루어지지 않고 있다.

또한, 상기 LDPC 부호는 Gallager에 의해 제안된 부호이며, 대부분의 엘리먼트들이 0(NULL)의 값을 가지며, 상기 0의 값을 가지는 엘리먼트들 이외의 극히 소수의 엘리먼트들이 1의 값을 가지는 패리티 검사 행렬(parity check matrix)에 의해 정의된다. 일 예로, (N, j, k) LDPC 부호는 블록(block) 길이가 N인 선형 블록 부호(linear block code)로, 각 열(column)마다 j개의 1의 값을 가지는 엘리먼트들과, 각 행(row)마다 k개의 1의 값을 가지는 엘리먼트들을 가지고, 상기 1의 값을 가지는 엘리먼트들을 제외한 엘리먼트들은 모두 0의 값을 가지는 엘리먼트들로 구성된 성긴(sparse, 이하 'sparse'라 칭하기로 한다) 구조의 패리티 검사 행렬에 의해 정의된다.

상기에서 설명한 바와 같이 상기 패리티 검사 행렬내 각 열의 웨이트(weight)는 j로 일정하며, 상기 패리티 검사 행렬내 각 행의 웨이트는 k로 일정한 LDPC 부호를 균일(regular) LDPC 부호라고 칭한다. 여기서, 상기 웨이트라 함은 상기 생성 행렬 및 패리티 검사 행렬을 구성하는 엘리먼트들 중 0이 아닌 값(non- zero value)을 가지는 엘리먼트들의 개수를 나타낸다. 이와는 달리, 상기 패리티 검사 행렬내 각 열의 웨이트와 각 행의 웨이트가 일정하지 않은 LDPC 부호를 불균일(irregular) LDPC 부호라고 칭한다.

일반적으로, 상기 균일 LDPC 부호의 성능에 비해서 상기 불균일 LDPC 부호의 성능이 더 우수함이 알려져 있다. 그러나, 상기 불균일 LDPC 부호의 경우 패리티 검사 행렬내 각 열의 웨이트와 각 행의 웨이트가 일정하지 않기 때문에, 즉 불균일하기 때문에 패리티 검사 행렬내 각 열의 웨이트와 각 행의 웨이트를 적절하게 조절해야지만 우수한 성능을 보장받을 수 있다.

그러면 여기서 도 1을 참조하여 (N, j, k) LDPC 부호, 일 예로 (8, 2, 4) LDPC 부호의 패리티 검사 행렬을 설명하기로 한다.

도 1은 일반적인 (8, 2, 4) LDPC 부호의 패리티 검사 행렬을 도시한 도면이다.

상기 도 1을 참조하면, 먼저 상기 (8, 2, 4) LDPC 부호의 패리티 검사 행렬 H는, 8개의 열들과 4개의 행들로 구성되어 있으며, 각 열의 웨이트 즉, 1의 개수는 2로 균일하며, 각 행의 웨이트 즉, 1의 개수는 4로 균일함을 알 수 있다. 이와 같이, 상기 패리티 검사 행렬내 각 열의 웨이트와 각 행의 웨이트가 균일함으로, 상기 도 1에 도시되어 있는 (8, 2, 4) LDPC 부호는 균일 LDPC 부호가 되는 것이다.

상기 도 1에서는 (8, 2, 4) LDPC 부호의 패리티 검사 행렬에 대해서 설명하였으며, 다음으로 도 2를 참조하여 상기 도 1에서 설명한 (8, 2, 4) LDPC 부호의 factor 그래프를 설명하기로 한다.

도 2는 도 1의 (8, 2, 4) LDPC 부호의 factor 그래프를 도시한 도면이다.

상기 도 2를 참조하면, 상기 (8, 2, 4) LDPC 부호의 factor 그래프는 8개의 변수 노드들(variable nodes) 즉,

(202)과,

(204)와,

(206)과,

(208)와,

(210)와,

(212)과,

(214) 및

(216)과, 4개의 검사 노드들(check nodes)(218, 220, 222, 224)로 구성된다. 상기 (8, 2, 4) LDPC 부호의 패리티 검사 행렬의

번째 행과

번째 열이 교차하는 지점에 1의 값을 가지는, 즉 0이 아닌 값을 가지는 엘리먼트가 존재할 경우 변수 노드

와

번째 검사 노드 사이에 브랜치(branch)가 생성된다.

상기에서 설명한 바와 같이 LDPC 부호의 패리티 검사 행렬은 매우 작은 웨이트를 가지기 때문에, 비교적 긴 길이를 가지는 블록 부호에서도 반복 복호화를 통해 복호화가 가능하며, 블록 부호의 블록 길이를 계속 증가시켜 가면 터보 부호와 같이 Shannon의 채널 용량 한계에 근접하는 형태의 성능을 나타낸다. 또한, Mackay와 Neal은 흐름 전달 방식을 사용하는 LDPC 부호의 반복 복호화 과정이 터보 부호의 반복 복호화 과정에 거의 근접하는 성능을 가진다는 것을 이미 증명한 바가 있다.

한편, 성능이 좋은 LDPC 부호를 생성하기 위해서는 몇 가지 조건들을 만족시켜야만 하는데, 상기 조건들을 설명하면 다음과 같다.

(1) LDPC 부호의 factor 그래프 상의 사이클을 고려해야만 한다.

상기 사이클이란 LDPC 부호의 factor 그래프에서 변수 노드와 검사 노드를 연결하는 에지(edge)가 구성하는 루프(loop)를 나타내는데, 상기 사이클의 길이는 상기 루프를 구성하는 에지들의 개수로 정의된다. 상기 사이클의 길이가 길다는 것은 상기 LDPC 부호의 factor 그래프에서 루프를 구성하는 변수 노드들과 검사 노드들을 연결하는 에지들의 개수가 많다는 것을 나타내며, 이와는 반대로 상기 사이클의 길이가 짧다는 것은 상기 LDPC 부호의 factor 그래프에서 루프를 구성하는 변수 노드들과 검사 노드들을 연결하는 에지들의 개수가 적다는 것을 나타낸다.

상기 LDPC 부호의 factor 그래프 상의 사이클을 길게 생성할수록 상기 LDPC 부호의 성능이 좋아지게 되는데, 그 이유는 다음과 같다. 상기 LDPC 부호의 factor 그래프 상의 사이클을 길게 생성할 경우, 상기 LDPC 부호의 factor 그래프 상에 짧은 길이의 사이클이 많이 존재할 때 발생하는 오류 마루(error floor) 등의 성능 열화가 발생하지 않기 때문이다.

(2) LDPC 부호의 효율적인 부호화를 고려해야만 한다.

상기 LDPC 부호는 상기 LDPC 부호의 특성상 컨벌루셔널 부호나 터보 부호에 비해 부호화 복잡도가 높아 실시간 부호화가 어렵다. 상기 LDPC 부호의 부호화 복잡도를 줄이기 위해서 반복 누적(RA: Repeat Accumulate) 부호 등이 제안되었으나, 상기 반복 누적 부호 역시 상기 LDPC 부호의 부호화 복잡도를 낮추는데 있어서는 한계를 나타내고 있다. 따라서, LDPC 부호의 효율적인 부호화를 고려해야만 한다.

(3) LDPC 부호의 factor 그래프 상의 차수 분포를 고려해야만 한다.

일반적으로, 균일 LDPC 부호보다 불균일 LDPC 부호가 성능이 우수한데 그 이유는, 상기 불균일 LDPC 부호의 factor 그래프 상의 차수(degree)가 다양한 차수를 가지기 때문이다. 여기서 상기 차수란 상기 LDPC 부호의 factor 그래프 상에서 각 노드들 즉, 변수 노드들과 검사 노드들에 연결되어 있는 에지(edge)의 개수를 나타낸다. 또한 LDPC 부호의 factor 그래프 상의 차수 분포란 특정 차수를 갖는 노드들이 전체 노드들 중 얼마만큼 존재하는지를 나타내는 것이다. 특정한 차수 분포를 가지는 LDPC 부호의 성능이 우수하다는 것은 Richardson 등에 의해서 이미 증명한 바가 있다.

그러나, 현재 상기 LDPC 부호를 사용하는 통신 시스템에서 상기 LDPC 부호의 특성을 고려하여 채널 인터리빙/디인터리빙을 수행하는 구체적인 방안에 대한 고려가 전혀 없었으며, 따라서 상기 LDPC 부호를 사용하는 통신 시스템에서 상기 LDPC 부호의 특성을 고려하여 채널 인터리빙/디인터리빙을 수행하는 구체적인 방안에 대한 필요성이 대두되고 있다.

또한, 상기 LDPC 부호는, 일반적으로 패리티 검사 행렬(parity-check matrix)을 이용하여 표현된다. 또한 현재까지 LDPC 부호에 대한 연구는 BPSK, QPSK 변조 방식을 기본으로 하여 연구되고 있다. 하지만, 차세대 이동통신과 같이 높은 데이터 레이트를 필요로 하는 시스템에서, 상기한 LDPC 부호가 사용되기 위해서는 16QAM, 64QAM과 같은 고차 변조 방식에 상응하는 LDPC 부호에 대한 연구가 필요하다.

따라서, 본 발명의 목적은 LDPC 부호를 사용하는 통신 시스템에서 채널 인터 리빙/디인터리빙 장치 및 그 제어 방법을 제공함에 있다.

본 발명의 다른 목적은 LDPC 부호에 입력되는 높은 에러 보호율과 낮은 에러 보호율의 성능 차이에 상응하여 채널 인터리빙/디인터리빙을 수행하는 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 LDPC 부호의 검사 노드 차수에 상응하여 채널 인터리빙/디인터리빙을 수행하는 장치 및 방법을 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 따른 방법은; 저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 과정과, 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙하는 과정과, 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심벌로 생성하는 과정을 포함하는 것을 특징으로 한다.

상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 따른 방법은; 저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 디인터리빙 방법에 있어서, 수신 신호를 채널 인터리빙시 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 과정과, 상기 복조된 신호를 상기 채널 인터리빙시 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 과정과, 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙시 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원하는 과정을 포함하는 것을 특징으로 한다.

상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 다른 방법은; 저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서, LDPC 부호의 패리티 체크 행렬로부터 검사 노드의 차수를 확인하는 과정과, 상기 확인결과 상기 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우 제1규칙에 따른 채널 인터리빙 규칙에 상응하여 채널 인터리빙하는 과정과, 상기 확인결과 상기 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우 제2규칙에 따른 채널 인터리빙 규칙에 상응하여 채널 인터리빙하는 과정을 포함하는 것을 특징으로 한다.

상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 따른 장치는; 저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 인터리빙 장치에 있어서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 부호화기와, 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙하는 채널 인터리버와, 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심벌로 생성하는 변조기를 포함하는 것을 특징으로 한다.

상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 따른 장치는; 저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에 서 채널 디인터리빙 장치에 있어서, 수신 신호를 상기 채널 디인터리빙 장치에 대응하는 채널 인터리빙 장치에서 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 복조기와, 상기 복조된 신호를 상기 채널 인터리빙 장치에서 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 채널 디인터리버와, 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙 장치에서 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원하는 복호기를 포함하는 것을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

본 발명의 상세한 설명에 앞서, 일반적으로 저밀도 패리티 검사(Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다)의 채널 인터리빙(channel interleaving)/디인터리빙(de-interleaving)시, 상기 LDPC 부호의 특성 또는 구조에 관계없이 항상 일정한 채널 인터리버/디인터리버를 이용하여 채널 인터리빙/디인터리빙을 수행하였다. 이에 본 발명에서는 상기 LDPC 부호의 특성 또는 구조를 고려하여 채널 인터리버/디인터리버를 설계하도록 한다. 즉, LDPC 부호에 입력되는 높은 보호율의 초기 메시지(High-protected initial message)와 낮은 보호율의 초 기 메시지(Low-protected initial message)의 성능 차이와 LDPC 부호의 검사 노드의 차수(degree of check node)에 따라서 채널 인터리버를 설계하는 방안을 제안한다.

본 발명은 LDPC 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법을 제안한다. 특히, 본 발명은 부호화된 LDPC 부호어(codeword)를 고차 변조(modulation) 심볼에 매핑(mapping)할 때 부호 성능을 최대화시키는 채널 인터리빙/디인터리빙 장치의 설계 방안을 제안한다.

상기 고차 변조 방식 예컨대, 16QAM, 64QAM과 같은 고차 변조 방식은 비트들이 심볼(symbol)로 매핑(mapping)될 때 비트 위치에 따라서 비균일 오류 보호의 성질을 보여준다. 예를 들어, 상기 16QAM과 같은 경우에는 4비트가 1심볼을 형성할 때 두 위치에 해당되는 비트들은 높은 오류 보호, 그 외 나머지 위치에 해당되는 비트들은 낮은 오류 보호의 성질을 보여준다. 또한, 불균일 LDPC 부호는 다른 차수를 가지는 변수 노드들간의 오류 정정 능력이 다르다. 따라서 불균일LDPC 부호에 입력되는 비균일 오류 보호의 성질을 가지는 비트들을 다른 오류 정정 능력을 가지는 변수 노드들에 적절히 매핑함으로써, LDPC 부호의 성능을 향상시킬 수 있다.

상술한 바와 같이, 제안하는 본 발명은 오류 정정 부호(error-correcting code)인 상기 LDPC 부호에 관한 것으로서, 특히 오류 정정 부호인 상기 LDPC 부호를 사용하는 통신 시스템에서, 오류 정정 능력을 높이기 위한 채널 인터리빙/디인터리빙 장치의 설계 방안을 제안한다.

도 3은 본 발명의 실시예에 따른 LDPC 부호를 사용하는 통신 시스템의 구조 를 개략적으로 도시한 도면이다.

상기 도 3을 참조하면, 먼저 상기 통신 시스템은 송신부와 수신부로 구성된다. 상기 송신부는 부호화기(encoder)(301)와, 채널 인터리버(channel interleaver)(305)와, 변조기(modulator)(305)를 포함하여 구성된다. 또한, 상기 수신부는 복조기(de-modulator)(309)와, 채널 디인터리버(channel de-interleaver)(311)와, 복호기(decoder)(313)를 포함하여 구성된다.

첫 번째로, 상기 송신부에 대해서 설명하면 다음과 같다.

먼저, 정보 데이터 비트(information data bit)가 입력되면, 상기 정보 데이터 비트는 상기 부호화기(301)로 전달되고, 상기 부호화기(301)는 상기 전달된 정보 데이터 비트를 입력하여 미리 설정되어 있는 부호화 방식으로 부호화하여 부호어(codeword)로 생성한 후 상기 채널 인터리버(303)로 출력한다. 여기서, 상기 부호화기(301)는 LDPC 부호화기이며, 따라서 상기 부호화기(301)에서 생성하는 부호어는 LDPC 부호어가 되는 것이다.

상기 채널 인터리버(303)는 상기 부호화기(301)에서 출력한 LDPC 부호어를 입력하여 미리 설정되어 있는 채널 인터리빙 방식으로 인터리빙한 후 상기 변조기(305)로 출력한다. 여기서, 상기 채널 인터리버(303)는 페이딩(fading) 등의 영향으로 인해 버스트 에러(burst error) 방지를 위해 상기 부호화기(301)에서 출력한 LDPC 부호어를 상기 채널 인터리빙 방식으로 인터리빙하는 것이다. 여기서, 상기 채널 인터리버(303)의 채널 인터리빙 동작은 본 발명에서 제안하는 "채널 인터리버 설계 규칙"에 상응하게 수행되며, 이는 하기에서 구체적으로 설명할 것이므로 여기 서는 그 상세한 설명을 생략하기로 한다.

상기 변조기(305)는 상기 채널 인터리버(303)에서 출력한 신호, 즉 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조한 후 송신 안테나(Tx. Ant)를 통해 채널(307)로 송신한다. 여기서, 상기 채널 인터리버(303)는 상기 변조기(305)에서 상기 채널 인터리빙된 LDPC 부호어를 상기 변조 방식으로 변조시 에러 레이트를 최소화하는 형태로 변조 심벌에 할당할 수 있도록 채널 인터리빙을 수행하는 것이다. 즉, 상기 채널 인터리버(303)는 높은 보호율의 초기 메시지와 낮은 보호율의 초기 메시지의 성능 차이와, 상기 LDPC 부호의 검사 노드의 차수에 상응하여, 상기 LDPC 부호어의 각 비트의 신뢰도가 다른 특성을 사용하여 설계되도록 하며, 이에 대해서는 하기에서 구체적으로 설명하므로, 여기서는 그 상세한 설명을 생략하기로 한다.

두 번째로, 상기 수신부에 대해서 설명하기로 한다.

상기 송신부에서 송신한 신호는 채널(307)을 통해 전송된다. 상기 채널(307)을 통한 송신부의 송신 신호는 수신 안테나(Rx.Ant)를 통해서 수신되고, 상기 수신 안테나를 통해 수신된 신호는 상기 복조기(309)로 전달된다. 상기 복조기(309)는 상기 송신부의 변조기(305)에서 적용한 변조 방식에 상응하는 복조 방식으로 상기 수신 안테나를 통해 수신된 신호를 복조한 후 상기 채널 디인터리버(311)로 출력한다.

상기 채널 디인터리버(311)는 상기 복조기(309)에서 출력한 신호를 상기 송신부의 인터리버(303)에서 적용한 채널 인터리빙 방식에 상응하는 채널 디인터리빙 방식으로 디인터리빙한 후 상기 복호기(313)로 출력한다. 여기서, 상기 채널 디인터리버(311)의 채널 디인터리빙 동작 역시 본 발명에서 제안하는 "채널 인터리버 설계 규칙"에 상응하게 수행되며, 이는 하기에서 구체적으로 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다.

상기 복호기(313)는 상기 송신부의 부호화기(301)에서 적용한 부호화 방식에 상응하는 복호 방식으로 복호하여 최종 정보 데이터 비트로 복원한다.

한편, 상기 도 3에서는 상기 변조기(305) 이후에 별도의 무선 주파수(Radio Frequency, 이하 'RF'라 칭하기로 한다) 신호 송신 처리를 위한 송신부 구조 및 상기 복조기(309) 이전의 RF 신호 수신 처리를 위한 수신부 구조는 도시하지 않았으나, 상기 변조기(305)에서 출력된 시호가 상기 송신부를 통해 RF 처리되어 송신되고, 상기 수신부를 통해 RF 처리되어 수신된 신호가 상기 복조기(309)로 제공됨은 물론이다.

상기 도 3에서는 본 발명의 실시예에 따른 LDPC 부호를 사용하는 통신 시스템의 구조에 대해서 설명하였으며, 다음으로 도 4를 참조하여 통신 시스템에서 일반적으로 사용하는 변조 방식인 16QAM(Quardrature Amplitude Modulation) 방식을 적용할 경우의 변조 성상도에 대해서 설명하기로 한다.

도 4는 일반적인 16QAM 변조 방식의 변조 성상도를 개략적으로 도시한 도면이다.

상기 도 4에 도시되어 있는 바와 같이, 한 변조 심벌에 해당하는

의 각 비트의 신뢰도는 상이하게 된다. 상기 도 4에서 실수값을 가지 는

과

는 상기 변조 심볼에서

과

에 해당한다. 여기서, 상기 비트

는 허수축인 y축에 대칭하여 0과 1의 값을 가지도록 매핑(mapping)된다. 하지만, 상기 비트

의 경우는 허수축인 y축에 가까운 영역은 0의 값을 가지고, 상기 허수축인 y축에서 먼 영역은 1의 값을 가지도록 매핑되어, 수신기에서 0을 1로 결정(detection)할 확률이 1을 0으로 결정할 확률보다 증가하게 된다. 이와 같은 비대칭성으로 인해 상기 비트

에 매핑되는 값은 그 오류가 발생할 확률이 높아지므로 인해 신뢰성(reliability)이 저하되게 된다.

또한, 상기 도 4에서 허수값을 가지는

과

는 상기 변조 심볼에서

와

에 해당한다. 상기

와

는 상기

과

과 유사한 이유로 인하여 상기 비트

가 상기 비트

에 비해 신뢰성이 높게 된다.

본 발명에서는 상기에서 설명한 바와 같은 고차 변조 방식의 비균일(unequal) 오류 특성을 사용하여 채널 인터리버를 설계하게 된다.

한편, 상기 LDPC 부호는 팩터(factor, 이하 'factor'라 칭하기로 한다) 그래프 상에서 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호(iterative decoding) 알고리즘을 사용하여 복호할 수 있다. 즉, 변수 노드와 검사 노드가 서로 메시지를 주고받으면서 복호를 수행하게 된다. 이때, 상기 각 단계마다 변수 노드는 채널로부터 전달받는 메시지와 검사 노드로부터 입력받는 메시지들로부터 변수 노드에 해당되는 비트의 1 또는 0을 판단하게 된다.

여기서, 상기 고차 변조 방식을 사용함에 따른 비균일 오류 보호의 성질은 다음과 같이 이용할 수 있다.

(1) 높은 보호율의 비트들을 변수 노드들 중에서 정보 노드들에 할당함으로써, 정보 비트를 1 또는 0으로 판단할 때 채널로부터 받는 메시지의 신뢰도를 높여 줄 수 있다.

(2) 높은 보호율의 비트들을 검사 노드에서 정보 비트에 해당하는 변수 노드로 전달되는 메시지의 신뢰도를 높여 주는데 이용할 수 있다.

제안하는 본 발명의 실시예에서는 LDPC 부호의 구조에 따라서 상기 (1)번 또는 (2)번 성질을 이용하여 채널 인터리버를 설계하는 방안을 제안한다. 즉, LDPC 부호의 구조는 변수 노드의 차수와 검사 노드의 차수에 의해서 결정된다. 이에 본 발명의 실시예에서는 채널 인터리버 설계 기준을 결정함에 있어서 검사 노드의 차수를 고려하여 상기 LDPC 부호의 채널 인터리버를 설계하며, 그 설계 규칙은 다음과 같다.

< 채널 인터리버 설계 규칙 >

제1규칙 : 검사 노드의 차수 < 임계값(Threshold) : 신뢰도가 떨어지는 차수 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을, 변조 심벌내의 비트들 중 신뢰도가 높은 비트 예컨대, 상기 도 4에서

과

에 할당한다. 여기서, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당한다.

제2규칙 : 검사 노드의 차수

임계값(Threshold) : 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들 즉, 정보어(information word) 비트들을, 변 조 심벌내의 비트들 중 신뢰도가 높은 비트 예컨대, 상기 도 4에서

과

에 할당한다. 여기서, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당한다.

제3규칙 : 낮은 차수를 가지는 변수 노드들 예컨대, 패리티 비트에 해당되는 변수 노드들이 체인(chain) 구조로 연결되어 있는 LDPC 부호인 경우에는 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 가능한 일정하도록 유지한다. 이때, 상기 규칙 3에서는 상기 제1규칙 또는 제2규칙의 성질은 유지해야 한다.

상기에서 정의하는 채널 인터리버 설계 규칙에서 상기 임계값(Threshold)은 비균일 오류 보호 비트들간의 성능 차이에 의해서 결정된다. 이하에서는 상기 임계값이 5인 경우를 실시예로 하여 설명하기로 한다.

도 5a 및 도 5b는 본 발명의 실시예에 따른 비균일 오류 보호 비트들간의 성능 차이를 설명하기 위한 비트 오류 확률 그래프의 예를 도시한 도면이다.

상기 도 5a는 16QAM 변조 방식과 LDPC 부호를 사용하는 시스템의 예를 나타낸 것이고, 상기 도 5b는 16QAM 변조 방식과 LDPC 부호를 HARQ 시스템에 적용하기 위한 체이스 컴바이닝(Chase combining) 기법을 사용한 시스템의 예에서 2번째 재전송을 수행한 경우를 나타낸다.

상기 도 5a 및 도 5b를 설명하기에 앞서, 상기 본 발명의 실시예에 따른 임계값의 결정 방법은 실험적 결과와 밀도 진화(density evolution) 기법 분석에 의하여 이루어지며, 시스템 상황에 따라 최적(optimal)의 성능을 나타내는 임계값을 구현하는 것이 바람직하다. 여기서, 상기 밀도 진화 기법 분석 등을 이용하여 최적 의 성능을 나타내는 임계값을 구하는 것은 본 발명과 직접적인 연관이 없으므로 이하에서는 그 상세한 설명을 생략하기로 한다.

상기 도 5a 및 도 5b를 참조하면, 상기 비균일 오류 보호 비트들간의 성능 차이가 작을수록 상기 임계값이 증가함을 알 수 있다. 즉, 상기 도 5b의 경우 상기 도 5a보다 임계값이 크게 나타남을 알 수 있다. 즉, 상기 도 5b의 경우 높은 오류 보호 비트들과 낮은 오류 보호 비트들 사이의 차이가 좁혀진 것을 알 수 있다.

상기와 같이 나타나는 이유는, 비균일 오류 보호 비트들간의 성능 차이가 작은 경우에는 낮은 오류 보호를 가지는 비트들이 정보 비트 예컨대, 높은 차수를 가지는 변수 노드에 할당되더라도 검사 노드로부터 전달되는 메시지에 의해서 오류 정정이 이루어질 수 있기 때문이다. 즉, 상기한 비균일 오류 보호의 성질에서 (2)를 이용한 경우에 해당한다.

하지만, 비균일 오류 보호 비트들간 성능 차이가 크면 정보 비트에 낮은 오류 보호를 가지는 비트들이 할당되었을 때 검사 노드로부터 전달받는 메시지에 의해서 오류를 정정할 수 없다. 따라서, 이러한 경우에는 정보 비트에 높은 오류 보호를 받는 비트를 할당해야 한다. 즉, 상기한 비균일 오류 보호의 성질에서 (1)를 이용한 경우에 해당한다.

한편, 상술한 바와 같은 본 발명의 실시예에 따른 채널 인터리버 설계 방법은 다음과 같은 이론을 바탕으로 설계된다.

즉, 합곱 알고리즘을 사용하는 LDPC 부호의 복호 과정에서 정보 비트에 해당하는 변수 노드가 1 또는 0을 판단할 때, 검사 노드로부터 전달되는 모든 메시지와 채널로부터 받는 메시지에 의해서 판단하게 된다. 여기서, 상기 합곱 알고리즘에서 검사 노드의 연산을 살펴보면 다음과 같이 요약할 수 있다.

상기 검사 노드에서 변수 노드로 전달되는 메시지의 크기는 상기 검사 노드로 입력되는 메시지들 중에서 가장 작은 값으로 근사화 될 수 있으며, 메시지의 부호는 입력되는 메시지들의 부호의 곱으로 결정된다. 검사 노드의 차수가 작은 경우에는 변수 노드로 전달되는 메시지의 부호가 정확할 확률이 높고 차수가 높아질수록 메시지의 부호가 정확할 확률은 낮아진다. 즉, 상기 전달되는 메시지의 크기는 상기 검사 노드의 차수가 높아질수록 크기가 작아지고, 상기 전달되는 메시지의 신뢰도는 상기 검사 노드의 차수가 높아질수록 낮아진다.

상기한 설명에 기반하여 상술한 바와 같은 본 발명의 실시예에 따른 채널 인터리버 설계 규칙에 대하여 보다 상세하게 살펴보면 다음과 같다.

첫 번째로, 상기 제1규칙을 상세하게 설명하면 다음과 같다.

상기 규칙 1에서는 검사 노드의 차수가 임계값보다 작기 때문에 검사 노드에서 변수 노드로 전달되는 메시지의 신뢰도가 높다. 따라서 정보 비트에 대응되는 변수 노드가 1 또는 0을 판단하는 경우에, 상기 검사 노드로부터 전달되는 메시지에 의해서 결정될 확률이 크다. 따라서, 이러한 경우에는 고차 변조 방식에 따른 비균일 오류 보호의 성질을 상기 검사 노드에서 상기 변수 노드로 전달되는 메시지의 신뢰도의 크기를 더 높일 수 있는 방향으로 사용하는 것이 LDPC 부호의 성능을 향상시키는데 가장 효과적이다.

이를 위해서는 검사 노드로 입력되는 메시지들 중에서 신뢰도의 크기가 낮은 메시지의 신뢰도의 크기를 높여주어야 한다. 즉, 낮은 차수를 가지는 변수 노드에서 검사 노드로 전달되는 메시지의 크기를 높여주어야 한다. 따라서, 상기한 본 발명의 실시예에 따른 제1규칙에서와 같이 낮은 차수의 변수 노드에 오류 보호가 강한 비트들을 매핑(mapping)시켜 준다.

두 번째로, 상기 제2규칙을 상세하게 설명하면 다음과 같다.

상기 규칙 2에서는 검사 노드의 차수가 임계값보다 크므로, 검사 노드에서 변수 노드로 전달되는 메시지가 정확할 확률이 낮다. 따라서 이러한 경우에는 정보 비트에 해당되는 변수 노드가 1 또는 0을 판단할 때, 상기 검사 노드에서 전달되는 메시지들의 신뢰도가 낮아진다. 따라서 채널로부터 받는 메시지의 신뢰도를 높이는 방향으로 고차 변조 방식에 따른 비균일 오류 보호의 성질을 이용하는 것이 정보 비트의 오류 확률을 줄이는데 효과적이다. 따라서, 상기 본 발명의 실시예에 따른 제2규칙에서와 같이 신뢰도가 높은 비트에 정보어 비트 예컨대, 높은 차수를 가지는 변수 노드에 해당되는 부호어 비트를 할당해야 한다.

세 번째로, 상기 제3규칙을 상세하게 설명하면 다음과 같다.

상기 제3규칙은 일반적인 LDPC 부호의 구조와 달리 체인 구조를 가지는 LDPC 부호에 적용하는 규칙이다. 즉, 상기 체인 구조로 연결되어 있는 구조화된 LDPC 부호(Structured LDPC Code)의 경우, 패리티 비트들에 해당되는 차수 2인 변수 노드들이 입력받는 순서대로 인접해 있다. 상기 체인 구조의 LDPC 부호를 하기 도 6을 참조하여 살펴보면 다음과 같다.

도 6은 본 발명의 따른 실시예를 설명하기 위한 일반적인 체인 구조로 연결 된 LDPC 부호의 예를 나타낸 것이다.

상기 도 6을 참조하면, 참조부호 610에 나타낸 검은색 원은 패리티 비트에 해당되는 변수 노드를 나타내며, 참조부호 630에 나타낸 하얀색 원은 정보 비트에 해당하는 변수 노드를 나타낸다. 상기 도 6에 도시한 바와 같이, 상기 참조부호 610의 패리티 비트에 해당하는 변수 노드들에 연결된 선의 개수가 각각 2이므로, 상기 도 6에는 차수 2인 변수 노드를 가짐을 알 수 있다. 또한, 상기 참조부호 610의 패리티 비트에 해당하는 변수 노드로부터 연결되는 선들을 살펴보면, 입력되는 순서대로 연속적으로 연결되어 있음을 알 수 있다. 이러한 LDPC 부호를 체인(chain) 구조로 연결되어 있는 구조화된 LDPC 부호라고 한다.

상기에서와 같이 체인 구조로 연결된 구조화된 LDPC 부호의 경우에는 높은 보호율의 비트들과 낮은 보호율의 비트들이 균일하게 퍼져 있어야 합곱 알고리즘을 사용하는 LDPC 부호의 성능을 향상시킬 수 있다. 이에 대한 이유는 천공 패턴을 결정하는 방법과 같다. 그러므로 상기 본 발명의 실시예에 따른 제3규칙과 같이 높은 보호율의 비트들과 낮은 보호율의 비트들이 등간격을 유지하도록 구성하여야 한다.

도 7a 및 도 7b는 본 발명의 실시예에 따른 채널 인터리버 설계 규칙에 의한 LDPC 부호의 성능 그래프를 도시한 도면이다.

상기 도 7a 및 도 7b를 참조하면, 상기 도 7a 및 도 7b에서는 부호비트가 1152비트이고, 부호화율이 1/3인 불균일 LDPC 부호의 성능 그래프를 나타낸 것이다. 상기 도 7a 및 상기 도 7b에서 dc는 검사 노드의 차수를 나타내고, dv는 변수 노드의 차수를 나타낸다. 이때, 상기 도 7a에서는 상기 검사 노드의 차수로 4를 사 용하고, 상기 변수 노드의 차수로 2와 4를 사용하는 경우의 불균일 LDPC 부호의 예를 나타낸 것이고, 상기 도 7b에서는 상기 검수 노드의 차수로 5를 사용하고, 상기 변수 노드의 차수로 2와 6을 사용하는 경우의 불균일 LDPC 부호의 예를 나타낸 것이다.

상기 도 7a 및 도 7b에 나타낸 상기 불균일 LDPC 부호들은 상기한 바와 같이 동일한 부호율을 가지는 부호이지만, 적용되는 채널 인터리버의 설계 기준이 다름을 알 수 있다. 즉, 상기 도 7a에 나타낸 부호는 검사 노드 차수가 시스템 설정에 따른 임계값 예컨대, 5보다 작으므로, 상기 <채널 인터리버 설계 규칙>에서 제1규칙을 적용하는 경우에 성능이 더 우수함을 알 수 있다. 또한 상기 도 7b에 나타낸 부호는 검사 노드 차수가 임계값 5보다 크거나 같으므로 상기 <채널 인터리버 설계 규칙>에서 제2규칙을 적용하는 경우에 성능이 더 우수함을 알 수 있다.

도 8a 및 도 8b는 본 발명의 실시예에 따른 채널 인터리버 설계 규칙에 의한 LDPC 부호의 성능 그래프를 도시한 도면이다.

상기 도 8a 및 도 8b를 참조하면, 상기 도 8a 및 도 8b는 정보비트가 200비트이고, 부호화율이 1/2 및 1/6인 불균일 LDPC 부호의 성능 그래프를 각각 나타낸 것이다. 이때, 상기 도 8a 및 도 8b에 나타낸 두 부호들은 변수 노드의 차수로 2, 3 및 7을 사용하고, 검사 노드의 차수로 상기 도 8a에서는 7을 사용하고, 상기 도 8b에서는 3을 사용하는 경우의 예를 나타낸다.

상기 도 8a 및 도 8b에 나타낸 바와 같이, 상기 불균일 LDPC 부호들의 부호화율이 각각 1/2 및 1/6과 같이 다른 부호화율을 가지는 경우에도 본 발명의 실시 예에 따른 <채널 인터리버 설계 규칙>을 적용함으로써, 신뢰도를 높일 수 있음을 보여준다. 즉, 상기 도 8a에 나타낸 부호는 검사 노드 차수가 임계값 5보다 크므로 상기 <채널 인터리버 설계 규칙>에서 제2규칙을 적용하는 경우에 성능이 더 우수함을 알 수 있다. 또한 상기 도 8b에 나타낸 부호는 검사 노드 차수가 5보다 작으므로 상기 <채널 인터리버 설계 규칙> 제1규칙을 적용하는 경우에 성능이 더 우수함을 알 수 있다.

도 9는 본 발명의 실시예에 따른 채널 인터리버 설계 규칙을 체이스 컴바이닝 기법을 사용하는 시스템에 적용한 경우의 성능 그래프를 도시한 도면이다.

상기 도 9를 참조하면, 상기 도 9는 고차 변조 방식의 체이스 컴바이닝(Chase Combining) 기법을 사용하는 시스템에서의 성능 그래프를 나타낸 것이다. 이때, 상기 도 9에 나타낸 LDPC 부호는, 변수 노드로 2, 3 및 7을 사용하고, 검사 노드로 7을 사용하는 경우의 예를 나타낸다.

상기 도 9에서는 앞의 결과와 달리 검사 노드의 차수가 5보다 크지만 <채널 인터리버 설계 규칙>에서 제1규칙을 적용하는 경우에 성능이 더 우수함을 알 수 있다. 이때, 상기 도 9에서는 채널 인터리버 설계를 위한 임계값이 상기 도 7a 내지 도 8b에서 나타낸 임계값보다 증가하였음을 알 수 있다.

즉, 상기한 도 7a 내지 도 8b의 경우에는 임계값이 5임을 나타내었다. 이에, 상기 도 9에서는 상기 도 7a 내지 도 8b에 대비하여 체이스 컴바이닝을 사용하는 시스템의 경우를 예로 함에 따라, 상기 임계값이 증가함을 나타내었다. 다시 말해, 상기 도 9에서는 검사 노드의 차수가 5보다 크지만, 상기한 본 발명의 제1규칙에 의하여 구성하는 것이 성능이 좋게 된다. 즉, 임계값이 상기 도 7a 내지 도 8b의 임계값 5보다 더 큰 수가 될 수 있다. 상기 도 9의 예에서는 검사 노드의 차수를 7인 부호를 사용한 경우를 나타내며, 상기 도 9를 통해 상기와 같은 체이스 컴바이닝의 경우에서는 제1규칙에 의하여 구성하는 것이 바람직함을 알 수 있다. 따라서, 이에 상응하여 상기 임계값은 7보다 큰 수가 될 수 있음은 물론이다.

따라서, 상기 도 9에서와 같이, 본 발명의 실시예를 위한 상기 임계값은 시스템 상황에 상응하여 최적의 임계값을 다양하게 적용가능하며, 이에 따라 다양한 시스템마다 다른 임계값을 적용할 수 있음은 물론이다.

상기 도 7a 내지 도 9를 통하여 상기에서 제안한 본 발명의 실시예에 따른 <채널 인터리버 설계 규칙>이 실제 예에서도 적합하다는 것을 알 수 있다.

그러면, 이하에서는 상기에서 살펴본 바와 같은 본 발명의 실시예에 다른 채널 인터리버 설계 규칙 적용 방안에 대하여 설명하기로 한다.

도 10은 본 발명의 실시예에 따른 채널 인터리버 설계 규칙 적용 방법을 개략적으로 도시한 도면이다.

상기 도 10을 참조하면, 먼저 1001단계에서 LDPC 부호의 패리티 체크 행렬로부터 검사 노드의 1의 개수 즉, 패리티 체크 행렬에서 행의 1의 개수를 검사한 후 1003단계로 진행한다. 상기 1003단계에서 상기 검사 노드의 1의 개수와 시스템 설정에 따른 임계값을 비교하고, 그 결과에 상응하여 1005단계 또는 1007단계로 진행한다. 즉, 상기 1003단계에서의 비교결과, 상기 검사 노드의 1의 개수가 상기 임계값보다 작은 경우 1005단계로 진행하고, 상기 1003단계에서의 비교결과, 상기 검사 노드의 1의 개수가 상기 임계값보다 크거나 같은 경우 1007단계로 진행한다.

상기 1005단계에서는 상기 검사 노드의 1의 개수가 상기 임계값보다 작은 경우이므로, 상기한 본 발명의 실시예에 따른 채널 인터리버 설계 규칙의 제1규칙에 의해서 채널 인터리버를 설계한다. 상기 1007단계에서는 상기 검사 노드의 1의 개수가 상기 임계값보다 크거나 같은 경우이므로, 상기한 본 발명의 실시예에 따른 채널 인터리버 설계 규칙의 제2규칙에 의해서 채널 인터리버를 설계한다.

다음으로, 상기 1005단계 또는 상기 1007단계에 의한 채널 인터리버 설계 후, 1009단계에서 상기한 과정을 거친 LDPC 부호를 확인하여, 상기 LDPC 부호가 체인(chain) 구조로 연결되어 있는 LDPC 부호인지를 확인한다. 상기 1009단계에서의 확인결과 체인 구조의 LDPC 부호인 경우에는 1011단계로 진행하여 상기한 본 발명의 실시예에 따른 채널 인터리버 제3규칙에 의해서 채널 인터리버를 개선하고, 상기 1009단계에서의 확인결과 체인 구조의 LDPC 부호가 아닌 경우에는 상기 1005단계 또는 상기 1007단계에서 설계된 채널 인터리버를 사용한다.

상기 도 10을 정리하면, 먼저 사용될 LDPC 부호의 패리티 체크 행렬로부터 검사 노드의 1의 개수 즉, 패리티 체크 행렬에서 행의 1의 개수를 검사한다. 이때, 상기 검사 노드의 1의 개수가 시스템 설정에 따른 임계값과 비교한다. 여기서는, 상기 임계값이 5인 경우를 가정하기로 한다. 따라서, 상기 검사 노드의 1의 개수가 상기 임계값 5보다 작으면 채널 인터리버 설계 제1규칙에 의해서 채널 인터리버를 구성하고, 상기 검사 노드의 1의 개수가 상기 임계값 5보다 크거나 같으면 채널 인터리버 설계 제2규칙에 의해서 채널 인터리버를 구성한다. 이때, 상기 사용되는 LDPC 부호의 패리티 비트들이 체인 구조로 연결된 LDPC 부호인 경우에는 채널 인터리버 설계 제3규칙을 적용하여 채널 인터리버를 구성한 후 설계 과정을 종료한다.

이상에서 살펴본 바와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같은 본 발명은 LDPC 부호를 사용하는 통신 시스템에서 비균일 신뢰도 특성을 고려하여 채널 인터리빙을 수행하도록 제어함으로써, 상기 LDPC 부호의 신뢰성을 향상시킨다는 이점을 가진다. 특히, 본 발명은 상기 LDPC 부호를 구성하는 비트들 중 신뢰도가 낮은 비트들을 상기 채널 인터리빙을 통해 그 신뢰도를 향상시킬 수 있다. 이를 통해 페이딩 채널과 같은 버스트 에러가 발생하는 확률이 높은 무선 채널 환경에서 강인하도록 하여 신뢰성을 향상시킬 수 있다. 이렇게, 신뢰성 있는 LDPC 부호의 송수신은 전체 시스템의 에러 레이트를 감소시켜 고속의 신뢰성 있는 통신을 가능하게 한다는 이점을 가진다.

Claims

저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서,

정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 과정과,

상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙하는 과정과,

상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심벌로 생성하는 과정을 포함함을 특징으로 하는 상기 방법.
제1항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙인 것을 특징으로 하는 상기 방법.
제2항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
제1항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙인 것을 특징으로 하는 상기 방법.
제4항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
제1항에 있어서,

상기 채널 인터리빙 규칙은 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC 부호인 경우, 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 일정하도록 유지하도록 하는 규칙인 것을 특징으로 하는 상기 방법.
제1항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을, 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하고, 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하고, 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC 부호인 경우, 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 일정하도록 유지하도록 하는 규칙인 것을 특징으로 하는 상기 방법.
제7항에 있어서,

상기 검사 노드의 차수가 임계값보다 작은 경우에는, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
제7항에 있어서,

상기 검사 노드의 차수가 임계값보다 크거나 같은 경우에는, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 디인터리빙 방법에 있어서,

수신 신호를 채널 인터리빙시 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 과정과,

상기 복조된 신호를 상기 채널 인터리빙시 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 과정과,

상기 채널 디인터리빙된 신호를 상기 채널 인터리빙시 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원하는 과정을 포함함을 특징으로 하는 상기 방법.
제10항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값 보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙이며, 상기 변조 심벌은 상기 정보 데이터 비트들이 상기 부호화 방식에 의해 부호화된 후, 상기 변조 방식에 상응하게 변조되어 생성된 심벌임을 특징으로 하는 상기 방법.
제11항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
제11항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙이며, 상기 변조 심벌은 상기 정보 데이터 비트들이 상기 부호화 방식에 의해 부호화된 후, 상기 변조 방식에 상응하게 변조되어 생성된 심벌임을 특징으로 하는 상기 방법.
제13항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
제11항에 있어서,

상기 채널 인터리빙 규칙은 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC인 경우, 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 일정하도록 유지하도록 하는 규칙이며, 상기 변조 심벌은 상기 정보 데이터 비트들이 상기 부호화 방식에 의해 부호화된 후 상기 변조 방식에 상응하게 변조되어 생성된 심벌임을 특징으로 하는 상기 방법.
제11항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을, 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하고, 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하 고, 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC 부호인 경우, 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 일정하도록 유지하도록 하는 규칙이며, 상기 변조 심벌은 상기 정보 데이터 비트들이 상기 부호화 방식에 의해 부호화된 후, 상기 변조 방식에 상응하게 변조되어 생성된 심벌임을 특징으로 하는 상기 방법.
제16항에 있어서,

상기 검사 노드의 차수가 임계값보다 작은 경우에는, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
제16항에 있어서,

상기 검사 노드의 차수가 임계값보다 크거나 같은 경우에는, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서,

LDPC 부호의 패리티 체크 행렬로부터 검사 노드의 차수를 확인하는 과정과,

상기 확인결과 상기 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우 제1규칙에 따른 채널 인터리빙 규칙에 상응하여 채널 인터리빙하는 과정과,

상기 확인결과 상기 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우 제2규칙에 따른 채널 인터리빙 규칙에 상응하여 채널 인터리빙하는 과정을 포함함을 특징으로 하는 상기 방법.
제19항에 있어서,

상기 채널 인터리빙 방법은, 상기 채널 인터리빙된 LDPC 부호의 패리티 비트들이 체인 구조로 연결된 LDPC 부호인 경우, 제3규칙에 따른 채널 인터리빙 규칙에 상응하여 채널 인터리빙을 수행하는 과정을 더 포함하는 것을 특징으로 하는 상기 방법.
제20항에 있어서,

상기 제3규칙에 따른 채널 인터리빙 규칙은, 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC 부호인 경우, 신뢰도가 높은 비트에 대응되 는 패리티 비트들의 거리를 일정하도록 유지하도록 하는 규칙인 것을 특징으로 하는 상기 방법.
제19항에 있어서,

상기 제1규칙에 따른 채널 인터리빙 규칙은, 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙인 것을 특징으로 하는 상기 방법.
제22항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
제19항에 있어서,

상기 제2규칙에 따른 채널 인터리빙 규칙은, 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당 되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙인 것을 특징으로 하는 상기 방법.
제24항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 방법.
저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 인터리빙 장치에 있어서,

정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 부호화기와,

상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙하는 채널 인터리버와,

상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심벌로 생성하는 변조기를 포함함을 특징으로 하는 상기 장치.
제26항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙인 것을 특징으로 하는 상기 장치.
제27항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 장치.
제26항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙인 것을 특징으로 하는 상기 장치.
제29항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 장치.
제26항에 있어서,

상기 채널 인터리빙 규칙은 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC 부호인 경우, 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 일정하도록 유지하도록 하는 규칙인 것을 특징으로 하는 상기 장치.
제26항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을, 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하고, 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하고, 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC 부호인 경우, 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 일정하도록 유지하도 록 하는 규칙인 것을 특징으로 하는 상기 장치.
제32항에 있어서,

상기 검사 노드의 차수가 임계값보다 작은 경우에는, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 장치.
제32항에 있어서,

상기 검사 노드의 차수가 임계값보다 크거나 같은 경우에는, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 장치.
저밀도 패리티 검사(LDPC; Low Density Parity Check) 부호를 사용하는 통신 시스템에서 채널 디인터리빙 장치에 있어서,

수신 신호를 상기 채널 디인터리빙 장치에 대응하는 채널 인터리빙 장치에서 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 복조기와,

상기 복조된 신호를 상기 채널 인터리빙 장치에서 적용한 채널 인터리빙 규 칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 채널 디인터리버와,

상기 채널 디인터리빙된 신호를 상기 채널 인터리빙 장치에서 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원하는 복호기를 포함함을 특징으로 하는 상기 장치.
제35항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙이며, 상기 변조 심벌은 상기 정보 데이터 비트들이 상기 부호화 방식에 의해 부호화된 후, 상기 변조 방식에 상응하게 변조되어 생성된 심벌임을 특징으로 하는 상기 장치.
제36항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 장치.
제35항에 있어서,

상기 채널 인터리빙 규칙은 상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하는 규칙이며, 상기 변조 심벌은 상기 정보 데이터 비트들이 상기 부호화 방식에 의해 부호화된 후, 상기 변조 방식에 상응하게 변조되어 생성된 심벌임을 특징으로 하는 상기 장치.
제38항에 있어서,

상기 채널 인터리빙 규칙은 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 장치.
제35항에 있어서,

상기 채널 인터리빙 규칙은 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC인 경우, 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 일정하도록 유지하도록 하는 규칙이며, 상기 변조 심벌은 상기 정보 데이터 비트들이 상기 부호화 방식에 의해 부호화된 후 상기 변조 방식에 상응하게 변조되어 생성된 심벌임을 특징으로 하는 상기 장치.
제35항에 있어서,

상기 채널 인터리빙 규칙은 검사 노드의 차수가 시스템 설정에 따른 임계값보다 작은 경우, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을, 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하고, 검사 노드의 차수가 시스템 설정에 따른 임계값보다 크거나 같은 경우, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심벌내의 비트들 중 신뢰도가 높은 비트에 할당하고, 낮은 차수를 가지는 변수 노드들이 체인 구조로 연결되어 있는 LDPC 부호인 경우, 신뢰도가 높은 비트에 대응되는 패리티 비트들의 거리를 일정하도록 유지하도록 하는 규칙이며, 상기 변조 심벌은 상기 정보 데이터 비트들이 상기 부호화 방식에 의해 부호화된 후, 상기 변조 방식에 상응하게 변조되어 생성된 심벌임을 특징으로 하는 상기 장치.
제41항에 있어서,

상기 검사 노드의 차수가 임계값보다 작은 경우에는, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 낮은 차수부터 높은 차수의 순서로 할당하는 것을 특징으로 하는 상기 장치.
제41항에 있어서,

상기 검사 노드의 차수가 임계값보다 크거나 같은 경우에는, 주어진 수의 높은 오류 보호율이 되는 비트 위치들에 가장 높은 차수부터 낮은 차수의 순서로 할당하는 것을 특징으로 하는 상기 장치.