KR20070002785A - Method for fabricating semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to simplify manufacturing processes by performing simultaneously a heat treatment on a zener region, a first active region and a second active region. A second conductive type well region(201) is formed in a first conductive type semiconductor substrate. A first conductive type zener region(203) is formed in the resultant structure. A gate electrode(206) is formed on the substrate without annealing. A first active region(207) is formed at one side of the gate electrode. A second active region(208) is formed at the other side of the gate electrode. Then, an annealing process is performed on the resultant structure.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 제너 다이오드의 형성 공정을 나타낸 단면도이다.1 is a cross-sectional view illustrating a process of forming a zener diode according to the prior art.

도 2는 본 발명에 따른 반도체 소자의 제조 공정 중 제너 다이오드를 형성한 후를 나타내는 평면도.Figure 2 is a plan view showing after forming a zener diode during the manufacturing process of a semiconductor device according to the present invention.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도.3A to 3D are sectional views showing the manufacturing process of the semiconductor device according to the present invention.

도 4는 본 발명에 따른 반도체 소자의 제조 공정 중, 제너 다이오드의 제너 항복에 따른 전류량을 나타낸 그래프.4 is a graph showing the amount of current according to zener breakdown of a zener diode during the manufacturing process of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

201 : 웰 영역 202 : 소자분리막201: well region 202: device isolation layer

203 : 제너 영역 204 : 게이트 절연막203 Zener region 204 Gate insulating film

205 : 게이트 전도막 206 : 게이트 전극205: gate conductive film 206: gate electrode

207 : 제1 활성영역 208 : 제2 활성영역207: first active area 208: second active area

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 반도체 소자의 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device manufacturing process during a semiconductor device manufacturing process.

제너 다이오드는 정전압이나 기준전원을 얻기 위해서 자주 사용되는 소자로써, 상기 제너 다이오드에 일정값 이상의 역전압을 가하면 제너 효과에 의해 역방향 전류가 갑자기 증가하고, 동작 저항이 0에 가까워 지게 되는데, 이 현상을 제너 항복(Zener Breakdown)이라고 하며, 상기 제너 항복이 일어나는 전압을 제너 전압이라고 한다.Zener diodes are frequently used to obtain a constant voltage or a reference power supply. When a reverse voltage is applied to the zener diode above a predetermined value, the reverse current suddenly increases due to the zener effect, and the operating resistance approaches zero. This is called Zener Breakdown, and the voltage at which Zener Breakdown occurs is called Zener Voltage.

또한, 상기 역방향 전류의 급증은 일종의 파괴 현상으로 전자의 터널 전류에 의해 회복이 가능한 것을 제너 효과라고 하며, 이런 제너 회복 현상을 이용해 일정 전압을 얻는 PN 접합 다이오드를 말한다.In addition, the sudden increase in the reverse current is a kind of breakdown phenomenon, which is called the Zener effect, which is recoverable by the tunnel current of the electron, and refers to a PN junction diode that obtains a constant voltage by using the Zener recovery phenomenon.

상기 제너 다이오드는 일정 범위의 정전압을 얻는데 사용되며, 제너 항복 전압은 제너 확산 영역의 농도가 높아질수록 감소한다.The zener diode is used to obtain a constant voltage in a range, and the zener breakdown voltage decreases as the concentration of the zener diffusion region increases.

도 1은 종래 기술에 따른 제너 다이오드의 형성 공정을 나타낸 단면도이다.1 is a cross-sectional view illustrating a process of forming a zener diode according to the prior art.

도 1을 참조하여, 반도체 기판 내에 제2 도전형의 웰 영역(101)을 형성한다.Referring to FIG. 1, a well region 101 of a second conductivity type is formed in a semiconductor substrate.

이어서, 상기 웰 영역(101)이 형성된 기판에 활성영역과 소자분리영역을 분리하기 위하여 소자분리막(102)을 형성한다.Subsequently, an isolation layer 102 is formed on the substrate on which the well region 101 is formed to separate the active region and the isolation region.

이때, 상기 도 1에서는 로코스(LOCOS) 공정을 수행하여 상기 소자분리막(102)을 형성하였으나, STI 공정과 같이느 소자분리공정으로도 형성할 수 있다.In this case, although the device isolation layer 102 is formed by performing a LOCOS process in FIG. 1, the device isolation layer 102 may be formed by an element isolation process like the STI process.

이어서, 상기 소자분리막(102)이 형성된 기판 상에 게이트 절연막(103) 및 게이트 전도막(104)을 형성하고 선택적 식각하여 게이트 전극(105)을 형성한다.Subsequently, the gate insulating layer 103 and the gate conductive layer 104 are formed on the substrate on which the device isolation layer 102 is formed and then selectively etched to form the gate electrode 105.

이어서, 상기 게이트 전극(105)의 일측에 제2 도전형의 제1 활성영역(106)을 형성한 후, 상기 게이트 전극(105)의 타측에 제1 도전형의 제2 활성영역(107)을 형성한다.Subsequently, after the first active region 106 of the second conductivity type is formed on one side of the gate electrode 105, the second active region 107 of the first conductivity type is formed on the other side of the gate electrode 105. Form.

이어서, 상기 제1 활성영역(106)과 상기 제2 활성영역(107)의 활성화를 위하여 열처리 공정을 수행한다.Subsequently, a heat treatment process is performed to activate the first active region 106 and the second active region 107.

이어서, 상기 제1 활성영역(106)과 상기 제2 활성영역(107)이 형성된 기판에 불순물을 주입하여 제너영역(108)을 형성한다. Subsequently, impurities are implanted into the substrate on which the first active region 106 and the second active region 107 are formed to form a zener region 108.

이때, 틸트 및 트위스트 조건으로 상기 이온주입 공정을 수행하여 상기 게이트 전극(105) 하부에 상기 제너영역(108)이 형성되도록 하며, 상기 제1 활성영역(106)과 상기 제2 활성영역(107) 하부에 상기 제너영역(108)이 형성된다.In this case, the zener region 108 is formed under the gate electrode 105 by performing the ion implantation process under a tilt and twist condition, and the first active region 106 and the second active region 107 are formed. The zener region 108 is formed below.

이어서, 상기 제너영역(108)의 활성화를 위하여 열처리 공정을 수행한다.Subsequently, a heat treatment process is performed to activate the zener region 108.

그런데, 종래 기술에 따른 제너 다이오드는 제너 영역(108)을 상기 제1 활성영역(106)과 상기 제2 활성영역(107)이 형성된 후에 형성하기 때문에 두 번의 열처리 공정을 수행하게 된다.However, the zener diode according to the related art forms the zener region 108 after the first active region 106 and the second active region 107 are formed, thereby performing two heat treatment processes.

따라서, 두 번의 열처리 공정에 의한 경제적 손실이 발생하게 된다.Thus, economic losses are caused by the two heat treatment processes.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 제 너 다이오드 형성시 열처리 공정의 횟수를 줄여 경제적 손실을 줄이는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device which reduces the economic loss by reducing the number of heat treatment processes when forming a zener diode.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 제2 도전형의 웰영역이 형성된 제1 도전형의 반도체 기판을 준비하는 단계, 상기 웰영역 및 상기 기판 내에 제1 도전형의 제너영역을 형성하는 단계, 상기 제너영역이 형성된 상기 기판에 어닐 공정을 생략한 후, 상기 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 일측에 제2 도전형의 제1 활성영역을 형성하는 단계, 상기 게이트 전극의 타측에 제1 도전형의 제2 활성영역을 형성하는 단계 및 어닐 공정을 수행하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.According to an aspect of the present invention for achieving the above object, the step of preparing a first conductive semiconductor substrate having a second conductivity type well region, the zener region of the first conductivity type in the well region and the substrate Forming a gate electrode on the substrate, and forming a gate electrode on the substrate, and forming a first active region of a second conductivity type on one side of the gate electrode. And forming a second active region of the first conductivity type on the other side of the gate electrode and performing an annealing process.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명에 따른 반도체 소자의 제조 공정 중 제너 다이오드를 형성한 후를 나타내는 평면도이며, 도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도(상기 도 2의 A-A' 절단면에 따름)이다.2 is a plan view showing a zener diode after the semiconductor device is manufactured according to the present invention, and FIGS. 3A to 3D are cross-sectional views illustrating a process of manufacturing the semiconductor device according to the present invention (AA 'cutting plane of FIG. 2). ).

본 발명에 따른 반도체 소자의 제조 공정은 우선, 도 3a에 도시된 바와 같이, 반도체 기판 내에 제2 도전형의 웰 영역(201)을 형성한다.In the process of manufacturing a semiconductor device according to the present invention, first, as shown in FIG. 3A, a well region 201 of a second conductivity type is formed in a semiconductor substrate.

이어서, 상기 웰 영역(201)이 형성된 기판에 활성영역과 소자분리영역을 분 리하기 위하여 소자분리막(202)을 형성한다.Subsequently, an isolation layer 202 is formed to separate the active region and the isolation region from the substrate on which the well region 201 is formed.

이때, 상기 도 3a에서는 로코스(LOCOS) 공정을 수행하여 상기 소자분리막(202)을 형성하였으나, STI 공정과 같이느 소자분리공정으로도 형성할 수 있다.In this case, although the device isolation layer 202 is formed by performing a LOCOS process in FIG. 3A, the device isolation process may be performed in the same manner as in the STI process.

다음으로, 도 3b에 도시된 바와 같이, 상기 소자분리막(202)을 이온주입 마스크로 활용하여 상기 웰 영역(201) 내에 제너 영역(203)을 형성한다.Next, as shown in FIG. 3B, the Zener region 203 is formed in the well region 201 using the device isolation layer 202 as an ion implantation mask.

이때, 상기 제너 영역(203)의 활성화를 위한 열처리 공정은 생략한다.In this case, a heat treatment process for activating the zener region 203 is omitted.

다음으로, 도 3c에 도시된 바와 같이, 상기 제너 영역(203)이 형성된 전체 구조 상에 게이트 절연막(204) 및 게이트 전도막(205)을 형성하고 선택적 식각하여 게이트 전극(206)을 형성한다.Next, as shown in FIG. 3C, the gate insulating layer 204 and the gate conductive layer 205 are formed on the entire structure in which the zener region 203 is formed, and then selectively etched to form the gate electrode 206.

다음으로, 도 3d에 도시된 바와 같이, 상기 게이트 전극(206)을 이온 주입 마스크로 활용하여 게이트 전극(206) 사이의 제너 영역(203) 일측에 제2 도전형의 제1 활성영역(207)을 형성한다.Next, as shown in FIG. 3D, the first active region 207 of the second conductivity type is formed on one side of the zener region 203 between the gate electrodes 206 by using the gate electrode 206 as an ion implantation mask. To form.

이어서, 상기 게이트 전극(203)과 소자분리막(202)을 이온주입 마스크로 활용하여 게이트 전극(203)과 소자분리막(202) 사이의 제너 영역(203) 내에 제1 도전형의 제2 활성영역(208)을 형성한다. Next, using the gate electrode 203 and the device isolation film 202 as an ion implantation mask, a second active region of the first conductivity type is formed in the zener region 203 between the gate electrode 203 and the device isolation film 202. 208).

이어서, 상기 제1 활성영역(207)과 제2 활성영역(208)의 활성화를 위하여 열처리 공정을 수행하게 되는데, 상기 열처리 공정은 공정 온도가 1000℃이며, 공정 시간은 30분인 것이 바람직히다.Subsequently, a heat treatment process is performed to activate the first active region 207 and the second active region 208. The heat treatment process preferably has a process temperature of 1000 ° C. and a process time of 30 minutes.

도 4는 본 발명에 따른 반도체 소자의 제조 공정 중, 제너 다이오드의 제너 항복에 따른 전류량을 나타낸 그래프이다.4 is a graph showing the amount of current according to zener breakdown of the zener diode during the manufacturing process of the semiconductor device according to the present invention.

도 4를 참조하면, 순방향으로 제너 다이오드에 전압을 가하면 일정 전압에서(5.7V)에서 전류가 급격히 증가되는 것을 확인할 수 있다.Referring to FIG. 4, it can be seen that when a voltage is applied to the zener diode in the forward direction, the current rapidly increases at a predetermined voltage (5.7V).

또한, 도시되지는 않았으나. 제너 다이오드에 역방향 바이어스를 인가하면 급격히 전류가 흐르는 제너 항복 현상이 일어나게 된다.Also not shown. When a reverse bias is applied to a zener diode, a zener breakdown phenomenon in which current flows rapidly occurs.

본 발명은 제너 다이오드 형성시, 제너 영역(203), 제1 활성영역(207)과 제2 활성영역(208)에 대한 열처리 공정을 동시에 수행함으로써 공정의 단순화를 이룬다.The present invention simplifies the process by simultaneously performing a heat treatment process on the zener region 203, the first active region 207, and the second active region 208 when forming the zener diode.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

이상에서 살펴본 바와 같이, 본 발명은 제너 다이오드 형성시, 제너 영역, 제1 활성영역과 제2 활성영역에 대한 열처리 공정을 동시에 수행함으로써 공정의 단순화를 이룬다.As described above, the present invention simplifies the process by simultaneously performing a heat treatment process on the zener region, the first active region and the second active region when forming the zener diode.

그리고, 상기 공정의 단순화로 인한 경제적 효과도 얻을 수 있다.In addition, an economic effect can be obtained due to the simplification of the process.

Claims (2)

제2 도전형의 웰영역이 형성된 제1 도전형의 반도체 기판을 준비하는 단계;Preparing a first conductive semiconductor substrate having a second conductive well region; 상기 웰영역 및 상기 기판 내에 제1 도전형의 제너영역을 형성하는 단계;Forming a Zener region of a first conductivity type in the well region and the substrate; 상기 제너영역이 형성된 상기 기판에 어닐 공정을 생략한 후, 상기 기판 상에 게이트 전극을 형성하는 단계; 및Omitting an annealing process on the substrate on which the zener region is formed, and then forming a gate electrode on the substrate; And 상기 게이트 전극의 일측에 제2 도전형의 제1 활성영역을 형성하는 단계; Forming a first active region of a second conductivity type on one side of the gate electrode; 상기 게이트 전극의 타측에 제1 도전형의 제2 활성영역을 형성하는 단계; 및Forming a second active region of a first conductivity type on the other side of the gate electrode; And 어닐 공정을 수행하는 단계Performing an annealing process 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 어닐 공정은 공정 온도가 1000℃이고, 공정 시간이 30분인 것을 특징으로 하는 반도체 소자의 제조 방법.The annealing process is a semiconductor device manufacturing method, characterized in that the process temperature is 1000 ℃, the process time is 30 minutes.
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