KR20070002483A - Method of forming a floating gate in flash memory device - Google Patents

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Abstract

A method for forming a floating gate in a flash memory device is provided to increase the area of the floating gate and to improve program speed by forming first and second step-difference at a conductive layer as the floating gate. An aluminum oxide layer(14) is formed on an isolation layer(12) to prevent etch damage. A conductive layer and an insulating layer are formed on the resultant structure. A first hard mask pattern is formed by first patterning the insulating layer. The conductive layer is firstly etched using the first hard mask pattern. A second hard mask pattern having a relatively narrow width is formed by second patterning the insulating layer. By secondly etching the conductive layer using the second hard mask pattern, a floating gate(16c) having step-difference is then formed. The step-difference is formed at the top corner of the conductive layer.

Description

플래쉬 메모리소자의 플로팅 게이트 형성방법{Method of forming a floating gate in flash memory device}Method of forming a floating gate in flash memory device

도 1 내지 도 5는 본 발명에 따른 플래쉬 메모리소자의 플로팅 게이트 형성방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a floating gate of a flash memory device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *

10: 반도체 기판 12: 소자분리막10: semiconductor substrate 12: device isolation film

14: 알루미늄 산화막 16: 플로팅 게이트용 폴리실리콘막14: aluminum oxide film 16: polysilicon film for floating gate

18: 하드마스크18: Hard Mask

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 플로팅 게이트 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a floating gate of a flash memory device.

최근 플래쉬 메모리소자의 사이즈가 축소됨에 따라 인터퍼런스 커패시턴스 (interference capacitance)가 커져서 소자의 프로그램속도를 낮추게 된다. Recently, as the size of a flash memory device is reduced, an interference capacitance is increased, thereby lowering the program speed of the device.

이때, 이를 해결하기 위한 방법들 즉, 인터퍼런스 커패시턴스 자체를 줄이거나, 커플링비(coupling ratio)를 증가시킴으로써 극복할 수 있게 되었다. At this time, the methods for solving this problem, that is, it can be overcome by reducing the interference capacitance itself, or by increasing the coupling ratio (coupling ratio).

기존의 커플링 비를 증가시키는 방법은 콘트롤 게이트 절연막 즉, ONO막의 두께를 줄여서 커플링비를 확보하였는 데, ONO막의 두께를 줄이는 데는 소자의 리텐션 측면에서 한계에 다다랐다. The existing method of increasing the coupling ratio has secured the coupling ratio by reducing the thickness of the control gate insulating film, that is, the ONO film. However, the reduction of the thickness of the ONO film has reached its limit in terms of device retention.

커플링 비를 증가시키는 또 다른 방법은 플로팅 게이트전극의 높이를 향상시킴으로써 커플링 비를 확보하였는데, 이 방법은 공정의 난이도 증가로 인해 플로팅 게이트 식각뿐만 아니라 후속의 게이트 식각 공정의 콘트롤이 어렵게 된다. Another method of increasing the coupling ratio is to secure the coupling ratio by increasing the height of the floating gate electrode, which makes it difficult to control not only the floating gate etching but also the subsequent gate etching process due to the increased difficulty of the process.

따라서 플래쉬 메모리소자의 사이즈가 축소되어도 소자의 커플링 비를 증가시킬 수 있는 기술들이 요구되고 있다. Therefore, there is a demand for a technique capable of increasing the coupling ratio of the device even if the size of the flash memory device is reduced.

상술한 문제점을 해결하기 위한 본 발명의 목적은 소자의 커플링 비를 증가시킬 수 있도록 하는 플래쉬 메모리소자의 플로팅 게이트 형성방법을 제공함에 있다. An object of the present invention for solving the above problems is to provide a method of forming a floating gate of a flash memory device to increase the coupling ratio of the device.

상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판의 소자분리막 상부에 소자분리막 식각 방지용 절연막을 형성하는 단계, 상기 결과물 전면에 플로 팅 게이트용 도전막 및 하드마스크용 절연막을 형성하는 단계, 상기 하드마스크용 절연막을 1차 패터닝하여, 상기 패터닝된 하드마스크용 절연막을 식각 마스크로 상기 플로팅 게이트용 도전막을 1차 식각하는 단계 및 상기 1차 패터닝된 하드마스크용 절연막보다 작은 폭을 갖도록 상기 하드마스크용 절연막을 2차 패터닝하여, 상기 패터닝된 하드마스크용 절연막을 식각 마스크로 상기 플로팅 게이트용 도전막을 2차 식각하여, 상기 플로팅 게이트용 도전막의 탑코너 부분에 단차를 형성하도록 하여, 단차를 갖는 플로팅 게이트용 도전막을 형성하는 단계를 포함한다.The idea of the present invention for achieving the above object is the step of forming an insulating film for preventing the etching of the device isolation film on the device isolation film of the semiconductor substrate, forming a conductive film for the floating gate and insulating film for the hard mask on the entire surface of the result, First patterning a hard mask insulating film, and first etching the conductive film for the floating gate using the patterned hard mask insulating film as an etch mask and having a width smaller than that of the first patterned hard mask insulating film Second patterning the insulating film for etching, and second etching the conductive film for the floating gate using the patterned hard mask insulating film as an etching mask to form a step in the top corner portion of the conductive film for the floating gate, floating with a step Forming a conductive film for the gate.

상기 단차를 갖는 플로팅 게이트용 도전막을 형성한 후, 상기 2차 패터닝된 하드마스크용 절연막보다 작은 폭을 갖도록 상기 하드마스크용 절연막을 3차 패터닝하는 단계 및 상기 패터닝된 하드마스크용 절연막을 식각 마스크로 상기 플로팅 게이트용 도전막을 3차 식각하여, 상기 단차가 형성된 플로팅 게이트용 도전막의 탑코너에 또 하나의 단차가 더 형성되도록 하여, 단차 2개를 갖는 플로팅 게이트용 도전막을 형성하는 단계를 더 포함한다.After forming the conductive film for the floating gate having the step, tertiary patterning the insulating film for the hard mask to have a width smaller than that of the secondary patterned hard mask insulating film, and using the patterned hard mask insulating film as an etching mask. Further etching the floating gate conductive film to form another floating step at the top corner of the floating gate conductive film on which the step is formed, thereby forming a floating gate conductive film having two steps. .

상기 플로팅 게이트용 도전막을 식각하는 공정은 상기 소자분리막 식각 방지용 절연막으로 인해 상기 소자분리막의 식각이 방지되도록 수행된다.The etching of the conductive film for the floating gate is performed to prevent etching of the device isolation layer due to the insulating film for preventing the isolation of the device isolation layer.

상기 소자분리막 식각 방지용 절연막은 ALD(atomic layer deposition)방식으로 50~ 300Å 정도의 두께로 알루미늄 산화막을 형성한 후, 식각공정을 통해 제거되어 형성되도록 한다.The insulating film for preventing the isolation of the device isolation layer is formed by forming an aluminum oxide film having a thickness of about 50 to 300 kW by an ALD (atomic layer deposition) method, and then removing it by an etching process.

상기 식각공정은 NH4F 및 HF가 혼합된 용액을 통한 습식식각공정 또는 고음극 바이어스를 얻을 수 있는 캐패시티브 커플링(capacitive coupling)방식의 챔버 에서 스퍼터링 방식을 통한 건식식각공정을 통해 수행한다.The etching process is performed by a wet etching process using a solution of NH4F and HF or a dry etching process through a sputtering method in a capacitive coupling chamber that can obtain a high cathode bias.

상기 하드마스크용 절연막의 제2 패터닝 또는 제3 패터닝 공정시 CF4와 O2가스를 혼합한 가스로 사용하는 식각공정을 통해 수행된다.In the second patterning or third patterning process of the hard mask insulating layer, the etching process may be performed using a mixture of CF 4 and O 2 gas.

상기 플로팅 게이트용 도전막의 제2 식각 또는 제3 식각시 30~ 100W의 전압, Cl2가스와 HBr가스의 혼합가스, 5~ 20sccm의 유량을 가진 O2가스를 첨가가스로 사용하는 공정조건에서 수행된다.In the second etching or the third etching of the floating gate conductive film, a voltage of 30 to 100 W, a mixed gas of Cl 2 gas and HBr gas, and an O 2 gas having a flow rate of 5 to 20 sccm are used as an additive gas. do.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 1 내지 도 5는 본 발명에 따른 플래쉬 메모리소자의 플로팅 게이트 형성방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a floating gate of a flash memory device according to the present invention.

도 1을 참조하면, 반도체 기판 상에 SA-STI을 통해 소자분리막(12)을 형성한 다. Referring to FIG. 1, an isolation layer 12 is formed on a semiconductor substrate through SA-STI.

즉, 반도체 기판 상에 패드막을 형성하고, 상기 패드막 및 반도체 기판을 패터닝하여 트렌치를 형성한다. 상기 트렌치가 정의된 결과물 상에 트렌치 매립용 절연막을 형성하고 패드막이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행한 후, 상기 패드막을 제거함으로써, 소자분리막(12) 형성공정이 완료된다.That is, a pad film is formed on the semiconductor substrate, and the pad film and the semiconductor substrate are patterned to form trenches. After forming the trench filling insulating film on the trench defined result and performing a planarization process such as a CMP process until the pad film is exposed, the pad film is removed, thereby completing the process of forming the device isolation film 12.

이때, 상기 패드막 제거 공정시 소자 분리막을 형성하는 트렌치 매립용 절연막의 두께 또한 조절될 수 있게 되는 데, 도 1에 도시된 소자분리막과 활성영역의 단차는 하나의 실시예이다.In this case, the thickness of the trench filling insulating layer forming the device isolation layer may be adjusted during the pad layer removing process. The step difference between the device isolation layer and the active region illustrated in FIG. 1 is one embodiment.

상기 소자분리막(12)이 정의된 반도체 기판(10)상에 알루미늄 산화막(Al2O3, 14)을 형성한다. Aluminum oxide layers Al 2 O 3 and 14 are formed on the semiconductor substrate 10 on which the device isolation layer 12 is defined.

상기 알루미늄 산화막(14)은 후속공정인 제1 폴리 실리콘막의 식각시 소자분리막의 식각을 방지하는 식각방지막으로써, ALD(atomic layer deposition)방식으로 50~ 300Å 정도의 두께로 형성한다. The aluminum oxide layer 14 is an etch preventing layer that prevents etching of the device isolation layer during etching of the first polysilicon layer, which is a subsequent process, and is formed to have a thickness of about 50 to 300 kW by ALD (atomic layer deposition).

도 2를 참조하면, 상기 알루미늄 산화막(14)이 형성된 결과물 상에 식각공정을 수행하여 소자분리막(12) 상부에만 알루미늄 산화막(14)이 잔존하도록 한다. Referring to FIG. 2, an etching process is performed on the resultant product on which the aluminum oxide layer 14 is formed so that the aluminum oxide layer 14 remains only on the device isolation layer 12.

상기 알루미늄 산화막(14)에 수행되는 식각공정은 NH4F 및 HF가 혼합된 용액을 통한 습식식각공정 또는 고음극 바이어스를 얻을 수 있는 캐패시티브 커플링(capacitive coupling)방식의 챔버에서 스퍼터링 방식을 통한 건식식각공정을 통해 수행된다. The etching process performed on the aluminum oxide layer 14 may be a sputtering method in a chamber of a capacitive coupling method capable of obtaining a wet etching process or a high cathode bias through a mixture of NH 4 F and HF. Through a dry etching process.

상기 식각된 알루미늄산화막(14)에 막질의 밀도를 높이기 위한 열처리공정을 수행하는 데, 상기 열처리 공정은 900~ 1000℃ 정도의 온도에서 진행한다. A heat treatment process for increasing the density of the film quality is performed on the etched aluminum oxide film 14, the heat treatment process is performed at a temperature of about 900 ~ 1000 ℃.

이어서, 상기 알루미늄 산화막(14)이 소자분리막(12)상에만 형성된 결과물 상에 플로팅 게이트용 제1 폴리실리콘막 및 하드마스크용 질화막을 순차적으로 형성하고, 상기 하드마스크용 질화막의 소정 영역에 플로팅 게이트 정의용 포토레지스트 패턴(미도시)을 형성하고, 상기 패턴을 식각 마스크로 하드마스크를 패터닝한다(18a). 이어서, 상기 포토레지스트 패턴(미도시)을 제거하는 에싱공정을 수행하고, 상기 패터닝된 하드마스크(18a)를 식각 마스크로 식각 공정을 수행하여, 상기 제1 폴리 실리콘막을 패터닝한다(16a). Subsequently, the first polysilicon film for the floating gate and the nitride film for the hard mask are sequentially formed on the resultant product in which the aluminum oxide film 14 is formed only on the device isolation film 12, and the floating gate is formed in a predetermined region of the hard mask nitride film. A definition photoresist pattern (not shown) is formed, and the hard mask is patterned using the pattern as an etch mask (18a). Subsequently, an ashing process of removing the photoresist pattern (not shown) is performed, and the patterned hard mask 18a is etched using an etch mask to pattern the first polysilicon layer (16a).

도 3을 참조하면, 상기 패터닝된 하드마스크(18a) 상부의 소정영역에 포토레지스트 패턴(미도시)을 형성하고, 상기 패턴을 식각 마스크로 패터닝된 하드마스크용 질화막을 식각한다(18b). 상기 포토레지스트 패턴(미도시)을 제거하는 에싱 공정을 수행한다. Referring to FIG. 3, a photoresist pattern (not shown) is formed on a predetermined region on the patterned hard mask 18a, and the nitride layer for hard mask patterned using the pattern as an etch mask is etched (18b). An ashing process for removing the photoresist pattern (not shown) is performed.

상기 하드마스크용 질화막의 식각공정은 CF4와 O2가스를 혼합한 가스로 사용한다. The etching process of the hard mask nitride film is used as a mixture of CF 4 and O 2 gas.

도 4를 참조하면, 상기 패터닝된 하드마스크용 질화막(18b)을 식각 마스크로 플로팅 게이트용 제1 폴리 실리콘막(16a)을 패터닝하여, 제1 단차(T1)를 갖는 제1 폴리 실리콘막(16b)이 형성된다. Referring to FIG. 4, the first polysilicon film 16a having the first step T1 is patterned by patterning the floating gate first polysilicon film 16a using the patterned hard mask nitride film 18b as an etch mask. ) Is formed.

이때, 상기 제1 폴리 실리콘막(16b)의 식각시 하부의 알루미늄 산화막(14)으 로 인해, 소자분리막(12)의 식각을 방지하여 손상이 방지된다. In this case, due to the aluminum oxide layer 14 at the bottom of the first polysilicon layer 16b to be etched, the element isolation layer 12 may be prevented from being etched to prevent damage.

이때, 상기 제1 단차(T1)를 갖는 제1 폴리 실리콘막(16b)을 형성하는 식각공정은 30~ 100W 정도의 전압, Cl2가스와 HBr가스의 혼합가스, 5~ 20sccm 정도의 유량을 가진 O2가스를 첨가가스로 사용하는 공정조건에서 수행된다. At this time, the etching process of forming the first polysilicon film 16b having the first step T1 has a voltage of about 30 to 100W, a mixed gas of Cl 2 gas and HBr gas, and a flow rate of about 5 to 20 sccm. The process is carried out using O 2 gas as additive gas.

이어서, 상기 패터닝된 하드마스크(18b) 상부의 소정영역에 포토레지스트 패턴(미도시)을 형성하고, 상기 패턴을 식각 마스크로 패터닝된 하드마스크용 질화막을 식각한다(18c). 상기 포토레지스트 패턴(미도시)을 제거하는 에싱 공정을 수행한다. Subsequently, a photoresist pattern (not shown) is formed on a predetermined region on the patterned hard mask 18b, and the hard mask nitride layer patterned using the pattern as an etch mask is etched (18c). An ashing process for removing the photoresist pattern (not shown) is performed.

상기 하드마스크용 질화막의 식각공정은 CF4와 O2가스를 혼합한 가스로 사용한다. The etching process of the hard mask nitride film is used as a mixture of CF 4 and O 2 gas.

도 5를 참조하면, 상기 패터닝된 하드마스크용 질화막(18c)을 식각 마스크로 제1 단차(T1)가 형성된 제1 폴리 실리콘막(16b)을 패터닝하여, 제1 단차(T1) 및 제2 단차(T2)를 갖는 제1 폴리 실리콘막(16c)을 형성함으로써, 본 공정은 완료된다. Referring to FIG. 5, a first step T1 and a second step are patterned by patterning the first polysilicon film 16b in which the first step T1 is formed using the patterned hard mask nitride film 18c as an etch mask. By forming the first polysilicon film 16c having (T2), this process is completed.

이때, 상기 제2 단차(T2)를 갖는 제1 폴리 실리콘막(16c)을 형성하는 식각공정은 30~ 100W 정도의 전압, Cl2가스와 HBr가스의 혼합가스, 5~ 20sccm 정도의 유량을 가진 O2가스를 첨가가스로 사용하는 공정조건에서 수행된다. In this case, the etching process of forming the first polysilicon film 16c having the second step T2 has a voltage of about 30 to 100 W, a mixed gas of Cl 2 gas and HBr gas, and a flow rate of about 5 to 20 sccm. The process is carried out using O 2 gas as additive gas.

상기 플로팅 게이트용 제1 폴리 실리콘막에 제1 및 제2 단차를 형성함으로써, 플로팅 게이트의 면적이 증가하게 된다.By forming first and second steps in the first polysilicon film for the floating gate, the area of the floating gate is increased.

본 발명의 실시 예에서는 제1 및 제2 단차가 형성되도록 플로팅 게이트용 제1 폴리실리콘막이 패터닝되었지만, 제3, 제4단차가 더 형성될 수 있다.In an embodiment of the present invention, the first polysilicon film for the floating gate is patterned to form the first and second steps, but the third and fourth steps may be further formed.

본 발명에 의하면, 상기 플로팅 게이트용 제1 폴리 실리콘막에 제1 및 제2 단차를 형성함으로써, 플로팅 게이트의 면적이 증가하게 되어, 커플링비를 증가시켜 프로그램속도를 향상시킨다. According to the present invention, by forming the first and second steps in the first polysilicon film for the floating gate, the area of the floating gate is increased, thereby increasing the coupling ratio and improving the program speed.

본 발명에 의하면, 상기 소자분리막 상부에 알루미늄산화막을 형성함으로써, 플로팅 게이트용 제1 폴리 실리콘막의 식각시 소자분리막의 식각을 방지하여 손상이 방지된다.According to the present invention, by forming an aluminum oxide film on the device isolation layer, the etching of the device isolation layer is prevented during the etching of the first polysilicon film for floating gate, thereby preventing damage.

이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 플로팅 게이트용 제1 폴리 실리콘막에 제1 및 제2 단차를 형성함으로써, 플로팅 게이트의 면적이 증가하게 되어, 커플링비를 증가시켜 프로그램 속도를 향상시키는 효과가 있다. As described above, according to the present invention, by forming the first and second steps in the first polysilicon film for the floating gate, the area of the floating gate is increased, thereby increasing the coupling ratio and improving the program speed. There is.

본 발명에 의하면, 상기 소자분리막 상부에 알루미늄산화막을 형성함으로써, 플로팅 게이트용 제1 폴리 실리콘막의 식각시 소자분리막의 식각을 방지하여 손상이 방지되어, 후속의 게이트 식각시에 발생할 수 있는 게이트 브릿지를 방지할 수 있고, 게이트 프로파일을 안정적으로 콘트롤할 수 있는 효과가 있다. According to the present invention, by forming an aluminum oxide film on the device isolation layer, by preventing the etching of the device isolation layer during the etching of the first polysilicon film for the floating gate to prevent damage, the gate bridge that can occur during the subsequent gate etching It can prevent and stably control the gate profile.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속 한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. Shall.

Claims (7)

반도체 기판의 소자분리막 상부에 소자분리막 식각 방지용 절연막을 형성하는 단계;Forming an insulating film for preventing etching of the device isolation layer on the device isolation layer of the semiconductor substrate; 상기 결과물 전면에 플로팅 게이트용 도전막 및 하드마스크용 절연막을 형성하는 단계;Forming a conductive film for a floating gate and an insulating film for a hard mask on the entire surface of the resultant product; 상기 하드마스크용 절연막을 1차 패터닝하여, 상기 패터닝된 하드마스크용 절연막을 식각 마스크로 상기 플로팅 게이트용 도전막을 1차 식각하는 단계; 및First patterning the insulating film for the hard mask, and first etching the conductive film for the floating gate using the patterned hard mask insulating film as an etching mask; And 상기 1차 패터닝된 하드마스크용 절연막보다 작은 폭을 갖도록 상기 하드마스크용 절연막을 2차 패터닝하여, 상기 패터닝된 하드마스크용 절연막을 식각 마스크로 상기 플로팅 게이트용 도전막을 2차 식각하여, 상기 플로팅 게이트용 도전막의 탑코너 부분에 단차를 형성하도록 하여, 단차를 갖는 플로팅 게이트용 도전막을 형성하는 단계를 포함하는 플래쉬 메모리소자의 플로팅 게이트 형성방법.Second patterning the insulating layer for the hard mask to have a width smaller than the first patterned insulating layer for the hard mask, and second etching the floating gate conductive layer using the patterned hard mask insulating layer as an etching mask, thereby forming the floating gate A step of forming a step in the top corner portion of the conductive film for forming a floating gate forming method of the flash memory device comprising the step of forming a conductive film for the floating gate having a step. 제1 항에 있어서, 상기 단차를 갖는 플로팅 게이트용 도전막을 형성한 후, The method of claim 1, wherein after forming the conductive film for floating gate having the step, 상기 2차 패터닝된 하드마스크용 절연막보다 작은 폭을 갖도록 상기 하드마스크용 절연막을 3차 패터닝하는 단계; 및Tertiary patterning the insulating layer for the hard mask to have a smaller width than the second patterned insulating layer for the hard mask; And 상기 패터닝된 하드마스크용 절연막을 식각 마스크로 상기 플로팅 게이트용 도전막을 3차 식각하여, 상기 단차가 형성된 플로팅 게이트용 도전막의 탑코너에 또 하나의 단차가 더 형성되도록 하여, 단차 2개를 갖는 플로팅 게이트용 도전막을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 플로팅 게이트 형성방법.By floating the patterned hard mask insulating layer as an etch mask, the floating gate conductive layer is etched three times, so that another step is formed at the top corner of the floating gate conductive layer on which the step is formed. A method of forming a floating gate of a flash memory device, the method comprising: forming a gate conductive film. 제1 항에 있어서, 상기 플로팅 게이트용 도전막을 식각하는 공정은 The method of claim 1, wherein the etching of the conductive film for the floating gate is performed. 상기 소자분리막 식각 방지용 절연막으로 인해 상기 소자분리막의 식각이 방지되도록 수행되는 플래쉬 메모리소자의 플로팅 게이트 형성방법.Forming a floating gate of the flash memory device due to the etching of the device isolation layer due to the insulating film for preventing the etching of the device isolation layer; 제1 항에 있어서, 상기 소자분리막 식각 방지용 절연막은 The insulating film for preventing the isolation of the device isolation layer is formed. ALD(atomic layer deposition)방식으로 50~ 300Å 정도의 두께로 알루미늄 산화막(14)을 형성한 후, 식각공정을 통해 제거되어 형성되도록 하는 플래쉬 메모리소자의 플로팅 게이트 형성방법.A method of forming a floating gate of a flash memory device in which an aluminum oxide film 14 is formed to a thickness of about 50 to 300 kW by an ALD (atomic layer deposition) method and then removed by an etching process. 제4 항에 있어서, 상기 식각공정은 The method of claim 4, wherein the etching process NH4F 및 HF가 혼합된 용액을 통한 습식식각공정 또는 고음극 바이어스를 얻을 수 있는 캐패시티브 커플링(capacitive coupling)방식의 챔버에서 스퍼터링 방식을 통한 건식식각공정을 통해 수행되는 플래쉬 메모리소자의 플로팅 게이트 형성방법.Floating gate of flash memory device performed by dry etching process through sputtering method in the chamber of wet coupling process or capacitive coupling method that can obtain high cathode bias through NH4F and HF mixed solution Formation method. 제1 항 또는 제2 항에 있어서, 상기 하드마스크용 절연막의 제2 패터닝 또는 제3 패터닝 공정시 The method of claim 1 or 2, wherein the second patterning or third patterning process of the insulating film for a hard mask. CF4와 O2가스를 혼합한 가스로 사용하는 식각공정을 통해 수행되는 플래쉬 메모리소자의 플로팅 게이트 형성방법.A method of forming a floating gate of a flash memory device, which is performed by an etching process using a mixture of CF 4 and O 2 gas. 제1 항 또는 제2 항에 있어서, 상기 플로팅 게이트용 도전막의 제2 식각 또는 제3 식각시 The method of claim 1, wherein the second or third etching of the conductive film for floating gate is performed. 30~ 100W의 전압, Cl2가스와 HBr가스의 혼합가스, 5~ 20sccm의 유량을 가진 O2가스를 첨가가스로 사용하는 공정조건에서 수행되는 플래쉬 메모리소자의 플로팅 게이트 형성방법.A method of forming a floating gate of a flash memory device, which is performed under process conditions using a voltage of 30 to 100 W, a mixed gas of Cl 2 gas and HBr gas, and an O 2 gas having a flow rate of 5 to 20 sccm as an additive gas.
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* Cited by examiner, † Cited by third party
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KR100890210B1 (en) * 2007-08-29 2009-03-25 고려대학교 산학협력단 Non-volatile memory device and the method for manufacturing the same

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