KR20060136356A

KR20060136356A - Semiconductor device

Info

Publication number: KR20060136356A
Application number: KR1020067003513
Authority: KR
Inventors: 마사오 우치다; 마코토 기타바타케; 오사무 구스모토; 겐야 야마시타; 구니마사 다카하시; 료코 미야나가
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2003-11-25
Filing date: 2006-02-21
Publication date: 2007-01-02

Abstract

본 발명의 반도체소자에서, 탄화규소기판 상에 형성된 n형 탄화규소층은, (0001)면에서 <11-20>방향으로 오프컷(miscut) 된 상면을 갖는다. 그리고 채널영역에서, 오프컷 방향을 따라 흐르는 전류가 지배적으로 되도록 게이트전극이나 소스전극이 배치된다.In the semiconductor device of the present invention, the n-type silicon carbide layer formed on the silicon carbide substrate has an upper surface which is miscut in the <11-20> direction on the (0001) plane. In the channel region, the gate electrode and the source electrode are arranged so that the current flowing along the offcut direction is dominant.

본 발명에서는 게이트절연막을 형성한 후에, V족 원소를 함유하는 분위기하에서 열처리를 실시한다. 이로써 탄화규소층과 게이트절연막 계면에서 계면준위밀도가 저하되므로, 오프컷 방향(A)과 수직인 방향보다 오프컷 방향(A) 쪽이 전자이동도가 높아진다.In the present invention, after the gate insulating film is formed, heat treatment is performed in an atmosphere containing a group V element. As a result, the interface level density decreases at the interface between the silicon carbide layer and the gate insulating film, so that the electron mobility is higher in the offcut direction A than in the direction perpendicular to the offcut direction A. FIG.

Description

Semiconductor device {SEMICONDUCTOR ELEMENT}

본 발명은 고내압, 탄화규소를 이용한 절연게이트형 반도체소자에 관한 것이며, 특히 대전류 스위칭소자를 실현하는 MOSFET에 관한 것이다.The present invention relates to an insulated gate semiconductor device using high breakdown voltage and silicon carbide, and more particularly to a MOSFET for realizing a large current switching device.

탄화규소(Silicon carbide, SiC)는 규소(Si)에 비해 고 경도(硬度)이며 광역밴드갭을 갖는 반도체로서, 파워소자나 내환경소자, 고온동작소자, 고주파소자 등에 응용되고 있다.Silicon carbide (SiC) is a semiconductor having a higher hardness and wider band gap than silicon (Si), and is applied to power devices, environmental devices, high temperature operating devices, and high frequency devices.

SiC를 이용한 스위칭소자의 대표적인 것으로서, 예를 들어 이하의 특허문헌1에 개시된 바와 같은 MOSFET가 알려져 있다. 도 14의 (a), (b)는, SiC을 이용한 일반적인 종형축적형 MOSFET를 나타내는 도이다. 여기서, 일반적인 종형 MOSFET에 있어서, 유닛 셀이란, 소스전극을 중심으로 한 전극의 배치를 말하는 데 반해, 도 14의 (a), (b)에서는 게이트전극을 중심으로 한 전극의 배치를 나타낸다. 즉 도 14의 (a), (b)에서는, 2개의 유닛 셀 결합부를 나타낸다. 여기서 도 14의 (a)는, MOSFET의 전극 일부를 위쪽에서 본 평면도이며, 도 14의 (b)는 도 14의 (a)에 나타내는 XI-XI선 단면도이다.As a representative example of a switching element using SiC, for example, a MOSFET as disclosed in Patent Document 1 below is known. 14 (a) and 14 (b) are diagrams showing a general vertical accumulation MOSFET using SiC. Here, in the general vertical MOSFET, the unit cell refers to the arrangement of the electrodes centered on the source electrode, whereas in FIGS. 14A and 14B, the arrangement of the electrodes centered on the gate electrode is shown. That is, in Fig. 14 (a) and (b), two unit cell coupling portions are shown. Here, FIG. 14A is a plan view of a portion of the MOSFET electrode viewed from above, and FIG. 14B is a sectional view taken along the line XI-XI shown in FIG. 14A.

도 14의 (a), (b)에 나타내는 바와 같이, 종래의 종형 축적형 MOSFET에서는, n+형 4H-SiC로 이루어지는 반도체기판(101)과, 반도체기판(101) 상에 형성되며, n 형 4H-SiC로 이루어지는 n형 탄화규소층(102)과, n형 탄화규소층(102) 상부 중 2개의 유닛 셀 결합부 양 측방에 위치하는 영역에 형성되며, 예를 들어 알루미늄이 주입된 p형 웰영역(103)과, n형 탄화규소층(102) 중 2개의 p형 웰영역(103)에 개재되는 영역의 위부터 그 2개의 p형 웰영역(103) 상에 걸쳐 이어지는, 예를 들어 n형의 4H-SiC로 이루어지는 채널층(104)과, p형 웰영역(103) 상부에, 채널층(104) 외측방과 접하도록 형성되며, 예를 들어 질소가 주입된 소스영역(105)과, 채널층(104) 위부터 소스영역(105) 일부 위에 걸쳐 형성된 게이트절연막(106)과, 게이트절연막(106) 상에 형성된 게이트전극(107)과, 소스영역(105) 위부터 n형 탄화규소층(102) 중 소스영역(105) 외측방에 위치하는 부분 위에 걸쳐 형성된 소스전극(108)과, 반도체기판(101) 하면상에 형성된 드레인전극(109)을 구비한다.As shown in Figs. 14A and 14B, in the conventional vertical accumulation MOSFET, the semiconductor substrate 101 made of n + type 4H-SiC and the semiconductor substrate 101 are formed on the n-type 4H. An n-type silicon carbide layer 102 made of -SiC and an n-type silicon carbide layer 102 are formed in an area located on both sides of two unit cell coupling portions, for example, a p-type well implanted with aluminum. N extending over the two p-type well regions 103 from the region 103 and the region interposed between two p-type well regions 103 of the n-type silicon carbide layer 102, for example, n A channel layer 104 made of a 4H-SiC type, a p-type well region 103 formed in contact with an outer side of the channel layer 104, for example, a source region 105 into which nitrogen is injected, A gate insulating film 106 formed over the channel layer 104 over a portion of the source region 105, a gate electrode 107 formed on the gate insulating film 106, and an n type from the source region 105. A source electrode 108 formed over a portion of the silicon carbide layer 102 located outside the source region 105 and a drain electrode 109 formed on the bottom surface of the semiconductor substrate 101 are provided.

소스전극(108)은, p형 웰영역(103)과 전기적으로 접속되는 베이스전극으로서의 역할을 겸비한 구조를 갖는다.The source electrode 108 has a structure having a role as a base electrode electrically connected to the p-type well region 103.

MOSFET를 ON상태로 하기 위해서는, 드레인전극(109)에 양전압을 인가하고, 소스전극(108)을 접지하며, 게이트전극(107)에 양전압을 인가한다. 이로써 MOSFET의 스위칭동작이 가능해진다.To turn the MOSFET ON, a positive voltage is applied to the drain electrode 109, the source electrode 108 is grounded, and a positive voltage is applied to the gate electrode 107. This enables the switching operation of the MOSFET.

여기서 MOSFET가 ON상태로 되면, 캐리어인 전자는 도 14의 (a), (b)에 나타내는 바와 같이, 우선 기판면에 평행인 방향으로 흐른다. 그 후 전자는 도 14의 (b)에 나타내는 바와 같이, 기판면에 수직인 방향으로 흐른다. 도 14의 (a), (b)에 나타내는 화살표는, 캐리어인 전자의 진행 방향을 나타내며, 전류는 화살표와 역방향으로 흐른다. 여기서 주목해야 할 점이, 도 14의 (a)에 나타내는 전자의 진행방 향이다. 소스전극(108)이나 게이트전극(107)이, 기판의 오프컷(miscut) 방향(A)과 수직인 방향으로 캐리어가 이동하도록 배치된다. 그리고 "오프컷 방향"이란, 결정면에서 몇 도 경사진 오프컷면이 있을 경우에 오프컷면 내의 방향이며, 결정면에 대한 법선 벡터로부터 오프컷면에 대한 법선 벡터를 향하는 방향을 말한다. 이하에, 전극 배치의 이유에 대해, 도 15를 참조하면서 설명한다. 도 15는 탄화규소기판의 표면 및 단면의 개략을 나타내는 사시도이다.When the MOSFET is turned ON, electrons serving as carriers first flow in a direction parallel to the substrate surface as shown in Figs. 14A and 14B. The electrons then flow in a direction perpendicular to the substrate surface as shown in Fig. 14B. Arrows shown in FIGS. 14A and 14B show the advancing direction of electrons as carriers, and currents flow in the opposite direction to the arrows. The point to be noted here is the advancing direction of electrons shown in Fig. 14A. The source electrode 108 and the gate electrode 107 are arranged so that the carrier moves in a direction perpendicular to the offcut direction A of the substrate. The "offcut direction" refers to a direction within the offcut surface when there is an offcut surface inclined several degrees from the crystal plane, and refers to a direction from the normal vector to the crystal plane to the normal vector to the offcut plane. The reason for the electrode arrangement will be described below with reference to FIG. 15. 15 is a perspective view showing an outline of a surface and a cross section of a silicon carbide substrate.

도 15에 나타내는 탄화규소기판은, (0001)면에 대해 소정 각도만큼 오프커팅 된 기판면을 갖는다. 도 15에서는 기판면, 즉 오프컷면을 수평으로 나타낸다. 일반적으로, 탄화규소기판을 이용하여 소자를 형성하는 경우에는 (0001)면의 오프컷 기판이 이용된다. 그 이유는 (0001)면에 대한 소정의 오프컷면을 에피택셜 성장으로 형성할 때 폴리타입 제어가 용이하기 때문이다. 여기서 오프컷면으로는 예를 들어, 4H-SiC(0001)에 대해 <11-20>방향(여기서는 112bar0이란 의미)으로 약 8도 오프커팅 된 면을 형성한다.The silicon carbide substrate shown in FIG. 15 has a substrate surface off-cut by a predetermined angle with respect to the (0001) surface. In Fig. 15, the substrate surface, that is, the offcut surface, is shown horizontally. In general, when the device is formed using a silicon carbide substrate, an off-cut substrate of (0001) plane is used. This is because the polytype control is easy when forming a predetermined offcut surface with respect to the (0001) surface by epitaxial growth. Here, the off-cut surface forms, for example, a surface that is about 8 degrees off-cut in the <11-20> direction (here, 112 bar0) with respect to 4H-SiC (0001).

단, 오프컷면을 기판면에 갖는 기판에 대해, 에피택셜 성장이나 불순물 활성화를 위한 열처리 등의 고온 처리를 적용하면, 기판면에는 오프컷 방향과 수직 방향으로 스텝번칭(step-bunching)이 형성돼버린다. 예를 들어 오프컷 방향이 <11-20>방향인 경우에는, 스텝번칭이 <11-20>방향에 대해 수직방향인 <1-100>방향으로 형성된다. 스텝번칭은, 50∼100nm 정도의 요철로 이루어지며, 이것이 원인이 되어 전기특성의 이방성이 발생하는 경우가 있다. 종래는, 오프컷 방향(스텝번칭을 가로지르는 방향)과, 오프컷 방향에 수직인 방향(스텝번칭과 평행인 방향)에서, 전자이 동도는 예를 들어 1자리 이상 다르다.However, when a high temperature treatment such as heat treatment for epitaxial growth or impurity activation is applied to a substrate having an offcut surface on the substrate surface, step-bunching is formed on the substrate surface in a direction perpendicular to the offcut direction. Throw it away. For example, when the offcut direction is the <11-20> direction, the step bunching is formed in the <1-100> direction perpendicular to the <11-20> direction. Step bunching consists of unevenness of about 50 to 100 nm, which may cause anisotropy of electrical characteristics. Conventionally, the electron mobility is, for example, one or more digits in the offcut direction (direction crossing the step bunching) and the direction perpendicular to the offcut direction (direction parallel to the step bunching).

이상의 이유에서, 전류량이 큰 반도체장치를 제조하기 위해서는, 오프컷 방향에 대해 수직인 방향으로 전류를 보내도록 전극방향을 설계할 필요가 있었다. 채널층(104)에서, 복수의 방향으로 전류가 흐를 경우에는, 이들 방향 중 전류량이 가장 많은 방향을 오프컷 방향과 수직인 방향으로 맞추어 설계할 필요가 있었다(예를 들어 특허문헌1 참조)For the above reason, in order to manufacture a semiconductor device having a large amount of current, it is necessary to design the electrode direction so as to send a current in a direction perpendicular to the offcut direction. In the channel layer 104, when current flows in a plurality of directions, it is necessary to design the direction with the largest amount of current among these directions in a direction perpendicular to the offcut direction (see Patent Document 1, for example).

특허문헌1 : 일특개 2001-144288호 공보Patent Document 1: Japanese Patent Application Laid-Open No. 2001-144288

특허문헌2 : PCT/JP98/01185Patent Document 2: PCT / JP98 / 01185

발명의 개시Disclosure of the Invention

(발명이 해결하고자 하는 과제)(Tasks to be solved by the invention)

상술한 바와 같이 종래는, 스텝번칭이 형성됨으로써 스텝번칭에 평행인 방향의 전자이동도가 커지고, 스텝번칭에 대해 수직인 방향의 전자이동도가 작아진다는 전제에서, 소자 배치가 결정되었다. 또 표면에 스텝번칭이 형성되지 않은 경우에도, 탄화규소 내부에 적층결함 등의 결정결함이 내재하여, 오프컷 방향에 대해 평행인 방향의 전자이동도가, 오프컷 방향에 대해 수직인 방향의 전자이동도보다 작아지는 경우가 있었다. 그러나 전류방향의 이방성이 역전하는 경우가 있으며, 이 경우에는 소자의 전기특성을 더욱 저하시켜버리는 경우가 있다.As described above, in the prior art, the arrangement of the elements was determined on the premise that the step mobility is formed so that the electron mobility in the direction parallel to the step bunching increases and the electron mobility in the direction perpendicular to the step bunching decreases. Also, even when no step bunching is formed on the surface, crystal defects such as lamination defects are inherent in silicon carbide, and electron mobility in a direction parallel to the offcut direction is electrons in a direction perpendicular to the offcut direction. It might become smaller than mobility. However, the anisotropy in the current direction may be reversed, and in this case, the electrical characteristics of the device may be further reduced.

본 발명의 목적은, 상술한 과제를 해결하는 수단을 강구함으로써, 보다 전기특성이 우수한 탄화규소 반도체소자를 제공하는 데 있다.An object of the present invention is to provide a silicon carbide semiconductor device which is more excellent in electrical characteristics by devising means for solving the above problems.

(과제를 해결하기 위한 수단)(Means to solve the task)

본 발명의 제 1 반도체소자는, 반도체기판과, 상기 반도체기판 상에 형성되며, 결정면에서 10도 이하의 각도만큼 오프컷(miscut) 방향으로 경사진 상면을 갖는 탄화규소층과, 상기 탄화규소층 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극과, 상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 소스전극과, 상기 반도체기판 하방에 형성된 드레인전극과, 상기 탄화규소층 중 적어도 상기 소스전극 아래 위치하는 영역에 형성된 소스영역을 구비하며, 평면적으로 보아, 상기 소스영역 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따른다.The first semiconductor device of the present invention comprises a semiconductor substrate, a silicon carbide layer formed on the semiconductor substrate and having an upper surface inclined in an offcut direction by an angle of 10 degrees or less from a crystal plane, and the silicon carbide layer. A gate insulating film formed on the gate insulating film, a gate electrode formed on the gate insulating film, a source electrode formed on the side of the gate electrode on the silicon carbide layer, a drain electrode formed on the lower side of the semiconductor substrate, and at least one of the silicon carbide layers. A source region is formed in a region below the source electrode, and in plan view, the longest side of the source region is along a direction perpendicular to the offcut direction.

이와 같이, 오프컷 방향을 따른 방향으로 전류가 흐르도록 소스영역을 배치함으로써, 보다 전기특성을 향상시킬 수 있다. 또 전류방향의 이방성이 역전될 우려도 없어진다. 이들은, 다음과 같은 이유에 따른다. 종래에는, 고온의 열처리 시에 탄화규소층의 오프컷 방향과 수직인 방향으로 스텝번칭이 형성되어, 스텝번칭에 평행인 방향의 전자이동도가 컸다. 이에 반해 본 발명의 반도체소자는 V족 원소를 함유하는 화합물을 이용하여 열처리를 실행하는 공정을 거쳐 형성되므로, 탄화규소층 상면에 스텝번칭이 형성되어도, 채널층이 형성되는 게이트절연막과 탄화규소층의 계면에서 계면준위밀도가 저감되어, 오프컷 방향을 따른 방향의 전자이동도가 향상된다. 이로써 오프컷 방향을 따른 방향의 전자이동도가, 오프컷 방향과 수직방향의 전자이동도보다 높아지기 쉽다.In this way, by arranging the source region such that current flows in the direction along the offcut direction, the electrical characteristics can be further improved. In addition, there is no fear that the anisotropy in the current direction is reversed. These are based on the following reasons. Conventionally, step bunching is formed in the direction perpendicular to the offcut direction of the silicon carbide layer at the time of high temperature heat processing, and the electron mobility in the direction parallel to step bunching was large. In contrast, since the semiconductor device of the present invention is formed through a process of performing heat treatment using a compound containing a group V element, even if step bunching is formed on the silicon carbide layer, a gate insulating film and a silicon carbide layer are formed. The interface state density is reduced at the interface of, thereby improving the electron mobility in the direction along the offcut direction. Thereby, the electron mobility in the direction along the offcut direction tends to be higher than the electron mobility in the offcut direction and the vertical direction.

상기 탄화규소층 중 상기 소스영역의 측방 및 하방에 형성된 제 2 도전형의 웰영역과, 상기 웰영역과 전기적으로 접속되는 베이스전극을 추가로 구비해도 된다.The silicon carbide layer may further include a second conductivity type well region formed on the side and the bottom of the source region, and a base electrode electrically connected to the well region.

상기 오프컷 방향과 수직인 방향을 따른 방향이란, 상기 오프컷 방향과 수직인 방향으로부터의 기울기가 5도 이내의 방향인 것으로써, 높은 전자이동도를 얻을 수 있다.The direction along the direction perpendicular to the offcut direction is a direction in which the inclination from the direction perpendicular to the offcut direction is within 5 degrees, whereby high electron mobility can be obtained.

상기 탄화규소층 중 상기 게이트절연막 아래에 위치하는 영역에 채널층이 형성되어도 된다.A channel layer may be formed in a region under the gate insulating film of the silicon carbide layer.

상기 채널영역에는, 적어도 1층의 제 1 탄화규소층과, 제 1 탄화규소층보다 제 1 도전형의 불순물 농도가 높으며 또 제 1 탄화규소층의 막 두께보다 얇은, 적어도 1층의 제 2 탄화규소층을 갖는 적층구조가 형성되어도 된다. 이 경우, 보다 높은 전자이동도를 얻을 수 있다.In the channel region, at least one layer of second carbide having a first conductivity type impurity concentration higher than that of the first silicon carbide layer and the first silicon carbide layer and thinner than the film thickness of the first silicon carbide layer. A laminated structure having a silicon layer may be formed. In this case, higher electron mobility can be obtained.

상기 탄화규소층에서, 결정면의 면내 방향에서의 전자이동도보다, 상기 결정면에 대한 수직방향에서의 전자이동도 쪽이 큰 경우에, 본 발명은 효과적이다.In the silicon carbide layer, the present invention is effective when the electron mobility in the direction perpendicular to the crystal plane is larger than the electron mobility in the in-plane direction of the crystal plane.

상기 탄화규소층은 4H-SiC이라도 된다.The silicon carbide layer may be 4H-SiC.

상기 탄화규소층의 상면은 (0001)면에서 <11-20>방향으로 기운 면이라도 된다.The upper surface of the silicon carbide layer may be a surface inclined in the <11-20> direction from the (0001) plane.

상기 탄화규소층의 상면은 (0001)면에서 <1-100>방향으로 기운 면이라도 된다.The upper surface of the silicon carbide layer may be a surface inclined in the <1-100> direction from the (0001) plane.

상기 게이트절연막이, 상기 탄화규소층 상부를 열산화시킨 후에 V족 원소를 함유하는 화합물을 포함하는 분위기에서 열처리함으로써 형성되는 경우에, 상기 계면준위밀도를 저하시킬 수 있으며, 그 결과, 오프컷 방향에서의 전자이동도가 높아진다.When the gate insulating film is formed by thermally oxidizing an upper portion of the silicon carbide layer and then heat-treating in an atmosphere containing a compound containing a group V element, the interface state density can be reduced, and as a result, the offcut direction The electron mobility at is increased.

상기 V족 원소를 함유하는 화합물이 산화질소(N_xO_y(x, y=1, 2, ...))인 경우에 높은 효과를 얻을 수 있다.When the compound containing the group V element is nitrogen oxide (N _x O _y (x, y = 1, 2, ...)), a high effect can be obtained.

상기 탄화규소층과 상기 게이트절연막의 계면에서, 상기 채널층과 상기 게이트절연막의 계면에서, 질소농도의 최대값이 1×10²⁰㎝^-3 이상이고, 1×10²²㎝^-3 이하인 것이 바람직하다. 이 경우에는, 각 밴드 끝단 부근의 전위 범위에서 계면밀도를 충분히 낮게 할 수 있으므로, 탄화규소층의 상면부와 게이트산화막 사이에, 스텝번칭의 발생 유무와 상관없이 양호한 계면이 형성된다.At the interface between the silicon carbide layer and the gate insulating film, at the interface between the channel layer and the gate insulating film, the maximum value of nitrogen concentration is preferably 1 × 10 ²⁰ cm ⁻³ or more and 1 × 10 ²² cm ⁻³ or less. . In this case, since the interfacial density can be sufficiently low in the potential range near each band end, a good interface is formed between the upper surface portion of the silicon carbide layer and the gate oxide film regardless of the occurrence of step bunching.

여기서 상기 게이트절연막이, 상기 탄화규소층 상부를 V족 원소를 함유하는 화합물을 포함하는 분위기에서 열산화시킴으로써 형성되는 경우라도, 게이트절연막과 탄화규소층의 계면은 양호한 것이 얻어지며, 특히 상기 산화질소를 함유하는 분위기에서 열산화하여 형성된 게이트절연막도 본 발명에 대해 효과적으로 기능한다.Here, even when the gate insulating film is formed by thermally oxidizing an upper portion of the silicon carbide layer in an atmosphere containing a compound containing a group V element, a good interface between the gate insulating film and the silicon carbide layer is obtained, in particular, the nitrogen oxides. The gate insulating film formed by thermal oxidation in an atmosphere containing also functions effectively with respect to the present invention.

상기 탄화규소층이 제 1 도전형의 불순물을 함유하며, 상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 소스전극과, 상기 반도체기판 하방에 형성된 드레인전극과, 상기 탄화규소층 중 적어도 상기 소스전극 아래 위치하는 영역에 형성되며, 상기 채널층에 접하는 제 1 도전형의 소스영역과, 상기 탄화규소층 중 상기 소스영역 측방 및 하방을 둘러싸는 제 2 도전형의 웰영역과, 상기 웰영역과 전기적으로 접속되는 베이스전극을 추가로 구비하는 경우에, 종형 MOSFET에 있어서 높은 전자이동도를 얻을 수 있다.The silicon carbide layer contains impurities of a first conductivity type, a source electrode formed on the side of the gate electrode on the silicon carbide layer, a drain electrode formed under the semiconductor substrate, and at least the source electrode of the silicon carbide layer A first conductivity type source region in contact with the channel layer, a second conductivity type well region surrounding the source region side and bottom of the silicon carbide layer, and an electrical connection with the well region In the case of further comprising a base electrode connected to, a high electron mobility can be obtained in the vertical MOSFET.

상기 소스전극은, 상기 베이스전극과 동일한 막으로 형성되어도 된다.The source electrode may be formed of the same film as the base electrode.

상기 게이트전극은, 평면적으로 보아 다각형이 패인 형상으로 형성되는 경우가 있으며, 이 경우 상기 다각형에서 패인 부분의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는 것이 바람직하다.The gate electrode may be formed in a planar shape in which the polygon is viewed in plan view, and in this case, it is preferable that the longest side of the side of the recessed part of the polygon follows a direction perpendicular to the offcut direction.

이 경우는, 평면적으로 보아 상기 소스전극은 다각형 형상으로 배치되며, 상기 게이트전극은 상기 소스전극과 떨어지며, 또 상기 소스전극의 측방을 둘러싸는 형상으로 배치되어도 된다.In this case, the source electrode may be arranged in a polygonal shape in plan view, and the gate electrode may be disposed in a shape that is separated from the source electrode and surrounds the side of the source electrode.

또 상기 게이트전극이 평면적으로 보아 다각형 형상으로 형성되는 경우도 있으며, 이 경우 상기 다각형의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는 것이 바람직하다.In addition, the gate electrode may be formed in a polygonal shape in plan view, and in this case, it is preferable that the longest side of the polygonal side is in a direction perpendicular to the offcut direction.

이 경우에, 평면적으로 보아 상기 소스전극은, 스트라이프형으로 나열되는 복수의 제 1 사각형부와, 상기 복수의 제 1 사각형부 단부를 접속하는 제 1 접속부를 갖는 빗살형으로 배치되며, 상기 게이트전극은 상기 복수의 제 1 사각형부 각각과 교대로 배치되는 스트라이프형의 복수의 제 2 사각형부와, 상기 제 2 사각형부 단부를 접속하는 제 2 접속부를 갖는 빗살형으로 배치되어도 된다.In this case, in plan view, the source electrode is arranged in a comb-tooth shape having a plurality of first rectangular portions arranged in a stripe shape and a first connection portion connecting the ends of the plurality of first rectangular portions, wherein the gate electrode is disposed. May be arranged in a comb-tooth shape having a plurality of stripe-shaped second rectangular portions arranged alternately with each of the plurality of first rectangular portions and a second connecting portion connecting the end portions of the second rectangular portions.

또 본 명세서 중에서, "다각형"이나 "빗살형" 등의 형태에는, 각부가 둥글려진 것이나, 변이 곡선인 것도 포함되는 것으로 한다. 또 소스영역이 예를 들어 타원형일 경우에, "소스영역 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향이다"란, 타원형의 장축이 오프컷 방향과 수직인 방향으로 이어지는 것을 이르는 것으로 한다.In addition, in this specification, the shape of a "polygon", a "comb-shape", etc. shall also include the thing in which each part was rounded or the thing which is a transition curve. In the case where the source region is, for example, elliptical, "the longest side of the source region is a direction perpendicular to the offcut direction" means that the long axis of the ellipse extends in the direction perpendicular to the offcut direction. .

본 발명의 제 2 반도체소자는, 반도체기판과, 상기 반도체기판 상에 형성되며, 결정면에서 10도 이하의 각도만큼 오프컷 방향으로 경사진 상면을 갖는 탄화규소층과, 상기 탄화규소층 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극과, 상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 소스전극과, 상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 드레인전극과, 상기 탄화규소층 중 적어도 상기 소스전극 및 상기 드레인전극 아래 위치하는 영역에 서로 떨어져 형성된 소스-드레인영역을 구비하며, 평면적으로 보아, 상기 소스-드레인영역의 변 중 서로 대향하는 변은, 상기 오프컷 방향과 수직인 방향을 따른다.The second semiconductor device of the present invention comprises a semiconductor substrate, a silicon carbide layer formed on the semiconductor substrate, the upper surface being inclined in the offcut direction by an angle of 10 degrees or less from the crystal plane, and formed on the silicon carbide layer. A gate insulating film, a gate electrode formed on the gate insulating film, a source electrode formed on the side of the gate electrode on the silicon carbide layer, a drain electrode formed on the side of the gate electrode on the silicon carbide layer, and the silicon carbide layer A source-drain area formed at least apart from each other under the source electrode and the drain electrode, wherein the sides of the source-drain area that face each other are perpendicular to the offcut direction. Follow the direction.

이와 같이, 오프컷 방향을 따른 방향으로 전류가 흐르도록 소스-드레인영역을 배치함으로써, 보다 전기특성을 향상시킬 수 있다. 이들은, 다음과 같은 이유에 따른다. 종래에는, 고온의 열처리 시에 탄화규소층의 오프컷 방향과 수직인 방향으로 스텝번칭이 형성되어, 스텝번칭에 평행인 방향의 전자이동도가 컸다. 이에 반해 본 발명의 반도체소자는 V족 원소를 함유하는 화합물을 이용하여 열처리를 실행하는 공정을 거쳐 형성되므로, 탄화규소층 상면에 스텝번칭이 형성되어도, 채널층이 형성되는 게이트절연막과 탄화규소층의 계면에서 계면준위밀도가 저감되어, 오프컷 방향을 따른 방향의 전자이동도가 향상된다. 이로써 오프컷 방향을 따른 방향의 전자이동도가, 오프컷 방향과 수직방향의 전자이동도보다 높아지기 쉽다.In this way, by arranging the source-drain region so that current flows in the direction along the offcut direction, the electrical characteristics can be further improved. These are based on the following reasons. Conventionally, step bunching is formed in the direction perpendicular to the offcut direction of the silicon carbide layer at the time of high temperature heat processing, and the electron mobility in the direction parallel to step bunching was large. In contrast, since the semiconductor device of the present invention is formed through a process of performing heat treatment using a compound containing a group V element, even if step bunching is formed on the silicon carbide layer, a gate insulating film and a silicon carbide layer are formed. The interface state density is reduced at the interface of, thereby improving the electron mobility in the direction along the offcut direction. Thereby, the electron mobility in the direction along the offcut direction tends to be higher than the electron mobility in the offcut direction and the vertical direction.

상기 탄화규소층 내에 형성되며, 제 1 도전형의 불순물을 함유하는 베이스 영역과, 상기 베이스 영역과 전기적으로 접속되는 베이스전극을 추가로 구비해도 된다.A base region formed in the silicon carbide layer and containing an impurity of a first conductivity type and a base electrode electrically connected to the base region may be further provided.

상기 게이트전극은 다각형의 형상으로 형성되는 경우도 있으며, 이 경우 상기 다각형의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는 것이 바람직하다.The gate electrode may be formed in a polygonal shape, and in this case, the longest side of the polygonal side may be in a direction perpendicular to the offcut direction.

상기 게이트절연막은, 상기 탄화규소층 상부를 열산화시킨 후에 V족 원소를 함유하는 화합물을 포함하는 분위기에서 열처리함으로써 형성되는 경우에, 상기 계면준위밀도를 저하시킬 수 있으며, 그 결과, 오프컷 방향에서의 전자이동도가 높아진다.When the gate insulating film is formed by thermally oxidizing an upper portion of the silicon carbide layer and then heat-treating it in an atmosphere containing a compound containing a group V element, the interfacial density can be reduced, and as a result, the offcut direction The electron mobility at is increased.

상기 탄화규소층과 상기 게이트절연막의 계면에서, 질소농도의 최대값이 1×10²⁰㎝^-3 이상이고, 1×10²²㎝^-3 이하인 것이 바람직하다. 이 경우에는, 각 밴드 끝단 부근의 전위 범위에서 계면밀도를 충분히 낮게 할 수 있으므로, 탄화규소층의 상면부와 게이트산화막 사이에, 스텝번칭의 발생 유무와 상관없이 양호한 계면이 형성된다.At the interface between the silicon carbide layer and the gate insulating film, the maximum value of the nitrogen concentration is preferably 1 × 10 ²⁰ cm ⁻³ or more, and 1 × 10 ²² cm ⁻³ or less. In this case, since the interfacial density can be sufficiently low in the potential range near each band end, a good interface is formed between the upper surface portion of the silicon carbide layer and the gate oxide film regardless of the occurrence of step bunching.

(발명의 효과)(Effects of the Invention)

본 발명의 반도체소자에서는, 스텝번칭이나 그 밖의 양호하지 못한 계면상태에 의해 저하된 탄화규소층의 전자이동도가 개선된 경우에, 종래의 구조에 비해 우수한 전기특성을 얻을 수 있다.In the semiconductor device of the present invention, when the electron mobility of the silicon carbide layer reduced by step bunching or other poor interface state is improved, excellent electrical characteristics can be obtained compared with the conventional structure.

도 1의 (a), (b)는, 제 1 실시형태에 있어서 탄화규소층을 이용한 일반적인 종형축적형 MOSFET의 2개 유닛 셀 결합부를 나타내는 단면도.Fig.1 (a), (b) is sectional drawing which shows the two unit cell coupling part of the general vertical accumulation MOSFET which used the silicon carbide layer in 1st Embodiment.

도 2의 (a)∼(c)는, SiC-산화물 적층체를 형성하는 순서를 나타내는 단면도.(A)-(c) is sectional drawing which shows the procedure of forming a SiC-oxide laminated body.

도 3은, 본 실시형태의 제조방법에 의해 형성된 V족 원소함유 산화물층(22)의 두께방향에서의 질소농도 프로파일을 SIMS로 실측한 결과를 나타내는 그래프.Fig. 3 is a graph showing the results of the nitrogen concentration profile in the thickness direction of the group V element-containing oxide layer 22 formed by the manufacturing method of the present embodiment by SIMS.

도 4의 (a), (b)는, 도 3에 나타내는 데이터에 기초하여, High-Low법으로 계산한 계면준위밀도를 나타내는 도.4 (a) and 4 (b) are diagrams showing the interface state density calculated by the High-Low method based on the data shown in FIG.

도 5는, 도 1에 나타내는 반도체장치에 있어서, 캐리어가 이동하는 방향과 소자 배치의 관계를 나타내는 도.FIG. 5 is a diagram showing a relationship between a direction in which a carrier moves and element arrangement in the semiconductor device shown in FIG. 1. FIG.

도 6의 (a)는, (0001)면을 상면으로 하는 탄화규소기판에 있어서, 전자가 이동하는 방향과 크기를 벡터로 하여 나타내는 도이며, (b)는 (0001)면에 대해 각도(θ)만큼 경사진 면을 상면으로 하는 탄화규소기판에서, 전자의 이동방향과 크기를 벡터로 하여 나타내는 도.FIG. 6A is a diagram showing a direction and magnitude of electron movement as a vector in a silicon carbide substrate having a (0001) plane as an upper surface, and (b) is an angle θ with respect to the (0001) plane. In a silicon carbide substrate having a plane inclined by (), showing the direction and magnitude of electron movement as a vector.

도 7의 (a), (b)는, 게이트전극 및 소스전극이 빗살형으로 배치되는 경우의 구조도.7A and 7B are structural diagrams in the case where the gate electrode and the source electrode are arranged in the shape of a comb teeth.

도 8의 (a), (b)는, 사각형의 유닛 셀이 배치되는 경우의 구조도.8A and 8B are structural diagrams in the case where a rectangular unit cell is arranged;

도 9의 (a), (b)는, 육각형의 유닛 셀이 배치되는 경우의 구조도.9 (a) and 9 (b) are structural diagrams when a hexagonal unit cell is arranged;

도 10은 종형반전형 MOSFET의 구조를 나타내는 단면도.Fig. 10 is a sectional view showing the structure of a vertical inversion MOSFET.

도 11의 (a), (b)는, 제 2 실시형태에 있어서 탄화규소층을 이용한 일반적인 횡형축적형 MOSFET를 나타내는 단면도.11 (a) and 11 (b) are cross-sectional views showing a general horizontal accumulation MOSFET using a silicon carbide layer in a second embodiment.

도 12는, 도 11의 (b)에 나타내는 반도체장치에 있어서, 캐리어의 이동방향과 소자 배치의 관계를 나타내는 평면도.FIG. 12 is a plan view showing a relationship between a moving direction of a carrier and an element arrangement in the semiconductor device shown in FIG. 11B. FIG.

도 13은 횡형반전형 MOSFET 구조를 나타내는 단면도.Fig. 13 is a sectional view showing a lateral inversion MOSFET structure.

도 14의 (a), (b)는, SiC를 이용한 일반적인 종형축적형 MOSFET의 2개 유닛 셀 결합부를 나타내는 도.14A and 14B show two unit cell coupling portions of a general vertical accumulation MOSFET using SiC;

도 15는 탄화규소기판의 표면 및 단면의 개략 사시도.15 is a schematic perspective view of a surface and a cross section of a silicon carbide substrate.

*부호의 설명** Description of the sign *

1A : 층간절연막 1B : 상부배선전극1A: interlayer insulating film 1B: upper wiring electrode

7C : 베이스전극 10 : 종형축적형 MOSFET7C: base electrode 10: vertical accumulation MOSFET

11, 71, 101 : 반도체기판 12, 102 : n형 탄화규소층11, 71, 101: semiconductor substrate 12, 102: n-type silicon carbide layer

13, 103 : p형 웰영역 14, 74, 104 : 채널층13, 103: p-type well region 14, 74, 104: channel layer

15 : n형 소스영역 16, 76, 106 : 게이트절연막15: n-type source region 16, 76, 106: gate insulating film

17, 77, 107 : 게이트전극 18, 78, 108 : 소스전극17, 77, 107: gate electrode 18, 78, 108: source electrode

19, 79, 109 : 드레인전극 20 : SiC기판19, 79, 109: drain electrode 20: SiC substrate

21 : 산화물층 30 : 챔버21: oxide layer 30: chamber

31 : 진공펌프 60 : 종형반전형 MOSFET31: vacuum pump 60: vertical inverting MOSFET

70 : 횡형축적형 MOSFET 72 : p형 탄화규소층70: horizontal accumulation MOSFET 72: p-type silicon carbide layer

75d : 드레인영역 75s, 105 : 소스영역75d: drain region 75s, 105: source region

90 : 횡형반전형 MOSFET90: horizontal inverted MOSFET

이하, 본 발명의 실시형태에 대해 도면을 참조하면서 설명하기로 한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described, referring drawings.

(제 1 실시형태)(1st embodiment)

도 1의 (a), (b)는, 제 1 실시형태에 있어서 탄화규소층을 이용한 일반적인 종형축적형 MOSFET의 2개 유닛 셀의 결합부를 나타내는 단면도이다. 여기서 도 1의 (a)는 MOSFET의 전극 일부를 위쪽에서 본 평면도이며, (b)는 도 1 (a)의 I-I선 단면도이다.1 (a) and 1 (b) are cross-sectional views showing a coupling portion of two unit cells of a general vertical accumulation MOSFET using a silicon carbide layer in the first embodiment. Here, FIG. 1A is a plan view of a part of the electrode of the MOSFET viewed from above, and FIG. 1B is a sectional view taken along line I-I of FIG. 1A.

도 1의 (a), (b)에 나타내는 바와 같이 본 실시형태의 반도체장치는, n+형 4H-SiC(0001) 반도체기판(11)을 갖는다. 반도체기판(11)은, <11-20>방향으로 약 8도 오프커팅 된 표면을 가지며, 그 저항률은 약 0.02Ω㎠이다. 반도체기판(11) 상에는, 4H-SiC(0001)의 n형 탄화규소층(12)이 형성된다. 이 두께는 약 15㎛이며, 농도 3×10¹⁵㎝^-3의 질소가 도핑된다. n형 탄화규소층(12)은, 반도체기판(11) 상에 에피택셜 성장으로 형성된 것이며, n형 탄화규소층(12)의 상면도 반도체기판(11)의 영향을 받아 <11-20>방향으로 오프각을 갖는다.As shown in Figs. 1A and 1B, the semiconductor device of this embodiment has an n + type 4H-SiC (0001) semiconductor substrate 11. The semiconductor substrate 11 has a surface that is offcut about 8 degrees in the <11-20> direction, and its resistivity is about 0.02? Cm 2. On the semiconductor substrate 11, an n-type silicon carbide layer 12 of 4H-SiC (0001) is formed. This thickness is about 15 micrometers, and is doped with nitrogen of concentration 3 * 10 <^15> cm <^-3> . The n-type silicon carbide layer 12 is formed by epitaxial growth on the semiconductor substrate 11, and the top view of the n-type silicon carbide layer 12 is influenced by the semiconductor substrate 11 in the <11-20> direction. Has an off angle.

n형 탄화규소층(12) 상부 중 2개의 유닛 셀 결합부 양 측방에 위치하는 영역에는, p형의 웰영역(13)이 형성된다. p형 웰영역(13)은, 예를 들어 알루미늄이 약 2×10¹⁸㎝^-3의 농도이며 0.8㎛ 정도의 깊이만큼 주입된 후에, 약 1700도의 고온으로 열처리함으로써 형성된다.The p-type well region 13 is formed in the region located on both sides of two unit cell coupling portions among the n-type silicon carbide layer 12. The p-type well region 13 is formed by, for example, aluminum being implanted at a concentration of about 2x10 ¹⁸ cm ^{-3 at} a depth of about 0.8 mu m and then heat-treated at a high temperature of about 1700 degrees.

n형 탄화규소층(12) 중 2개의 p형 웰영역 사이에 개재되는 영역 위에서, 그 2개의 p형 웰영역 상으로 이어지도록, n형 4H-SiC으로 이루어지는 채널층(14)이 형성된다. 여기서 채널층(14)은, 비도프층과 약 5×10¹⁷㎝^-3의 n형 불순물을 함유하는 도프층을 교대로 적층시킨 델타도프층이다. 채널층(14)의 두께는 약 0.2㎛이다.On the region interposed between two p-type well regions of the n-type silicon carbide layer 12, a channel layer 14 made of n-type 4H-SiC is formed so as to extend onto the two p-type well regions. The channel layer 14 is a delta-doped layer in which a dope layer and an dope layer containing n-type impurities of about 5x10 ¹⁷ cm ^-3 are alternately stacked. The thickness of the channel layer 14 is about 0.2 탆.

p형 웰영역(13) 상부에는 소스영역(15)이 형성된다. 소스영역(15)은, 채널층(14)의 외측방과 접하도록 형성된다. 소스영역(15)은 예를 들어, 질소가 약 1×10¹⁹㎝^-3의 농도이며 0.3㎛ 정도의 깊이만큼 주입된 후에, 약 1700도의 고온으로 열처리함으로써 형성된다.The source region 15 is formed on the p-type well region 13. The source region 15 is formed in contact with the outer side of the channel layer 14. The source region 15 is formed by, for example, heat treatment at a high temperature of about 1700 degrees after nitrogen is injected at a concentration of about 1 × 10 ¹⁹ cm ⁻³ and injected at a depth of about 0.3 μm.

기본적으로 소스영역(15)은, p형 웰영역 일부에 n형 불순물을 주입함으로써 형성되며, MOSFET(10)는 이른바 2중 주입형 MOSFET(DIMOSFET)이다. 또 도 1에서, 소스영역은 채널층을 개재하는 구성이며, p형 웰영역을 형성한 위에 채널층을 퇴적시키고, 다시 채널층 위에서 n형 불순물 주입을 실시함으로써 소스영역을 형성하나, 예를 들어 p형 웰영역과 소스영역을 형성한 후에 채널층을 형성하는 식의 반도체소자라도 상관없다.Basically, the source region 15 is formed by injecting n-type impurities into a portion of the p-type well region, and the MOSFET 10 is a so-called double injection MOSFET (DIMOSFET). In Fig. 1, the source region is configured to interpose a channel layer, and the source region is formed by depositing the channel layer on the p-type well region and then implanting n-type impurities on the channel layer. It may be a semiconductor device in which a channel layer is formed after the p-type well region and the source region are formed.

채널층(14) 위부터 소스영역(15) 일부의 위에는, 두께 약 60nm의 게이트절연막(16)이 형성된다. 게이트절연막(16)은, 소스영역(15) 및 채널층(14) 상부를 열산화시킨 후, V족 원소를 함유하는 분위기 하에서 열처리함으로써 형성된다. 이 열처리 방법에 대해서는 후술하기로 한다.A gate insulating film 16 having a thickness of about 60 nm is formed on the channel layer 14 and on the portion of the source region 15. The gate insulating film 16 is formed by thermally oxidizing the upper portion of the source region 15 and the channel layer 14, and then performing heat treatment in an atmosphere containing a group V element. This heat treatment method will be described later.

게이트절연막(16) 상에는, 알루미늄으로 이루어지는 게이트전극(17)이 형성된다.On the gate insulating film 16, a gate electrode 17 made of aluminum is formed.

소스영역(15) 위부터, n형 탄화규소층(12) 중 소스영역(15) 외측방에 위치하는 부분 위에 걸쳐, 니켈로 이루어지는 소스전극(18)이 형성된다. 소스전극(18)은, 니켈막을 형성한 후에 약 1000도의 온도로 열처리함으로써 형성된다. 이 열처리로 써, 소스전극(18)과 소스영역(15)은 옴 접촉한다. 소스전극(18)은, p형 웰영역(13)에 전기적으로 접속되는 베이스전극으로서의 역할을 겸비하는 구조를 갖는다. 여기서 소스전극(18)과 p형 웰영역(13) 사이의 전기저항을 저감하기 위해, p형 웰영역(13) 중 계면에 위치하는 부분에, 다른 영역보다 높은 농도의 알루미늄을 이온 주입하여 p+형의 이온주입영역을 형성해도 된다.From the source region 15, a source electrode 18 made of nickel is formed over the portion of the n-type silicon carbide layer 12 located outside the source region 15. The source electrode 18 is formed by heat treatment at a temperature of about 1000 degrees after the nickel film is formed. By this heat treatment, the source electrode 18 and the source region 15 are in ohmic contact. The source electrode 18 has a structure that also serves as a base electrode electrically connected to the p-type well region 13. Here, in order to reduce the electrical resistance between the source electrode 18 and the p-type well region 13, a portion of the p-type well region 13 located at the interface is ion-implanted with aluminum at a higher concentration than other regions to p +. The ion implantation region of the type may be formed.

반도체기판(11)의 이면 상에는, 니켈로 이루어지는 드레인전극(19)이 형성된다. 드레인전극(19)은, 니켈막을 형성한 후에 약 1000도의 온도로 열처리함으로써 형성된다. 이 열처리로써, 드레인전극(19)과 반도체기판(11)은 옴 접촉한다.On the back surface of the semiconductor substrate 11, a drain electrode 19 made of nickel is formed. The drain electrode 19 is formed by heat treatment at a temperature of about 1000 degrees after the nickel film is formed. By this heat treatment, the drain electrode 19 and the semiconductor substrate 11 are in ohmic contact.

게이트전극(17) 위는 층간절연막(1A)으로 피복되며, 층간절연막(1A) 및 소스전극(18) 위는 상부배선전극(1B)으로 피복된다.The gate electrode 17 is covered with the interlayer insulating film 1A, and the interlayer insulating film 1A and the source electrode 18 are covered with the upper wiring electrode 1B.

본 실시형태의 MOSFET(10)를 ON상태로 하기 위해서는, 드레인전극(19)에 양전압을 인가하고, 소스전극(18)을 접지시키며, 게이트전극(17)에 양전압을 인가한다. 이로써 MOSFET(10)의 스위칭동작이 가능해진다.In order to turn ON the MOSFET 10 of the present embodiment, a positive voltage is applied to the drain electrode 19, the source electrode 18 is grounded, and a positive voltage is applied to the gate electrode 17. This enables the switching operation of the MOSFET 10.

MOSFET(10)가 ON상태로 되면, 캐리어인 전자는 도 1의 (a), (b)에 나타내는 바와 같이 우선, 기판 면에 평행인 방향으로 흐른다. 여기서 본 실시형태에서는, 오프컷 방향(A)과 평행인 방향으로 전자가 흐르는 점이 종래와 다르다. 그 후 전자는, 도 1의 (b)에 나타내는 바와 같이 기판 면과 수직인 방향으로 흐른다. 또 도 1의 (a), (b)에 나타내는 화살표는, 캐리어인 전자의 진행방향을 나타내며, 전류는 이 화살표와 역방향으로 흐른다.When the MOSFET 10 is turned on, electrons serving as carriers first flow in a direction parallel to the substrate surface as shown in Figs. 1A and 1B. Here, in this embodiment, the point which an electron flows in the direction parallel to an offcut direction A differs from the former. Thereafter, the electrons flow in a direction perpendicular to the substrate surface as shown in Fig. 1B. Moreover, the arrow shown to (a) and (b) of FIG. 1 shows the advancing direction of the electron which is a carrier, and an electric current flows in the opposite direction to this arrow.

여기서 게이트절연막(16)을 형성한 후에 열처리를 실시하는 방법에 대해, 도 면을 참조하면서 상세히 설명한다. 이 방법은 본 출원인에 의한 선출원인 일특원 2003-350244호 및 일특원 2004-271321호에 기재된 발명이며, 본 명세서에서는 상기 출원의 내용을 원용하기로 한다.Here, a method of performing heat treatment after forming the gate insulating film 16 will be described in detail with reference to the drawings. This method is the invention described in Japanese Patent Application No. 2003-350244 and Japanese Patent Application No. 2004-271321, which are the first applications of the present applicant, and the contents of the above application will be used herein.

도 2의 (a)∼(c)는, SiC-산화물 적층체를 형성하는 순서를 나타내는 단면도이다. 본 실시형태에서는 V족 원소로서 질소를 이용하나, 인(P), 비소(As) 등의 다른 V족 원소를 이용해도 된다.(A)-(c) is sectional drawing which shows the procedure of forming a SiC-oxide laminated body. In this embodiment, nitrogen is used as the Group V element, but other Group V elements such as phosphorus (P) and arsenic (As) may be used.

우선 도 2의 (a)에 나타내는 공정에서, 4H-SiC(0001)기판인 SiC기판(20)을 준비한다. SiC기판(20) 상부(도 2(a)에 나타내는 점선보다 위쪽 부분)는, 에피택셜성장에 의해 형성된 4H-SiC(0001)층이다. 그리고 SiC기판(20)(에피택셜성장된 SiC층) 주면은, MCP(mechano-chemical polishing)에 의해 요철(최대 표면거칠기 R_max)이 10nm 이하로 되도록 평활화된다. 단 이 평활화 처리는 반드시 필요한 것은 아니다.First, in the process shown in Fig. 2A, a SiC substrate 20 which is a 4H-SiC (0001) substrate is prepared. The upper portion of the SiC substrate 20 (the upper portion of the dotted line shown in Fig. 2A) is a 4H-SiC (0001) layer formed by epitaxial growth. The main surface of the SiC substrate 20 (epitaxially grown SiC layer) is smoothed so that the unevenness (maximum surface roughness R _max ) is 10 nm or less by mechano-chemical polishing (MCP). However, this smoothing process is not necessary.

다음으로 도 2의 (b)에 나타내는 공정에서, SiC기판(20)을 챔버(30) 내에 설치하고, 산화성분위기 하에서 SiC기판(20)을 가열함으로써, SiC기판(20) 상에 평균 두께 약 60nm의 산화물층(21)(주로 SiO₂를 함유하는 층)을 형성한다. 이 경우, 산화온도는 1000℃ 이상이며, 바람직하게는 1050℃∼1300℃이다. 산화성분위기를 발생시키기 위해서는, 챔버(30) 내에 산소, 수증기 중 적어도 어느 하나를 함유하는 가스를 공급하면 된다. 그 후, 불활성가스(Ar, N₂, He, Ne 등) 분위기 중에서 1000℃ 이상의 온도(예를 들어 1000℃∼1150℃)로 열처리한다. 이 열처리에 의해 산화물층 (21)의 원자배열이 먼저 치밀화 된다.Next, in the process shown in FIG. 2B, the SiC substrate 20 is provided in the chamber 30, and the SiC substrate 20 is heated under an oxidizing component atmosphere, thereby causing an average thickness of about 60 nm on the SiC substrate 20. Oxide layer 21 (mainly a layer containing SiO ₂ ) is formed. In this case, oxidation temperature is 1000 degreeC or more, Preferably it is 1050 degreeC-1300 degreeC. In order to generate an oxidative component crisis, a gas containing at least one of oxygen and water vapor may be supplied into the chamber 30. Thereafter, heat treatment is performed at a temperature of 1000 ° C. or higher (for example, 1000 ° C. to 1150 ° C.) in an inert gas (Ar, N ₂ , He, Ne, etc.) atmosphere. By this heat treatment, the atomic arrangement of the oxide layer 21 is first densified.

다음에 도 2의 (c)에 나타내는 공정에서 SiC기판(20)을, 불순물 제거장치(도시 생략) 및 감압장치인 진공펌프(31)가 부설된 챔버(30) 내로 이동시켜, 챔버(30) 내를 진공펌프(31)로 약 150Torr(2.0×10⁴Pa)로 감압시키면서, 챔버(30) 내로 유량 500(ml/min)의 NO가스(또는 인(P) 등 질소 이외의 V족 원소 함유가스)를 공급하여, 챔버(30) 내를 질소(N)(또는 질소 이외의 V족 원소)가 산화물층(21) 중으로 확산되기에 충분히 높은 온도(약 1150℃)로 가열한다. 이때 감압 하에서, 산화물층(21)을 질소 등의 V족 원소를 함유하는 가스에 노출시킴으로써, 산화물층(21) 내에 질소 등의 V족 원소가 확산되어, 비유전율이 크며 보다 치밀한 V족 원소함유 산화물층(22)이 형성된다. 노출은, 치밀한 V족 원소함유 산화물층(22)을 형성하기에 충분한, 그리고 V족 원소함유 산화물층(22)의 특성이 개량되기에 충분한 시간(예를 들어 1시간) 실시한다. 이상의 공정으로써 열처리가 종료된다.Next, in the process shown in FIG. 2C, the SiC substrate 20 is moved into the chamber 30 in which the impurity removal device (not shown) and the vacuum pump 31 serving as the pressure reduction device are installed, thereby allowing the chamber 30 to be moved. Containing a Group V element other than nitrogen such as NO gas (or phosphorus (P)) at a flow rate of 500 (ml / min) into the chamber 30 while depressurizing the inside to about 150 Torr (2.0 × 10 ⁴ Pa) with the vacuum pump 31. Gas), and the inside of the chamber 30 is heated to a temperature (about 1150 占 폚) high enough for nitrogen (N) (or a group V element other than nitrogen) to diffuse into the oxide layer 21. At this time, by exposing the oxide layer 21 to a gas containing a group V element such as nitrogen under a reduced pressure, the group V element such as nitrogen diffuses in the oxide layer 21, and the dielectric constant is large and contains a more dense group V element. The oxide layer 22 is formed. The exposure is performed for a time (for example, one hour) sufficient to form the dense Group V element-containing oxide layer 22 and sufficient to improve the characteristics of the Group V element-containing oxide layer 22. The heat treatment is completed by the above process.

도 3은 본 실시형태의 제조방법으로 형성된 V족 원소함유 산화물층(22)의 두께방향에서의 질소농도 프로파일을 SIMS로 실측한 결과를 나타내는 그래프이다. 또 도 3에서는 질소농도 피크부(SiO₂-SiC 계면 부근의 영역)의 농도분포를 추출하여 표시한다. 도 3에 나타내는 데이터는, SiO₂-SiC 계면에서의 질소를 CsN¹⁴⁷로 정량시켜 얻은 것이다. 도 3에 나타내는 바와 같이, 이 피크부의 반값 폭은 3nm로 매우 좁은 영역에 질소가 집중적이며 고농도로 도입됐음을 알 수 있다.FIG. 3 is a graph showing the results of the nitrogen concentration profile in the thickness direction of the group V element-containing oxide layer 22 formed by the manufacturing method of the present embodiment by SIMS. In Fig. 3, the concentration distribution of the nitrogen concentration peak portion (the region near the SiO ₂ -SiC interface) is extracted and displayed. The data shown in FIG. 3 is obtained by quantifying nitrogen at the SiO ₂ -SiC interface with CsN ¹⁴⁷ . As shown in Fig. 3, the half width of the peak portion was 3 nm, indicating that nitrogen was concentrated at a very narrow region and introduced at a high concentration.

도 4의 (a), (b)는 도 3에 나타내는 데이터에 기초하여, High-Low법으로 계산한 계면준위밀도를 나타내는 도이다. 도 4의 (a), (b)에서, 가로축은 가전자대(Ev)와의 전위차(E-Ev(eV))를 나타내며, 세로축은 계면준위밀도(Dit)(㎝^-2·eV^-1)를 나타낸다. MOSFET의 캐리어가 전자일 경우에, 트랩으로서 작용하는 계면준위는 전도대 끝단 부근 전위 범위(E-Ev=2.95eV∼3.05eV)의 계면준위이며, 캐리어가 홀일 경우, 홀 트랩으로서 작용하는 계면준위는 가전자대 끝단 부근 전위범위(E-Ev=0.3eV∼0.4eV)의 계면준위이나, 도 4의 (a), (b)에 나타내는 바와 같이 본 실시형태에서는, 각 밴드끝단 부근의 전위 범위에서 1×10¹²㎝^-2·eV^-1 이하의 계면준위밀도가 얻어진다. 또 V족 원소함유 산화물층(22) 전체의 질소 평균농도는 8.3×10¹⁹㎝^-3이다.4 (a) and 4 (b) are diagrams showing the interface state density calculated by the High-Low method based on the data shown in FIG. In FIGS. 4A and 4B, the horizontal axis represents the potential difference (E-Ev (eV)) with the valence band Ev, and the vertical axis represents the interface state density Dit (cm ⁻² · eV ⁻¹ ). Indicates. When the carrier of the MOSFET is an electron, the interface level serving as a trap is the interface level in the potential range near the tip of the conduction band (E-Ev = 2.95 eV to 3.05 eV). When the carrier is a hole, the interface level serving as a hole trap is In the present embodiment, as shown in (a) and (b) of the potential of the potential range near the end of the valence band (E-Ev = 0.3 eV to 0.4 eV), as shown in FIGS. An interface level density of 10 × 10 ¹² cm ⁻² · eV ⁻¹ or less is obtained. Moreover, the nitrogen average concentration of the whole group V element containing oxide layer 22 is 8.3x10 <^19> cm <^-3> .

이와 같이 V족 원소함유 산화물층(22)에 질소 등의 V족 원소를 함유시킴으로써, 캐리어의 트랩이 될 계면준위밀도를 저감시킬 수 있어, 캐리어 이동도의 향상을 도모할 수 있다.By incorporating group V elements such as nitrogen into the group V element-containing oxide layer 22 in this manner, the interface level density to be a trap of the carrier can be reduced, and the carrier mobility can be improved.

특히 V족 원소함유 산화물층(22)의 하부 질소농도 최대값이 1×10²⁰㎝^-3 이상 1×10²²㎝^-3 이하임으로써, 비유전율의 향상작용과, 계면준위밀도의 저감작용이 현저히 얻어진다.In particular, the lower nitrogen concentration maximum value of the group V element-containing oxide layer 22 is 1 × 10 ²⁰ cm ⁻³ or more and 1 × 10 ²² cm ⁻³ or less, thereby improving the relative dielectric constant and reducing the interface state density. Remarkably obtained.

다음으로, 본 실시형태의 반도체소자 배치에 대해 종래와 비교하면서 설명한 다.Next, the semiconductor device arrangement of this embodiment will be described while comparing with the prior art.

종래는 도 14에 나타내는 바와 같이, 기판 상면에 스텝번칭이 형성된다. 이 스텝번칭은, 층내에 이온 주입된 불순물을 활성화시키기 위한 고온열처리의 영향으로 발생한다. 스텝번칭은, 오프컷 방향과 수직인 방향으로 형성되므로, 종래는 오프컷 방향과 수직인 방향으로 더욱 많은 캐리어가 흐르도록 전극 등의 배치를 결정했다.Conventionally, as shown in FIG. 14, step bunching is formed on the upper surface of a substrate. This step bunching occurs due to the effect of the high temperature heat treatment for activating the impurities implanted into the layer. Since step bunching is formed in a direction perpendicular to the offcut direction, the arrangement of electrodes and the like has been conventionally determined so that more carriers flow in a direction perpendicular to the offcut direction.

이에 반해 본 실시형태에서는, 오프컷 방향과 거의 평행으로 보다 많은 캐리어가 흐르도록 소자를 배치한다. 도 5는 도 1에 나타내는 반도체장치에 있어서, 캐리어의 이동방향과 소자 배치와의 관계를 나타내는 평면도이다. 도 5에서는 게이트전극(17) 및 소스전극(18) 등의 도시를 생략하고, n형 탄화규소층(12), p형 웰영역(13) 및 n형 소스영역(15)만을 나타낸다. 채널층(14)의 도시는 생략하나, 채널층(14)은 p형 웰영역(13) 중 해칭으로 나타내는 영역 상에 위치한다. 도 5에 나타내는 바와 같이 종형 MOSFET에서는, 캐리어가 소스영역(15)으로부터 n형 탄화규소층(12) 쪽을 향해 흐른다. 이 방향이 오프컷 방향(A)과 거의 평행이 되도록 소자를 배치한다.On the other hand, in this embodiment, an element is arrange | positioned so that more carriers may flow in substantially parallel with an offcut direction. FIG. 5 is a plan view showing a relationship between a carrier direction and an element arrangement in the semiconductor device shown in FIG. 1. In FIG. 5, only the n-type silicon carbide layer 12, the p-type well region 13, and the n-type source region 15 are illustrated without the gate electrode 17, the source electrode 18, and the like. Although the channel layer 14 is not shown, the channel layer 14 is located on a region of the p-type well region 13 indicated by hatching. As shown in FIG. 5, in the vertical MOSFET, carriers flow from the source region 15 toward the n-type silicon carbide layer 12. The element is arranged so that this direction is substantially parallel to the offcut direction A. FIG.

-오프컷 방향에서 전자이동도가 커지는 원리-Principle of increasing electron mobility in the offcut direction

종래의 반도체소자는, 오프컷 방향과 평행인 방향보다 수직방향 쪽이 전자이동도가 크다는 이방성을 갖는다. 이에 반해, 본 실시형태의 반도체장치에서는 이 이방성이 역전된다. 이는, 본 실시형태에서 질소와 산소를 함유하는 가스를 이용한 열처리를 실시함으로써, 탄화규소층과 게이트절연막 계면에서의 계면준위밀도가 저 하되어, 오프컷 방향을 따른 방향의 전자이동도가 향상된다. 이하, 탄화규소기판의 전자이동도가 오프컷 방향에서 크다는 이유에 대해 고찰하기로 한다.Conventional semiconductor devices have anisotropy in that the electron mobility is greater in the vertical direction than in the direction parallel to the offcut direction. In contrast, in the semiconductor device of the present embodiment, this anisotropy is reversed. In this embodiment, by performing heat treatment using a gas containing nitrogen and oxygen, the interfacial density at the interface between the silicon carbide layer and the gate insulating film is reduced, and the electron mobility in the direction along the offcut direction is improved. . The reason why the electron mobility of the silicon carbide substrate is large in the offcut direction will be discussed.

도 6의 (a)는, (0001)면을 상면으로 하는 탄화규소기판에서, 전자의 이동방향과 크기를 벡터로 하여 나타내는 도이다. 도 6의 (a)에서는 (0001)면(지정된 결정면(S)) 및 지면에 평행인 벡터를 a벡터, (0001)면에 평행이며 지면에 수직인 벡터를 b벡터, (0001)면에 수직인 벡터를 c벡터로 한다.FIG. 6A is a diagram showing a moving direction and magnitude of electrons as a vector in a silicon carbide substrate having a (0001) plane as an upper surface. In FIG. 6A, a vector parallel to the (0001) plane (the specified crystal plane S) and the ground is a vector, and a vector parallel to the (0001) plane and perpendicular to the ground is a b vector, perpendicular to the (0001) plane. Let phosphorus vector be a c vector.

여기서 (0001)면을 상면으로 하는 탄화규소층에서 전자이동도는, 기판면 내 방향보다 기판면과 수직인 방향에서 커진다. 즉 도 6의 (a)에 나타내는 c벡터 쪽이 a벡터 및 b벡터보다 크다. 또 a벡터와 b벡터는 동일 크기이다.Here, the electron mobility in the silicon carbide layer having the (0001) plane as the upper surface is larger in the direction perpendicular to the substrate surface than in the substrate surface direction. That is, the c vector shown in Fig. 6A is larger than the a vector and the b vector. Also, a vector and b vector are the same size.

다음으로 탄화규소기판이 오프컷 기판일 경우를 생각한다. 도 6의 (b)는 (0001)면에 대해 각도 θ만큼 기울어진 면을 상면으로 하는 탄화규소기판에서, 전자의 이동방향과 크기를 벡터로 하여 나타내는 도이다.Next, a case where the silicon carbide substrate is an offcut substrate is considered. FIG. 6B is a diagram showing, as a vector, a moving direction and size of electrons in a silicon carbide substrate having an upper surface inclined by an angle θ with respect to the (0001) surface.

도 6의 (b)에서는 a벡터 및 c벡터를, 오프컷 방향과 오프컷 방향에 수직인 방향으로 분해하여, 각각 a1, a2, c1, c2 벡터로 표시한다. 이때, 오프컷 방향의 전자이동도를 나타내는 벡터를 d벡터로 하면, d벡터는 a1벡터와 c1벡터의 합으로 표시된다.In Fig. 6B, the a vector and the c vector are decomposed in the direction perpendicular to the offcut direction and the offcut direction, and are represented as a1, a2, c1, and c2 vectors, respectively. At this time, when the vector representing the electron mobility in the offcut direction is set as the d vector, the d vector is represented by the sum of the a1 vector and the c1 vector.

여기서 c벡터는 a벡터보다 크므로, d벡터는 a벡터보다 커진다. 이에 반해 b벡터는 오프컷 방향과 수직이므로, 탄화규소층 상면이 (0001)면이건, 오프컷 면이건, 그 방향의 전자이동도 크기는 변화하지 않는다. a벡터와 b벡터는 동일 크기이므로, d벡터와 b벡터의 크기를 비교하면 확실하게 d벡터 쪽이 커진다.Since the c vector is larger than the a vector, the d vector is larger than the a vector. On the contrary, since the b vector is perpendicular to the offcut direction, the magnitude of electron mobility in the direction does not change, whether the top surface of the silicon carbide layer is the (0001) surface or the offcut surface. Since the a and b vectors are the same size, comparing the sizes of the d and b vectors ensures that the vector is larger.

이상으로부터, 오프컷 기판에 있어서, 오프컷 방향의 전자이동도(벡터d)는 오프컷 방향과 수직인 방향의 전자이동도(벡터b)보다 커진다.As described above, in the offcut substrate, the electron mobility in the offcut direction (vector d) becomes larger than the electron mobility in the direction perpendicular to the offcut direction (vector b).

물론 오프컷 기판면 내에서, b벡터와 d벡터 이외 방향의 벡터를 고려해도, 오프컷 기판면 내에서는 오프컷 방향의 전자이동도가 제일 커지는 것은 명백하다.Of course, even in the offcut substrate plane, even if a vector in a direction other than the b vector and the d vector is taken into consideration, it is obvious that the electron mobility in the offcut direction is greatest in the offcut substrate plane.

이상의 벡터 효과, 및 질소와 산소를 함유하는 가스를 이용한 열처리를 실시함에 따른 탄화규소층/게이트절연막 계면의 계면준위밀도 저하효과의 상승효과에 의해, 오프컷 방향을 따른 방향의 전자이동도가 향상된다.The electron mobility in the direction along the offcut direction is improved by the synergistic effect of the vector effect and the effect of lowering the interface level density at the silicon carbide layer / gate insulating film interface by performing heat treatment using a gas containing nitrogen and oxygen. do.

-전극의 배치예-Arrangement example of electrode

도 1에 나타내는 2개의 유닛 셀 결합부에서는, 오프컷 방향(A)에 평행인 방향으로만 전류를 공급하는 예를 나타냈다. 그러나 실제로는 종형 반도체소자에서는 복수의 방향으로 전류를 공급하는 경우가 많다. 그 경우에는 복수의 방향 중에서 가장 전류량이 많은 방향이 오프컷 방향과 평행이 되도록 소자를 배치한다. 이하 그 구조에 대해 설명한다.In the two unit cell coupling parts shown in FIG. 1, the example which supplies electric current only in the direction parallel to the offcut direction A was shown. In practice, however, vertical semiconductor devices often supply current in a plurality of directions. In that case, the element is arranged so that the direction with the largest amount of current among the plurality of directions is parallel to the offcut direction. The structure will be described below.

(제 1 배치예)(First arrangement example)

종형 MOSFET에서는, 소스전극(18) 및 게이트전극(17)이 스트라이프형(또는 빗살형)으로 배치되는 경우가 있다. 이와 같은 경우에 대해 도 7의 (a), (b)를 참조하면서 설명한다.In the vertical MOSFET, the source electrode 18 and the gate electrode 17 may be arranged in a stripe (or comb) shape. Such a case will be described with reference to FIGS. 7A and 7B.

도 7의 (a), (b)는, 게이트전극 및 소스전극이 빗살형으로 배치되는 경우의 구조를 나타내는 도이다. 도 7의 (a)는 게이트전극(17) 및 소스전극(18)의 배치를 나타내며, 도 7의 (b)는 n형 탄화규소층(12), p형 웰영역(13) 및 n형 소스영역(15) 의 배치를 나타낸다. 도 7의 (a)에 나타내는 바와 같이, 소스전극(18)에서는 복수의 사각형부가 스트라이프형으로 배치되며, 사각형부 중 한끝은 사각형부가 이어지는 방향과 수직인 방향으로 이어지는 접속부와 접함으로써 서로 전기적으로 접속된다. 또 게이트전극(17)에서도, 복수의 사각형부가 소스전극(18)의 사각형부와 교대로 스트라이프형으로 배치되며, 사각형부 중 한끝은 사각형부가 이어지는 방향과 수직인 방향으로 이어지는 접속부와 접함으로써 서로 전기적으로 접속된다. 채널영역은 도 7의 (b)에 해칭으로 나타내는 영역에 배치된다. 이 경우, 캐리어의 이동방향은 방향(A)과 방향(B)의 2 가지이다. 그리고 채널영역은 주로 방향(A)과 수직인 방향으로 이어진다. 즉 채널영역에서 방향(A)을 따르는 전류가 흐르는 채널영역의 폭(W1)이, 그 외 다른 방향 채널영역의 폭(W2) 이상으로 되도록 소자를 구성한다. 또 n형 소스영역(15)의 가장 긴 변도 오프컷 방향(A)과 수직인 방향으로 배치된다.7 (a) and 7 (b) are diagrams showing the structure in the case where the gate electrode and the source electrode are arranged in the shape of a comb teeth. FIG. 7A shows the arrangement of the gate electrode 17 and the source electrode 18. FIG. 7B shows the n-type silicon carbide layer 12, the p-type well region 13, and the n-type source. The arrangement of the region 15 is shown. As shown in Fig. 7A, in the source electrode 18, a plurality of square portions are arranged in a stripe shape, and one end of the square portions is electrically connected to each other by contacting a connecting portion extending in a direction perpendicular to the direction in which the square portion continues. do. Also in the gate electrode 17, a plurality of square portions are arranged in a stripe shape alternately with the square portions of the source electrode 18, and one end of the square portions is electrically connected to each other by contacting the connecting portions extending in a direction perpendicular to the direction in which the square portions are continued. Is connected. The channel region is arranged in the region shown by hatching in Fig. 7B. In this case, the carrier has two moving directions, direction A and direction B. As shown in FIG. And the channel region mainly runs in a direction perpendicular to the direction (A). That is, the element is configured such that the width W1 of the channel region in which the current along the direction A flows in the channel region is equal to or larger than the width W2 of the other direction channel region. The longest side of the n-type source region 15 is also arranged in a direction perpendicular to the offcut direction A. FIG.

(제 2 배치예)(Second arrangement example)

종형 MOSFET는, 다각형의 유닛 셀 별로 배치되며, 각 유닛 셀에서는 소스전극의 측방이 게이트전극으로 둘러싸이는 경우가 있다. 이와 같은 경우에 대해 도 8의 (a), (b)를 참조하면서 설명한다.The vertical MOSFETs are arranged for each polygonal unit cell, and the side of the source electrode may be surrounded by the gate electrode in each unit cell. Such a case will be described with reference to FIGS. 8A and 8B.

도 8의 (a), (b)는, 사각형의 유닛 셀이 배치된 경우의 구조를 나타내는 도이다. 도 8의 (a)는 게이트전극(17) 및 소스전극(18)의 배치를 나타내며, 도 8의 (b)는 n형 탄화규소층(12), p형 웰영역(13) 및 n형 소스영역(15)의 배치를 나타낸다. 채널영역은 도 8의 (b)에 해칭으로 나타내는 영역에 배치된다.FIG.8 (a), (b) is a figure which shows the structure in case a rectangular unit cell is arrange | positioned. FIG. 8A shows the arrangement of the gate electrode 17 and the source electrode 18. FIG. 8B shows the n-type silicon carbide layer 12, the p-type well region 13 and the n-type source. The arrangement of the region 15 is shown. The channel region is arranged in the region shown by hatching in Fig. 8B.

이 경우 캐리어가 이동하는 방향은, 주로 방향(A)과 방향(B)의 2 가지이다. 그리고 유닛 셀의 긴 쪽 방향을 방향(A)에 대해 수직으로 배치하면, 방향(A)에 수직인 방향으로 이어지는 채널영역 쪽이, 평행인 방향으로 이어지는 채널영역보다 길어진다. 즉 도 8의 (b)에 나타내는 바와 같이 채널영역에 있어서, 방향(A)을 따르는 전류가 흐르는 채널영역의 폭(W1)이, 그 외 다른 방향 채널영역의 폭(W2) 이상으로 되도록 소자를 구성한다. 또 n형 소스영역(15)의 가장 긴 변도 오프컷 방향(A)과 수직인 방향으로 배치된다.In this case, there are two main directions in which the carrier moves, the direction A and the direction B. FIG. When the long direction of the unit cell is disposed perpendicular to the direction A, the channel region extending in the direction perpendicular to the direction A is longer than the channel region extending in the parallel direction. That is, as shown in (b) of FIG. 8, in the channel region, the element is placed so that the width W1 of the channel region through which current along the direction A flows is equal to or larger than the width W2 of the other direction channel region. Configure. The longest side of the n-type source region 15 is also arranged in a direction perpendicular to the offcut direction A. FIG.

여기서는 유닛 셀이 장방형인 경우에 대해 설명했으나, 유닛 셀이 평행사변형이나 마름모꼴 등 다른 다각형이라도 상관없다. 도 9의 (a), (b)는 6각형의 유닛 셀이 배치되는 경우의 구조를 나타내는 도이다. 도 9의 (a)는 게이트전극(17) 및 소스전극(18)의 배치를 나타내며, 도 9의 (b)는 n형 탄화규소층(12), p형 웰영역(13) 및 n형 소스영역(15)의 배치를 나타낸다. 채널영역은 도 9의 (b)에 해칭으로 나타내는 영역에 배치된다.Although the case where the unit cell is rectangular was demonstrated here, the unit cell may be another polygon, such as a parallelogram and a lozenge. 9 (a) and 9 (b) are diagrams showing a structure when a hexagonal unit cell is arranged. FIG. 9A shows the arrangement of the gate electrode 17 and the source electrode 18. FIG. 9B shows the n-type silicon carbide layer 12, the p-type well region 13 and the n-type source. The arrangement of the region 15 is shown. The channel region is arranged in the region shown by hatching in Fig. 9B.

이 경우 캐리어가 이동하는 방향은, 주로 방향(A), 방향(C) 및 방향(D)의 3 가지이다. 그리고 6각형 유닛 셀의 변 중 가장 긴 변을 방향(A)와 수직으로 배치하면, 방향(A)에 대해 수직인 방향으로 이어지는 채널영역이, 방향(C)이나 방향(D)과 수직인 방향으로 이어지는 채널층보다 길어진다. 즉 도 9의 (b)에 나타내는 바와 같이 채널영역에 있어서, 방향(A)을 따르는 전류가 흐르는 채널영역의 폭(W1)이, 그 외 다른 방향 채널영역의 폭(W2) 이상으로 되도록 소자를 구성한다. 또 n형 소스영역(15)의 가장 긴 변도 오프컷 방향(A)과 수직인 방향으로 배치된다.In this case, there are three main directions in which the carrier moves, namely, the direction A, the direction C, and the direction D. FIG. When the longest side of the sides of the hexagonal unit cell is disposed perpendicular to the direction A, the channel region extending in the direction perpendicular to the direction A is the direction perpendicular to the direction C or the direction D. Longer than the channel layer leading to. That is, as shown in Fig. 9B, the element is arranged such that the width W1 of the channel region in which the current along the direction A flows is equal to or larger than the width W2 of the other direction channel region in the channel region. Configure. The longest side of the n-type source region 15 is also arranged in a direction perpendicular to the offcut direction A. FIG.

그리고 본 실시형태에서 서술한 방법은, 채널층으로서 델타도핑층을 갖는 경 우만이 아닌, 채널층이 통상의 n형 불순물층일 경우에도 적용할 수 있다.The method described in this embodiment can be applied not only to the case of having a delta doping layer as the channel layer but also to a case where the channel layer is a normal n-type impurity layer.

또 본 실시형태에서 서술한 방법은 종형반전형 MOSFET(60)에도 적용 가능하다. 도 10은 종형반전형 MOSFET의 구조를 나타내는 단면도이다. 도 10 중 도 1과 다른 점은, 채널층(14)(도 1에 도시)이 형성되지 않은 점이다. 그 밖의 구조는 도 1과 마찬가지이므로 설명을 생략한다.The method described in the present embodiment is also applicable to the vertical inversion MOSFET 60. Fig. 10 is a sectional view showing the structure of the vertical inversion MOSFET. The difference from FIG. 1 in FIG. 10 is that the channel layer 14 (shown in FIG. 1) is not formed. The other structure is the same as that of FIG.

(제 2 실시형태)(2nd embodiment)

도 11의 (a), (b)는 제 2 실시형태에 있어서, 탄화규소층을 이용한 일반적인 횡형축적형 MOSFET를 나타내는 단면도이다. 여기서 도 11의 (a)는 MOSFET의 전극 일부를 위쪽에서 본 평면도이며, 도 11의 (b)는 도 11 (a)의 VII-VII선 단면도이다.11 (a) and 11 (b) are cross-sectional views showing a general horizontal accumulation MOSFET using a silicon carbide layer in the second embodiment. FIG. 11A is a plan view of a portion of the electrode of the MOSFET viewed from above, and FIG. 11B is a sectional view taken along the line VII-VII of FIG. 11A.

도 11의 (a), (b)에 나타내는 바와 같이 본 실시형태의 반도체장치는, 반절연성 4H-SiC(0001)인 반도체기판(71)을 갖는다. 반도체기판(71)은 <11-20>방향으로 약 8도 오프커팅 된 표면을 갖는다. 반도체기판(71) 상에는 4H-SiC(0001)의 p형 탄화규소층(72)이 형성된다. 그 두께는 약 5㎛이며, 농도 5×10¹⁵㎝^-3의 알루미늄이 도핑된다.As shown in Figs. 11A and 11B, the semiconductor device of this embodiment has a semiconductor substrate 71 which is semi-insulating 4H-SiC (0001). The semiconductor substrate 71 has a surface that is about 8 degrees offcut in the <11-20> direction. The p-type silicon carbide layer 72 of 4H-SiC (0001) is formed on the semiconductor substrate 71. Its thickness is about 5 mu m, and aluminum is doped with a concentration of 5 x 10 ¹⁵ cm ^-3 .

p형 탄화규소층(72) 상부 중 중앙부에는, n형 채널층(74)이 형성된다. 여기서 채널층(74)은 비도프층과, 약 5×10¹⁷㎝^-3의 n형 불순물을 함유하는 도프층을 교대로 적층시킨 델타도프층인 것으로 한다. 채널층(74)의 두께는 약 0.2㎛이다.An n-type channel layer 74 is formed at the center of the upper portion of the p-type silicon carbide layer 72. The channel layer 74 is assumed to be a delta-doped layer in which a dope layer and an dope layer containing n-type impurities of about 5x10 ¹⁷ cm ^-3 are alternately stacked. The thickness of the channel layer 74 is about 0.2 mu m.

p형 탄화규소층(72) 중 채널층(74) 양 측방에 위치하는 영역에는, 소스영역 (75s) 및 드레인영역(75d)이 형성된다. 소스영역(75s) 및 드레인영역(75d)은, 예를 들어 질소를 약 1×10¹⁹㎝^-3의 농도이며 0.3㎛ 정도의 깊이만큼 주입한 후에, 약 1700도의 고온으로 열처리함으로써 형성된다.The source region 75s and the drain region 75d are formed in regions of the p-type silicon carbide layer 72 located on both sides of the channel layer 74. The source region 75s and the drain region 75d are formed by, for example, injecting nitrogen at a concentration of about 1 × 10 ¹⁹ cm ⁻³ and having a depth of about 0.3 μm, followed by heat treatment at a high temperature of about 1700 degrees.

기본적으로 소스영역(75s) 및 드레인영역(75d)은, p형 웰영역의 일부에 n형 불순물을 주입함으로써 형성되며, MOSFET(70)는 이른바 2중주입형 MOSFET(DIMOSFET)이다.The source region 75s and the drain region 75d are basically formed by injecting n-type impurities into a part of the p-type well region, and the MOSFET 70 is a so-called double injection MOSFET (DIMOSFET).

또 도 11의 (a), (b)에서는, 소스영역과 드레인영역이 채널층을 개재한 구성이며, p형 웰영역을 형성한 위에 채널층을 퇴적시키고, 또 채널층 위부터 n형 불순물 주입을 실시함으로써 소스영역과 드레인영역을 형성하나, 예를 들어 p형 웰영역과 소스영역 및 드레인영역을 형성한 후에 채널층을 형성하는 식의 반도체소자라도 상관없다.In Figs. 11A and 11B, the source region and the drain region are configured via the channel layer, and the channel layer is deposited on the p-type well region to form the n-type impurity implanted from above the channel layer. Although the source region and the drain region are formed by performing the above method, for example, a semiconductor device having a p-type well region, a source region and a drain region and then a channel layer may be formed.

채널층(74) 위부터 소스영역(75s) 및 드레인영역(75d) 중 단부 위에 걸쳐, 두께 약 60nm의 게이트절연막(76)이 형성된다. 게이트절연막(76)은 채널층(74), 소스영역(75s) 및 드레인영역(75d) 상부를 열산화한 후에 V족 원소를 함유하는 분위기에서 열처리함으로써 형성된다.A gate insulating film 76 having a thickness of about 60 nm is formed over the channel layer 74 and over an end portion of the source region 75s and the drain region 75d. The gate insulating film 76 is formed by thermally oxidizing the upper portion of the channel layer 74, the source region 75s, and the drain region 75d, and then heat-processing in an atmosphere containing a group V element.

게이트절연막(76) 상에는, 알루미늄으로 이루어지는 게이트전극(77)이 형성된다. 소스영역(75s) 상에는 니켈로 이루어지는 소스전극(78)이 형성되며, 드레인영역(75d) 상에는 니켈로 이루어지는 드레인전극(79)이 형성된다. 소스전극(78) 및 드레인전극(79)은, 니켈막을 형성한 후에 약 1000도의 온도로 열처리함으로써 형성 된다. 이 열처리에 의해 소스영역(75s)과 소스전극(78) 및 드레인영역(75d)과 드레인전극(79)은 각각 옴 접촉한다.On the gate insulating film 76, a gate electrode 77 made of aluminum is formed. A source electrode 78 made of nickel is formed on the source region 75s, and a drain electrode 79 made of nickel is formed on the drain region 75d. The source electrode 78 and the drain electrode 79 are formed by heat treatment at a temperature of about 1000 degrees after the nickel film is formed. By this heat treatment, the source region 75s, the source electrode 78, and the drain region 75d and the drain electrode 79 are in ohmic contact, respectively.

p형 탄화규소층(72) 중 소스영역(75s) 외측방에 위치하는 영역 상에는, 베이스전극(7C)이 형성된다. 베이스전극(7C)은 p형 탄화규소층(72)을 외부와 전기적으로 접속시키기 위해 형성된다. 베이스전극(7C)과 p형 탄화규소층(72) 사이의 전기저항을 저감하기 위해, p형 탄화규소층(72) 중 계면에 위치하는 부분에, 다른 영역보다 높은 농도의 알루미늄을 이온 주입하여 p+형의 이온주입영역을 형성해도 된다. 또 소스전극(78)과 베이스전극(7C)이 전기적으로 접합되어도 되며, 동일 도체막으로 이루어져도 된다.The base electrode 7C is formed on the region of the p-type silicon carbide layer 72 located outside the source region 75s. The base electrode 7C is formed to electrically connect the p-type silicon carbide layer 72 to the outside. In order to reduce the electrical resistance between the base electrode 7C and the p-type silicon carbide layer 72, aluminum having a higher concentration than that of other regions is ion-implanted in the portion of the p-type silicon carbide layer 72 located at the interface. A p + type ion implantation region may be formed. The source electrode 78 and the base electrode 7C may be electrically joined together, or may be made of the same conductor film.

본 실시형태의 MOSFET(70)를 ON상태로 하기 위해서는, 드레인전극(79)에 양전압을 인가하고, 소스전극(78) 및 베이스전극(7C)을 접지하며, 게이트전극(77)에 양전압을 인가한다. 이로써 MOSFET(70)의 스위칭동작이 가능해진다.In order to turn on the MOSFET 70 of the present embodiment, a positive voltage is applied to the drain electrode 79, the source electrode 78 and the base electrode 7C are grounded, and the positive voltage is applied to the gate electrode 77. Is applied. This enables the switching operation of the MOSFET 70.

MOSFET(70)가 ON상태로 되면, 캐리어인 전자는 도 11의 (a), (b)에 나타내는 바와 같이, 소스영역(75c)에서 드레인영역(75d) 쪽을 향해, 기판면과 거의 평행으로 흐른다. 여기서 본 실시형태에서는, 오프컷 방향(A)에 대해 평행인 방향으로 전자가 흐르는 점이 종래와 다르다. 이하 본 실시형태의 반도체소자 배치에 대해 도 12를 참조하면서 설명하기로 한다. 도 12는 도 11의 (b)에 나타내는 반도체장치에 있어서, 캐리어의 이동 방향과 소자 배치의 관계를 나타내는 평면도이다. 도 12에서는 게이트전극(77), 소스전극(78) 및 드레인전극(79) 등의 도시는 생략하고, p형 탄화규소층(72), n형 소스영역(75s) 및 n형 드레인영역(75d)만을 나타낸다. 채널층 (74)의 도시는 생략하나, 채널층(74)은 p형 탄화규소층(72) 중 해칭으로 나타내는 영역 상에 위치한다. 도 12에 나타내는 바와 같이, 횡형 MOSFET에서는 캐리어가, 소스영역(75s)에서 드레인영역(75d) 쪽을 향해 흐른다. 이 방향이 오프컷 방향(A)과 거의 평행이 되도록 소자를 배치한다.When the MOSFET 70 is turned on, electrons serving as carriers are substantially parallel to the substrate surface from the source region 75c toward the drain region 75d, as shown in Figs. 11A and 11B. Flow. Here, in this embodiment, the point which an electron flows in the direction parallel to an offcut direction A differs from the former. Hereinafter, the semiconductor device arrangement of the present embodiment will be described with reference to FIG. 12. FIG. 12 is a plan view showing the relationship between the direction of carrier movement and element arrangement in the semiconductor device shown in FIG. In FIG. 12, the gate electrode 77, the source electrode 78, the drain electrode 79, and the like are omitted, and the p-type silicon carbide layer 72, the n-type source region 75s, and the n-type drain region 75d are illustrated. ) Only. Although the illustration of the channel layer 74 is omitted, the channel layer 74 is located on the region indicated by hatching in the p-type silicon carbide layer 72. As shown in FIG. 12, in the horizontal MOSFET, carriers flow from the source region 75s toward the drain region 75d. The element is arranged so that this direction is substantially parallel to the offcut direction A. FIG.

횡형 소자에서 흐르는 전류의 방향은 1 방향인 경우가 많다. 횡형 소자에서도 전류방향이 1 방향만이 아닌 경우도 있으나, 그 때는 기판의 오프컷 방향(A)과 평행인 방향으로 흐르는 전류가 지배적으로 되도록 소자를 배치한다. 즉 채널층(74)의 폭 중, 방향(A)을 따르는 전류가 흐르는 채널영역의 폭(W1)이, 채널층(74)의 폭 중 다른 방향의 폭 이상으로 되도록 소자를 배치한다. 바꾸어 말하면 소스영역(75s)과 드레인영역(75d)의 변 중 서로 대향하는 변(채널층(74)과 접하는 변)이 오프컷 방향(A)과 수직이 되도록 소자를 배치한다.The direction of the current flowing in the horizontal element is often one direction. Even in the horizontal element, the current direction may not be the only one direction, but in this case, the element is disposed so that the current flowing in the direction parallel to the offcut direction A of the substrate becomes dominant. That is, the element is arrange | positioned so that the width W1 of the channel area through which the electric current along the direction A flows among the width | variety of the channel layer 74 may become more than the width of the other direction of the width of the channel layer 74. FIG. In other words, the elements are arranged such that the sides of the source region 75s and the drain region 75d facing each other (the side in contact with the channel layer 74) are perpendicular to the offcut direction A. FIG.

여기서 본 실시형태에서 서술한 방법은, 채널층으로서 델타도프층을 갖는 경우만이 아닌, 채널층이 통상의 n형 불순물층일 경우에도 적용할 수 있다.Here, the method described in this embodiment can be applied not only to the case of having a delta-doped layer as the channel layer but also to the case where the channel layer is a normal n-type impurity layer.

또 본 실시형태에서 서술한 방법은 횡형반전형 MOSFET에도 적용 가능하다. 도 13은 횡형반전형 MOSFET의 구조를 나타내는 단면도이다. 도 13 중 도 11의 (b)와 다른 점은 채널층(74)(도 11의 (b)에 도시)이 형성되지 않은 점이다. 그 밖의 구조는 도 11의 (b)와 마찬가지이므로 설명을 생략한다.The method described in this embodiment is also applicable to a horizontal inverted MOSFET. Fig. 13 is a sectional view showing the structure of the horizontal inversion MOSFET. The difference from FIG. 11B in FIG. 13 is that the channel layer 74 (shown in FIG. 11B) is not formed. The other structure is the same as that of FIG. 11 (b), and description is omitted.

(그 밖의 실시형태)(Other Embodiments)

전술한 실시형태에서는 반도체기판으로서 4H-SiC로부터 약 8도 오프커팅 된 표면을 갖는 기판을 이용했다. 그러나 본 발명에서는 지정된 결정면(S)으로부터 소 정의 방향(A)으로 10도 이하의 각도만큼 경사진 표면을 구비한 기판이라면 다른 기판을 사용해도 된다.In the above embodiment, a substrate having a surface cut off about 8 degrees from 4H-SiC was used as the semiconductor substrate. However, in the present invention, another substrate may be used as long as the substrate has a surface inclined by an angle of 10 degrees or less from the designated crystal surface S in the predetermined direction A. FIG.

또 본 발명에서는 예를 들어, 오프커팅 된 Si기판 상에 헤테로에피택셜 성장시킨 탄화규소층을 이용해도 된다.In the present invention, for example, a silicon carbide layer grown heteroepitaxially on an off-cut Si substrate may be used.

또한 전술한 실시형태에서는, 4H-SiC의 탄화규소층을 이용했다. 그러나 본 발명에서는 결정면의 면내 방향보다, 결정면에 대한 수직방향 쪽이 전자이동도가 크다는 성질을 갖는 다른 폴리타입의 탄화규소층을 이용해도 된다.In the above-described embodiment, a 4H-SiC silicon carbide layer was used. However, in the present invention, another polytype silicon carbide layer having the property that the electron mobility is larger in the vertical direction with respect to the crystal plane than in the in-plane direction of the crystal plane may be used.

여기서 결정면의 면내 방향보다 결정면에 대한 수직방향 쪽이 전자이동도가 작다는 성질을 갖는 폴리타입이라도, 그 폴리타입의 오프컷 기판에서 오프컷 방향과 수직인 방향보다 오프컷 방향 쪽이 전자이동도가 커지는 경우가 있다면, 그 같은 오프컷 기판을 이용해도 상관없다.Here, even if the polytype has a property that the electron mobility is smaller in the vertical direction with respect to the crystal plane than the in-plane direction of the crystal plane, the electron mobility is in the offcut direction than in the direction perpendicular to the offcut direction in the offcut substrate of the polytype. If may become large, you may use such an offcut board | substrate.

또 전술한 실시형태에서는, 4H-SiC(0001)기판을, <11-20>방향으로 오프컷팅한 반도체기판을 이용했다. 그러나 본 발명에서는 반도체기판으로서 <11-20>방향, 또는 <1-100>방향으로 오프커팅 된 기판을 사용해도 된다. 이 경우, 반도체기판 상에 탄화규소층을 에피택셜 성장시키면, 탄화규소층 상면은 (0001)면에서 <11-20>방향, 또는 <1-100>방향으로 오프커팅 된 면으로 된다. 단, 탄화규소층 상면에 원하는 면이 나타나는 것이라면, 탄화규소층 아래 위치하는 반도체기판의 면 방위나 오프컷 방향은 특별히 한정되지 않는다. 즉 소스영역 중 가장 긴 변이 오프컷 방향과 수직인 방향을 따르는 구성을 갖고 있다면, 상기 이외의 어떠한 오프컷 방향이라도 상관없다.In the above-described embodiment, a 4H-SiC (0001) substrate is used as the semiconductor substrate off-cut in the <11-20> direction. However, in the present invention, a substrate off-cut in the <11-20> direction or the <1-100> direction may be used as the semiconductor substrate. In this case, when the silicon carbide layer is epitaxially grown on the semiconductor substrate, the top surface of the silicon carbide layer becomes the surface cut off in the <11-20> direction or the <1-100> direction from the (0001) plane. However, as long as the desired surface appears on the upper surface of the silicon carbide layer, the surface orientation and the offcut direction of the semiconductor substrate under the silicon carbide layer are not particularly limited. That is, as long as the longest side of the source region has a configuration along the direction perpendicular to the offcut direction, any offcut direction other than the above may be used.

또한 탄화규소의 (0001)면은, 일반적으로는 실리콘면을 나타낸다. 그러나 본 발명에서는 (0001)면 대신 (000-1)면으로 표기되는 탄소 면을 이용해도 문제없다.In addition, the (0001) plane of silicon carbide generally represents a silicon plane. However, in the present invention, there is no problem even if a carbon plane represented by (000-1) plane is used instead of the (0001) plane.

또 탄화규소에 있어서, 오프컷 방향의 전자이동도가 그 외 방향의 전자이동도보다 커지는 상태는, MOSFET의 채널영역과 게이트절연막의 계면에서, 탄화규소 전도체의 준위보다 0.1eV 작은 준위에서의 계면준위밀도가 5×10¹²㎝^-2·eV^-1 이하일 경우에 실현 가능하다. 보다 바람직하게는, 상기 계면에서의 계면준위밀도는 1×10¹²㎝^-2·eV^-1 이하로 한다. 역으로 계면준위밀도가 5×10¹²㎝^-2·eV^-1보다 클 경우에는, 상기 계면에 발생하는 스텝번칭의 영향을 받아, 종래의 탄화규소반도체소자와 같이 오프컷 방향(스텝번칭에 대해 수직인 방향)의 전자이동도는 스텝번칭에 대해 평행인 방향의 전자이동도보다 작아진다.Further, in silicon carbide, the electron mobility in the offcut direction is larger than the electron mobility in the other direction at the interface between the MOSFET channel region and the gate insulating film at an interface of 0.1 eV smaller than that of the silicon carbide conductor. This can be realized when the level density is 5 × 10 ¹² cm ⁻² · eV ⁻¹ or less. More preferably, the interface level density at the interface is 1 × 10 ¹² cm ⁻² · eV ⁻¹ or less. On the contrary, when the interface level density is larger than 5x10 ¹² cm ^-2 eV ^-1 , it is affected by the step bunching occurring at the interface, and the off-cut direction (for step bunching) is similar to that of conventional silicon carbide semiconductor devices. The electron mobility in the vertical direction) is smaller than the electron mobility in the direction parallel to the step bunching.

또한 전술한 실시형태에서는, 탄화규소층과 게이트절연막 사이의 계면에서의 계면준위밀도를 저감하기 위해, 게이트절연막을 형성한 후에 산화질소(NO)를 함유하는 분위기하에서 열처리를 실시한다. 그러나 본 발명에서는 산화질소(NO)에 한정됨 없이, V족 원소를 함유하는 분위기에서 열처리를 함으로써 마찬가지 효과를 얻을 수 있다. 또 계면준위밀도를 저감할 수 있다면, 다른 분위기로 열처리를 실시해도 되며, 다른 처리방법을 실시해도 된다.In addition, in the above-described embodiment, in order to reduce the interface level density at the interface between the silicon carbide layer and the gate insulating film, heat treatment is performed in an atmosphere containing nitrogen oxide (NO) after the gate insulating film is formed. However, in the present invention, the same effect can be obtained by performing heat treatment in an atmosphere containing a group V element without being limited to nitrogen oxide (NO). If the interface level density can be reduced, heat treatment may be performed in a different atmosphere, or a different treatment method may be performed.

그리고 전술한 실시형태에서는 전극재료로서 니켈이나 알루미늄을 사용했으나, 본 발명에서 전극재료는 이들 재료에 한정되는 것은 아니며, 전극을 적층구조로 해도 상관없다.In the above embodiment, nickel or aluminum is used as the electrode material. However, in the present invention, the electrode material is not limited to these materials, and the electrode may have a laminated structure.

또 본 발명의 탄화규소 반도체소자의 제조방법에서는, 실시형태에서 나타낸 제조방법 이외의 방법이라도 물론 상관없으며, 특별히 지정하지 않는 한, 설명에 이용한 처리조건이나 가스 종류에 제한되는 일없이, 다른 조건이라도 물론 상관없다.In addition, in the manufacturing method of the silicon carbide semiconductor element of the present invention, any method other than the manufacturing method shown in the embodiment may of course be used, and unless otherwise specified, it is not limited to the processing conditions used for the description and the type of gas, even under other conditions. Of course it does not matter.

물론, 본 발명의 탄화규소 반도체소자에서는, 발명의 범위 내에서 기본구조가 달라지지 않는 한 여러 가지 변형이 가능하다.Of course, in the silicon carbide semiconductor device of the present invention, various modifications are possible as long as the basic structure does not vary within the scope of the invention.

본 발명의 반도체소자는, 스텝번칭이나 그 외 양호하지 못한 계면상태에 의해 저하된 탄화규소층의 전자이동도가 개선되는 데 높은 전기특성을 얻을 수 있는 점에서 산업상 이용 가능성은 높다.The semiconductor device of the present invention has high industrial applicability in that the electron mobility of the silicon carbide layer reduced by step bunching or other poor interface state can be improved, and high electrical characteristics can be obtained.

Claims

Semiconductor substrate,

A silicon carbide layer formed on the semiconductor substrate and having an upper surface inclined in an offcut direction by an angle of 10 degrees or less from a crystal surface;

A gate insulating film formed on the silicon carbide layer, a gate electrode formed on the gate insulating film,

A source electrode formed on the side of the gate electrode on the silicon carbide layer;

A drain electrode formed under the semiconductor substrate;

A source region formed in at least a region under the source electrode of the silicon carbide layer,

In plan view, the longest side of the source region is along a direction perpendicular to the offcut direction.

The method of claim 1,

A well region of a second conductivity type formed on the side and the bottom of the source region of the silicon carbide layer;

And a base electrode electrically connected to the well region.

The method of claim 1,

The direction along the direction perpendicular to the offcut direction is a direction in which the inclination from the direction perpendicular to the offcut direction is within 5 degrees.

The method of claim 1,

And a channel layer is formed in a region under the gate insulating film of the silicon carbide layer.

The method of claim 4, wherein

In the channel region, at least one layer of second carbide having a first conductivity type impurity concentration higher than that of the first silicon carbide layer and the first silicon carbide layer and thinner than the film thickness of the first silicon carbide layer. A semiconductor device in which a laminated structure having a silicon layer is formed.

The method of claim 1,

In the silicon carbide layer, a semiconductor device having a greater electron mobility in a direction perpendicular to the crystal plane than an electron mobility in an in-plane direction of the crystal plane.

The method of claim 1,

The silicon carbide layer is 4H-SiC, the semiconductor device.

The method of claim 1,

The upper surface of the silicon carbide layer is a surface inclined in the <11-20> direction from the (0001) plane.

The method of claim 1,

The upper surface of the silicon carbide layer is a surface inclined in the <1-100> direction from the (0001) plane.

The method of claim 1,

And the gate insulating film is formed by thermally oxidizing an upper portion of the silicon carbide layer, followed by heat treatment in an atmosphere containing a compound containing a group V element.

The method of claim 10,

The compound containing the group V element is nitrogen oxide.

The method of claim 10,

A semiconductor device having a maximum value of nitrogen concentration of 1 × 10 ²⁰ cm ⁻³ or more and 1 × 10 ²² cm ⁻³ or less at an interface between the silicon carbide layer and the gate insulating film.

The method of claim 1,

And the source electrode is formed of the same film as the base electrode.

The method of claim 1,

The gate electrode is formed in a polygonal shape in plan view,

The longest side of the sides of the indentation of the polygon, the semiconductor element along the direction perpendicular to the off-cut direction.

The method of claim 14,

In plan view, the source electrode is disposed in a polygonal shape, the gate electrode is disposed in a shape that is separated from the source electrode, and surrounds the side of the source electrode.

The method of claim 1,

The gate electrode is formed in the shape of a polygon in plan view,

The longest side of the sides of the polygon, the semiconductor device along the direction perpendicular to the off-cut direction.

The method of claim 16,

In plan view, the source electrode is arranged in a comb-tooth shape having a plurality of first rectangular portions arranged in a stripe shape and a first connection portion connecting the ends of the plurality of first rectangular portions, wherein the gate electrodes are formed in the plurality of gate electrodes. A semiconductor element having a plurality of stripe-shaped second square portions arranged alternately with each of the first square portions, and a comb-tooth shape having a second connecting portion connecting the end portions of the second square portions.

Semiconductor substrate,

A silicon carbide layer formed on the semiconductor substrate and having an upper surface inclined in the offcut direction by an angle of 10 degrees or less from a crystal surface;

A drain electrode formed on the side of the gate electrode on the silicon carbide layer;

A source-drain region formed on at least a portion of the silicon carbide layer below the source electrode and the drain electrode;

In plan view, the opposite sides of the source-drain region are opposite to each other in a direction perpendicular to the offcut direction.

The method of claim 18,

A base region formed in the silicon carbide layer and containing impurities of a first conductivity type,

And a base electrode electrically connected to the base region.

The method of claim 18,

The gate electrode is formed in the shape of a polygon,

The method of claim 18,

The method of claim 22,

The method of claim 18,

The silicon carbide layer is 4H-SiC, the semiconductor device.

The method of claim 18,

The method of claim 28,

The compound containing the group V element is nitrogen oxide.

The method of claim 28,

The method of claim 18,

And the source electrode is formed of the same film as the base electrode.