JP2012164707A - Semiconductor device, and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To improve the reliability by alleviating an electric field intensity applied to a gate insulating film while securing a withstanding voltage and on-characteristics, in a semiconductor device having a trench gate structure.SOLUTION: A semiconductor device has: a super junction part arranged on a semiconductor layer 20 that is configured by a wide bandgap semiconductor, and having a first conductivity type pillar region 4 and a second conductivity type pillar region 5; a first conductivity type source region 10; a second conductivity type body region 8; a trench 11 penetrating through the source region and the body region; a gate insulating film 13 and a gate electrode 14 arranged in the trench; a high-concentration second conductivity type region 6 containing a second conductivity type impurity at a higher concentration than the body region and the second conductivity type pillar region; and a first conductivity type region 7 arranged between a side wall of the trench and the high-concentration second conductivity type region. A depth of a bottom surface of the trench is equal to or lower than that of a contact surface between the high-concentration second conductivity type region 6 and the second conductivity type pillar region 5.

Description

本発明は、トレンチゲート型の縦型パワーデバイスを備える半導体装置に関する。   The present invention relates to a semiconductor device including a trench gate type vertical power device.

近年、その高い電界強度により、パワーデバイスの素材として炭化珪素（以下、ＳｉＣという）が注目されている。ＳｉＣは電界破壊強度が強いことから、ＳｉＣを用いたパワーデバイスは大電流の制御を行うことができる。そのため、例えば電気自動車用のモータ制御への活用が期待されている。   In recent years, silicon carbide (hereinafter referred to as SiC) has attracted attention as a power device material due to its high electric field strength. Since SiC has a high electric field breakdown strength, a power device using SiC can control a large current. Therefore, for example, utilization for motor control for electric vehicles is expected.

ＳｉＣを用いた代表的なパワーデバイスとしては、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＩＳＦＥＴ」）が挙げられる。ＭＩＳＦＥＴとは、チャネル形成領域とゲート電極との間にゲート絶縁膜が介在された絶縁ゲート型電界効果トランジスタを指す。ＭＩＳＦＥＴのうち、ゲート絶縁膜として酸化膜を用いるものは、一般に、金属―酸化膜―半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＯＳＦＥＴ」）と呼ばれている。   As a typical power device using SiC, there is a metal-insulator-semiconductor field effect transistor (hereinafter, “MISFET”). The MISFET refers to an insulated gate field effect transistor in which a gate insulating film is interposed between a channel formation region and a gate electrode. A MISFET that uses an oxide film as a gate insulating film is generally called a metal-oxide film-semiconductor field effect transistor (hereinafter referred to as “MOSFET”).

ＭＩＳＦＥＴなどのパワーデバイスで更なる大電流を流すためには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、従来のプレーナゲート構造に代わって、トレンチゲート構造の縦型パワーＭＩＳＦＥＴが提案され実用化されている。プレーナゲート構造では、半導体（Ｓｉ）層表面にチャネル領域が形成されるのに対し、トレンチゲート構造では、半導体（Ｓｉ）層表面にトレンチを形成し、その側壁にチャネル領域が形成される。トレンチゲート構造によると、プレーナ構造よりも微細化が可能でチャネル密度を向上できる。   It is effective to increase the channel density in order to allow a larger current to flow in a power device such as a MISFET. For this reason, in a silicon transistor, a vertical power MISFET having a trench gate structure is proposed and put into practical use instead of the conventional planar gate structure. In the planar gate structure, a channel region is formed on the surface of the semiconductor (Si) layer, whereas in the trench gate structure, a trench is formed on the surface of the semiconductor (Si) layer and a channel region is formed on the side wall thereof. The trench gate structure can be miniaturized and can improve the channel density as compared with the planar structure.

トレンチゲート構造は、ＳｉＣトランジスタにも適用され得る。しかしながら、ＳｉＣトランジスタに適用しようとすると、次のような問題がある。   The trench gate structure can also be applied to SiC transistors. However, when it is applied to a SiC transistor, there are the following problems.

トレンチゲート構造では、半導体層にエッチングによってトレンチを形成した後、そのエッチング面上にゲート絶縁膜を形成する。このため、エッチング面の荒れや凹凸の影響により、平坦面に形成されるプレーナ構造のゲート絶縁膜の特性が低下しやすい。特に、ＳｉＣトランジスタでは、ＳｉＣの破壊電界強度は、シリコンの破壊限界強度の約１０倍であり、ＳｉＣは、シリコンの１０倍近い電圧がかけられた状態で使用される。このため、ゲート絶縁膜にシリコントランジスタの約１０倍の電界がかかるので、特にトレンチのコーナー部（角部）においてゲート絶縁膜が破壊されやすい。従って、ゲート絶縁膜の絶縁破壊によってＭＩＳＦＥＴの耐圧が制限され、さらなる高耐圧化を実現することは困難であった。   In the trench gate structure, a trench is formed in a semiconductor layer by etching, and then a gate insulating film is formed on the etched surface. For this reason, the characteristics of the planar gate insulating film formed on the flat surface are liable to be deteriorated due to the roughness of the etched surface and the unevenness. In particular, in SiC transistors, the breakdown electric field strength of SiC is about 10 times that of silicon, and SiC is used in a state where a voltage nearly 10 times that of silicon is applied. For this reason, an electric field of about 10 times that of the silicon transistor is applied to the gate insulating film, so that the gate insulating film is easily broken particularly at the corner (corner) of the trench. Therefore, the breakdown voltage of the MISFET is limited by the dielectric breakdown of the gate insulating film, and it has been difficult to achieve a higher breakdown voltage.

これに対し、特許文献１、２には、トレンチゲート構造のＭＩＳＦＥＴにおいて、ｐ型のボディ領域からトレンチと同じまたはトレンチよりも深い位置まで延設されたｐ+型のディープ層を設けることが提案されている。 On the other hand, Patent Documents 1 and 2 propose to provide a p + type deep layer extending from the p type body region to the same position as the trench or deeper than the trench in the trench gate structure MISFET. Has been.

図１７は、ｐ+型ディープ層を備えたＭＩＳＦＥＴの構造を説明するための図である。図１７に示す半導体装置（ＭＩＳＦＥＴ）２００は、炭化珪素基板１０２と、炭化珪素基板１０２の表面（主面）に形成された半導体層（炭化珪素層）１２０とを有している。半導体層１２０は、炭化珪素基板１０２の主面上に形成されたｎ型のドリフト領域１０４と、ドリフト領域１０４の上に形成されたｐ型のボディ領域１０８とを有している。ボディ領域１０８の表面領域の一部には、ｎ型のソース領域１１０と、ｐ+型のコンタクト領域１０９とが配置されている。また、ボディ領域１０８の下方には、ボディ領域１０８の底面と接してｐ+型のディープ層１０６が配置されている。 FIG. 17 is a diagram for explaining the structure of a MISFET having a p + type deep layer. A semiconductor device (MISFET) 200 shown in FIG. 17 has a silicon carbide substrate 102 and a semiconductor layer (silicon carbide layer) 120 formed on the surface (main surface) of silicon carbide substrate 102. Semiconductor layer 120 has n type drift region 104 formed on the main surface of silicon carbide substrate 102 and p type body region 108 formed on drift region 104. An n-type source region 110 and a p + -type contact region 109 are arranged in part of the surface region of the body region 108. A p + type deep layer 106 is disposed below the body region 108 in contact with the bottom surface of the body region 108.

半導体層１２０には、ソース領域１１０を貫通し、ドリフト領域１０４に達するトレンチ１１１が形成されている。トレンチ１１１内には、ゲート電極１１４と、ボディ領域１０８の側面を覆うように配置されたチャネル層１１２と、ゲート電極１１４とチャネル層１１２および半導体層１２０とを絶縁するためのゲート絶縁膜１１３とが形成されている。半導体装置２０００は、また、半導体層１２０の上に設けられたソース電極１１５と、炭化珪素基板１０２の裏面に形成された第２オーミック電極１０１とを備えている。ソース電極１１５は、ソース領域１１０およびコンタクト領域１０９に接している。ソース電極１１５はソース上部配線（図示せず）、ゲート電極１１４はゲート上部配線（図示せず）にそれぞれ接続されている。なお、特許文献２には、ドリフト領域１０４のうちトレンチ１１１とディープ層１０６との間に位置する領域１０４ｂにｎ型不純物をさらにドープして、高濃度のｎ+型領域（緩衝層）とすることも提案されている。 A trench 111 that penetrates the source region 110 and reaches the drift region 104 is formed in the semiconductor layer 120. In the trench 111, a gate electrode 114, a channel layer 112 disposed so as to cover the side surface of the body region 108, and a gate insulating film 113 for insulating the gate electrode 114 from the channel layer 112 and the semiconductor layer 120 Is formed. Semiconductor device 2000 also includes a source electrode 115 provided on semiconductor layer 120 and a second ohmic electrode 101 formed on the back surface of silicon carbide substrate 102. The source electrode 115 is in contact with the source region 110 and the contact region 109. The source electrode 115 is connected to a source upper wiring (not shown), and the gate electrode 114 is connected to a gate upper wiring (not shown). In Patent Document 2, a region 104b located between the trench 111 and the deep layer 106 in the drift region 104 is further doped with an n-type impurity to form a high concentration n + -type region (buffer layer). It has also been proposed.

特許文献１には、上記構造によると、ディープ層１０６とドリフト領域１０４の領域１０４ｂとのＰＮ接合部から、ドリフト領域１０４中に空乏層が大きく伸び、ドレイン電圧の影響による高電圧がゲート絶縁膜１１３にかかり難くなると記載されている。このため、ゲート絶縁膜１１３内での電界集中、特に、ゲート絶縁膜１１３のうちのトレンチ１１１の底部に位置する部分での電界集中を緩和できる旨が記載されている。特許文献２にも同様の効果を有することが記載されている。   According to Patent Document 1, according to the above structure, a depletion layer greatly extends into the drift region 104 from the PN junction between the deep layer 106 and the region 104b of the drift region 104, and a high voltage due to the influence of the drain voltage is applied to the gate insulating film. It is described that it is difficult to start 113. For this reason, it is described that the electric field concentration in the gate insulating film 113, particularly, the electric field concentration in the portion of the gate insulating film 113 located at the bottom of the trench 111 can be reduced. Patent Document 2 also describes that similar effects are obtained.

特開２００９−１１７５９３号公報JP 2009-117593 A 特開２００９−１４１３６３号公報JP 2009-141363 A

特許文献１、２に開示された構造によると、トレンチ側面のうちトレンチ底部近傍に位置する部分において、トレンチの側面でゲート絶縁膜に生じる電界集中は緩和されると考えられる。しかしながら、本発明者が検討したところ、従来の構造では、トレンチの底面のゲート絶縁膜にかかる電界強度を十分に低減することは困難であることがわかった。以下にその理由を説明する。   According to the structures disclosed in Patent Documents 1 and 2, it is considered that the electric field concentration generated in the gate insulating film on the side surface of the trench is alleviated in the portion located near the bottom of the trench among the side surfaces of the trench. However, as a result of investigation by the present inventors, it has been found that it is difficult to sufficiently reduce the electric field strength applied to the gate insulating film on the bottom surface of the trench in the conventional structure. The reason will be described below.

トレンチゲート型ＭＩＳＦＥＴでは、ドリフト領域１０４の濃度および厚さは、ＭＩＳＦＥＴがオフ状態のときに所定の耐圧を確保でき、かつ、ＭＩＳＦＥＴがオン状態のときにドリフト領域１０４の抵抗が最小となるように設計される。所定の耐圧とは、ＭＩＳＦＥＴがオフ状態であって、第２オーミック電極１０１に最大定格電圧が印加された場合に、半導体層１２０内のＰＮ接合に印加される電界強度が絶縁臨界電界強度（Ｅc）を超えないことをいう。 In the trench gate type MISFET, the concentration and thickness of the drift region 104 can ensure a predetermined breakdown voltage when the MISFET is in an off state, and the resistance of the drift region 104 is minimized when the MISFET is in an on state. Designed. The predetermined withstand voltage is that the electric field strength applied to the PN junction in the semiconductor layer 120 when the maximum rated voltage is applied to the second ohmic electrode 101 when the MISFET is in an off state is the insulation critical electric field strength (E c ) means not exceeding.

ディープ層１０６の深さがトレンチ１１１の底面の深さと略同じ場合（図示せず）には、以下の問題が生じる。オフ状態で第２オーミック電極１０１に最大定格電圧が印加されると、ゲート絶縁膜１１３のうちトレンチ１１１の底面に位置する部分には、Ｅc×εsic／εsio2（絶縁臨界電界強度の２．５倍）以上の電界強度が印加されることになる。具体例を示すと、炭化珪素基板１０２として４Ｈ−ＳｉＣ基板を用い、ドリフト領域１０４の濃度が１×１０16ｃｍ-3のとき、絶縁臨界電界強度Ｅcは２．５ＭＶ／ｃｍである。この場合、オフ状態で第２オーミック電極１０１に最大定格電圧が印加されると、トレンチ１１１の底面において、ゲート絶縁膜１１３に６．３ＭＶ／ｃｍもの電界が印加されてしまう。すなわち、ディープ層１０６の深さがトレンチ１１１の底面の深さと略同じ場合には、所定耐圧が確保できない。 When the depth of the deep layer 106 is substantially the same as the depth of the bottom surface of the trench 111 (not shown), the following problem occurs. When the maximum rated voltage is applied to the second ohmic electrode 101 in the off state, E c × ε sic / ε sio2 (2 of the insulation critical electric field strength) .5 times) or more electric field strength is applied. As a specific example, when a 4H—SiC substrate is used as the silicon carbide substrate 102 and the concentration of the drift region 104 is 1 × 10 16 cm −3 , the insulation critical electric field strength E c is 2.5 MV / cm. In this case, when the maximum rated voltage is applied to the second ohmic electrode 101 in the off state, an electric field of 6.3 MV / cm is applied to the gate insulating film 113 on the bottom surface of the trench 111. That is, when the depth of the deep layer 106 is substantially the same as the depth of the bottom surface of the trench 111, a predetermined breakdown voltage cannot be ensured.

一方、図１７に示すように、ディープ層１０６がトレンチ１１１の底面よりも深い場合には、以下の問題が生じる。図１８は、図１７に示した半導体装置２０００における半導体層の等電位線を示す図である。図１８に示されるように、ディープ層１０６および領域１０４ａの不純物濃度が高い場合、トレンチ１１１のコーナー部では、ディープ層１０６とトレンチ１１１とに挟まれた領域１０４ｂに電界が染み出し、コーナー部での電界集中は大きくなる。また、隣接するディープ層１０６の間隔が大きくなれば、電界の染み出しがより大きくなりトレンチコーナーにおける電界集中が増大する。トレンチコーナーにおける電界集中を緩和するためには、ＭＩＳＦＥＴがオフ状態のときに、ディープ層１０６から伸びる空乏層がドリフト領域１０４のうちトレンチ１１１の底面の下方に位置する領域１０４ａを全てピンチオフするような設計にすればよい。これにより、ディープ層１０６とドリフト領域１０４に絶縁臨界電界強度Ｅcが印加されるときにゲート絶縁膜１１３にかかる電界強度を低減できる。このような設計は、隣接する２つのディープ層１０６の間の領域１０４ａの不純物濃度を低く（ｎ-）設定し、隣接するディープ層１０６の間隔を可能な限り小さく制限することにより実現できる。しかしながら、領域１０４ａの不純物濃度を、ドリフト領域１０４よりも低くすると、この領域１０４ａにおけるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）抵抗が増加するという問題がある。すなわち、オフ時にデバイスが高電圧に印加されている際のトレンチ１１１の底面における電界強度の大きさと、領域１０４ａにおけるＪＦＥＴ抵抗の大きさとの間にはトレードオフの関係が存在する。このため、所定の耐圧と低オン抵抗を両立することは困難である。 On the other hand, when the deep layer 106 is deeper than the bottom surface of the trench 111 as shown in FIG. FIG. 18 is a diagram showing equipotential lines of the semiconductor layer in the semiconductor device 2000 shown in FIG. As shown in FIG. 18, when the impurity concentration of the deep layer 106 and the region 104a is high, an electric field leaks into the region 104b sandwiched between the deep layer 106 and the trench 111 at the corner portion of the trench 111, and The electric field concentration increases. Further, if the interval between adjacent deep layers 106 is increased, the leakage of the electric field is increased, and the electric field concentration at the trench corner is increased. In order to alleviate the electric field concentration at the trench corner, the depletion layer extending from the deep layer 106 pinches off all the regions 104a located below the bottom surface of the trench 111 in the drift region 104 when the MISFET is in the OFF state. Design it. As a result, the electric field strength applied to the gate insulating film 113 when the insulating critical electric field strength E c is applied to the deep layer 106 and the drift region 104 can be reduced. Such a design can be realized by setting the impurity concentration of the region 104a between two adjacent deep layers 106 to be low (n − ) and limiting the distance between the adjacent deep layers 106 as small as possible. However, when the impurity concentration of the region 104a is lower than that of the drift region 104, there is a problem that a JFET (Junction Field Effect Transistor) resistance in the region 104a increases. That is, there is a trade-off relationship between the magnitude of the electric field strength at the bottom surface of the trench 111 and the magnitude of the JFET resistance in the region 104a when the device is applied with a high voltage when turned off. For this reason, it is difficult to achieve both a predetermined breakdown voltage and a low on-resistance.

以上より、従来の半導体装置２０００は、全体のオン抵抗のうちＪＦＥＴ抵抗の占める割合を抑制しつつ、トレンチ１１１の底面においてゲート絶縁膜１１３に印加される電界強度を所定の値（例えば４ＭＶ／ｃｍ）以下に抑制することは困難である。   As described above, in the conventional semiconductor device 2000, the electric field strength applied to the gate insulating film 113 at the bottom surface of the trench 111 is set to a predetermined value (for example, 4 MV / cm) while suppressing the ratio of the JFET resistance in the entire on-resistance. ) It is difficult to suppress the following.

本発明は、上記事情に鑑みてなされたものであり、その目的は、トレンチゲート構造を有するＭＩＳＦＥＴにおいて、耐圧およびオン特性を確保しつつ、トレンチコーナー部においてゲート絶縁膜にかかる電界強度を緩和し、長期信頼性を向上させることにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to reduce the electric field strength applied to the gate insulating film at the trench corner portion while ensuring the breakdown voltage and the ON characteristics in the MISFET having the trench gate structure. , To improve long-term reliability.

本発明の半導体装置は、基板と、前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成される半導体層と、前記半導体層内に配置され、第１導電型ピラー領域と第２導電型ピラー領域とが２次元に配置された構成を有するスーパージャンクション部と、前記半導体層の表面領域の一部に配置された第１導電型のソース領域と、前記ソース領域に接して配置され、少なくとも一部が前記ソース領域の下方に位置している第２導電型のボディ領域と、前記半導体層のうち前記第１導電型ピラー領域の上に位置する部分に配置され、前記ソース領域および前記ボディ領域を貫通するトレンチと、前記トレンチの内部に配置されたゲート絶縁膜と、前記トレンチの内部において、前記ゲート絶縁膜上に配置されたゲート電極と、前記ソース領域および前記ボディ領域に電気的に接続された第１オーミック電極と、前記基板の前記主面と反対側の面に配置された第２オーミック電極と、前記ボディ領域と前記第２導電型ピラー領域との間に前記第２導電型ピラー領域と接して配置され、前記ボディ領域および前記第２導電型ピラー領域よりも高い濃度で第２導電型の不純物を含む高濃度第２導電型領域と、前記トレンチの側壁と前記高濃度第２導電型領域との間に配置された第１導電型領域とを備え、前記トレンチの底面の深さは、前記高濃度第２導電型領域と前記第２導電型ピラー領域との接触面の深さと同じか、それよりも小さい。   The semiconductor device according to the present invention includes a substrate, a semiconductor layer disposed on a main surface of the substrate and configured by a wide band gap semiconductor, a first conductivity type pillar region, and a second conductivity disposed in the semiconductor layer. A superjunction portion having a configuration in which a type pillar region is two-dimensionally disposed, a source region of a first conductivity type disposed in a part of a surface region of the semiconductor layer, and a contact with the source region, A body region of a second conductivity type that is at least partially located below the source region; and a portion of the semiconductor layer that is located above the first conductivity type pillar region; A trench penetrating the body region, a gate insulating film disposed in the trench, a gate electrode disposed on the gate insulating film in the trench, and A first ohmic electrode electrically connected to the source region and the body region; a second ohmic electrode disposed on a surface opposite to the main surface of the substrate; and the body region and the second conductivity type pillar. A high-concentration second conductivity type region that is disposed in contact with the second conductivity type pillar region between the region and a second conductivity type impurity at a higher concentration than the body region and the second conductivity type pillar region; , A first conductivity type region disposed between a sidewall of the trench and the high concentration second conductivity type region, and a depth of a bottom surface of the trench is set between the high concentration second conductivity type region and the first concentration type. It is equal to or smaller than the depth of the contact surface with the two conductivity type pillar region.

本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記基板の主面に、前記スーパージャンクション部を有する第１半導体層を形成する工程と、前記スーパージャンクション部の上に、前記第２導電型ピラー領域上に配置された前記高濃度第２導電型領域と、前記第１導電型ピラー領域上に配置された第１導電型領域とを有する第２半導体層を形成する工程と、前記第２半導体層の上に、前記ボディ領域および前記ソース領域を有する第３半導体層を形成する工程と、前記第２および第３半導体層のうち前記第１導電型ピラー領域の上に位置する部分に、少なくとも前記ソース領域、前記ボディ領域、および前記第１導電型領域を露出し、かつ、前記高濃度第２導電型領域を露出しないように前記トレンチを形成する工程とを包含する。   The method for manufacturing a semiconductor device according to the present invention is a method for manufacturing the semiconductor device, comprising: forming a first semiconductor layer having the super junction portion on a main surface of the substrate; and on the super junction portion. Forming a second semiconductor layer having the high-concentration second conductivity type region disposed on the second conductivity type pillar region and the first conductivity type region disposed on the first conductivity type pillar region; Forming a third semiconductor layer having the body region and the source region on the second semiconductor layer; and on the first conductivity type pillar region of the second and third semiconductor layers. A process of forming the trench in a portion located at a position so as to expose at least the source region, the body region, and the first conductivity type region and not to expose the high concentration second conductivity type region. It encompasses the door.

本発明によれば、所定の耐圧を確保し、ＪＦＥＴ抵抗の増大を抑制しつつ、ゲート絶縁膜に印加される電界強度を低減できる。   According to the present invention, the electric field strength applied to the gate insulating film can be reduced while ensuring a predetermined breakdown voltage and suppressing an increase in JFET resistance.

本発明による第１の実施形態の半導体装置１００１の模式的な断面図である。1 is a schematic cross-sectional view of a semiconductor device 1001 according to a first embodiment of the present invention. （ａ）は本発明による第１の実施形態における半導体層の等電位線を説明するための拡大断面図であり、（ｂ）は参考例の半導体装置における半導体層の等電位線を説明するための拡大断面図である。(A) is an expanded sectional view for demonstrating the equipotential line of the semiconductor layer in 1st Embodiment by this invention, (b) is for demonstrating the equipotential line of the semiconductor layer in the semiconductor device of a reference example. FIG. 図１７に示す従来の半導体装置２０００および図１に示す第１の実施形態の半導体装置１００１において、半導体層に生じる電界強度分布を例示するグラフである。18 is a graph illustrating electric field intensity distribution generated in a semiconductor layer in the conventional semiconductor device 2000 shown in FIG. 17 and the semiconductor device 1001 of the first embodiment shown in FIG. （ａ）〜（ｆ）は、それぞれ、本発明による第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。(A)-(f) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively. （ａ）〜（ｅ）は、それぞれ、本発明による第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。(A)-(e) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively. （ａ）〜（ｅ）は、それぞれ、本発明による第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。(A)-(e) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively. 本発明による半導体装置の第２の実施形態の模式的な断面図である。It is typical sectional drawing of 2nd Embodiment of the semiconductor device by this invention. 図１７に示す従来の半導体装置２０００および図７に示す第２の実施形態の半導体装置１００２において、半導体層に生じる電界強度分布を例示するグラフである。18 is a graph illustrating electric field intensity distribution generated in a semiconductor layer in the conventional semiconductor device 2000 shown in FIG. 17 and the semiconductor device 1002 of the second embodiment shown in FIG. （ａ）〜（ｃ）は、それぞれ、本発明による第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。(A)-(c) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment by this invention, respectively. 本発明による半導体装置の第３の実施形態の模式的な断面図である。It is typical sectional drawing of 3rd Embodiment of the semiconductor device by this invention. 図１７に示す従来の半導体装置２０００、図１に示す半導体装置１００１および図１０に示す半導体装置１００３において、半導体層に生じる電界強度分布を例示するグラフである。18 is a graph illustrating electric field strength distribution generated in a semiconductor layer in the conventional semiconductor device 2000 shown in FIG. 17, the semiconductor device 1001 shown in FIG. 1, and the semiconductor device 1003 shown in FIG. 本発明による第３の実施形態の他の半導体装置の模式的な断面図である。It is typical sectional drawing of the other semiconductor device of 3rd Embodiment by this invention. 図１７に示す従来の半導体装置２０００、図２に示す半導体装置１００２および図１２に示す半導体装置１００４において、半導体層に生じる電界強度分布を例示するグラフである。18 is a graph illustrating electric field intensity distribution generated in a semiconductor layer in the conventional semiconductor device 2000 shown in FIG. 17, the semiconductor device 1002 shown in FIG. 2, and the semiconductor device 1004 shown in FIG. 本発明による半導体装置の第４の実施形態の模式的な断面図である。It is typical sectional drawing of 4th Embodiment of the semiconductor device by this invention. 本発明による第４の実施形態の他の半導体装置の模式的な断面図である。It is typical sectional drawing of the other semiconductor device of the 4th Embodiment by this invention. （ａ）〜（ｅ）は、それぞれ、図１５に示す半導体装置１００６の製造方法を説明するための工程断面図である。(A)-(e) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device 1006 shown in FIG. 15, respectively. 従来の半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the conventional semiconductor device. 従来の半導体装置における半導体層の等電位線を説明するための拡大断面図である。It is an expanded sectional view for demonstrating the equipotential line of the semiconductor layer in the conventional semiconductor device.

以下、本発明による半導体装置の実施形態を説明する。本願明細書において、ワイドバンドギャップ半導体とは、本明細書では、「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギー差（バンドギャップ）が２．０ｅＶ以上である半導体を意味する。そのようなワイドバンドギャップ半導体としては、ＳｉＣ、ＧａＮ、ＡｌＮ等のＩＩＩ族窒化物、ダイヤモンド等が挙げられる。以下の実施形態では、ワイドギャップ半導体がＳｉＣである例について説明する。しかし、本発明は、他のワイドギャップ半導体においても好適に用いることができる。また、以下の実施形態では、第１の導電型としてｎ型、第２の導電型としてｐ型の導電型を有するトレンチ型ＭＯＳＦＥＴを例に挙げて本発明を説明する。しかし、本発明は、第１の導電型としてｐ型、第２の導電型としてｎ型の導電型を有する半導体装置にも好適に用いることができ、例えば、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）などにも好適に本発明を用いることができる。   Embodiments of a semiconductor device according to the present invention will be described below. In the present specification, a wide band gap semiconductor means a “wide band gap semiconductor” in the present specification. An energy difference (band gap) between the lower end of the conduction band and the upper end of the valence band is 2.0 eV or more. It means a certain semiconductor. Examples of such a wide band gap semiconductor include group III nitrides such as SiC, GaN, and AlN, diamond, and the like. In the following embodiment, an example in which the wide gap semiconductor is SiC will be described. However, the present invention can be suitably used for other wide gap semiconductors. In the following embodiments, the present invention will be described by taking a trench MOSFET having an n-type conductivity as the first conductivity type and a p-type conductivity type as the second conductivity type as an example. However, the present invention can also be suitably used for a semiconductor device having a p-type conductivity as the first conductivity type and an n-type conductivity type as the second conductivity type, for example, an insulated gate bipolar transistor (Insulated Gate Bipolar). The present invention can also be suitably used for a transistor (IGBT).

（第１の実施形態）
以下に、本発明による半導体装置の第１の実施形態を説明する。本実施形態は、トレンチゲート構造を有するＳｉＣ−ＭＩＳＦＥＴである。本実施形態のＭＩＳＦＥＴは、２次元に配列された複数のユニットセルを備えている。なお、ここでは、ストライプ状のユニットセルが一方向に配列された構造を例に説明するが、例えば四角形などの多角形の平面形状を有するユニットセルがｘ方向およびｘ方向に直交するｙ方向に配列された構造であってもよい。 (First embodiment)
A semiconductor device according to a first embodiment of the present invention will be described below. The present embodiment is an SiC-MISFET having a trench gate structure. The MISFET of this embodiment includes a plurality of unit cells arranged two-dimensionally. Here, a structure in which stripe-shaped unit cells are arranged in one direction will be described as an example. However, unit cells having a polygonal planar shape such as a quadrangle are arranged in the x direction and the y direction orthogonal to the x direction. It may be an arrayed structure.

図１は、本実施形態のＭＩＳＦＥＴ１０１の一部を示す断面図である。図２には１個のユニットセルＵと、その両側に位置するユニットセルの一部とを示している。   FIG. 1 is a cross-sectional view showing a part of the MISFET 101 of this embodiment. FIG. 2 shows one unit cell U and part of the unit cells located on both sides thereof.

ＭＩＳＦＥＴ１０１のユニットセルＵは、ワイドギャップ半導体を含む基板２と、基板２の表面（主面）に形成されたワイドギャップ半導体を含む半導体層２０を有している。基板２は、例えば、１×１０18ｃｍ-3以上の濃度で第１導電型不純物（窒素、リン、砒素など）を含む、第１導電型（ここではｎ型）の低抵抗のＳｉＣ基板である。基板２の厚さは例えば３００μｍ程度である。基板２の主面は、（０００１）Ｓｉ面もしくは（０００−１）Ｃ面、または、これらの面からθ度（０＜θ≦１０度）傾いたオフ角を有する面で構成されている。基板２のポリタイプは例えば４Ｈである。 The unit cell U of the MISFET 101 has a substrate 2 including a wide gap semiconductor and a semiconductor layer 20 including a wide gap semiconductor formed on the surface (main surface) of the substrate 2. The substrate 2 is, for example, a first conductivity type (here, n-type) low resistance SiC substrate containing a first conductivity type impurity (nitrogen, phosphorus, arsenic, etc.) at a concentration of 1 × 10 18 cm −3 or more. is there. The thickness of the substrate 2 is, for example, about 300 μm. The main surface of the substrate 2 is composed of a (0001) Si surface or a (000-1) C surface, or a surface having an off angle inclined by θ degrees (0 <θ ≦ 10 degrees) from these surfaces. The polytype of the substrate 2 is 4H, for example.

半導体層２０は、スーパージャンクション部２２と、スーパージャンクション部２２の上に位置する表層部２４とから構成されている。本明細書では、半導体層２０のうちスーパージャンクション構造を有する部分をスーパージャンクション部２２とし、スーパージャンクション構造の上面Ｓと半導体層２０の上面との間に位置する部分を表層部２４と称する。   The semiconductor layer 20 includes a super junction portion 22 and a surface layer portion 24 positioned on the super junction portion 22. In this specification, a portion having a super junction structure in the semiconductor layer 20 is referred to as a super junction portion 22, and a portion located between the upper surface S of the super junction structure and the upper surface of the semiconductor layer 20 is referred to as a surface layer portion 24.

スーパージャンクション部２２は、第１導電型の第１導電型ピラー領域４と第２導電型の第２導電型ピラー領域５とが基板２の主面上に２次元に交互に配置された互層構造（スーパージャンクション構造）を有している。第１導電型ピラー領域４はドリフト領域として機能する。本実施形態では、第１導電型ピラー領域４は、１×１０14ｃｍ-3以上５×１０18ｃｍ-3以下の濃度で第１導電型不純物（例えば窒素）がドープされたＳｉＣ半導体層である。第２導電型ピラー領域５の第２導電型不純物の濃度は、同一のユニットセル内の第１導電型ピラー領域４と同じチャージ量になるように設定されている。ここで、同じチャージ量とは、例えば、第１導電型ピラー領域４の実効的な不純物総量（第１導電型の不純物濃度と第２導電型の不純物濃度の差）と、第２導電型ピラー領域５の実効的な不純物総量（第２導電型の不純物濃度と第１導電型の不純物濃度の差）との比が０．８以上１．２以下であることをいう。 The super junction portion 22 has an alternating layer structure in which the first conductivity type first pillar region 4 and the second conductivity type second pillar region 5 are alternately arranged two-dimensionally on the main surface of the substrate 2. (Super junction structure). The first conductivity type pillar region 4 functions as a drift region. In the present embodiment, the first conductivity type pillar region 4 is an SiC semiconductor layer doped with a first conductivity type impurity (for example, nitrogen) at a concentration of 1 × 10 14 cm −3 or more and 5 × 10 18 cm −3 or less. is there. The concentration of the second conductivity type impurity in the second conductivity type pillar region 5 is set to have the same charge amount as that of the first conductivity type pillar region 4 in the same unit cell. Here, the same charge amount means, for example, the effective total impurity amount (difference between the impurity concentration of the first conductivity type and the impurity concentration of the second conductivity type) in the first conductivity type pillar region 4 and the second conductivity type pillar. It means that the ratio of the effective total amount of impurities in the region 5 (difference between the impurity concentration of the second conductivity type and the impurity concentration of the first conductivity type) is 0.8 or more and 1.2 or less.

表層部２４は、第２導電型のボディ領域８と、ボディ領域８内に配置され、ボディ領域８よりも高濃度で第２導電型不純物を含むボディコンタクト領域９と、ボディ領域８に隣接して配置された第１導電型のソース領域１０とを含んでいる。この例では、半導体層２０の上面において、ソース領域１０がボディコンタクト領域９を包囲するように配置され、ソース領域１０およびボディコンタクト領域９の下方にボディ領域８が配置されている。   The surface layer portion 24 is adjacent to the body region 8, the body region 8 of the second conductivity type, the body contact region 9 disposed in the body region 8 and containing the second conductivity type impurity at a higher concentration than the body region 8. And a source region 10 of the first conductivity type arranged in the above manner. In this example, the source region 10 is disposed on the upper surface of the semiconductor layer 20 so as to surround the body contact region 9, and the body region 8 is disposed below the source region 10 and the body contact region 9.

ボディ領域８は、ボロンまたはアルミニウム（ｐ型不純物）を例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下の濃度で含む。ボディ領域８の厚さは例えば０．５μｍ以上２μｍ以下である。ソース領域１０は、半導体層２０の上面において、１．０×１０19ｃｍ-3以上１．０×１０20ｃｍ-3以下の濃度で窒素を含む。ボディコンタクト領域９は、例えば５×１０19ｃｍ-3程度以上の濃度で第２導電型不純物を含む。 The body region 8 contains boron or aluminum (p-type impurity) at a concentration of, for example, 1 × 10 17 cm −3 or more and 1 × 10 19 cm −3 or less. The thickness of the body region 8 is, for example, not less than 0.5 μm and not more than 2 μm. The source region 10 contains nitrogen at a concentration of 1.0 × 10 19 cm −3 or more and 1.0 × 10 20 cm −3 or less on the upper surface of the semiconductor layer 20. The body contact region 9 contains the second conductivity type impurity at a concentration of, for example, about 5 × 10 19 cm −3 or more.

なお、ボディ領域８の不純物濃度等によっては、ボディコンタクト領域９が形成されていなくてもよい。その場合には、ボディ領域８は、直接第１オーミック電極１５と接することによって、第１オーミック電極１５と電気的に接続される。このときでも、ボディ領域８の少なくとも一部はソース領域１０よりも下方に配置される。   Note that the body contact region 9 may not be formed depending on the impurity concentration of the body region 8 or the like. In that case, the body region 8 is electrically connected to the first ohmic electrode 15 by directly contacting the first ohmic electrode 15. Even at this time, at least a part of the body region 8 is disposed below the source region 10.

ボディ領域８と、その下に配置されたスーパージャンクション部２２の第２導電型ピラー領域５との間には、高濃度第２導電型領域６が設けられている。これにより、ボディ領域８と第２導電型ピラー領域５とが接続されている。高濃度第２導電型領域６は、第２導電型ピラー領域５およびボディ領域８よりも高濃度で第２導電型不純物（ｐ型不純物）を含む。高濃度第２導電型領域６の底面は、第２導電型ピラー領域５と接しており、この接触面によってスーパージャンクション部２２の上面Ｓが規定される。ボディ領域８とスーパージャンクション部２２の第１導電型ピラー領域４との間には、第１導電型領域７が配置されている。本実施形態では、第１導電型領域７はボディ領域８と接しており、ボディ領域８と第１導電型ピラー領域４とを繋ぐ電流経路（キャリア通路）の一部を構成する。第１導電型領域７は、第１導電型ピラー領域４よりも高濃度で第１導電型不純物（ｎ型不純物）を含むことが好ましい。   A high-concentration second conductivity type region 6 is provided between the body region 8 and the second conductivity type pillar region 5 of the super junction portion 22 disposed therebelow. Thereby, the body region 8 and the second conductivity type pillar region 5 are connected. The high-concentration second conductivity type region 6 contains a second conductivity-type impurity (p-type impurity) at a higher concentration than the second conductivity-type pillar region 5 and the body region 8. The bottom surface of the high-concentration second conductivity type region 6 is in contact with the second conductivity type pillar region 5, and the upper surface S of the super junction portion 22 is defined by this contact surface. A first conductivity type region 7 is disposed between the body region 8 and the first conductivity type pillar region 4 of the super junction portion 22. In the present embodiment, the first conductivity type region 7 is in contact with the body region 8 and constitutes a part of a current path (carrier path) connecting the body region 8 and the first conductivity type pillar region 4. The first conductivity type region 7 preferably contains a first conductivity type impurity (n-type impurity) at a higher concentration than the first conductivity type pillar region 4.

また、半導体層２０の表層部２４には、ソース領域１０およびボディ領域８を貫通し、第１導電型ピラー領域４に達するトレンチ１１が形成されている。トレンチ１１は、各ユニットセルに１個ずつ設けられる。ここでは、各ユニットセルのトレンチ１１は、半導体層２０のうち第１導電型ピラー領域４の上に位置する部分に配置されている。トレンチ１１の底面の深さは、スーパージャンクション構造の上面Ｓ、すなわち高濃度第２導電型領域６の底面（すなわち高濃度第２導電型領域６と第２導電型ピラー領域５との接触面）の深さと同じか、それよりも小さい。図示する例では、トレンチ１１の底面は、第１導電型領域７の底面と略同じ深さを有している。ここでいう「深さ」は、半導体層２０の上面からの深さを指す。また、トレンチ１１の側壁において、ソース領域１０、ボディ領域８および第１導電型領域７が露出している。なお、第１導電型領域７がトレンチ１１の側壁と高濃度第２導電型領域６との間に設けられているので、トレンチ１１の側壁において高濃度第２導電型領域６は露出していない。トレンチ１１内には、ゲート電極１４と、ボディ領域８の側面を覆うように配置されたチャネル層１２と、ゲート電極１４とチャネル層１２とを絶縁するためのゲート絶縁膜１３とが設けられている。   Further, a trench 11 is formed in the surface layer portion 24 of the semiconductor layer 20 so as to penetrate the source region 10 and the body region 8 and reach the first conductivity type pillar region 4. One trench 11 is provided for each unit cell. Here, the trench 11 of each unit cell is disposed in a portion of the semiconductor layer 20 located above the first conductivity type pillar region 4. The depth of the bottom surface of the trench 11 is the top surface S of the super junction structure, that is, the bottom surface of the high concentration second conductivity type region 6 (that is, the contact surface between the high concentration second conductivity type region 6 and the second conductivity type pillar region 5). Less than or equal to the depth of In the illustrated example, the bottom surface of the trench 11 has substantially the same depth as the bottom surface of the first conductivity type region 7. The “depth” here refers to the depth from the upper surface of the semiconductor layer 20. Further, the source region 10, the body region 8, and the first conductivity type region 7 are exposed on the sidewall of the trench 11. Since the first conductivity type region 7 is provided between the sidewall of the trench 11 and the high concentration second conductivity type region 6, the high concentration second conductivity type region 6 is not exposed on the sidewall of the trench 11. . In the trench 11, a gate electrode 14, a channel layer 12 disposed so as to cover the side surface of the body region 8, and a gate insulating film 13 for insulating the gate electrode 14 and the channel layer 12 are provided. Yes.

図示する例では、スーパージャンクション構造のピラー領域４、５の配列ピッチは、第１導電型ピラー領域４が、それぞれ、各ユニットセルのトレンチ１１の下方に位置するように設定されている。従って、ピラー領域４、５の配列ピッチは、ユニットセルＵの配列ピッチと同じである。   In the illustrated example, the arrangement pitch of the pillar regions 4 and 5 of the super junction structure is set so that the first conductivity type pillar regions 4 are respectively located below the trenches 11 of each unit cell. Therefore, the arrangement pitch of the pillar regions 4 and 5 is the same as the arrangement pitch of the unit cells U.

半導体装置１００１では、チャネル層１２はトレンチ１１の側面および底面全体を覆うように形成されているが、チャネル層１２は、ボディ領域８を跨ぐように、ソース領域１０、ボディ領域８および第１導電型領域７と接するように形成されていればよい。本実施形態におけるチャネル層１２は、例えばトレンチ１１内にＳｉＣをエピタキシャル成長させることによって形成されたチャネルエピ層である。エピタキシャル結晶中の不純物ドーズ量を変えることにより、半導体装置１００１の閾値（Ｖｔｈ）を制御することが可能である。例えば、ボディ領域８の第２導電型の不純物濃度が１．５×１０17ｃｍ-3程度である場合、チャネル層１２が１．０×１０11ｃｍ-2程度のドーズ量を有するように第１導電型の不純物をドーピングすれば、半導体装置１００１の閾値電圧を４Ｖ程度に制御することができる。なお、一般にボディ領域８の濃度を高くすると閾値電圧は上昇するが、ボディ領域８の濃度を高くするとともにチャネル層１２の不純物ドーズ量も高くすると、閾値電圧の上昇を抑えることができる。このため、適正な閾値電圧（例えば４Ｖ程度）を得ることが可能となる。 In the semiconductor device 1001, the channel layer 12 is formed so as to cover the entire side surface and bottom surface of the trench 11, but the channel layer 12 extends over the body region 8 so as to straddle the body region 8. What is necessary is just to be formed so that the type | mold area | region 7 may be touched. The channel layer 12 in this embodiment is a channel epilayer formed by, for example, epitaxially growing SiC in the trench 11. By changing the impurity dose in the epitaxial crystal, the threshold value (Vth) of the semiconductor device 1001 can be controlled. For example, when the impurity concentration of the second conductivity type in the body region 8 is about 1.5 × 10 17 cm −3 , the channel layer 12 has a dose amount of about 1.0 × 10 11 cm −2 . If the impurity of one conductivity type is doped, the threshold voltage of the semiconductor device 1001 can be controlled to about 4V. In general, when the concentration of the body region 8 is increased, the threshold voltage increases. However, when the concentration of the body region 8 is increased and the impurity dose of the channel layer 12 is increased, the increase of the threshold voltage can be suppressed. For this reason, it is possible to obtain an appropriate threshold voltage (for example, about 4 V).

なお、チャネル層１２を設けずに、ゲート電極１４に印加される電圧により、ボディ領域８のうちゲート絶縁膜１３を介してゲート電極１４と対向する部分の表面に生じる反転層をチャネルとして用いてもよい。この場合、トレンチ１１内において、ゲート絶縁膜１３を、少なくともボディ領域８と接するように配置すればよい。   The inversion layer generated on the surface of the body region 8 facing the gate electrode 14 through the gate insulating film 13 by the voltage applied to the gate electrode 14 without using the channel layer 12 is used as the channel. Also good. In this case, the gate insulating film 13 may be disposed in the trench 11 so as to be in contact with at least the body region 8.

ＭＩＳＦＥＴ１０１は、また、半導体層２０の上に設けられた第１オーミック電極（ソース電極）１５と、基板２の裏面に形成された第２オーミック電極（ドレイン電極）１とを備えている。第１オーミック電極１５は、ボディコンタクト領域９およびソース領域１０とオーミック接合を形成する金属シリサイドを含むことが好ましい。同様に、第２オーミック電極１は、基板２とオーミック接合を形成する金属シリサイドを含むことが好ましい。第１オーミック電極１５は、ソース領域１０およびボディコンタクト領域９と電気的に接続されている。第１オーミック電極１５およびゲート電極１４の上には、層間絶縁膜１６が形成されている。層間絶縁膜１６の上にはソース配線（図示せず）が設けられている。ソース配線は、層間絶縁膜１６に形成されたコンタクトホール内で、第１オーミック電極１５と電気的に接続されている。   The MISFET 101 also includes a first ohmic electrode (source electrode) 15 provided on the semiconductor layer 20 and a second ohmic electrode (drain electrode) 1 formed on the back surface of the substrate 2. The first ohmic electrode 15 preferably includes a metal silicide that forms an ohmic junction with the body contact region 9 and the source region 10. Similarly, the second ohmic electrode 1 preferably includes a metal silicide that forms an ohmic junction with the substrate 2. The first ohmic electrode 15 is electrically connected to the source region 10 and the body contact region 9. An interlayer insulating film 16 is formed on the first ohmic electrode 15 and the gate electrode 14. A source wiring (not shown) is provided on the interlayer insulating film 16. The source wiring is electrically connected to the first ohmic electrode 15 in a contact hole formed in the interlayer insulating film 16.

本実施形態の半導体装置１００１は、以下のような利点を有する。   The semiconductor device 1001 of this embodiment has the following advantages.

本実施形態の半導体装置１００１は、図２（ａ）に示すように、オフ時において、半導体装置１００１の表層部２４の電位は略一定となる。すなわち、半導体層２０の上面からスーパージャンクション構造の上面Ｓ（すなわち高濃度第２導電型領域６の底面）までの電位は略一定（略０Ｖ）となり、スーパージャンクション部２２に略全ての電界がかかる。そのため、半導体装置１００１は、半導体層２０中の電界強度をεsio2／εsic×４ＭＶ／ｃｍ以下の一定の電界に抑えることができ、耐圧が確保できる。従って、オフ時のドレイン電極に最大定格電圧を印加した場合であっても、トレンチのコーナー部近傍においてゲート絶縁膜１３にかかる電界強度を大幅に低減できる。また、スーパージャンクション構造の採用によって耐圧を確保する場合、従来の半導体装置（例えば、図１７）においてドリフト領域の厚さや濃度を調整して耐圧を確保する場合に比べて、オン抵抗の上昇を抑制できる。 In the semiconductor device 1001 of this embodiment, as shown in FIG. 2A, the potential of the surface layer portion 24 of the semiconductor device 1001 is substantially constant when the semiconductor device 1001 is off. That is, the potential from the upper surface of the semiconductor layer 20 to the upper surface S of the super junction structure (that is, the bottom surface of the high-concentration second conductivity type region 6) is substantially constant (substantially 0V), and almost all electric fields are applied to the super junction portion 22. . Therefore, the semiconductor device 1001 can suppress the electric field strength in the semiconductor layer 20 to a constant electric field of ε sio 2 / ε sic × 4 MV / cm or less, and can secure a withstand voltage. Therefore, even when the maximum rated voltage is applied to the drain electrode when off, the electric field strength applied to the gate insulating film 13 in the vicinity of the corner of the trench can be greatly reduced. In addition, when the withstand voltage is secured by adopting a super junction structure, an increase in on-resistance is suppressed compared to the case where the withstand voltage is secured by adjusting the thickness and concentration of the drift region in a conventional semiconductor device (for example, FIG. 17). it can.

また、スーパージャンクション構造の採用により、耐圧を確保しつつ、半導体層２０の表層部２４に配置される各領域の不純物濃度を高く設定することが可能になる。具体的には、トレンチ１１と高濃度第２導電型領域６との間に位置し、キャリア通路の一部となる第１導電型領域７の不純物濃度を、第１導電型ピラー領域４よりも高く設定できる。従って、ＪＦＥＴ抵抗を低減でき、オン抵抗をさらに低減できる。   Further, by adopting the super junction structure, it is possible to set the impurity concentration of each region arranged in the surface layer portion 24 of the semiconductor layer 20 high while ensuring the withstand voltage. Specifically, the impurity concentration of the first conductivity type region 7 which is located between the trench 11 and the high concentration second conductivity type region 6 and becomes a part of the carrier path is set to be higher than that of the first conductivity type pillar region 4. Can be set high. Therefore, the JFET resistance can be reduced, and the on-resistance can be further reduced.

このように、本実施形態によると、スーパージャンクション部２２によって耐圧を確保しつつ、ＪＦＥＴ抵抗の増大を抑えるとともに、ゲート絶縁膜１３の信頼性を向上できる。   As described above, according to the present embodiment, it is possible to suppress the increase in JFET resistance and improve the reliability of the gate insulating film 13 while securing the breakdown voltage by the super junction unit 22.

トレンチ１１の底面は、高濃度第２導電型領域６の底面と同じであってもよいが、高濃度第２導電型領域６の底面よりも浅いことが好ましい。これにより、トレンチ１１のコーナー部においてゲート絶縁膜１３にかかる電界をより確実に小さくできる。   The bottom surface of the trench 11 may be the same as the bottom surface of the high concentration second conductivity type region 6, but is preferably shallower than the bottom surface of the high concentration second conductivity type region 6. Thereby, the electric field applied to the gate insulating film 13 at the corner portion of the trench 11 can be more reliably reduced.

なお、トレンチ１１の底面が高濃度第２導電型領域６の底面よりも深く、スーパージャンクションを構成するｎ型ピラー層（第１導電型ピラー領域４）内に配置されていると、トレンチ１１のコーナー部でゲート絶縁膜１３にかかる電界強度を低く抑えることは困難である。   When the bottom surface of the trench 11 is deeper than the bottom surface of the high-concentration second conductivity type region 6 and is disposed in the n-type pillar layer (first conductivity type pillar region 4) constituting the super junction, the trench 11 It is difficult to suppress the electric field strength applied to the gate insulating film 13 at the corner.

参考例として、トレンチ１１の底面が第１導電型ピラー領域４内に位置する構造を図２（ｂ）に示す。図２（ｂ）では、簡単のため、図１と同様の構成要素には同じ参照符号を付している。また、半導体層２０の等電位線を点線で示している。図２（ｂ）からわかるように、参考例の構造によると、トレンチ１１のコーナー部においてゲート絶縁膜１３に電界集中が生じるおそれがある。これに対し、本実施形態では、図２（ａ）を参照しながら説明したように、トレンチ１１の底面は、ボディ領域８の底面より深く、かつ、スーパージャンクション部２２の上面Ｓ（高濃度第２導電型領域６の底面）と同じか、それよりも浅い位置にある。このため、トレンチ１１のコーナー部近傍の電界を略均一にできるので、ゲート絶縁膜１３に電界集中が生じることを抑制できる。   As a reference example, FIG. 2B shows a structure in which the bottom surface of the trench 11 is located in the first conductivity type pillar region 4. In FIG. 2B, for the sake of simplicity, the same reference numerals are given to the same components as those in FIG. The equipotential lines of the semiconductor layer 20 are indicated by dotted lines. As can be seen from FIG. 2B, according to the structure of the reference example, electric field concentration may occur in the gate insulating film 13 at the corner portion of the trench 11. On the other hand, in the present embodiment, as described with reference to FIG. 2A, the bottom surface of the trench 11 is deeper than the bottom surface of the body region 8, and the upper surface S (high-concentration first layer) of the super junction portion 22 is used. The bottom surface of the two conductivity type region 6 is the same as or shallower than that. For this reason, the electric field in the vicinity of the corner portion of the trench 11 can be made substantially uniform, so that electric field concentration can be suppressed from occurring in the gate insulating film 13.

また、本実施形態では、スーパージャンクション部２２の各第２導電型ピラー領域５は、高濃度第２導電型領域６を介してボディ領域８と接続されている。これにより、オン状態からオフ状態に遷移し、第２導電型ピラー領域５が空乏化する際に、ボディ領域８およびボディコンタクト領域９を通して第２導電型ピラー領域５から電荷を引き抜くことが可能となる。従って、スーパージャンクション構造が有する耐圧効果を効果的に発揮させることができる。   In the present embodiment, each second conductivity type pillar region 5 of the super junction portion 22 is connected to the body region 8 via the high concentration second conductivity type region 6. As a result, when the second conductivity type pillar region 5 is depleted from the on state to the off state, it is possible to extract charges from the second conductivity type pillar region 5 through the body region 8 and the body contact region 9. Become. Accordingly, the pressure resistance effect of the super junction structure can be effectively exhibited.

ここで、図３を参照しながら、スーパージャンクション構造を採用することによる効果を詳しく説明する。図３は、半導体装置１００１（図１）のオフ時に第２オーミック電極１に最大定格電圧を印加した場合の、半導体層２０に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置２０００（図１７）の半導体層１２０に生じる電界強度分布も例示している。   Here, the effect of adopting the super junction structure will be described in detail with reference to FIG. FIG. 3 is a graph illustrating the electric field strength distribution generated in the semiconductor layer 20 when the maximum rated voltage is applied to the second ohmic electrode 1 when the semiconductor device 1001 (FIG. 1) is off. For comparison, an electric field intensity distribution generated in the semiconductor layer 120 of the conventional semiconductor device 2000 (FIG. 17) having no super junction structure is also illustrated.

図３に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第２導電型領域６（半導体装置２０００の場合にはディープ層１０６）の底面の深さをゼロとする半導体層２０、１２０の深さを表している。   The horizontal axis of the graph shown in FIG. 3 is the electric field strength, and the vertical axis of the graph is the semiconductor layer 20 in which the bottom depth of the high-concentration second conductivity type region 6 (the deep layer 106 in the case of the semiconductor device 2000) is zero. , 120 depth.

スーパージャンクション構造を有しない従来の半導体装置２０００では、半導体層１２０中の電界強度は、線５００で示すように、ディープ層１０６の底面であるＰＮ接合面で最も高く、半導体層１２０の深さが大きくなるにつれて徐々に低くなる。   In the conventional semiconductor device 2000 having no super junction structure, the electric field strength in the semiconductor layer 120 is highest at the PN junction surface, which is the bottom surface of the deep layer 106, as indicated by the line 500, and the depth of the semiconductor layer 120 is high. It gets lower gradually as it gets bigger.

一方、半導体装置１００１の半導体層２０中の電界強度は、線５０１で示すように、スーパージャンクション部２２内で平坦な分布となる。ここで、電界強度を深さ方向に積分した値は各半導体装置の耐圧を示している。図３に例示するグラフでは、従来の半導体装置２０００の電界強度を積分した値（面積）と、半導体装置１００１の電界強度を積分した値（面積）とは一定であり、同一の耐圧を実現できる。   On the other hand, the electric field strength in the semiconductor layer 20 of the semiconductor device 1001 has a flat distribution in the super junction portion 22 as indicated by a line 501. Here, the value obtained by integrating the electric field strength in the depth direction indicates the breakdown voltage of each semiconductor device. In the graph illustrated in FIG. 3, the integrated value (area) of the electric field strength of the conventional semiconductor device 2000 and the integrated value (area) of the electric field strength of the semiconductor device 1001 are constant, and the same breakdown voltage can be realized. .

スーパージャンクション構造を有しない従来の半導体装置２０００を製造する際には、通常、電界強度のピークの値を絶縁破壊電界強度Ｅｃに設定する。このため、半導体装置２０００のゲート絶縁膜中にはεsic／εsio2×Ｅｃの電界が印加される。半導体装置２０００の構造によってこの電界を緩和するためには、ドリフト領域１０４の不純物濃度を低く抑える必要があり、ＪＦＥＴ抵抗を低減できない。また、隣接する２つのディープ層１０６間の距離が大きくなるにつれてトレンチ１１１底面における電界抑制効果が弱くなるといった課題があった。 When manufacturing the conventional semiconductor device 2000 having no super junction structure, the electric field strength peak value is usually set to the dielectric breakdown electric field strength Ec. For this reason, an electric field of ε sic / ε sio2 × Ec is applied to the gate insulating film of the semiconductor device 2000. In order to relax this electric field by the structure of the semiconductor device 2000, it is necessary to keep the impurity concentration in the drift region 104 low, and the JFET resistance cannot be reduced. In addition, there is a problem that the electric field suppression effect on the bottom surface of the trench 111 becomes weaker as the distance between the two adjacent deep layers 106 increases.

これに対し、半導体装置１００１では、半導体装置２０００と同程度の耐圧・オン抵抗を確保しつつ、半導体層２０中の電界強度のピーク値を低減できる。すなわち、高濃度第２導電型領域６の底面（スーパージャンクション構造の上面Ｓ）における電界強度Ｅ(1)を、上記の電界強度Ｅｃよりも小さくできる。具体的には、トレンチ１１のコーナー部近傍においてゲート絶縁膜１３にかかる電界強度を４ＭＶ／ｃｍに抑制するためには、半導体層２０の電界強度Ｅ(1)がεsio2／εsic×４ＭＶ／ｃｍ以下になるように設計すればよい。これにより、最大定格電圧を変えることなく、ゲート絶縁膜１３中の電界強度を低減できる。また、スーパージャンクション構造を用いることにより、第１導電型ピラー領域４の不純物濃度を高めることができるので、オン抵抗を低減できる。 On the other hand, the semiconductor device 1001 can reduce the peak value of the electric field strength in the semiconductor layer 20 while ensuring the same breakdown voltage and on-resistance as the semiconductor device 2000. That is, the electric field strength E (1) at the bottom surface (upper surface S of the super junction structure) of the high-concentration second conductivity type region 6 can be made smaller than the electric field strength Ec. Specifically, in order to suppress the electric field intensity applied to the gate insulating film 13 in the vicinity of the corner portion of the trench 11 to 4 MV / cm, the electric field intensity E (1) of the semiconductor layer 20 is ε sio2 / ε sic × 4 MV / cm. What is necessary is just to design so that it may become cm or less. Thereby, the electric field strength in the gate insulating film 13 can be reduced without changing the maximum rated voltage. Moreover, since the impurity concentration of the first conductivity type pillar region 4 can be increased by using the super junction structure, the on-resistance can be reduced.

一例を挙げると、図３に示すグラフにおいて、電界強度Ｅｃは例えば２．２ＭＶ／ｃｍ、電界強度Ｅ(1)は例えば１．３ＭＶ／ｃｍ程度であり、線５０１は、半導体層２０の深さが例えば１０μｍ程度で線５００と交わっている。なお、電界強度および半導体層２０の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得るため、上記で例示した数値に限定されない。 For example, in the graph shown in FIG. 3, the electric field intensity Ec is, for example, 2.2 MV / cm, the electric field intensity E (1) is, for example, about 1.3 MV / cm, and the line 501 is the depth of the semiconductor layer 20. Intersects with the line 500 at about 10 μm, for example. Note that the numerical values of the electric field strength and the depth of the semiconductor layer 20 may vary depending on, for example, the material of the semiconductor layer, crystal quality, impurity concentration, and the like, and are not limited to the numerical values exemplified above.

さらに、本実施形態では、高濃度第２導電型領域６の濃度は、スーパージャンクション部２２の第２導電型ピラー領域５の濃度よりも高い。このため、スーパージャンクション部２２がすべて空乏化した後、さらにドレイン電圧が上昇した場合であっても、高濃度第２導電型領域６中の空乏層が伸びてゲート絶縁膜１３にかかる電界強度の増大を引き起こすことを防止できる。   Further, in the present embodiment, the concentration of the high concentration second conductivity type region 6 is higher than the concentration of the second conductivity type pillar region 5 of the super junction portion 22. For this reason, even if the drain voltage further rises after the super junction portion 22 is completely depleted, the depletion layer in the high concentration second conductivity type region 6 extends and the electric field strength applied to the gate insulating film 13 is increased. This can prevent the increase.

また、高濃度第２導電型領域６とトレンチ１１の深さが略同じである場合、半導体層２０のうちトレンチ１１の形成により削られた領域の空間電荷を、高濃度第２導電型領域６の空間電荷で補償することにより、半導体装置１００１の横方向の耐圧低下を抑制することができる。   Further, when the depth of the high-concentration second conductivity type region 6 and the trench 11 is substantially the same, the space charge in the region of the semiconductor layer 20 that has been removed by the formation of the trench 11 is used as the high-concentration second conductivity-type region 6. Compensation with the space charge of the semiconductor device 1001 can suppress a decrease in lateral breakdown voltage of the semiconductor device 1001.

オン時に高濃度第２導電型領域６から伸びる空乏層によって第１導電型領域７が完全に空乏化されることを防止するためには、第１導電型領域７の不純物濃度は、第１導電型ピラー領域４の不純物濃度よりも高く設定されることが好ましい。ただし、第１導電型領域７の不純物濃度が高すぎると、第１導電型ピラー領域４から電界が染み出し、トレンチ１１のコーナー部近傍における電界強度が高くなってしまう。このような場合には、半導体層２０中の電界強度（図３に示す電界強度Ｅ(1)）を低く抑えたとしても、ゲート絶縁膜１３にかかる電界強度を十分に低減することは困難である。従って、第１導電型領域７の不純物濃度は、例えば第１導電型ピラー領域４の不純物濃度よりも高く、ソース領域１０の不純物濃度よりも低い範囲内で、半導体装置１００１のオン抵抗を上昇させず、かつ、トレンチ１１のコーナー部への電界集中を低減できるように適宜選択される。 In order to prevent the first conductivity type region 7 from being completely depleted by the depletion layer extending from the high concentration second conductivity type region 6 at the time of ON, the impurity concentration of the first conductivity type region 7 is set to the first conductivity type. It is preferable that the impurity concentration of the type pillar region 4 is set to be higher. However, if the impurity concentration of the first conductivity type region 7 is too high, the electric field leaks out from the first conductivity type pillar region 4 and the electric field strength in the vicinity of the corner portion of the trench 11 becomes high. In such a case, even if the electric field strength in the semiconductor layer 20 (the electric field strength E (1) shown in FIG. 3) is kept low, it is difficult to sufficiently reduce the electric field strength applied to the gate insulating film 13. is there. Accordingly, the on-resistance of the semiconductor device 1001 is increased within a range in which the impurity concentration of the first conductivity type region 7 is higher than the impurity concentration of the first conductivity type pillar region 4 and lower than the impurity concentration of the source region 10, for example. In addition, it is appropriately selected so that the electric field concentration on the corner portion of the trench 11 can be reduced.

なお、本実施形態では、ストライプ形状のユニットセルが一方向に配列されている。また、スーパージャンクション構造では、第１導電型ピラー領域４および第２導電型ピラー領域５が、ユニットセルの配列方向と同じ方向に交互に配列されている。なお、ユニットセルおよび各ピラー領域の配列構造は上記の配列構造に限定されない。例えば、本実施形態の半導体装置は、四角形のユニットセルがｘ方向およびｙ方向に配列された構成を有していてもよい。その場合、各ユニットセルにおいて、トレンチ１１の下方に位置する第１導電型ピラー領域４と、それを包囲するように配置された筒状の第２導電型ピラー領域５とを有していてもよい。   In the present embodiment, stripe-shaped unit cells are arranged in one direction. In the super junction structure, the first conductivity type pillar regions 4 and the second conductivity type pillar regions 5 are alternately arranged in the same direction as the arrangement direction of the unit cells. The arrangement structure of the unit cell and each pillar region is not limited to the above arrangement structure. For example, the semiconductor device of this embodiment may have a configuration in which square unit cells are arranged in the x direction and the y direction. In that case, each unit cell may have the first conductivity type pillar region 4 located below the trench 11 and the cylindrical second conductivity type pillar region 5 arranged so as to surround the first conductivity type pillar region 4. Good.

＜半導体装置１００１の製造方法＞
次に、図面を参照しながら、半導体装置１００１の製造方法の一例を説明する。図４（ａ）〜（ｆ）、図５（ａ）〜（ｅ）および図６（ａ）〜（ｅ）は、それぞれ、半導体装置１００１の製造方法を説明するための工程断面図である。 <Method for Manufacturing Semiconductor Device 1001>
Next, an example of a method for manufacturing the semiconductor device 1001 will be described with reference to the drawings. FIGS. 4A to 4F, FIGS. 5A to 5E, and FIGS. 6A to 6E are process cross-sectional views for explaining a method for manufacturing the semiconductor device 1001, respectively.

まず、図４（ａ）に示すように、基板２の主面上に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により半導体層２０Ａを形成する。基板２は、例えば４Ｈ−ＳｉＣの（０００１）面から８°のオフ角を持つ、半導体層２０Ａは、基板２よりも低い濃度で半導体層２０Ａは、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）とを用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いて形成される。例えば１０００Ｖ耐圧のＭＩＳＦＥＴを製造する場合は、半導体層２０Ａの不純物濃度（ここでは窒素濃度）は１×１０16ｃｍ―3以上１×１０18ｃｍ-3以下であることが好ましい。この不純物濃度がドリフト領域（第１導電型ピラー領域）の不純物濃度となる。また、半導体層２０Ａの厚さは例えば０．１μｍ以上２μｍ以下である。 First, as shown in FIG. 4A, the semiconductor layer 20A is formed on the main surface of the substrate 2 by thermal CVD (Chemical Vapor Deposition) or the like. The substrate 2 has an off angle of 8 ° from the (0001) plane of 4H—SiC, for example, the semiconductor layer 20A has a lower concentration than the substrate 2, and the semiconductor layer 20A has, for example, silane (SiH 4 ) as a source gas. Propane (C 3 H 8 ) is used, hydrogen (H 2 ) is used as a carrier gas, and nitrogen (N 2 ) is used as a dopant gas. For example, when producing a MISFET of 1000V breakdown voltage, the impurity concentration of the semiconductor layer 20A (the concentration of nitrogen in this case) is preferably at 1 × 10 16 cm- 3 to 1 × 10 18 cm -3 or less. This impurity concentration becomes the impurity concentration of the drift region (first conductivity type pillar region). Further, the thickness of the semiconductor layer 20A is, for example, not less than 0.1 μm and not more than 2 μm.

次いで、図４（ｂ）に示すように、半導体層２０Ａの選択された領域に第２導電型の不純物をイオン注入することにより、半導体層２０Ａの上面から基板２に達する複数の第２導電型ピラー領域５Ａを形成する。半導体層２０Ａのうち第２導電型ピラー領域５Ａが形成されなかった領域は、第１導電型の第１導電型ピラー領域４Ａとなる。   Next, as shown in FIG. 4B, a plurality of second conductivity types reaching the substrate 2 from the upper surface of the semiconductor layer 20A by ion-implanting a second conductivity type impurity into selected regions of the semiconductor layer 20A. A pillar region 5A is formed. The region of the semiconductor layer 20A where the second conductivity type pillar region 5A is not formed becomes the first conductivity type first conductivity type pillar region 4A.

この後、図４（ｃ）に示すように、半導体層２０Ａの上に、半導体層２０Ｂとして第１導電型の高抵抗のＳｉＣエピタキシャル層を形成する。半導体層２０Ｂは、半導体層２０Ａと同様の方法で形成されてもよい。半導体層２０Ｂの不純物濃度および厚さは、半導体層２０Ａの不純物濃度および厚さと同じであってもよい。   Thereafter, as shown in FIG. 4C, a first conductivity type high-resistance SiC epitaxial layer is formed as the semiconductor layer 20B on the semiconductor layer 20A. The semiconductor layer 20B may be formed by the same method as the semiconductor layer 20A. The impurity concentration and thickness of the semiconductor layer 20B may be the same as the impurity concentration and thickness of the semiconductor layer 20A.

次いで、図４（ｄ）に示すように、半導体層２０Ｂの選択された領域に第２導電型の不純物をイオン注入することにより、半導体層２０Ｂの上面から、半導体層２０Ａの各第２導電型ピラー領域５Ａに達する第２導電型ピラー領域５Ｂを形成する。第２導電型ピラー領域５Ｂの不純物濃度は、第２導電型ピラー領域５Ａの不純物濃度と同じであってもよい。半導体層２０Ｂのうち第２導電型ピラー領域５Ｂが形成されなかった領域は、第１導電型の第１導電型ピラー領域４Ｂとなる。   Next, as shown in FIG. 4D, a second conductivity type impurity is ion-implanted into a selected region of the semiconductor layer 20B, so that each second conductivity type of the semiconductor layer 20A is formed from the upper surface of the semiconductor layer 20B. A second conductivity type pillar region 5B reaching the pillar region 5A is formed. The impurity concentration of the second conductivity type pillar region 5B may be the same as the impurity concentration of the second conductivity type pillar region 5A. The region of the semiconductor layer 20B where the second conductivity type pillar region 5B is not formed becomes the first conductivity type first conductivity type pillar region 4B.

次いで、図４（ｃ）および（ｄ）を参照しながら前述した方法と同様の方法で、図４（ｅ）に示すように、半導体層２０Ｂ上にさらに半導体層２０Ｃを形成し、半導体層２０Ｃに複数の第２導電型ピラー領域５Ｃおよび第１導電型ピラー領域４Ｃを形成する。第１導電型ピラー領域４Ｃおよび第２導電型ピラー領域５Ｃの不純物濃度は、それぞれ、第１導電型ピラー領域４Ａ、４Ｂおよび第２導電型ピラー領域５Ａ、５Ｂの不純物濃度と同じであってもよい。半導体層２０Ｃの厚さは適宜調整されればよい。これにより、第２導電型ピラー領域５Ａ、５Ｂ、５Ｃによって構成される第２導電型ピラー層（第２導電型領域）５と、第１導電型ピラー領域４Ａ、４Ｂ、４Ｃによって構成される第１導電型ピラー層（ドリフト領域）４とを含むスーパージャンクション構造を得る。   Next, as shown in FIG. 4E, a semiconductor layer 20C is further formed on the semiconductor layer 20B by a method similar to the method described above with reference to FIGS. 4C and 4D. A plurality of second conductivity type pillar regions 5C and first conductivity type pillar regions 4C are formed. Even if the impurity concentrations of the first conductivity type pillar region 4C and the second conductivity type pillar region 5C are the same as the impurity concentrations of the first conductivity type pillar regions 4A and 4B and the second conductivity type pillar regions 5A and 5B, respectively. Good. The thickness of the semiconductor layer 20C may be adjusted as appropriate. As a result, the second conductivity type pillar layer (second conductivity type region) 5 configured by the second conductivity type pillar regions 5A, 5B, and 5C and the first conductivity type pillar regions 4A, 4B, and 4C are configured. A super junction structure including one conductivity type pillar layer (drift region) 4 is obtained.

なお、スーパージャンクション構造を得るための製造方法はこれに限定されない。例えば、半導体層２０Ａを第２導電型として、これに対して第１導電型の不純物を選択的にイオン注入することによっても形成できる。また、第２導電型の半導体層２０Ａを形成した後に、選択的にエッチングすることによって第２導電型ピラー領域５Ａを作成し、当該エッチングで削られた溝に第１導電型の半導体層を堆積することによって第１導電型ピラー領域４Ａを形成することもできる。なお、上記では、半導体層２０Ａ、２０Ｂ、２０Ｃを複数回に分けて形成したが、その繰り返しの回数は、スーパージャンクション部の所望の膜厚に応じて調節される。   In addition, the manufacturing method for obtaining a super junction structure is not limited to this. For example, the semiconductor layer 20A can be formed of the second conductivity type, and the first conductivity type impurity can be selectively ion-implanted for this. Further, after forming the second conductivity type semiconductor layer 20A, the second conductivity type pillar region 5A is created by selective etching, and the first conductivity type semiconductor layer is deposited in the groove cut by the etching. By doing so, the first conductivity type pillar region 4A can be formed. In the above, the semiconductor layers 20A, 20B, and 20C are formed in a plurality of times, but the number of repetitions is adjusted according to the desired film thickness of the super junction portion.

続いて、図４（ｆ）に示すように、スーパージャンクション構造の上に、さらに半導体層２０Ｄを形成する。半導体層２０Ｄは、例えば図４（ａ）を参照しながら前述した方法と同様の方法で形成された第１導電型のＳｉＣエピタキシャル層であってもよい。なお、半導体層２０Ｄの導電型は第１導電型でも第２導電型のどちらでもよいが、その不純物濃度は１０16ｃｍ-3以下であることが好ましい。半導体層２０Ｄの厚さは、高濃度第２導電体領域の厚さを規定し、例えば０．１μｍ以上０．５μｍ以下である。 Subsequently, as shown in FIG. 4F, a semiconductor layer 20D is further formed on the super junction structure. The semiconductor layer 20D may be, for example, a first conductivity type SiC epitaxial layer formed by a method similar to the method described above with reference to FIG. The conductivity type of the semiconductor layer 20D may be either the first conductivity type or the second conductivity type, but the impurity concentration is preferably 10 16 cm −3 or less. The thickness of the semiconductor layer 20D defines the thickness of the high-concentration second conductor region, and is, for example, 0.1 μm or more and 0.5 μm or less.

続いて、図５（ａ）に示すように、半導体層２０Ｄのうち第２導電体領域５の上に位置する領域に第２導電型の不純物を注入する。これにより、各第２導電型ピラー領域５と接するように高濃度第２導電型領域６を形成する。高濃度第２導電型領域６の不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。 Subsequently, as shown in FIG. 5A, a second conductivity type impurity is implanted into a region of the semiconductor layer 20D located above the second conductor region 5. Thereby, the high concentration second conductivity type region 6 is formed so as to be in contact with each second conductivity type pillar region 5. The impurity concentration of the high-concentration second conductivity type region 6 is, for example, 1 × 10 17 cm −3 or more and 1 × 10 19 cm −3 or less.

この後、図５（ｂ）に示すように、半導体層２０Ｄのうち高濃度第２導電型領域６が形成されなかった領域に第１導電型の不純物を注入する。これにより、各第１導電型ピラー領域４と接するように第１導電型領域７を形成する。第１導電型領域７の不純物濃度は、第１導電型ピラー領域４の不純物濃度よりも高く設定されることが好ましく、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。 Thereafter, as shown in FIG. 5B, a first conductivity type impurity is implanted into a region of the semiconductor layer 20D where the high-concentration second conductivity type region 6 is not formed. Thus, the first conductivity type region 7 is formed so as to be in contact with each first conductivity type pillar region 4. The impurity concentration of the first conductivity type region 7 is preferably set higher than the impurity concentration of the first conductivity type pillar region 4, and is, for example, 1 × 10 17 cm −3 or more and 1 × 10 19 cm −3 or less. .

次に、図５（ｃ）に示すように、半導体層２０Ｄの上に、熱ＣＶＤ等により、ボディ領域となる半導体層２０Ｅを形成する。半導体層２０Ｅは、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）とを用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとしてトリメチルアルミニウムをそれぞれ用いて形成された第２導電型のＳｉＣエピタキシャル層である。半導体層２０Ｅの不純物濃度は例えば１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下である。また、半導体層２０Ｅの厚さは例えば０．３μｍ以上１μｍ以下である。半導体層２０Ｅの厚さおよび不純物濃度がボディ領域の厚さおよび不純物濃度となる。なお、ボディ領域の厚さは半導体装置１００１のチャネル長となる。半導体装置１００１の閾値電圧は、ボディ領域の不純物濃度に依存することから、ボディ領域の不純物濃度は所望の閾値電圧に応じて適宜設定される。 Next, as shown in FIG. 5C, a semiconductor layer 20E to be a body region is formed on the semiconductor layer 20D by thermal CVD or the like. The semiconductor layer 20E is formed by using, for example, silane (SiH 4 ) and propane (C 3 H 8 ) as source gases, hydrogen (H 2 ) as a carrier gas, and trimethylaluminum as a dopant gas. This is a two-conductivity type SiC epitaxial layer. The impurity concentration of the semiconductor layer 20E is, for example, 1 × 10 15 cm −3 or more and 1 × 10 18 cm −3 or less. The thickness of the semiconductor layer 20E is, for example, not less than 0.3 μm and not more than 1 μm. The thickness and impurity concentration of the semiconductor layer 20E become the thickness and impurity concentration of the body region. Note that the thickness of the body region is the channel length of the semiconductor device 1001. Since the threshold voltage of the semiconductor device 1001 depends on the impurity concentration of the body region, the impurity concentration of the body region is appropriately set according to a desired threshold voltage.

この後、図５（ｄ）に示すように、半導体層２０Ｅの表面領域に第２導電型の不純物イオン（例えばアルミニウムイオン、ボロンイオンなど）を注入して、高濃度で第２導電型不純物を含むボディコンタクト領域９を形成する。ボディコンタクト領域９は、基板２の主面に垂直な方向から見て、高濃度第２導電型ピラー領域５と重なるように配置されることが好ましい。ボディコンタクト領域９の不純物濃度は例えば１×１０19ｃｍ-3以上１×１０21ｃｍ-3以下である。 Thereafter, as shown in FIG. 5D, second conductivity type impurity ions (for example, aluminum ions, boron ions, etc.) are implanted into the surface region of the semiconductor layer 20E, and the second conductivity type impurities are implanted at a high concentration. A body contact region 9 is formed. The body contact region 9 is preferably arranged so as to overlap the high-concentration second conductivity type pillar region 5 when viewed from the direction perpendicular to the main surface of the substrate 2. The impurity concentration of the body contact region 9 is, for example, 1 × 10 19 cm −3 or more and 1 × 10 21 cm −3 or less.

続いて、図５（ｅ）に示すように、半導体層２０Ｅの表面領域のうちボディコンタクト領域９が形成されなかった領域に、第１導電型の不純物イオン（例えば窒素イオンなど）を注入して、高濃度で第１導電型不純物を含むソース領域１０を形成する。ソース領域１０の不純物濃度は例えば１×１０19ｃｍ-3以上１×１０21ｃｍ-3以下である。半導体層２０Ｅのうちボディコンタクト領域９もソース領域１０も形成されなかった部分がボディ領域８となる。 Subsequently, as shown in FIG. 5E, first conductivity type impurity ions (for example, nitrogen ions) are implanted into a region of the surface region of the semiconductor layer 20E where the body contact region 9 is not formed. Then, the source region 10 containing the first conductivity type impurity at a high concentration is formed. The impurity concentration of the source region 10 is, for example, 1 × 10 19 cm −3 or more and 1 × 10 21 cm −3 or less. A portion of the semiconductor layer 20E where the body contact region 9 and the source region 10 are not formed becomes the body region 8.

この後、半導体層２０Ａ〜２０Ｅ（合わせて半導体層２０と呼ぶ）に注入した不純物を活性化するため、例えばアルゴンなどの不活性ガスの雰囲気中、１７００℃の温度で３０分間の活性化アニールを施す。   Thereafter, in order to activate the impurities implanted into the semiconductor layers 20A to 20E (hereinafter collectively referred to as the semiconductor layer 20), activation annealing is performed at a temperature of 1700 ° C. for 30 minutes in an atmosphere of an inert gas such as argon. Apply.

続いて、図６（ａ）に示すように、ドライエッチングにより、半導体層２０にトレンチ１１を形成する。トレンチ１１は、ユニットセル毎に形成される。ここでは、トレンチ１１は、ソース領域１０、ボディ領域８および第１導電型領域７を貫通し、第１導電型ピラー領域４と達するように形成される。なお、トレンチ１１の底面が第１導電型領域７内に位置するように、トレンチ１１が形成されてもよい。トレンチ１１の深さは、図示する断面において、トレンチ１１の底面が高濃度第２導電型領域６の上面と下面との間に位置するように設定されることが好ましい。トレンチ１１を形成した後、例えば犠牲酸化などの、ゲート酸化工程前の基板の清浄度を高めるプロセスを行うことが好ましい。   Subsequently, as shown in FIG. 6A, the trench 11 is formed in the semiconductor layer 20 by dry etching. The trench 11 is formed for each unit cell. Here, the trench 11 is formed so as to penetrate the source region 10, the body region 8, and the first conductivity type region 7 and reach the first conductivity type pillar region 4. The trench 11 may be formed such that the bottom surface of the trench 11 is located in the first conductivity type region 7. The depth of the trench 11 is preferably set so that the bottom surface of the trench 11 is located between the upper surface and the lower surface of the high-concentration second conductivity type region 6 in the illustrated cross section. After the trench 11 is formed, it is preferable to perform a process for increasing the cleanliness of the substrate before the gate oxidation step, such as sacrificial oxidation.

次に、図６（ｂ）に示すように、トレンチ１１が形成された半導体層２０の上に、例えばＳｉＣをエピタキシャル成長させ、これをパターニングすることによりチャネル層１２を形成する。チャネル層１２は、トレンチ１１の側壁において、ボディ領域８を跨いでソース領域１０および第１導電型領域７と接するように配置される。チャネル層１２の厚さは例えば１０ｎｍ以上１μｍ以下、不純物濃度は例えば１．５×１０17ｃｍ-3以上５×１０18ｃｍ-3以下に設定される。 Next, as shown in FIG. 6B, for example, SiC is epitaxially grown on the semiconductor layer 20 in which the trench 11 is formed, and the channel layer 12 is formed by patterning this. The channel layer 12 is disposed on the side wall of the trench 11 so as to contact the source region 10 and the first conductivity type region 7 across the body region 8. The thickness of the channel layer 12 is set to, for example, 10 nm to 1 μm, and the impurity concentration is set to, for example, 1.5 × 10 17 cm −3 to 5 × 10 18 cm −3 .

続いて、ゲート酸化工程前の洗浄（通常のＲＣＡ洗浄）を実施した後、図６（ｃ）に示すように、チャネル層１２の上に表面を熱酸化することによってゲート絶縁膜（ＳｉＯ2膜）１３を形成する。この後、ゲート絶縁膜１３上にゲート電極１４を形成する。 Subsequently, after cleaning before the gate oxidation step (normal RCA cleaning), as shown in FIG. 6C, the surface is thermally oxidized on the channel layer 12 to thereby form a gate insulating film (SiO 2 film). ) 13 is formed. Thereafter, a gate electrode 14 is formed on the gate insulating film 13.

ゲート絶縁膜１３は、チャネル層１２の表面を熱酸化することによって形成され得る。なお、チャネル層１２を形成しない場合（反転チャネル型のＭＩＳＦＥＴを製造する場合）には、トレンチ１１の表層（半導体層２０）を酸化して、ゲート絶縁膜１３を形成することができる。ゲート絶縁膜１３は例えば特開２００５−１３６３８６号公報に示される方法によって形成され得る。ゲート絶縁膜１３の厚さはゲート駆動回路の動作電圧で決定される。ゲート絶縁膜１３の信頼性を考えると、ゲート絶縁膜１３としてＳｉＯ2膜を形成する場合、例えばゲート絶縁膜１３にかかる電界が４ＭＶ／ｃｍ程度となるようにゲート絶縁膜１３の厚さを設定する。従って、ゲート動作電圧が２０Ｖのとき、ゲート絶縁膜１３の厚さは７０ｎｍ程度となる。 The gate insulating film 13 can be formed by thermally oxidizing the surface of the channel layer 12. When the channel layer 12 is not formed (when an inverted channel type MISFET is manufactured), the gate insulating film 13 can be formed by oxidizing the surface layer (semiconductor layer 20) of the trench 11. The gate insulating film 13 can be formed by, for example, a method disclosed in Japanese Patent Application Laid-Open No. 2005-136386. The thickness of the gate insulating film 13 is determined by the operating voltage of the gate driving circuit. Considering the reliability of the gate insulating film 13, when an SiO 2 film is formed as the gate insulating film 13, the thickness of the gate insulating film 13 is set so that, for example, the electric field applied to the gate insulating film 13 is about 4 MV / cm. To do. Therefore, when the gate operating voltage is 20 V, the thickness of the gate insulating film 13 is about 70 nm.

ゲート電極１４は、第１導電型の不純物（リンやアンチモン）が高濃度に堆積されたポリシリコン膜を堆積し、パターニングを行うことによって形成できる。ポリシリコン膜は、第２導電型の不純物を高濃度に含む膜であってもよい。ゲート電極１４は、例えば７×１０20ｃｍ-3程度のリンの不純物を含む。ゲート電極１４の厚さは５００ｎｍ程度であればよい。ゲート電極１４に対して、活性化のための酸化を行うことが好ましい。ゲート電極１４の酸化は、例えば、ドライ酸素雰囲気中、９００℃の温度で、５０ｎｍ以上１００ｎｍ以下の酸化膜が成長する条件で行われ、これによってゲート電極１４の信頼性を高めることができる。 The gate electrode 14 can be formed by depositing and patterning a polysilicon film in which a first conductivity type impurity (phosphorus or antimony) is deposited at a high concentration. The polysilicon film may be a film containing a second conductivity type impurity at a high concentration. The gate electrode 14 includes, for example, a phosphorus impurity of about 7 × 10 20 cm −3 . The thickness of the gate electrode 14 may be about 500 nm. It is preferable to oxidize the gate electrode 14 for activation. The oxidation of the gate electrode 14 is performed, for example, in a dry oxygen atmosphere at a temperature of 900 ° C. under the condition that an oxide film having a thickness of 50 nm to 100 nm is grown, whereby the reliability of the gate electrode 14 can be improved.

次いで、図６（ｄ）に示すように、層間絶縁膜１６として例えばＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜を形成し、層間絶縁膜１６に、ソース領域１０の一部およびボディコンタクト領域９を露出する開口（コンタクトホール）を形成する。この後、層間絶縁膜１６に形成されたコンタクトホール内に、ソース領域１０およびボディコンタクト領域９と接する第１オーミック電極１５を設ける。   Next, as shown in FIG. 6D, a PSG (Phospho-Silicate-Glass) film, for example, is formed as the interlayer insulating film 16, and a part of the source region 10 and the body contact region 9 are exposed on the interlayer insulating film 16. An opening (contact hole) is formed. Thereafter, a first ohmic electrode 15 in contact with the source region 10 and the body contact region 9 is provided in the contact hole formed in the interlayer insulating film 16.

層間絶縁膜１６として、高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＨＴＯ）膜、プラズマＣＶＤ等で堆積される酸化膜などを用いてもよい。   As the interlayer insulating film 16, a high temperature oxide (HTO) film, an oxide film deposited by plasma CVD, or the like may be used.

第１オーミック電極１５は、例えば次のようにして形成される。まず、層間絶縁膜１６に形成されたコンタクトホール内に、Ｔｉ膜、Ｎｉ膜などの金属膜を堆積する。次いで、例えば９００℃以上１０００℃以下の温度で熱処理を行う。これにより、半導体層２０の表面部分が合金化され、金属膜と半導体層２０との界面に金属シリサイドが形成される。この後、熱処理によって反応しなかった金属を除去する。このようにして第１オーミック電極１５を得る。第１オーミック電極１５は、ソース領域１０およびボディコンタクト領域９とオーミック接合を形成する金属シリサイドを含む。   The first ohmic electrode 15 is formed as follows, for example. First, a metal film such as a Ti film or a Ni film is deposited in the contact hole formed in the interlayer insulating film 16. Next, heat treatment is performed at a temperature of 900 ° C. or higher and 1000 ° C. or lower, for example. As a result, the surface portion of the semiconductor layer 20 is alloyed, and metal silicide is formed at the interface between the metal film and the semiconductor layer 20. Thereafter, the metal that has not reacted by the heat treatment is removed. In this way, the first ohmic electrode 15 is obtained. The first ohmic electrode 15 includes a metal silicide that forms an ohmic junction with the source region 10 and the body contact region 9.

また、図６（ｅ）に示すように、基板２の主面（半導体層２０が形成されている面）と反対側の面（裏面）に、第２オーミック電極１を形成する。第２オーミック電極１は、基板２の裏面に、Ｔｉ膜やＮｉ膜などの金属膜を堆積し、例えば９００℃以上１０００℃以下の温度で熱処理を行うことによって形成されてもよい。   Further, as shown in FIG. 6E, the second ohmic electrode 1 is formed on the surface (back surface) opposite to the main surface (surface on which the semiconductor layer 20 is formed) of the substrate 2. The second ohmic electrode 1 may be formed by depositing a metal film such as a Ti film or a Ni film on the back surface of the substrate 2 and performing a heat treatment at a temperature of 900 ° C. or more and 1000 ° C. or less, for example.

この後、図示していないが、第１オーミック電極１５および層間絶縁膜１６の上に導電膜（例えばＡｌ膜）を堆積し、パターニングを行うことにより、各ユニットセルの第１オーミック電極１５に接する上部配線を設ける。このようにして半導体装置１００１が得られる。   Thereafter, although not shown, a conductive film (for example, an Al film) is deposited on the first ohmic electrode 15 and the interlayer insulating film 16, and is patterned to be in contact with the first ohmic electrode 15 of each unit cell. Provide upper wiring. In this way, the semiconductor device 1001 is obtained.

（第２の実施形態）
以下に、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するＭＩＳＦＥＴである。 (Second Embodiment)
A second embodiment of the semiconductor device according to the present invention will be described below. The semiconductor device of this embodiment is a MISFET having a trench gate structure.

図７は、本実施形態の半導体装置１００２の一部の断面構造を示している。半導体装置１００２は、複数のユニットセルが２次元に配列された構造を有しており、図７には１個のユニットセルＵと、その両側に位置するユニットセルの一部とを示している。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。   FIG. 7 shows a partial cross-sectional structure of the semiconductor device 1002 of this embodiment. The semiconductor device 1002 has a structure in which a plurality of unit cells are two-dimensionally arranged. FIG. 7 shows one unit cell U and part of unit cells located on both sides thereof. . For simplicity, the same components as those in FIG.

半導体装置１００２のユニットセルＵは、スーパージャンクション部２２と基板２との間に、さらなるドリフト領域（以下、単に「ドリフト領域」と称する）３を有するドリフト部２６を備えている点で、第１の実施形態の半導体装置１００１と異なっている。本実施形態では、スーパージャンクション部２２の第１導電型ピラー領域４の不純物濃度（例えば窒素濃度）は、例えば１×１０14ｃｍ-3以上５×１０18ｃｍ-3以下である。ドリフト領域３は第１導電型の高抵抗ＳｉＣ層である。ドリフト領域３の不純物濃度は、スーパージャンクション部２２の第１導電型ピラー領域４の不純物濃度よりも低いことが好ましく、例えば１×１０14ｃｍ-3以上１×１０17ｃｍ-3以下である。 The unit cell U of the semiconductor device 1002 includes a drift portion 26 having a further drift region (hereinafter simply referred to as “drift region”) 3 between the super junction portion 22 and the substrate 2. This is different from the semiconductor device 1001 of the embodiment. In the present embodiment, the impurity concentration (e.g., nitrogen concentration) of the first conductivity type pillar region 4 of the super junction portion 22 is, for example, than 1 × 10 14 cm -3 5 × 10 18 cm -3 or less. The drift region 3 is a first conductivity type high-resistance SiC layer. The impurity concentration of the drift region 3 is preferably lower than the impurity concentration of the first conductivity type pillar region 4 of the super junction portion 22 and is, for example, 1 × 10 14 cm −3 or more and 1 × 10 17 cm −3 or less.

本実施形態でも、スーパージャンクション構造を有し、また、スーパージャンクション部２２の第２導電型ピラー領域５とボディ領域８とが高濃度第２導電型領域６を介して接続されている。また、トレンチ１１の底面は、スーパージャンクション構造の上面Ｓよりも浅い位置に配置されている。さらに、トレンチ１１と高濃度第２導電型領域６との間に第１導電型領域７が設けられている。従って、第１の実施形態と同様の効果を有する。   Also in this embodiment, it has a super junction structure, and the second conductivity type pillar region 5 and the body region 8 of the super junction part 22 are connected via the high concentration second conductivity type region 6. The bottom surface of the trench 11 is disposed at a position shallower than the top surface S of the super junction structure. Further, a first conductivity type region 7 is provided between the trench 11 and the high concentration second conductivity type region 6. Therefore, it has the same effect as the first embodiment.

図８は、半導体装置１００２のオフ時に第２オーミック電極１に最大定格電圧を印加した場合の、半導体層２０に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置２０００（図１７）の半導体層１２０に生じる電界強度分布、および、第１の実施形態の半導体装置１００１の半導体層２０に生じる電界強度分布も例示している。   FIG. 8 is a graph illustrating the electric field strength distribution generated in the semiconductor layer 20 when the maximum rated voltage is applied to the second ohmic electrode 1 when the semiconductor device 1002 is off. For comparison, the electric field strength distribution generated in the semiconductor layer 120 of the conventional semiconductor device 2000 (FIG. 17) not having the super junction structure and the electric field strength generated in the semiconductor layer 20 of the semiconductor device 1001 of the first embodiment. The distribution is also illustrated.

図８に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第２導電型領域６（半導体装置２０００の場合にはディープ層１０６）の底面の深さをゼロとする半導体層２０、１２０の深さを表している。なお、電界強度および半導体層の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得る。   The horizontal axis of the graph shown in FIG. 8 is the electric field intensity, and the vertical axis of the graph is the semiconductor layer 20 in which the depth of the bottom surface of the high-concentration second conductivity type region 6 (the deep layer 106 in the case of the semiconductor device 2000) is zero. , 120 depth. Note that the numerical values of the electric field strength and the depth of the semiconductor layer may vary depending on, for example, the material of the semiconductor layer, crystal quality, impurity concentration, and the like.

スーパージャンクション構造を有しない従来の半導体装置２０００では、半導体層１２０中の電界強度は、前述したように、ＰＮ接合面で最も高く、深くなるほど徐々に低くなるような分布となる。   In the conventional semiconductor device 2000 that does not have a super junction structure, the electric field intensity in the semiconductor layer 120 has a distribution that is highest at the PN junction surface and gradually decreases as the depth increases.

一方、半導体装置１００２では、線５０２で示すように、スーパージャンクション部２２内の電界強度は平坦な分布を有し、その下のドリフト部２６内の電界強度は、深いほど小さくなる分布を有する。ドリフト部２６における電界強度の傾きは、ドリフト領域３の不純物濃度に比例する。なお、図８に例示するグラフでは、従来の半導体装置２０００の電界強度を積分した値（面積）と、半導体装置１００２の電界強度を積分した値（面積）とは一定であり、同一の耐圧を実現できる。   On the other hand, in the semiconductor device 1002, as indicated by a line 502, the electric field strength in the super junction portion 22 has a flat distribution, and the electric field strength in the drift portion 26 therebelow has a distribution that decreases as the depth increases. The gradient of the electric field strength in the drift portion 26 is proportional to the impurity concentration in the drift region 3. In the graph illustrated in FIG. 8, a value (area) obtained by integrating the electric field strength of the conventional semiconductor device 2000 and a value (area) obtained by integrating the electric field strength of the semiconductor device 1002 are constant, and the same breakdown voltage is obtained. realizable.

半導体装置１００２では、半導体装置２０００と同程度の耐圧を確保しつつ、半導体層２０中の電界強度のピーク値Ｅ(2)を低減できる（Ｅ(2)＜Ｅｃ）。例えば、トレンチ１１のコーナー部近傍においてゲート絶縁膜１３にかかる電界強度を４ＭＶ／ｃｍに抑制するためには、半導体層２０の電界強度Ｅ(2)がεsio2／εsic×４ＭＶ／ｃｍ以下になるように設計すればよい。これにより、最大定格電圧を変えることなく、ゲート絶縁膜１３中の電界強度を低減できる。また、スーパージャンクション構造を用いることにより、第１導電型ピラー領域４の不純物濃度を高めることができるので、第１導電型ピラー領域４の抵抗を大幅に低減できる。 In the semiconductor device 1002, the peak value E (2) of the electric field strength in the semiconductor layer 20 can be reduced (E (2) <Ec) while securing the same breakdown voltage as that of the semiconductor device 2000. For example, in order to suppress the electric field strength applied to the gate insulating film 13 in the vicinity of the corner portion of the trench 11 to 4 MV / cm, the electric field strength E (2) of the semiconductor layer 20 is set to ε sio 2 / ε sic × 4 MV / cm or less. What is necessary is just to design. Thereby, the electric field strength in the gate insulating film 13 can be reduced without changing the maximum rated voltage. In addition, since the impurity concentration of the first conductivity type pillar region 4 can be increased by using the super junction structure, the resistance of the first conductivity type pillar region 4 can be greatly reduced.

なお、本実施形態では、第１導電型ピラー領域４よりも高抵抗のドリフト領域３が設けられているので、第１の実施形態の半導体装置１００１よりもオン抵抗が高くなる。しかしながら、ドリフト領域３の厚さが小さいことから（例えば半導体層２０の厚さの１／２以下）、オン抵抗の上昇分はわずかである。本実施形態によると、第１実施形態と同様の効果が得られる上に、後述するように、第１実施形態と比べて、スーパージャンクション構造を形成するための工程およびコストを削減できるので有利である。   In this embodiment, since the drift region 3 having a higher resistance than that of the first conductivity type pillar region 4 is provided, the on-resistance is higher than that of the semiconductor device 1001 of the first embodiment. However, since the thickness of the drift region 3 is small (for example, ½ or less of the thickness of the semiconductor layer 20), the increase in the on-resistance is slight. According to the present embodiment, the same effects as those of the first embodiment can be obtained, and, as will be described later, the process and cost for forming the super junction structure can be reduced as compared with the first embodiment. is there.

＜半導体装置１００２の製造方法＞
図９（ａ）〜（ｃ）は、それぞれ、半導体装置１００２の製造方法の一例を説明するための工程断面図である。 <Method for Manufacturing Semiconductor Device 1002>
FIGS. 9A to 9C are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 1002.

まず、図９（ａ）に示すように、熱ＣＶＤ法等により、ドリフト領域３となる半導体層２０Ｆを形成する。半導体層２０Ｆは、第１導電型の高抵抗のＳｉＣエピタキシャル層である。半導体層２０Ｆの第１導電型不純物の濃度（例えば窒素濃度）は、例えば１×１０14ｃｍ-3以上１×１０17ｃｍ-3以下である。 First, as shown in FIG. 9A, a semiconductor layer 20F to be the drift region 3 is formed by a thermal CVD method or the like. The semiconductor layer 20F is a first conductivity type high-resistance SiC epitaxial layer. The concentration (for example, nitrogen concentration) of the first conductivity type impurity in the semiconductor layer 20F is, for example, 1 × 10 14 cm −3 or more and 1 × 10 17 cm −3 or less.

次いで、図９（ｂ）に示すように、半導体層２０Ｆの上に、半導体層２０Ｇを形成する。半導体層２０Ｇの形成方法は、図４（ｃ）を参照しながら前述した方法と同様の方法であってもよい。   Next, as shown in FIG. 9B, the semiconductor layer 20G is formed on the semiconductor layer 20F. The method for forming the semiconductor layer 20G may be the same method as described above with reference to FIG.

続いて、半導体層２０Ｇの選択された領域に第２導電型不純物を注入することにより、複数の第２導電型ピラー領域５を形成する。第２導電型ピラー領域５が形成されなかった領域は第１導電型ピラー領域４となる。第２導電型ピラー領域５および第１導電型ピラー領域４の不純物濃度は、図４（ｄ）を参照しながら前述した方法と同様であってもよい。このようにして、半導体層２０Ｇにスーパージャンクション構造が形成される。   Subsequently, a plurality of second conductivity type pillar regions 5 are formed by implanting second conductivity type impurities into selected regions of the semiconductor layer 20G. The region where the second conductivity type pillar region 5 is not formed becomes the first conductivity type pillar region 4. The impurity concentration of the second conductivity type pillar region 5 and the first conductivity type pillar region 4 may be the same as the method described above with reference to FIG. In this way, a super junction structure is formed in the semiconductor layer 20G.

次に、図示しないが、図４（ｆ）を参照しながら前述した方法と同様の方法で、スーパージャンクション構造の上にさらに、高濃度第１および第２導電型領域６、７を形成するための半導体層を設ける。この後の工程も、図４（ｇ）〜図６（ｅ）を参照しながら前述した工程と同様である。   Next, although not shown, in order to form the high-concentration first and second conductivity type regions 6 and 7 on the super junction structure by the same method as described above with reference to FIG. The semiconductor layer is provided. The subsequent steps are also the same as those described above with reference to FIGS. 4 (g) to 6 (e).

このように、本実施形態によると、第１実施形態の半導体装置１００１よりもスーパージャンクション構造を薄くできるので、半導体層の形成（エピタキシャル成長）工程および第２導電型ピラー層を形成するためのイオン注入工程の回数を減少させることができる。なお、何れの実施形態においても、スーパージャンクション構造を形成するための半導体層の形成およびイオン注入工程の回数は、特に限定されず、スーパージャンクション構造の厚さに応じて適宜選択される。   As described above, according to the present embodiment, the super junction structure can be made thinner than the semiconductor device 1001 of the first embodiment. Therefore, the semiconductor layer forming (epitaxial growth) step and the ion implantation for forming the second conductivity type pillar layer are performed. The number of processes can be reduced. In any of the embodiments, the number of semiconductor layer formation and ion implantation steps for forming a super junction structure is not particularly limited, and is appropriately selected according to the thickness of the super junction structure.

（第３の実施形態）
以下に、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するＭＩＳＦＥＴである。 (Third embodiment)
The third embodiment of the semiconductor device according to the present invention will be described below. The semiconductor device of this embodiment is a MISFET having a trench gate structure.

図１０は、本実施形態の半導体装置１００３の一部の断面構造を示している。半導体装置１００３は、複数のユニットセルが２次元に配列された構造を有しており、図１０には１個のユニットセルＵと、その両側に位置するユニットセルの一部とを示している。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。   FIG. 10 shows a partial cross-sectional structure of the semiconductor device 1003 of this embodiment. The semiconductor device 1003 has a structure in which a plurality of unit cells are two-dimensionally arranged. FIG. 10 shows one unit cell U and part of unit cells located on both sides thereof. . For simplicity, the same components as those in FIG.

半導体装置１００３は、トレンチ１１の底面が、高濃度第２導電型領域６の底面（すなわちスーパージャンクション構造の上面Ｓ）よりも浅い位置にある点で、第１の実施形態の半導体装置１００１と異なっている。第１導電型領域７は、トレンチ１１の側壁と高濃度第２導電型領域６との間に、ボディ領域８と接するように配置されている。第１導電型領域７の底面は、高濃度第２導電型領域６の底面よりも浅い位置にある。図示する例では、第１導電型領域７の底面の深さは、トレンチ１１の底面の深さと略等しい。   The semiconductor device 1003 is different from the semiconductor device 1001 of the first embodiment in that the bottom surface of the trench 11 is shallower than the bottom surface of the high-concentration second conductivity type region 6 (that is, the upper surface S of the super junction structure). ing. The first conductivity type region 7 is disposed between the sidewall of the trench 11 and the high concentration second conductivity type region 6 so as to be in contact with the body region 8. The bottom surface of the first conductivity type region 7 is at a position shallower than the bottom surface of the high concentration second conductivity type region 6. In the illustrated example, the depth of the bottom surface of the first conductivity type region 7 is substantially equal to the depth of the bottom surface of the trench 11.

本実施形態でも、第１の実施形態と同様の効果が得られる。また、本実施形態では、トレンチ１１の底面がスーパージャンクション構造の上面Ｓよりも浅いので、トレンチ１１の底面に印加される電界強度を、より確実に、スーパージャンクション部２２内の電界強度よりも低減できる。従って、ゲート絶縁膜１３に印加される電界強度を増大させることなく、スーパージャンクション部２２にかかる電界強度を、例えばεsio2／εsic×４ＭＶ／ｃｍよりも大きく設定することが可能になる。この結果、スーパージャンクション構造を薄くすることが可能になるので、オン抵抗をより効果的に低減できる。 Also in this embodiment, the same effect as the first embodiment can be obtained. In the present embodiment, since the bottom surface of the trench 11 is shallower than the upper surface S of the super junction structure, the electric field strength applied to the bottom surface of the trench 11 is more reliably reduced than the electric field strength in the super junction portion 22. it can. Therefore, the electric field strength applied to the super junction portion 22 can be set to be larger than, for example, ε sio 2 / ε sic × 4 MV / cm without increasing the electric field strength applied to the gate insulating film 13. As a result, the super junction structure can be thinned, and the on-resistance can be reduced more effectively.

図１１は、半導体装置１００３のオフ時に第２オーミック電極１に最大定格電圧を印加した場合の、半導体層２０に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置２０００（図１７）の半導体層１２０に生じる電界強度分布、および、第１の実施形態の半導体装置１００１の半導体層２０に生じる電界強度分布も例示している。   FIG. 11 is a graph illustrating the electric field strength distribution generated in the semiconductor layer 20 when the maximum rated voltage is applied to the second ohmic electrode 1 when the semiconductor device 1003 is off. For comparison, the electric field strength distribution generated in the semiconductor layer 120 of the conventional semiconductor device 2000 (FIG. 17) not having the super junction structure and the electric field strength generated in the semiconductor layer 20 of the semiconductor device 1001 of the first embodiment. The distribution is also illustrated.

図１１に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第２導電型領域６（半導体装置２０００の場合にはディープ層１０６）の底面の深さをゼロとする半導体層２０、１２０の深さを表している。なお、電界強度および半導体層の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得る。また、半導体装置１００１、１００３、２０００の電界強度を積分した値（面積）は一定であり、同一の耐圧を有するように設計されている。   The horizontal axis of the graph shown in FIG. 11 is the electric field strength, and the vertical axis of the graph is the semiconductor layer 20 in which the bottom depth of the high-concentration second conductivity type region 6 (the deep layer 106 in the case of the semiconductor device 2000) is zero. , 120 depth. Note that the numerical values of the electric field strength and the depth of the semiconductor layer may vary depending on, for example, the material of the semiconductor layer, crystal quality, impurity concentration, and the like. Further, the integrated values (areas) of the electric field strengths of the semiconductor devices 1001, 1003, and 2000 are constant and are designed to have the same breakdown voltage.

図１１からわかるように、半導体装置１００３では、線５０３で示すように、スーパージャンクション部２２内の電界強度Ｅ(3)を、半導体装置１００１装置１００１におけるスーパージャンクション部２２内の電界強度Ｅ(1)よりも大きく設定できる。このため、所定の耐圧を確保しつつ、半導体装置１００１よりもスーパージャンクション部２２の厚さを小さくすることが可能になる。従って、オン抵抗をより効果的に低減できる。また、上述したように、電界強度Ｅ(3)を大きくしても、ゲート絶縁膜１３にかかる電界強度を所定の値以下に抑えることができるので、ゲート絶縁膜１３の破壊を抑制できる。 As can be seen from FIG. 11, in the semiconductor device 1003, as indicated by a line 503, the electric field intensity E (3) in the super junction unit 22 is changed to the electric field intensity E (1 in the super junction unit 22 in the semiconductor device 1001 apparatus 1001. ) Can be set larger. Therefore, it is possible to make the thickness of the super junction portion 22 smaller than that of the semiconductor device 1001 while ensuring a predetermined breakdown voltage. Therefore, the on-resistance can be more effectively reduced. In addition, as described above, even if the electric field strength E (3) is increased, the electric field strength applied to the gate insulating film 13 can be suppressed to a predetermined value or less, so that the breakdown of the gate insulating film 13 can be suppressed.

＜半導体装置１００３の製造方法＞
半導体装置１００３は、例えば第１の実施形態で説明した方法（図４〜図６）と同様の方法を用いて製造され得る。ただし、図５（ａ）および（ｂ）に示す工程において、高濃度第２導電体領域６の底面が、第１導電型領域７の底面よりも深くなるように、第１および第２導電型不純物の注入を行う。この後、図６（ａ）に示すトレンチ１１の形成工程において、トレンチ１１の底面が高濃度第２導電体領域６の底面よりも浅くなるようにトレンチ１１の深さを設定すればよい。この後の工程は、第１の実施形態と同様である。 <Method for Manufacturing Semiconductor Device 1003>
The semiconductor device 1003 can be manufactured using, for example, a method similar to the method described in the first embodiment (FIGS. 4 to 6). However, in the steps shown in FIGS. 5A and 5B, the first and second conductivity types are formed so that the bottom surface of the high-concentration second conductor region 6 is deeper than the bottom surface of the first conductivity type region 7. Impurities are implanted. Thereafter, in the step of forming the trench 11 shown in FIG. 6A, the depth of the trench 11 may be set so that the bottom surface of the trench 11 is shallower than the bottom surface of the high-concentration second conductor region 6. The subsequent steps are the same as those in the first embodiment.

あるいは、図４（ｅ）に示す工程の後に、第２導電体領域５Ｃの表面部分にさらに第２導電体不純物を注入し、高濃度第２導電体領域を形成する。この後、図４（ｆ）および図５（ａ）に示す方法と同様の方法で、半導体層２０Ｃに形成された高濃度第２導電体領域と接するように、半導体層２０Ｄに高濃度第２導電体領域を形成する。これにより、半導体層２０Ｃ、２０Ｄにそれぞれ形成された高濃度第２導電体領域によって構成された高濃度第１導電型領域６を得ることができる。この後の工程は、第１の実施形態と同様である。   Alternatively, after the step shown in FIG. 4E, a second conductor impurity is further implanted into the surface portion of the second conductor region 5C to form a high-concentration second conductor region. Thereafter, the second high concentration second semiconductor layer 20D is contacted with the second high concentration conductor region formed in the semiconductor layer 20C by a method similar to the method shown in FIGS. A conductor region is formed. Thereby, the high concentration 1st conductivity type area | region 6 comprised by the high concentration 2nd conductor area | region formed in the semiconductor layers 20C and 20D, respectively can be obtained. The subsequent steps are the same as those in the first embodiment.

本実施形態の半導体装置は、基板２とスーパージャンクション部２２との間に、さらなるドリフト領域を備えていてもよい。   The semiconductor device of the present embodiment may include a further drift region between the substrate 2 and the super junction unit 22.

図１２は、本実施形態の他の半導体装置１００４の一部の断面構造を示す図である。半導体装置１００４の半導体層２０は、スーパージャンクション部２２と基板２との間に、ドリフト領域３を有するドリフト部２６を備えている。その他の構造は、図１１に示す半導体装置１００３の構造と同様である。従って、図１０に示す半導体装置１００３と同様の効果が得られる。また、スーパージャンクション構造を薄くして、ドリフト領域３を設けることにより、本実施形態の効果を有しつつ、スーパージャンクション構造を形成するための工程数を削減できる。   FIG. 12 is a view showing a partial cross-sectional structure of another semiconductor device 1004 of this embodiment. The semiconductor layer 20 of the semiconductor device 1004 includes a drift portion 26 having a drift region 3 between the super junction portion 22 and the substrate 2. Other structures are similar to the structure of the semiconductor device 1003 shown in FIG. Therefore, the same effect as the semiconductor device 1003 shown in FIG. 10 can be obtained. Further, by providing the drift region 3 by making the super junction structure thin, the number of steps for forming the super junction structure can be reduced while having the effects of the present embodiment.

図１３は、半導体装置１００４のオフ時に第２オーミック電極１に最大定格電圧を印加した場合の、半導体層２０に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置２０００（図１７）の半導体層１２０に生じる電界強度分布、および、第２の実施形態の半導体装置１００２の半導体層２０に生じる電界強度分布も例示している。図１３に示すグラフの横軸および横軸は、図１１に示すグラフの縦軸および横軸と同じである。また、半導体装置１００２、１００４、２０００の電界強度を積分した値（面積）は一定であり、同一の耐圧を有するように設計されている。   FIG. 13 is a graph illustrating the electric field strength distribution generated in the semiconductor layer 20 when the maximum rated voltage is applied to the second ohmic electrode 1 when the semiconductor device 1004 is off. For comparison, the electric field strength distribution generated in the semiconductor layer 120 of the conventional semiconductor device 2000 (FIG. 17) that does not have the super junction structure and the electric field strength generated in the semiconductor layer 20 of the semiconductor device 1002 of the second embodiment. The distribution is also illustrated. The horizontal axis and horizontal axis of the graph shown in FIG. 13 are the same as the vertical axis and horizontal axis of the graph shown in FIG. Further, the integrated value (area) of the electric field strengths of the semiconductor devices 1002, 1004, and 2000 is constant and is designed to have the same breakdown voltage.

図１３からわかるように、半導体装置１００４では、線５０４で示すように、スーパージャンクション部２２内の電界強度Ｅ(4)は、半導体装置１００２におけるスーパージャンクション部２２内の電界強度Ｅ(2)よりも大きい。このため、所定の耐圧を確保しつつ、半導体装置１００２よりもスーパージャンクション部２２の厚さを小さくすることが可能になる。従って、オン抵抗をより効果的に低減できる。 As can be seen from FIG. 13, in the semiconductor device 1004, as indicated by the line 504, the electric field strength E (4) in the super junction portion 22 is greater than the electric field strength E (2) in the super junction portion 22 in the semiconductor device 1002. Is also big. For this reason, it is possible to make the thickness of the super junction portion 22 smaller than that of the semiconductor device 1002 while ensuring a predetermined breakdown voltage. Therefore, the on-resistance can be more effectively reduced.

半導体装置１００４は、例えば第２の実施形態の製造工程に、上述した半導体装置１００３の製造方法における高濃度第２導電型領域６の形成方法を適用することによって製造され得る。   The semiconductor device 1004 can be manufactured, for example, by applying the method for forming the high-concentration second conductivity type region 6 in the method for manufacturing the semiconductor device 1003 described above to the manufacturing process of the second embodiment.

（第４の実施形態）
以下に、本発明による半導体装置の第４の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するＭＩＳＦＥＴである。 (Fourth embodiment)
The fourth embodiment of the semiconductor device according to the present invention will be described below. The semiconductor device of this embodiment is a MISFET having a trench gate structure.

図１４は、本実施形態の半導体装置１００５の一部の断面構造を示している。半導体装置１００５は、複数のユニットセルが２次元に配列された構造を有しており、図１４には１個のユニットセルＵと、その両側に位置するユニットセルの一部とを示している。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。   FIG. 14 shows a partial cross-sectional structure of the semiconductor device 1005 of this embodiment. The semiconductor device 1005 has a structure in which a plurality of unit cells are two-dimensionally arranged. FIG. 14 shows one unit cell U and part of unit cells located on both sides thereof. . For simplicity, the same components as those in FIG.

半導体装置１００５では、トレンチ１１の底面が、高濃度第２導電型領域６の底面（すなわちスーパージャンクション構造の上面Ｓ）よりも浅い位置にある。また、高濃度第２導電型領域６の幅は、トレンチ１１の底面よりも深い位置で、トレンチ１１側に横方向に拡大している。ここでいう「横方向」とは、基板２に平行な方向をいう。高濃度第２導電型領域６の横方向に拡大した部分を、高濃度第２導電型領域６の拡大底部６ｂと称する。隣接した２つの高濃度第２導電型領域６の拡大底部６ｂの間には、第１導電型領域２１が配置されている。トレンチ１１の底面と、高濃度第２導電型領域６の拡大底部６ｂおよび第１導電型領域２１の間には、第１導電型領域１９が配置されている。従って、トレンチ１１の底部は、低濃度第１導電型領域１９を介して、高濃度第２導電型領域６および第１導電型領域２１で覆われている。第１導電型領域７、１９、２１の不純物濃度は、半導体装置１００５がオン状態のときに、これらの領域が完全に空乏化されないように適宜設定されればよく、特に限定されない。   In the semiconductor device 1005, the bottom surface of the trench 11 is shallower than the bottom surface of the high-concentration second conductivity type region 6 (that is, the upper surface S of the super junction structure). The width of the high-concentration second conductivity type region 6 is expanded laterally toward the trench 11 at a position deeper than the bottom surface of the trench 11. Here, the “lateral direction” refers to a direction parallel to the substrate 2. A portion of the high-concentration second conductivity type region 6 that is expanded in the lateral direction is referred to as an enlarged bottom portion 6 b of the high-concentration second conductivity type region 6. A first conductivity type region 21 is disposed between the enlarged bottom portions 6b of two adjacent high-concentration second conductivity type regions 6. A first conductivity type region 19 is disposed between the bottom surface of the trench 11, the enlarged bottom portion 6 b of the high concentration second conductivity type region 6, and the first conductivity type region 21. Therefore, the bottom of the trench 11 is covered with the high concentration second conductivity type region 6 and the first conductivity type region 21 via the low concentration first conductivity type region 19. The impurity concentration of the first conductivity type regions 7, 19, and 21 may be set as appropriate so that these regions are not completely depleted when the semiconductor device 1005 is on, and is not particularly limited.

半導体装置１００５では、第１導電型領域７と第１導電型ピラー領域４とは、第１導電型領域１９、２０を介して接続されている。従って、オン状態において、ドリフト電流を、第１導電型ピラー領域４から第１導電型領域２１、第１導電型領域１９および第１導電型領域７を経て、チャネル層１２に流すことができる。   In the semiconductor device 1005, the first conductivity type region 7 and the first conductivity type pillar region 4 are connected via the first conductivity type regions 19 and 20. Therefore, in the ON state, a drift current can flow from the first conductivity type pillar region 4 to the channel layer 12 through the first conductivity type region 21, the first conductivity type region 19, and the first conductivity type region 7.

第１導電型領域７、１９、２１の不純物濃度は、それぞれ独立して制御されていることが好ましい。第１導電型領域７、１９、２１の不純物濃度は互いに異なっていてもよいし、同じであってもよい。本実施形態では、第１導電型領域７、２１の不純物濃度は、第１導電型領域１９および第１導電型ピラー領域４の不純物濃度よりも高く設定されている。これにより、オン時に高濃度第２導電型領域６から空乏層が伸びてこれらの領域７、２１が完全に空乏化されることを防止できる。第１導電型領域１９の不純物濃度は、例えば第１導電型ピラー領域４の不純物濃度と同程度でもよいし、それよりも高くてもよい。   The impurity concentrations of the first conductivity type regions 7, 19, and 21 are preferably controlled independently of each other. The impurity concentrations of the first conductivity type regions 7, 19, and 21 may be different from each other or the same. In the present embodiment, the impurity concentration of the first conductivity type regions 7 and 21 is set higher than the impurity concentration of the first conductivity type region 19 and the first conductivity type pillar region 4. Thereby, it can be prevented that the depletion layer extends from the high-concentration second conductivity type region 6 and the regions 7 and 21 are completely depleted when turned on. The impurity concentration of the first conductivity type region 19 may be, for example, approximately the same as or higher than the impurity concentration of the first conductivity type pillar region 4.

本実施形態によると、第３の実施形態と同様の効果が得られる。図示しないが、半導体装置１００５の半導体層２０に生じる電界強度分布は、半導体装置１００３の電界強度分布と同様である。さらに、本実施形態では、トレンチ１１の底面近傍の第１導電型領域１９が、高濃度第２導電型領域６の拡大底部６ｂによって、下方から部分的に被われる構造となる。このため、トレンチ１１の底面近傍に生じる電界の強度を、スーパージャンクション構造内に一様に生じる電界の強度よりもさらに小さく抑えることができる。従って、ゲート絶縁膜１３に印加される電界強度を増大させずに、スーパージャンクション構造内の電界強度をεsio2／εsic×４ＭＶ／ｃｍよりもさらに大きく設定することが可能になる。この結果、オン抵抗をより効果的に低減できる。 According to this embodiment, the same effect as the third embodiment can be obtained. Although not illustrated, the electric field strength distribution generated in the semiconductor layer 20 of the semiconductor device 1005 is similar to the electric field strength distribution of the semiconductor device 1003. Furthermore, in the present embodiment, the first conductivity type region 19 in the vicinity of the bottom surface of the trench 11 is partially covered from below by the enlarged bottom portion 6 b of the high concentration second conductivity type region 6. For this reason, the strength of the electric field generated in the vicinity of the bottom surface of the trench 11 can be further suppressed to be smaller than the strength of the electric field generated uniformly in the super junction structure. Therefore, the electric field strength in the super junction structure can be set to be larger than ε sio 2 / ε sic × 4 MV / cm without increasing the electric field strength applied to the gate insulating film 13. As a result, the on-resistance can be more effectively reduced.

本実施形態の半導体装置は、基板２とスーパージャンクション部２２との間に、さらなるドリフト領域を備えていてもよい。   The semiconductor device of the present embodiment may include a further drift region between the substrate 2 and the super junction unit 22.

図１５は、本実施形態の他の半導体装置１００６の一部の断面構造を示す図である。半導体装置１００６は、スーパージャンクション部２２が薄く、かつ、スーパージャンクション部２２と基板２との間にドリフト領域３を有するドリフト部２６を備えている点で、上記の半導体装置１００５と異なっている。半導体装置１００６は、図１４に示す半導体装置１００５と同様の構造を有する表層部２４を備えているので、半導体装置１００５と同様の効果が得られる。また、ドリフト部２６を備えているので、第２の実施形態と同様の効果を有する。図示しないが、半導体装置１００６の半導体層２０に生じる電界強度分布は、半導体装置１００４の電界強度分布と同様である。   FIG. 15 is a diagram showing a partial cross-sectional structure of another semiconductor device 1006 of this embodiment. The semiconductor device 1006 is different from the semiconductor device 1005 described above in that the super junction portion 22 is thin and includes a drift portion 26 having the drift region 3 between the super junction portion 22 and the substrate 2. Since the semiconductor device 1006 includes the surface layer portion 24 having the same structure as that of the semiconductor device 1005 illustrated in FIG. 14, the same effect as that of the semiconductor device 1005 can be obtained. Moreover, since the drift part 26 is provided, it has the same effect as 2nd Embodiment. Although not shown, the electric field strength distribution generated in the semiconductor layer 20 of the semiconductor device 1006 is similar to the electric field strength distribution of the semiconductor device 1004.

なお、半導体装置１００６では、第１導電型ピラー領域４よりの高抵抗のドリフト領域３が設けられているので、半導体装置１００５（図１４）よりもオン抵抗が高くなる。しかしながら、オン抵抗の上昇分はわずかであり、むしろ、スーパージャンクション構造を形成するための工程およびコストを半導体装置１００５よりも削減できるので有利である。   In the semiconductor device 1006, since the drift region 3 having a higher resistance than the first conductivity type pillar region 4 is provided, the on-resistance is higher than that of the semiconductor device 1005 (FIG. 14). However, the increase in the on-resistance is slight, which is advantageous because the process and cost for forming the super junction structure can be reduced as compared with the semiconductor device 1005.

＜半導体装置１００６の製造方法＞
半導体装置１００６の製造方法の一例を説明する。 <Method for Manufacturing Semiconductor Device 1006>
An example of a method for manufacturing the semiconductor device 1006 will be described.

ドリフト部２６およびスーパージャンクション部２２を形成する工程までは、第２の実施の形態の半導体装置１００２の製造方法で説明した方法（図９（ａ）〜（ｃ））と同様であるので省略し、これ以降の工程について、図１６（ａ）〜（ｅ）を参照しながら説明する。   The steps up to forming the drift portion 26 and the super junction portion 22 are the same as the method (FIGS. 9A to 9C) described in the method for manufacturing the semiconductor device 1002 of the second embodiment, and thus are omitted. The subsequent steps will be described with reference to FIGS. 16 (a) to 16 (e).

ドリフト部２６およびスーパージャンクション部２２を形成した後に、図１６（ａ）に示すように、高濃度第２導電型領域６の拡大底部６ｂおよび第１導電型領域２１を形成する。本工程は、第１の実施の形態の半導体装置１００１の図４（ｆ）、図５（ａ）および図５（ｂ）と同様の方法で行なうことができる。すなわち、スーパージャンクション部２２の上に熱ＣＶＤ等により半導体層を形成後、第２導電型の不純物を注入して拡大底部６ｂを形成し、第１導電型の不純物を注入して第１導電型領域２１を形成する。このとき、図１６（ａ）の断面図に示すように、拡大底部６ｂの横方向の幅が、第２導電型ピラー領域５の幅よりも大きくなるように形成する。高濃度第２導電型領域６の拡大底部６ｂの不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下であり、第１導電型領域２１の不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。 After the drift portion 26 and the super junction portion 22 are formed, the enlarged bottom portion 6b of the high concentration second conductivity type region 6 and the first conductivity type region 21 are formed as shown in FIG. This step can be performed by the same method as that of FIG. 4F, FIG. 5A, and FIG. 5B of the semiconductor device 1001 of the first embodiment. That is, after a semiconductor layer is formed on the super junction 22 by thermal CVD or the like, the second conductivity type impurity is implanted to form the enlarged bottom portion 6b, and the first conductivity type impurity is implanted to form the first conductivity type. Region 21 is formed. At this time, as shown in the cross-sectional view of FIG. 16A, the width of the enlarged bottom portion 6 b is formed so as to be larger than the width of the second conductivity type pillar region 5. The impurity concentration of the enlarged bottom portion 6b of the high-concentration second conductivity type region 6 is, for example, 1 × 10 17 cm −3 or more and 1 × 10 19 cm −3 or less, and the impurity concentration of the first conductivity type region 21 is, for example, 1 It is from x10 17 cm -3 to 1 x 10 19 cm -3 .

続いて、図１６（ｂ）に示すように、高濃度第２導電型領域６の上部領域（拡大底部６ｂ以外の領域）、および第１導電型領域１９を形成する。本工程も、先の工程と同様の方法で行なうことができる。このとき、図１６（ｂ）の断面図に示すように、高濃度第２導電型領域６の上部領域の横方向の幅が、拡大底部６ｂよりも小さくなるように形成する。高濃度第２導電型領域６の上部領域の不純物濃度は、前工程で形成した拡大底部６ｂの不純物濃度と同程度である。第１導電型領域１９の不純物濃度は、前工程で形成した第１導電型領域２１の不純物濃度に比べて低くすることができ、例えば１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下である。 Subsequently, as shown in FIG. 16B, an upper region (region other than the enlarged bottom portion 6b) of the high-concentration second conductivity type region 6 and a first conductivity type region 19 are formed. This step can also be performed by the same method as the previous step. At this time, as shown in the cross-sectional view of FIG. 16B, the width of the upper region of the high-concentration second conductivity type region 6 is formed to be smaller than that of the enlarged bottom portion 6b. The impurity concentration in the upper region of the high-concentration second conductivity type region 6 is approximately the same as the impurity concentration in the enlarged bottom portion 6b formed in the previous step. The impurity concentration of the first conductivity type region 19 can be made lower than the impurity concentration of the first conductivity type region 21 formed in the previous step, for example, 1 × 10 16 cm −3 or more and 1 × 10 18 cm −3. It is as follows.

続いて、図１６（ｃ）に示すように、第１導電型領域１９のうち上側の一部領域に、第１導電型の不純物を注入することにより、第１導電型領域１９に比べて高濃度の第１導電型領域７を形成する。第１導電型領域７の不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。 Subsequently, as shown in FIG. 16C, the first conductivity type impurity is implanted into a part of the upper side of the first conductivity type region 19, so that the first conductivity type region 19 is higher than the first conductivity type region 19. A first conductivity type region 7 having a concentration is formed. The impurity concentration of the first conductivity type region 7 is, for example, 1 × 10 17 cm −3 or more and 1 × 10 19 cm −3 or less.

続いて、図１６（ｄ）に示すように、ボディ領域８、ボディコンタクト領域９、およびソース領域１０を作成する。本工程は、第１の実施の形態の半導体装置１００１の図５（ｃ）〜図５（ｅ）と同様の方法で行なうことができるため、説明を省略する。   Subsequently, as shown in FIG. 16D, the body region 8, the body contact region 9, and the source region 10 are formed. Since this step can be performed by the same method as that of FIGS. 5C to 5E of the semiconductor device 1001 of the first embodiment, the description thereof is omitted.

その後、図１６（ｅ）に示すように、ドライエッチングにより、トレンチ１１を形成する。トレンチ１１は、ソース領域１０、ボディ領域８および第１導電型領域７を貫通し、第１導電型領域１９と達するように形成される。なお、トレンチ１１の底面が第１導電型領域７内に位置するように、トレンチ１１が形成されてもよい。トレンチ１１の深さは、図示する断面において、トレンチ１１の底面が高濃度第２導電型領域６の拡大底部６ｂよりも上方に位置するように設定されることが好ましい。   Thereafter, as shown in FIG. 16E, the trench 11 is formed by dry etching. The trench 11 is formed so as to penetrate the source region 10, the body region 8 and the first conductivity type region 7 and reach the first conductivity type region 19. The trench 11 may be formed such that the bottom surface of the trench 11 is located in the first conductivity type region 7. The depth of the trench 11 is preferably set so that the bottom surface of the trench 11 is positioned above the enlarged bottom portion 6 b of the high-concentration second conductivity type region 6 in the cross section shown in the drawing.

その後の工程は、第１の実施の形態の半導体装置１００１の図６（ｂ）〜図６（ｅ）と同様の方法で行なうことができるため、説明を省略する。このようにして、半導体装置１００６が得られる。   Subsequent steps can be performed by a method similar to that of FIGS. 6B to 6E of the semiconductor device 1001 of the first embodiment, and thus the description thereof is omitted. In this way, the semiconductor device 1006 is obtained.

なお、以上の説明は、半導体装置１００５の製造方法についても好適に応用できる。具体的には、ドリフト部２６を形成せず、基板上にスーパージャンクション部２２を形成することにより、半導体装置１００５が得られる。   Note that the above description can also be suitably applied to a method for manufacturing the semiconductor device 1005. Specifically, the semiconductor device 1005 is obtained by forming the super junction portion 22 on the substrate without forming the drift portion 26.

第１〜第４の実施形態の半導体装置は何れもＭＩＳＦＥＴであるが、本発明の半導体装置はＭＩＳＦＥＴに限定されず、炭化珪素層と電気的に接続された電極とを有する種々の半導体装置であってもよい。例えば上記実施形態では、半導体層２０と同じ導電型のＳｉＣ基板２を用いているが、代わりに、半導体層２０と異なる導電型のＳｉＣ基板を用いてＩＧＢＴを製造することもできる。ＩＧＢＴのその他の構成は、半導体装置１００１〜１００５と同様であってもよい。   Although the semiconductor devices of the first to fourth embodiments are all MISFETs, the semiconductor device of the present invention is not limited to MISFETs, and may be various semiconductor devices having electrodes that are electrically connected to a silicon carbide layer. There may be. For example, in the above-described embodiment, the SiC substrate 2 having the same conductivity type as that of the semiconductor layer 20 is used. Alternatively, an IGBT can be manufactured using an SiC substrate having a conductivity type different from that of the semiconductor layer 20. Other configurations of the IGBT may be the same as those of the semiconductor devices 1001 to 1005.

本発明は、ワイドギャップ半導体を用いたパワーＭＩＳＦＥＴ、パワーＩＧＢＴなどの半導体装置、およびそのような半導体装置を用いた種々の制御装置や駆動装置に好適に用いられる。   The present invention is suitably used for semiconductor devices such as power MISFETs and power IGBTs using wide gap semiconductors, and various control devices and driving devices using such semiconductor devices.

１ 第２オーミック電極
２ 基板
３ ドリフト領域
４ 第１導電型ピラー領域
５ 第２導電型ピラー領域
６ 高濃度第２導電型領域
７、１９、２１ 第１導電型領域
８ ボディ領域
９ ボディコンタクト領域
１０ ソース領域
１１ トレンチ
１２ チャネル層（第１導電型のエピタキシャル層）
１３ ゲート絶縁膜
１４ ゲート電極
１５ 第１オーミック電極
１６ 層間絶縁膜
２０ 半導体層
２２ スーパージャンクション部
２４ 表層部
２６ ドリフト部
１００１、１００２、１００３、１００４、１００５、１００６、２０００ 半導体装置
５００ 従来のＭＩＳＦＥＴの半導体層に生じる電界強度分布
５０１ 半導体装置１００１の半導体層に生じる電界強度分布
５０２ 半導体装置１００２の半導体層に生じる電界強度分布
５０３ 半導体装置１００３の半導体層に生じる電界強度分布
５０４ 半導体装置１００４の半導体層に生じる電界強度分布 DESCRIPTION OF SYMBOLS 1 2nd ohmic electrode 2 Board | substrate 3 Drift area | region 4 1st conductivity type pillar area | region 5 2nd conductivity type pillar area | region 6 High concentration 2nd conductivity type area | region 7, 19, 21 1st conductivity type area | region 8 Body area | region 9 Body contact area | region 10 Source region 11 Trench 12 Channel layer (first conductivity type epitaxial layer)
DESCRIPTION OF SYMBOLS 13 Gate insulating film 14 Gate electrode 15 1st ohmic electrode 16 Interlayer insulating film 20 Semiconductor layer 22 Super junction part 24 Surface layer part 26 Drift part 1001, 1002, 1003, 1004, 1005, 1006, 2000 Semiconductor device 500 Conventional semiconductor of MISFET Field strength distribution generated in the layer 501 Field strength distribution generated in the semiconductor layer of the semiconductor device 1001 502 Field strength distribution generated in the semiconductor layer of the semiconductor device 1002 503 Field strength distribution generated in the semiconductor layer of the semiconductor device 1003 504 In the semiconductor layer of the semiconductor device 1004 Resulting electric field strength distribution

Claims (12)

基板と、
前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成される半導体層と、
前記半導体層内に配置され、第１導電型ピラー領域と第２導電型ピラー領域とが２次元に配置された構成を有するスーパージャンクション部と、
前記半導体層の表面領域の一部に配置された第１導電型のソース領域と、
前記ソース領域に接して配置され、少なくとも一部が前記ソース領域の下方に位置している第２導電型のボディ領域と、
前記半導体層のうち前記第１導電型ピラー領域の上に位置する部分に配置され、前記ソース領域および前記ボディ領域を貫通するトレンチと、
前記トレンチの内部に配置されたゲート絶縁膜と、
前記トレンチの内部において、前記ゲート絶縁膜上に配置されたゲート電極と、
前記ソース領域および前記ボディ領域に電気的に接続された第１オーミック電極と、
前記基板の前記主面と反対側の面に配置された第２オーミック電極と、
前記ボディ領域と前記第２導電型ピラー領域との間に前記第２導電型ピラー領域と接して配置され、前記ボディ領域および前記第２導電型ピラー領域よりも高い濃度で第２導電型の不純物を含む高濃度第２導電型領域と、
前記トレンチの側壁と前記高濃度第２導電型領域との間に配置された第１導電型領域と
を備え、
前記トレンチの底面の深さは、前記高濃度第２導電型領域と前記第２導電型ピラー領域との接触面の深さと同じか、それよりも小さい半導体装置。 A substrate,
A semiconductor layer disposed on a main surface of the substrate and configured by a wide band gap semiconductor;
A superjunction portion disposed in the semiconductor layer and having a configuration in which a first conductivity type pillar region and a second conductivity type pillar region are two-dimensionally disposed;
A source region of a first conductivity type disposed in a part of a surface region of the semiconductor layer;
A body region of a second conductivity type that is disposed in contact with the source region and at least a portion of the body region is located below the source region;
A trench disposed in a portion of the semiconductor layer located on the first conductivity type pillar region, and penetrating the source region and the body region;
A gate insulating film disposed inside the trench;
A gate electrode disposed on the gate insulating film in the trench;
A first ohmic electrode electrically connected to the source region and the body region;
A second ohmic electrode disposed on a surface opposite to the main surface of the substrate;
An impurity of a second conductivity type disposed between the body region and the second conductivity type pillar region in contact with the second conductivity type pillar region and having a higher concentration than the body region and the second conductivity type pillar region. A high concentration second conductivity type region including:
A first conductivity type region disposed between a sidewall of the trench and the high concentration second conductivity type region;
The depth of the bottom surface of the trench is the same as or smaller than the depth of the contact surface between the high-concentration second conductivity type region and the second conductivity type pillar region. 前記第１導電型領域は、前記第１導電型ピラー領域よりも高い濃度で第１導電型の不純物を含む請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the first conductivity type region includes a first conductivity type impurity at a concentration higher than that of the first conductivity type pillar region. 前記スーパージャンクション部と前記基板との間に、第１導電型のドリフト領域をさらに備える請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a first conductivity type drift region between the super junction portion and the substrate. 前記高濃度第２導電型領域の底面は前記トレンチの底面よりも深く、
前記基板の主面に垂直な断面において、前記高濃度第２導電型領域の幅は、前記トレンチの底面よりも深い部分で前記トレンチ側に拡大している請求項１から３のいずれかに記載の半導体装置。 The bottom surface of the high concentration second conductivity type region is deeper than the bottom surface of the trench,
4. The width of the high-concentration second conductivity type region is expanded to the trench side at a portion deeper than the bottom surface of the trench in a cross section perpendicular to the main surface of the substrate. Semiconductor device. 前記トレンチの内部において、前記ゲート絶縁膜と前記半導体層との間に配置されたチャネル層をさらに備える請求項１から４のいずれかに記載の半導体装置。   5. The semiconductor device according to claim 1, further comprising a channel layer disposed between the gate insulating film and the semiconductor layer inside the trench. 前記ゲート絶縁膜は、前記トレンチの側壁において前記ボディ領域と接している請求項１から４のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the gate insulating film is in contact with the body region on a side wall of the trench. 前記ワイドギャップ半導体は４Ｈ−ＳｉＣであり、前記ゲート絶縁膜はＳｉＯ2膜であり、
前記半導体装置のオフ状態において、前記第２オーミック電極に最大定格電圧を印加した際に、前記スーパージャンクション部に生じる電界強度がεsio2／εsic×４ＭＶ／ｃｍ以下となるように設計される請求項１から６のいずれかに記載の半導体装置。 The wide gap semiconductor is 4H—SiC, the gate insulating film is a SiO 2 film,
When the semiconductor device is in an off state, when a maximum rated voltage is applied to the second ohmic electrode, the electric field strength generated in the super junction portion is designed to be ε sio2 / ε sic × 4 MV / cm or less. Item 7. The semiconductor device according to any one of Items 1 to 6. 前記ボディ領域内に配置され、前記ボディ領域よりも高い濃度で第２導電型の不純物を含むボディコンタクト領域をさらに備える請求項１から７のいずれかに記載の半導体装置。   8. The semiconductor device according to claim 1, further comprising a body contact region disposed in the body region and including an impurity of a second conductivity type at a higher concentration than the body region. 前記ワイドバンドギャップ半導体は炭化珪素である請求項１から８のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the wide band gap semiconductor is silicon carbide. 前記基板の主面は（０００−１）Ｃ面、または、（０００１）Ｓｉ面である請求項９に記載の半導体装置。   The semiconductor device according to claim 9, wherein a main surface of the substrate is a (000-1) C surface or a (0001) Si surface. 前記炭化珪素が４Ｈ−ＳｉＣである請求項９または１０に記載の半導体装置。   The semiconductor device according to claim 9 or 10, wherein the silicon carbide is 4H-SiC. 請求項１から１１のいずれかに記載の半導体装置の製造方法であって、
前記基板の主面に、前記スーパージャンクション部を有する第１半導体層を形成する工程と、
前記スーパージャンクション部の上に、前記第２導電型ピラー領域上に配置された前記高濃度第２導電型領域と、前記第１導電型ピラー領域上に配置された第１導電型領域とを有する第２半導体層を形成する工程と、
前記第２半導体層の上に、前記ボディ領域および前記ソース領域を有する第３半導体層を形成する工程と、
前記第２および第３半導体層のうち前記第１導電型ピラー領域の上に位置する部分に、少なくとも前記ソース領域、前記ボディ領域、および前記第１導電型領域を露出し、かつ、前記高濃度第２導電型領域を露出しないように前記トレンチを形成する工程と
を包含する半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
Forming a first semiconductor layer having the super junction on the main surface of the substrate;
The high-concentration second conductivity type region disposed on the second conductivity type pillar region and the first conductivity type region disposed on the first conductivity type pillar region are provided on the super junction portion. Forming a second semiconductor layer;
Forming a third semiconductor layer having the body region and the source region on the second semiconductor layer;
At least the source region, the body region, and the first conductivity type region are exposed in a portion of the second and third semiconductor layers located above the first conductivity type pillar region, and the high concentration Forming the trench so as not to expose the second conductivity type region.
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