KR20060134324A - Transfer mos transistor having increasing pumping capability - Google Patents

Transfer mos transistor having increasing pumping capability Download PDF

Info

Publication number
KR20060134324A
KR20060134324A KR1020050053922A KR20050053922A KR20060134324A KR 20060134324 A KR20060134324 A KR 20060134324A KR 1020050053922 A KR1020050053922 A KR 1020050053922A KR 20050053922 A KR20050053922 A KR 20050053922A KR 20060134324 A KR20060134324 A KR 20060134324A
Authority
KR
South Korea
Prior art keywords
region
conductivity type
type
well region
source
Prior art date
Application number
KR1020050053922A
Other languages
Korean (ko)
Inventor
김유성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050053922A priority Critical patent/KR20060134324A/en
Publication of KR20060134324A publication Critical patent/KR20060134324A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Abstract

A transfer MOS transistor is provided to improve pumping capability of internal power by disposing a plurality of contacts in an n^+ type contact region. A well region(210) of first conductivity type is disposed in a predetermined upper region of a semiconductor substrate. A well region(220) of second conductivity type is disposed in a predetermined upper region of the well region of first conductivity type . A source/drain region(231,232) of first conductivity type is separated from the upper well region of second conductivity type by a channel region. A gate electrode(270) is formed on the channel region by interposing a gate insulation layer. A high density contact region of first conductivity type is separated from the source/drain region by the well region of second conductivity type over the edge of the well region. The current transfer path to the source region of first conductivity type is formed along the upper well region of second conductivity type by the high density contact region. A high density contact region of second conductivity type is separated from the high density contact region of first conductivity type by the well regions over the well region of first conductivity type. The current transfer path to the source region of the first conductivity type is formed along the upper well regions by the high density contact region of second conductivity type.

Description

향상된 펌핑능력을 갖는 트랜스퍼 모스 트랜지스터{Transfer MOS transistor having increasing pumping capability}Transfer MOS transistor having increasing pumping capability

도 1은 종래의 트랜스퍼 모스 트랜지스터를 나타내 보인 레이아웃도이다.1 is a layout diagram illustrating a conventional transfer MOS transistor.

도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.FIG. 2 is a cross-sectional view taken along the line II-II ′ of FIG. 1.

도 3은 본 발명에 따른 트랜스퍼 모스 트랜지스터를 나타내 보인 레이아웃도이다.3 is a layout diagram illustrating a transfer MOS transistor according to the present invention.

도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도이다.4 is a cross-sectional view taken along the line IV-IV ′ of FIG. 3.

본 발명은 반도체메모리소자에 관한 것으로서, 특히 향상된 펌핑능력을 갖는 트랜스퍼 모스 트랜지스터에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a transfer MOS transistor having an improved pumping capability.

일반적으로 반도체메모리소자, 예컨대 디디알(DDR; Double Data Rate)2 메모리소자에서는 외부전원(Vdd)보다 높은 내부전원(Vpp)을 사용한다. 예컨대 디디알2 메모리소자에서의 외부전원(Vdd)은 대략 1.8V인 반면에 내부전원(Vpp)은 대략 3-4V이다. 따라서 외부전원(Vdd)의 전압값을 내부전원(Vpp)의 전압값까지 펌핑해주는 트랜스퍼 모스 트랜지스터가 사용된다. 트랜스퍼 모스 트랜지스터는 P채널형과 N채 널형이 있는데, N채널형의 경우 단위 폭에서의 구동력이 N채널형보다 크므로 집적도를 높일 수 있고, 또한 P채널형의 경우에 필요한 추가적인 웰 분리공정이 불필요하므로 많이 사용되고 있다.In general, an internal power supply Vpp higher than an external power supply Vdd is used in a semiconductor memory device such as a double data rate (DDR) 2 memory device. For example, the external power supply Vdd in the dial 2 memory device is approximately 1.8V while the internal power supply Vpp is approximately 3-4V. Therefore, a transfer MOS transistor that pumps the voltage value of the external power supply Vdd to the voltage value of the internal power supply Vpp is used. The transfer MOS transistor has a P-channel type and an N-channel type. In the case of the N-channel type, the driving force in the unit width is larger than that of the N-channel type, so that the degree of integration can be increased. As it is unnecessary, it is used a lot.

도 1은 이와 같은 종래의 N채널형 트랜스퍼 모스 트랜지스터를 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.1 is a layout diagram showing such a conventional N-channel transfer MOS transistor. 2 is a cross-sectional view taken along the line II-II 'of FIG. 1.

도 1 및 도 2를 참조하면, 종래의 N채널형 트랜스퍼 모스 트랜지스터는, 반도체기판(100)의 상부 일정영역에 n형 웰영역(110)이 배치되고, n형 웰영역(110)의 상부 일정영역에는 p형 웰영역(120)이 배치된다. p형 웰영역(120)의 상부 일정영역에는 n+형 소스영역(131) 및 n+형 드레인영역(132)이 배치된다. 또한 p+형 컨택영역(140)이 소자분리막(150)에 의해 n+형 소스영역(131) 및 n+형 드레인영역(132)과 분리되어 배치된다. n형 웰영역(110)의 상부에도 n+형 컨택영역(160)이 소자분리막(150)에 의해 p형 웰영역(120)과 분리되도록 배치된다. p형 웰영역(120) 내의 n+형 소스영역(131) 및 n+형 드레인영역(132) 사이의 채널영역 위에는 게이트절연막을 개재하여 게이트전극(170)이 배치된다. 이 게이트전극(170)은 핑거(finger) 형상으로 이루어진다. 이 게이트전극(170)은 게이트단자(G)에 연결된다. n+형 소스영역(131)은 내부전원(Vpp)에 연결된다. 그리고 n+형 드레인영역(132), p+형 컨택영역(140) 및 n+형 컨택영역(160)은 부트노드(Bn; Boot node)에 연결된다.1 and 2, in the conventional N-channel transfer MOS transistor, an n-type well region 110 is disposed in an upper predetermined region of the semiconductor substrate 100, and an upper constant of the n-type well region 110 is disposed. The p-type well region 120 is disposed in the region. An n + type source region 131 and an n + type drain region 132 are disposed in an upper predetermined region of the p type well region 120. In addition, the p + type contact region 140 is disposed to be separated from the n + type source region 131 and the n + type drain region 132 by the device isolation layer 150. The n + type contact region 160 is also disposed on the n type well region 110 so as to be separated from the p type well region 120 by the device isolation layer 150. The gate electrode 170 is disposed on the channel region between the n + type source region 131 and the n + type drain region 132 in the p type well region 120 via a gate insulating film. The gate electrode 170 has a finger shape. The gate electrode 170 is connected to the gate terminal G. The n + type source region 131 is connected to an internal power supply Vpp. The n + type drain region 132, the p + type contact region 140, and the n + type contact region 160 are connected to a boot node (Bn).

이와 같은 구조의 N채널형 트랜스퍼 모스 트랜지스터에 있어서, 드레인 레벨을 펌핑캡(pumping cap)(미도시)에 의해 증대시키고, 게이트단자(G)를 통해 일정 크기 이상의 게이트전압이 인가되면, 내부전원(Vpp)으로의 전류가 생성된다. 이때 부트노드(Bn)로부터 내부전원(Vpp)쪽으로도 전류가 흐르게 되는데, 도면에서 화살표(181)로 나타낸 바와 같이, p+형 컨택영역(140)을 통해 내부전원(Vpp)으로 흐르는 전류는 소자분리막(150)의 아래를 통해 이동하여야 한다. 또한, 도면에서 화살표(182)로 나타낸 바와 같이, n+형 컨택영역(160)을 통해 내부전원(Vpp)으로 흐르는 전류도 소자분리막(150)의 아래를 통해 이동하여야 한다. 이와 같이 전류들이 소자분리막(150)을 따라 이동함에 따라, 전류의 이동경로동안의 저항이 증대되어 펌핑능력이 떨어진다는 문제가 발생한다.In the N-channel transfer MOS transistor having such a structure, when the drain level is increased by a pumping cap (not shown) and a gate voltage of a predetermined magnitude or more is applied through the gate terminal G, an internal power supply ( Current to Vpp) is generated. At this time, a current flows from the boot node Bn toward the internal power supply Vpp. As shown by an arrow 181 in the figure, the current flowing through the p + type contact region 140 to the internal power supply Vpp is a device. Must move through the bottom of the membrane (150). In addition, as indicated by the arrow 182 in the figure, the current flowing through the n + type contact region 160 to the internal power source Vpp must also move through the device isolation layer 150. As the currents move along the device isolation layer 150 as described above, a problem arises in that the resistance during the movement path of the current is increased to decrease the pumping capability.

본 발명이 이루고자 하는 기술적 과제는, 전류의 이동경로를 단축하여 향상된 펌핑능력을 갖도록 하는 트랜스퍼 모스 트랜지스터를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a transfer MOS transistor that shortens a movement path of current and has an improved pumping capability.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜스퍼 모스 트랜지스터는, 반도체기판의 상부 일정영역에 배치되는 제1 도전형의 웰영역; 상기 제1 도전형의 웰영역 상부 일정영역에 배치되는 제2 도전형의 웰영역; 상기 제2 도전형의 웰영역 상부에서 채널영역만큼 이격되도록 배치되는 제1 도전형의 소스/드레인영역; 상기 채널영역 상부에서 게이트절연막을 개재하여 배치되는 게이트전극; 상 기 제2 도전형의 웰영역의 가장자리 상부에서 상기 제2 도전형의 웰영역에 의해 상기 제1 도전형의 소스/드레인영역과 상호 이격되도록 배치되어, 상기 제1 도전형의 소스영역으로의 전류이동경로가 상기 제2 도전형의 웰영역의 상부를 따라 형성되도록 하는 제1 도전형의 고농도컨택영역; 및 상기 제1 도전형의 웰영역의 상부에서 상기 제1 도전형의 웰영역 및 제2 도전형의 웰영역에 의해 상기 제1 도전형의 고농도컨택영역과 상호 이격되도록 배치되어, 상기 제1 도전형의 소스영역으로의 전류이동경로가 상기 제1 도전형의 웰영역 및 제2 도전형의 웰영역 상부를 따라 형성되도록 하는 제2 도전형의 고농도컨택영역을 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a transfer MOS transistor according to the present invention, a first conductivity type well region disposed in the upper predetermined region of the semiconductor substrate; A well region of a second conductivity type disposed in a predetermined region above the well region of the first conductivity type; A source / drain region of a first conductivity type disposed above the well region of the second conductivity type by a channel area; A gate electrode disposed over the channel region via a gate insulating film; The second conductive well region may be disposed to be spaced apart from the source / drain region of the first conductivity type by the second conductive well region at an upper edge of the well region of the second conductivity type, and may be transferred to the source region of the first conductivity type. A high concentration contact region of a first conductivity type such that a current movement path is formed along an upper portion of the well region of the second conductivity type; And a first conductivity type well region and a second conductivity type well region on the first conductivity type well region so as to be spaced apart from the high concentration contact region of the first conductivity type by the first conductivity type well region. And a high concentration contact region of the second conductivity type such that a current path to the source region of the mold is formed along the upper portion of the well region of the first conductivity type and the well region of the second conductivity type.

상기 제2 도전형의 드레인영역, 제1 도전형의 고농도컨택영역 및 제2 도전형의 고농도컨택영역은 부트노드에 연결되는 것이 바람직하다.The drain region of the second conductivity type, the high concentration contact region of the first conductivity type, and the high concentration contact region of the second conductivity type are preferably connected to the boot node.

상기 제2 도전형의 소스영역은 내부전원에 연결되는 것이 바람직하다.The second conductivity type source region is preferably connected to an internal power source.

이 경우, 상기 내부전원으로 전달되는 전압은 3 내지 4V인 것이 바람직하다.In this case, the voltage delivered to the internal power is preferably 3 to 4V.

본 발명에 있어서, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것이 바람직하다.In the present invention, it is preferable that the first conductivity type is p-type and the second conductivity type is n-type.

상기 제2 도전형의 소스영역과 내부전원을 연결시키기 위한 컨택은 복수개가 배치되는 것이 바람직하다.Preferably, a plurality of contacts for connecting the second conductivity type source region and the internal power source are disposed.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 그러나 본 발명의 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되서는 안된다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3은 본 발명에 따른 트랜스퍼 모스 트랜지스터를 나타내 보인 레이아웃도이다. 그리고 도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도이다.3 is a layout diagram illustrating a transfer MOS transistor according to the present invention. 4 is a cross-sectional view taken along the line IV-IV ′ of FIG. 3.

도 3 및 도 4를 참조하면, 본 발명에 따른 N채널형 트랜스퍼 모스 트랜지스터는, 반도체기판(200)의 상부 일정영역에 배치되는 n형 웰영역(210)을 포함한다. n형 웰영역(210)의 상부 일정영역에는 p형 웰영역(220)이 배치된다. p형 웰영역(220)은 n형 웰영역(210)에 의해 둘러싸인다. 그리고 n형 웰영역(210)은 소자분리막(250)에 의해 둘러싸여서 다른 소자들과 분리된다. 이 소자분리막(250)은 트랜치 소자분리막으로서 대략 1000-5000Å의 깊이를 갖는다. p형 웰영역(220)의 상부 일정영역에는 n+형 소스영역(231) 및 n+형 드레인영역(232)이 배치된다. n+형 소스영역(231) 및 n+형 드레인영역(232) 사이는 일정조건에서 채널이 형성되는 채널영역이다. 채널영역의 길이는 대략 0.1-0.5㎛이다.Referring to FIGS. 3 and 4, the N-channel transfer MOS transistor according to the present invention includes an n-type well region 210 disposed in an upper predetermined region of the semiconductor substrate 200. The p-type well region 220 is disposed in an upper predetermined region of the n-type well region 210. The p-type well region 220 is surrounded by the n-type well region 210. The n-type well region 210 is surrounded by the isolation layer 250 to be separated from other devices. The device isolation film 250 is a trench device isolation film and has a depth of approximately 1000-5000 Å. An n + type source region 231 and an n + type drain region 232 are disposed in an upper predetermined region of the p type well region 220. The n + type source region 231 and the n + type drain region 232 are channel regions in which a channel is formed under a predetermined condition. The length of the channel region is approximately 0.1-0.5 탆.

p형 웰영역(220)의 상부 일정영역에는, 또한 p+형 컨택영역(240)이 배치되는데, 이 p+형 컨택영역(240)과 n+형 드레인영역(232) 사이에는 소자분리막이 존재하지 않으며, 따라서 단지 p형 웰영역(220)에 의해 p+형 컨택영역(240)과 n+형 드레인영역(232)은 상호 이격된다. n형 웰영역(210)의 상부에도 n+형 컨택영역(260)이 배치되는데, 이 n+형 컨택영역(260)과 p+형 컨택영역(240) 사이에도 소자분리막이 존재하지 않으며, 따라서 단지 n형 웰영역(210) 및 p형 웰영역(220)에 의해 n+형 컨택 영역(260)과 p+형 컨택영역(240)은 상호 이격된다.A p + type contact region 240 is further disposed in a predetermined region of the p type well region 220, and an isolation layer exists between the p + type contact region 240 and the n + type drain region 232. Therefore, the p + type contact region 240 and the n + type drain region 232 are spaced apart from each other only by the p type well region 220. An n + type contact region 260 is also disposed on the n type well region 210, and there is no device isolation layer between the n + type contact region 260 and the p + type contact region 240. The n + type contact region 260 and the p + type contact region 240 are spaced apart from each other only by the n type well region 210 and the p type well region 220.

p형 웰영역(220) 내의 n+형 소스영역(231) 및 n+형 드레인영역(232) 사이의 채널영역 위에는 게이트절연막을 개재하여 게이트전극(270)이 배치된다. 게이트절연막은 대략 20-100Å 두께의 산화막이다. 이 게이트전극(270)은 핑거(finger) 형상으로 이루어진다. 상기 게이트전극(270)은 게이트단자(G)에 연결된다. n+형 소스영역(231)은 내부전원(Vpp)에 연결된다. 이때 n+형 소스영역(231)을 내부전원(Vpp)에 전기적으로 연결시키기 위한 컨택은 2개 또는 3개나 그 이상의 개수로 형성하여 펌핑능력을 증대시킨다. 그리고 n+형 드레인영역(232), p+형 컨택영역(240) 및 n+형 컨택영역(260)은 부트노드(Bn)에 연결된다.The gate electrode 270 is disposed on the channel region between the n + type source region 231 and the n + type drain region 232 in the p type well region 220 via a gate insulating film. The gate insulating film is an oxide film having a thickness of approximately 20-100 GPa. The gate electrode 270 has a finger shape. The gate electrode 270 is connected to the gate terminal G. The n + type source region 231 is connected to an internal power supply Vpp. In this case, two or three or more contacts for electrically connecting the n + type source region 231 to the internal power source Vpp are formed to increase the pumping capability. The n + type drain region 232, the p + type contact region 240, and the n + type contact region 260 are connected to the boot node Bn.

이와 같은 본 발명에 따른 트랜스퍼 모스 트랜지스터에 있어서, 대략 0.5-6V인 드레인 레벨을 펌핑캡(pumping cap)(미도시)에 의해 증대시키고, 게이트단자(G)를 통해 일정 크기 이상의 게이트전압이 인가되면, 내부전원(Vpp)으로의 전류가 생성된다. 이때 부트노드(Bn)로부터 내부전원(Vpp)쪽으로도 전류가 흐르게 되는데, 도면에서 화살표로 나타낸 바와 같이, p+형 컨택영역(240)을 통해 내부전원(Vpp)으로 흐르는 전류는 거의 표면을 따라 이동한다. 즉 종래에서와 같이 소자분리막을 따라 이동하는 경우보다 이동거리가 짧아지며, 이에 따라 저항이 감소되고, 그에 따른 전압강하도 감소되어 펌핑능력이 향상된다. 마찬가지로, n+형 컨택영역(260)을 통해 내부전원(Vpp)으로 흐르는 전류도 거의 표면을 따라 이동한다. 이 경우에 도, 종래에서와 같이 소자분리막을 따라 이동하는 경우보다 이동거리가 짧아지며, 이에 따라 저항이 감소되고, 그에 따른 전압강하도 감소되어 펌핑능력이 향상된다. 이와 같은 펌핑에 의해 내부전원(Vpp)에는 대략 3-4V의 전압이 전달되며, 내부전원(Vpp) 펌프의 구동능력은 대략 0.5mA/pump에서 수 mA/pump 정도이다. 이와 같은 전달 전압에 의해 내부전원(Vpp)에서의 전류는 스태바이(stand by)에서는 대략 1-100㎂를 유지하고, 액티브(active)에서는 대략 10㎂-100㎃를 유지한다.In the transfer MOS transistor according to the present invention, when a drain level of approximately 0.5-6V is increased by a pumping cap (not shown) and a gate voltage of a predetermined magnitude or more is applied through the gate terminal G, The current to the internal power supply Vpp is generated. At this time, current flows from the boot node Bn toward the internal power supply Vpp. As indicated by the arrows in the figure, the current flowing to the internal power supply Vpp through the p + type contact region 240 almost moves along the surface. do. That is, the movement distance is shorter than when moving along the device isolation layer as in the related art, and thus the resistance is reduced, and thus the voltage drop is reduced, thereby improving the pumping capability. Similarly, a current flowing to the internal power supply Vpp through the n + type contact region 260 also moves substantially along the surface. Also in this case, the moving distance is shorter than when moving along the device isolation film as in the prior art, thereby reducing the resistance and thereby reducing the voltage drop, thereby improving pumping capacity. By this pumping, a voltage of approximately 3-4V is transmitted to the internal power supply (Vpp), and the driving power of the internal power supply (Vpp) pump is about 0.5 mA / pump to about several mA / pump. By this transfer voltage, the current at the internal power supply Vpp is maintained at approximately 1-100 mA in standby and approximately 10 mA-100 mA in active.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능함은 당연하다. 예컨대 본 발명에 따른 트랜스퍼 모스 트랜지스터는 쌍으로 동작하는 더블러(doubler) 구조에도 적용할 수 있고, 또한 3개가 동작하는 트리플러(tripler) 구조에도 적용할 수 있다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the technical spirit of the present invention. . For example, the transfer MOS transistor according to the present invention can be applied to a doubler structure operating in pairs, and also to a tripler structure operating in three.

지금까지 설명한 바와 같이, 본 발명에 따른 트랜스퍼 모스 트랜지스터에 따르면, p+형 컨택영역 및 n+형 소스영역 사이와 n+형 컨택영역 및 p+형 컨택영역 사이에 소자분리막을 제거함으로써, p+형 컨택영역 및 n+형 컨택영역으로부터 n+형 소스영역으로의 전류이동경로가 짧아진다. 그리고 n+형 소스영역의 컨택을 복수개 배치시킴으로써 내부전원 펌핑능력이 향상된다. 결과적으로, 본 발명에 따르면, 반도체메모리소자의 내부전원이 안정되며, 낮은 외부전원으로도 충분한 내부전원을 확보할 수 있음으로써 소자의 동작특성을 향상시킬 수 있다는 이점이 제공된다.By, as described so far, according to the transfer MOS transistor according to the present invention, removing the device isolation between the p + -type contact region and the n + type source region and between the n + type contact region and a p + -type contact region, p + The current path from the type contact region and the n + type contact region to the n + type source region is shortened. In addition, by arranging a plurality of contacts of the n + type source region, the internal power supply pumping capability is improved. As a result, according to the present invention, the internal power supply of the semiconductor memory device is stabilized, and a sufficient internal power supply can be ensured even with a low external power supply, thereby providing an advantage of improving the operation characteristics of the device.

Claims (6)

반도체기판의 상부 일정영역에 배치되는 제1 도전형의 웰영역;A well region of a first conductivity type disposed in an upper predetermined region of the semiconductor substrate; 상기 제1 도전형의 웰영역 상부 일정영역에 배치되는 제2 도전형의 웰영역;A well region of a second conductivity type disposed in a predetermined region above the well region of the first conductivity type; 상기 제2 도전형의 웰영역 상부에서 채널영역만큼 이격되도록 배치되는 제1 도전형의 소스/드레인영역;A source / drain region of a first conductivity type disposed above the well region of the second conductivity type by a channel area; 상기 채널영역 상부에서 게이트절연막을 개재하여 배치되는 게이트전극;A gate electrode disposed over the channel region via a gate insulating film; 상기 제2 도전형의 웰영역의 가장자리 상부에서 상기 제2 도전형의 웰영역에 의해 상기 제1 도전형의 소스/드레인영역과 상호 이격되도록 배치되어, 상기 제1 도전형의 소스영역으로의 전류이동경로가 상기 제2 도전형의 웰영역의 상부를 따라 형성되도록 하는 제1 도전형의 고농도컨택영역; 및A current in the source region of the first conductivity type disposed to be spaced apart from the source / drain region of the first conductivity type by the well region of the second conductivity type above the edge of the well region of the second conductivity type; A high concentration contact region of a first conductivity type such that a movement path is formed along an upper portion of the well region of the second conductivity type; And 상기 제1 도전형의 웰영역의 상부에서 상기 제1 도전형의 웰영역 및 제2 도전형의 웰영역에 의해 상기 제1 도전형의 고농도컨택영역과 상호 이격되도록 배치되어, 상기 제1 도전형의 소스영역으로의 전류이동경로가 상기 제1 도전형의 웰영역 및 제2 도전형의 웰영역 상부를 따라 형성되도록 하는 제2 도전형의 고농도컨택영역을 포함하는 것을 특징으로 하는 트랜스퍼 모스 트랜지스터.A first conductive type well region and a second conductive type well region on the first conductive type well region and spaced apart from the high concentration contact region of the first conductive type, And a high concentration contact region of a second conductivity type such that a current path to the source region of the semiconductor device is formed along the upper portion of the well region of the first conductivity type and the well region of the second conductivity type. 제1항에 있어서,The method of claim 1, 상기 제2 도전형의 드레인영역, 제1 도전형의 고농도컨택영역 및 제2 도전형의 고농도컨택영역은 부트노드에 연결되는 것을 특징으로 하는 트랜스퍼 모스 트랜 지스터.And the drain region of the second conductivity type, the high concentration contact region of the first conductivity type, and the high concentration contact region of the second conductivity type are connected to a boot node. 제1항에 있어서,The method of claim 1, 상기 제2 도전형의 소스영역은 내부전원에 연결되는 것을 특징으로 하는 트랜스퍼 모스 트랜지스터.And the source region of the second conductivity type is connected to an internal power supply. 제3항에 있어서,The method of claim 3, 상기 내부전원으로 전달되는 전압은 3 내지 4V인 것을 특징으로 하는 트랜스퍼 모스 트랜지스터.Transfer MOS transistor, characterized in that the voltage delivered to the internal power source 3 to 4V. 제1항에 있어서,The method of claim 1, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것을 특징으로 하는 트랜스퍼 모스 트랜지스터.And the first conductivity type is p-type and the second conductivity type is n-type. 제1항에 있어서,The method of claim 1, 상기 제2 도전형의 소스영역과 내부전원을 연결시키기 위한 컨택은 복수개가 배치되는 것을 특징으로 하는 트랜스퍼 모스 트랜지스터.And a plurality of contacts for connecting the second conductivity type source region and the internal power supply.
KR1020050053922A 2005-06-22 2005-06-22 Transfer mos transistor having increasing pumping capability KR20060134324A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050053922A KR20060134324A (en) 2005-06-22 2005-06-22 Transfer mos transistor having increasing pumping capability

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050053922A KR20060134324A (en) 2005-06-22 2005-06-22 Transfer mos transistor having increasing pumping capability

Publications (1)

Publication Number Publication Date
KR20060134324A true KR20060134324A (en) 2006-12-28

Family

ID=37812717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050053922A KR20060134324A (en) 2005-06-22 2005-06-22 Transfer mos transistor having increasing pumping capability

Country Status (1)

Country Link
KR (1) KR20060134324A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150071052A (en) * 2013-12-17 2015-06-26 에스케이하이닉스 주식회사 MOS transistor having low offset, method of fabricating the same, and electronic device using the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150071052A (en) * 2013-12-17 2015-06-26 에스케이하이닉스 주식회사 MOS transistor having low offset, method of fabricating the same, and electronic device using the same

Similar Documents

Publication Publication Date Title
US8415730B2 (en) Selective coupling of voltage feeds for body bias voltage in an integrated circuit device
US8592942B2 (en) Non-volatile semiconductor memory device
US6586284B2 (en) Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate
JP4744146B2 (en) Semiconductor component having surface electric field relaxation type transistor
US20060278927A1 (en) Body biasing structure of soi
KR0171445B1 (en) Semiconductor device and method of operating semiconductor device
US20040124477A1 (en) Semiconductor integrated circuit device and a method of manufacturing the same
KR930022373A (en) Charge pump circuit with improved charge pumping efficiency
US20100226166A1 (en) MOS capacitor and charge pump with MOS capacitor
KR20180118629A (en) An area efficient and robust electrostatic discharge circuit
US7649238B2 (en) Semiconductor device
WO1996007205A1 (en) Dynamic threshold voltage mosfet for ultra-low voltage operation
JP2001352077A (en) Soi field effect transistor
KR920001732A (en) Semiconductor memory
JP2006073627A (en) Semiconductor integration device
JP2005026366A (en) Semiconductor memory device and semiconductor integrated circuit
JP6867223B2 (en) Semiconductor devices and their manufacturing methods
JPH0821680B2 (en) Integrated circuit
KR20110094213A (en) Jfet device structures and methods for fabricating the same
JP2004288978A (en) Semiconductor integrated device
JP5481562B2 (en) Junction field effect transistor and manufacturing method thereof
JP4657681B2 (en) Semiconductor memory device, method of manufacturing the same, and portable electronic device
US6674127B2 (en) Semiconductor integrated circuit
US6590247B2 (en) MOS capacitor with wide voltage and frequency operating ranges
JP3401918B2 (en) Semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination