KR20060133111A - 유체 분사 장치 및 프린트헤드 다이 - Google Patents

유체 분사 장치 및 프린트헤드 다이 Download PDF

Info

Publication number
KR20060133111A
KR20060133111A KR1020067024182A KR20067024182A KR20060133111A KR 20060133111 A KR20060133111 A KR 20060133111A KR 1020067024182 A KR1020067024182 A KR 1020067024182A KR 20067024182 A KR20067024182 A KR 20067024182A KR 20060133111 A KR20060133111 A KR 20060133111A
Authority
KR
South Korea
Prior art keywords
signal
address
shift register
signals
transistor
Prior art date
Application number
KR1020067024182A
Other languages
English (en)
Other versions
KR101160711B1 (ko
Inventor
트루디 엘 벤자민
제임스 피 액텔
Original Assignee
휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피 filed Critical 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피
Publication of KR20060133111A publication Critical patent/KR20060133111A/ko
Application granted granted Critical
Publication of KR101160711B1 publication Critical patent/KR101160711B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/05—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers produced by the application of heat
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/0458—Control methods or devices therefor, e.g. driver circuits, control circuits controlling heads based on heating elements forming bubbles
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61P—SPECIFIC THERAPEUTIC ACTIVITY OF CHEMICAL COMPOUNDS OR MEDICINAL PREPARATIONS
    • A61P31/00—Antiinfectives, i.e. antibiotics, antiseptics, chemotherapeutics
    • A61P31/04—Antibacterial agents
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/04541—Specific driving circuit
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/04543—Block driving
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/04546—Multiplexing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/0455—Details of switching sections of circuit, e.g. transistors

Landscapes

  • Health & Medical Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • General Chemical & Material Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Medicinal Chemistry (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Organic Chemistry (AREA)
  • Pharmacology & Pharmacy (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Animal Behavior & Ethology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Public Health (AREA)
  • Veterinary Medicine (AREA)
  • Oncology (AREA)
  • Communicable Diseases (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)
  • Surgical Instruments (AREA)
  • Medicines Containing Material From Animals Or Micro-Organisms (AREA)
  • Automatic Analysis And Handling Materials Therefor (AREA)
  • Dram (AREA)
  • Measuring Or Testing Involving Enzymes Or Micro-Organisms (AREA)

Abstract

본 발명은 유체 분사 장치(fluid ejection device)에 관한 것으로, 이 장치는 점화 셀(firing cells)(70, 120)과, 일련의 펄스를 수신하도록 구성된 신호 라인(106, 212)과, 일련의 펄스로부터 펄스를 수신하고 수신된 펄스에 응답하여 어드레스 신호의 세트를 생성하도록 구성된 어드레스 생성기(1000, 1200)를 포함하고, 어드레스 신호의 세트는 점화 셀(70, 120)이 활성화되도록 인에이블(enable)한다.

Description

유체 분사 장치 및 프린트헤드 다이{FLUID EJECTION DEVICE}
관련 출원에 대한 상호 참조
본 출원은 "Fluid Ejection Device"라는 제목의 특허 출원 일련 번호 제 [미지정됨] 호(대리인 서류 제출 번호 제 200210152-1 호)와, "Fluid Ejection Device"라는 제목의 특허 출원 일련 번호 제 [미지정됨] 호(대리인 서류 제출 번호 제 2002091688-1 호)와, "Device With Gates Configured In Loop Structures"라는 제목의 특허 출원 일련 번호 제 [미지정됨] 호(대리인 서류 제출 번호 제 200311485-1 호)와, "Fluid Ejection Device"라는 제목의 특허 출원 일련 번호 제 [미지정됨] 호(대리인 서류 제출 번호 제 200209559-1 호)와, "Fluid Ejection Device With Identification Cells"라는 제목의 특허 출원 일련 번호 제 [미지정됨] 호(대리인 서류 제출 번호 제 200209237-1 호)에 관련되는데, 그 각각의 특허는 본 발명의 양수인에게 양도되고 본 출원과 동일 날짜로 출원되었으며, 그 각각의 특허는 본 명세서 내에 전체가 제시된 것과 같이 그 전체가 참조 문서로서 인용되었다.
유체 분사 시스템의 일실시예로서, 잉크젯 인쇄 시스템은 프린트헤 드(printhead)와, 프린트헤드에 액체 잉크를 제공하는 잉크 공급부와, 프린트헤드를 제어하는 전자 제어기를 포함할 수 있다. 유체 분사 장치의 일실시예로서, 프린트헤드는 복수의 오리피스(orifices) 또는 노즐을 통해 잉크 액적(ink drops)을 분사한다. 잉크는 종이 등과 같은 인쇄 매체를 향해 분출되어, 인쇄 매체에 화상을 인쇄한다. 노즐은 전형적으로 하나 이상의 어레이로 정렬되어, 프린트헤드 및 인쇄 매체가 서로에 대해 대응하여 이동할 때 노즐로부터의 적절히 순차화된 잉크 분사에 의해 인쇄 매체 상에 문자 또는 다른 화상이 인쇄된다.
전형적인 열 잉크젯 인쇄 시스템에서, 프린트헤드는 기화 챔버 내에 위치된 소량의 잉크를 급속 가열하는 것에 의해 노즐을 통해 잉크 액적을 분사한다. 잉크는 본 명세서에서 점화 저항으로 지칭되는 박막 저항 등과 같은 소형의 전기 히터에 의해 가열된다. 잉크의 가열은 잉크가 기화하고 노즐을 통해 분사되게 한다.
하나의 잉크 액적을 분사하기 위해서, 프린트헤드를 제어하는 전자 제어기는 프린트헤드 외부의 전력 공급원으로부터 전기 전류를 활성화한다. 전기 전류는 선택된 점화 저항을 통과하여 대응하여 선택된 기화 챔버 내의 잉크를 가열하고, 대응하는 노즐을 통해 잉크를 분사한다. 공지된 액적 생성기는 점화 저항과, 대응하는 기화 챔버와, 대응하는 노즐을 포함한다.
잉크젯 프린트헤드가 발달됨에 따라, 프린트헤드 내의 액적 생성기의 개수가 증가되어 인쇄 속도 및/또는 품질이 개선된다. 프린트헤드 당 액적 생성기의 개수의 증가는 증가된 개수의 점화 저항에 에너지를 공급하기 위해 프린트헤드 다이 상에서 요구되는 입력 패드의 개수의 대응하는 증가를 초래하였다. 한 가지 타입의 프린트헤드에서, 각각의 점화 저항은 대응하는 입력 패드에 결합되어 점화 저항에 에너지를 공급할 전력을 제공한다. 점화 저항 당 하나의 입력 패드가 존재하는 것은 점화 저항의 개수가 증가됨에 따라 비실용적이 되고 있다.
입력 패드 당 액적 생성기의 개수는 원형(primitives)을 갖는 다른 타입의 프린트헤드에서 크게 증가된다. 하나의 원형에서 단일 전력 리드(power lead)는 모든 점화 저항에 전력을 공급한다. 각각의 점화 저항은 전력 리드 및 대응하는 전계 효과 트랜지스터(field effect transistor : FET)의 드레인-소스 경로와 직렬로 결합된다. 원형 내의 각각의 FET의 게이트는 다수의 원형에 의해 공유되는 별개 에너지 공급 가능형 어드레스 리드에 결합된다.
제조업자들은 지속적으로 프린트헤드 다이 상에서 입력 패드의 개수를 감소시키고 액적 생성기의 개수를 증가시키도록 노력한다. 더 소수의 입력 패드를 갖는 프린트헤드는 전형적으로 더 많은 입력 패드를 갖는 프린트헤드보다 비용이 덜 든다. 또한, 더 많은 액적 생성기를 갖는 프린트헤드는 전형적으로 더 높은 품질 및/또는 인쇄 속도로 인쇄한다. 비용을 유지하면서 특정 인쇄 스워스 높이(print swath height)를 제공하기 위해서, 액적 생성기의 개수가 증가할 때 프린트헤드 다이 크기는 크게 변동되지 않을 것이다. 액적 생성기 밀도가 증가하고 입력 패드의 개수가 감소함에 따라, 프린트헤드 다이 배치는 더욱 더 복잡해질 수 있다.
이들 및 다른 이유로 본 발명이 필요하게 되었다.
도 1은 잉크젯 인쇄 시스템의 일실시예를 도시하는 도면.
도 2는 프린트헤드 다이의 일실시예의 일부분을 도시하는 도면.
도 3은 프린트헤드 다이의 일실시예에서 잉크 공급 슬롯을 따라 배치된 액적 생성기의 배치를 도시하는 도면.
도 4는 프린트헤드 다이의 일실시예에서 이용된 점화 셀의 일실시예를 도시하는 도면.
도 5는 잉크젯 프린트헤드 점화 셀 어레이의 일실시예를 도시하는 개략도.
도 6은 사전-충전된 점화 셀의 일실시예를 도시하는 개략도.
도 7은 잉크젯 프린트헤드 점화 셀 어레이의 일실시예를 도시하는 개략도.
도 8은 점화 셀 어레이의 일실시예의 동작을 도시하는 타이밍도.
도 9는 프린트헤드 다이 내의 어드레스 생성기에 대한 일실시예를 도시하는 도면.
도 10a는 시프트 레지스터 내의 하나의 시프트 레지스터 셀을 도시하는 도면.
도 10b는 방향 회로를 도시하는 도면.
도 11은 어드레스 생성기의 작동을 정방향으로 도시하는 타이밍도.
도 12는 어드레스 생성기의 작동을 역방향으로 도시하는 타이밍도.
도 13은 프린트헤드 다이 내의 2개의 어드레스 생성기 및 6개의 점화 그룹의 일실시예를 도시하는 블록도.
도 14는 프린트헤드 다이 내의 어드레스 생성기의 정방향 및 역방향 동작을 도시하는 타이밍도.
도 15는 프린트헤드 다이 내의 어드레스 생성기, 래치 회로 및 6개의 점화 그룹에 대한 일실시예를 도시하는 블록도.
도 16은 래치 레지스터의 일실시예를 도시하는 도면.
도 17은 래치 레지스터의 일실시예의 예시적인 동작을 도시하는 타이밍도.
도 18은 단일 방향 시프트 레지스터 셀의 일실시예를 도시하는 도면.
도 19는 정방향 및 역방향으로 어드레스를 제공하기 위해 단방향 시프트 레지스터 셀을 이용하는 어드레스 생성기를 도시하는 도면.
도 20은 정방향 및 역방향으로 어드레스를 제공하기 위해 하나의 시프트 레지스터 내에서 단방향 시프트 레지스터 셀을 이용하는 어드레스 생성기를 도시하는 도면.
도 21은 프린트헤드 다이에 대한 일실시예의 예시적인 배치를 도시하는 도면.
도 22는 프린트헤드 다이에 대한 일실시예의 예시적인 배치의 다른 측면을 도시하는 도면.
도 23은 프린트헤드 다이에 대한 일실시예의 일부분을 도시하는 평면도.
도 24는 프린트헤드 다이에 대한 다른 실시예의 예시적인 배치를 도시하는 도면.
도 25a 및 도 25b는 프린트헤드 다이의 외부 회로에 결합하기 위해 이용될 수 있는 플렉스 회로의 컨택트 영역을 도시하는 도면.
이하의 상세한 설명에서, 본 발명의 일부분을 형성하고 본 발명이 실행될 수 있는 특정 실시예를 예로서 도시하는 첨부 도면을 참조하였다. 이와 관련하여, "상면", "바닥", "전방", "후방", "선행", "후속" 등과 같은 방향 지시 용어는 도시된 도면(들)의 방향을 참조하도록 이용되었다. 본 발명의 실시예의 구성 요소는 다수의 서로 다른 방향으로 위치될 수 있으므로, 방향 지시 용어는 예시를 목적으로 사용되었고, 한정하는 방식으로 이용된 것이 아니다. 본 발명의 범주를 벗어나지 않으면서 다른 실시예를 이용하고, 구조적 또는 논리적 변경을 실행할 수 있다는 것을 이해할 것이다. 그러므로 이하의 상세한 설명은 한정적 의미로 해석되어서는 안되고, 본 발명의 범주는 첨부된 청구항에 의해서 정의된다.
도 1은 잉크젯 인쇄 시스템(20)의 일실시예를 도시한다. 잉크젯 인쇄 시스템(20)은 잉크젯 프린트헤드 어셈블리(22) 등의 유체 분사 장치 및 잉크 공급 어셈블리(24) 등의 유체 공급 어셈블리를 포함하는 유체 분사 시스템(fluid ejection system)의 일실시예를 구성한다. 또한, 잉크젯 인쇄 시스템(20)은 탑재 어셈블리(26), 매체 반송 어셈블리(media transport assembly)(28) 및 전자 제어기(30)를 포함한다. 적어도 하나의 전력 공급원(32)은 잉크젯 인쇄 시스템(20)의 여러 전기 구성 요소에 전력을 공급한다.
일실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 복수의 오리피 스(orifices) 또는 노즐(34)을 통해 인쇄 매체(36)를 향해 잉크 액적을 분사하여 인쇄 매체(36) 상에 인쇄되게 하는 적어도 하나의 프린트헤드 또는 프린트헤드 다이(40)를 포함한다. 프린트헤드(40)는 유체 분사 장치의 일실시예이다. 인쇄 매체(36)는 종이, 카드 용지(card stock), 투명지(transparencies), 마일라(Mylar), 직물 등과 같은 임의의 타입의 적절한 시트 재료일 수 있다. 전형적으로, 노즐(34)은 하나 이상의 열 또는 어레이로 정렬되어, 잉크젯 프린트헤드 어셈블리(22) 및 인쇄 매체(36)가 서로에 대해 상관적으로 이동할 때 노즐(34)로부터의 적절히 순차화된 잉크의 분사에 의해서 문자, 기호 및/또는 다른 그래픽 또는 화상이 인쇄 매체(36) 상에 인쇄되게 된다. 이하의 설명은 프린트헤드 어셈블리(22)로부터 잉크를 분사하는 것에 관련되었으나, 투명 유체(clear fluid)를 포함하는 다른 액체, 유체 또는 유동 가능(flowable) 재료도 프린트헤드 어셈블리(22)로부터 분사될 수 있다는 것을 이해할 것이다.
유체 공급 어셈블리의 일실시예로서의 잉크 공급 어셈블리(24)는 프린트헤드 어셈블리(22)에 잉크를 공급하고 잉크를 저장하는 저장소(38)를 포함한다. 이로 인해, 잉크는 저장소(38)로부터 잉크젯 프린트헤드 어셈블리(22)로 흐른다. 잉크 공급 어셈블리(24) 및 잉크젯 프린트헤드 어셈블리(22)는 일방향 잉크 전달 시스템 또는 재순환(recirculating) 잉크 전달 시스템을 형성할 수 있다. 일방향 잉크 전달 시스템에서, 잉크젯 프린트헤드 어셈블리(22)에 공급되는 실질적으로 전체의 잉크가 인쇄 동안에 소모된다. 재순환 잉크 전달 시스템에서, 프린트헤드 어셈블리(22)에 의해 공급되는 잉크의 일부분만이 인쇄 동안에 소모된다. 이 경우에, 인 쇄 동안에 소모되지 않은 잉크는 잉크 공급 어셈블리(24)로 되돌아간다.
일실시예에서, 잉크젯 프린트헤드 어셈블리(22) 및 잉크 공급 어셈블리(24)는 잉크젯 카트리지 또는 펜 내에서 함께 수용된다. 잉크젯 카트리지 또는 펜은 유체 분사 장치의 일실시예이다. 다른 실시예에서, 잉크 공급 어셈블리(24)는 잉크젯 프린트헤드 어셈블리(22)로부터 분리되고, 공급 튜브(supply tube)(도시하지 않음) 등과 같은 인터페이스 접속을 통해 잉크젯 프린트헤드 어셈블리(22)에 잉크를 공급한다. 어느 실시예에서도, 잉크 공급 어셈블리(24)의 저장소(38)는 제거, 교체 및/또는 보충될 수 있다. 잉크젯 프린트헤드 어셈블리(22) 및 잉크 공급 어셈블리(24)가 잉크젯 카트리지 내에 함께 수용되는 일실시예에서, 저장소(38)는 카트리지 내에 위치되는 국부 저장소(local reservoir)를 포함하고, 또한 카트리지와는 별도로 위치된 더 큰 저장소를 포함할 수 있다. 이 경우에, 별개의 더 큰 저장소는 국부 저장소를 보충하는 역할을 한다. 따라서, 별개의 더 큰 저장소 및/또는 국부 저장소는 제거, 교체 및/또는 보충될 수 있다.
탑재 어셈블리(26)는 잉크젯 프린트헤드 어셈블리(22)를 매체 반송 어셈블리(28)에 대해 배치하고, 매체 반송 어셈블리(28)는 인쇄 매체(36)를 잉크젯 프린트헤드 어셈블리(22)에 대해 배치한다. 따라서, 인쇄 영역(print zone)(37)은 잉크젯 프린트헤드 어셈블리(22)와 인쇄 매체(36) 사이의 영역 내에서 노즐(34)에 인접하게 정의된다. 일실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 스캐닝 타입(scanning type) 프린트헤드 어셈블리이다. 이 경우에, 탑재 어셈블리(26)는 잉크젯 프린트헤드 어셈블리(22)를 매체 반송 어셈블리(28)에 대해 이동시켜서 인쇄 매체(36)를 스캐닝하는 캐리지(carriage)(도시하지 않음)를 포함한다. 다른 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 비스캐닝 타입(non-scanning type) 프린트헤드 어셈블리이다. 이 경우에, 탑재 어셈블리(26)는 매체 반송 어셈블리(28)에 대해 지정된 위치에 잉크젯 프린트헤드 어셈블리(22)를 고정한다. 따라서, 매체 반송 어셈블리(28)는 인쇄 매체(36)를 잉크젯 프린트헤드 어셈블리(22)에 대해 배치한다.
전자 제어기 또는 프린터 제어기(30)는 전형적으로 잉크젯 프린트헤드 어셈블리(22), 탑재 어셈블리(26) 및 매체 반송 어셈블리(28)와 통신하고 이들을 제어하기 위한 프로세서, 펌웨어(firmware) 및 다른 전자 기기 또는 그 조합을 포함한다. 전자 제어기(30)는 컴퓨터 등과 같은 호스트 시스템으로부터 데이터(39)를 수신하고, 일반적으로 데이터(39)를 일시적으로 저장하는 메모리를 포함한다. 전형적으로, 데이터(39)는 전자, 적외선, 광학, 또는 다른 정보 전송 경로를 따라 잉크젯 인쇄 시스템(20)으로 전달된다. 데이터(39)는 예를 들면, 인쇄될 문서 및/또는 파일을 나타낸다. 이 경우에, 데이터(39)는 잉크젯 인쇄 시스템(20)을 위한 인쇄 작업을 형성하고, 하나 이상의 인쇄 작업 커맨드 및/또는 커맨드 파라미터를 포함한다.
일실시예에서, 전자 제어기(30)는 노즐(34)로부터 잉크 액적을 분사하도록 잉크젯 프린트헤드 어셈블리(22)를 제어한다. 이 경우에, 전자 제어기(30)는 인쇄 매체(36) 상에 문자, 기호 및/또는 다른 그래픽 또는 화상을 형성하는 분사된 잉크 액적의 패턴을 정의한다. 분사된 잉크 액적의 패턴은 인쇄 작업 커맨드 및/또는 커맨드 파라미터에 의해 결정된다.
일실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 하나의 프린트헤드(40)를 포함한다. 다른 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 와이드 어레이(wide-array) 또는 멀티 헤드(multi-head) 프린트헤드 어셈블리이다. 소정의 와이드 어레이의 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 프린트헤드 다이(40)를 전달하는 캐리어를 포함하고, 프린트헤드 다이(40)와 전자 제어기(30) 사이에 전기적 통신을 제공하고, 프린트헤드 다이(40)와 잉크 공급 어셈블리(24) 사이에 유체학적 통신을 제공한다.
도 2는 프린트헤드 다이(40)의 일실시예의 일부분을 도시하는 도면이다. 프린트헤드 다이(40)는 인쇄 또는 유체 분사 소자(42)의 어레이를 포함한다. 인쇄 소자(42)는 그 내부에 잉크 공급 슬롯(46)이 형성되어 있는 기판(44) 상에 형성된다. 이 경우에, 잉크 공급 슬롯(46)은 인쇄 소자(42)에 대한 액체 잉크의 공급원을 제공한다. 잉크 공급 슬롯(46)은 유체 공급원의 일실시예이다. 유체 공급원의 다른 실시예는 대응하는 기화 챔버(vaporization chambers)에 공급하는 대응하는 개별 잉크 공급 홀(ink feed holes) 및 유체 분사 소자의 대응 그룹에 각각 공급하는 다수의 더 짧은 잉크 공급 트렌치(ink feed trenches)를 포함하지만 이것으로 한정되지 않는다. 박막 구조물(48) 내부에는 기판(44) 내에 형성된 잉크 공급 슬롯(46)과 통신하는 잉크 공급 채널(54)이 형성되어 있다. 오리피스층(50)은 전면(front face)(50a) 및 전면(50a) 내에 형성된 노즐 개구(34)를 갖는다. 오리피스층(50) 내부에는 또한 노즐 개구(34) 및 박막 구조물(48)의 잉크 공급 채널(54) 과 통신하는 노즐 챔버 또는 기화 챔버(56)가 형성되어 있다. 점화 저항(52)은 기화 챔버(56) 내에 위치되고, 리드(leads)(58)는 선택된 점화 저항을 통한 전류 인가를 제어하는 회로에 대해 점화 저항(52)을 전기적으로 결합한다. 본 명세서에 설명된 액적 생성기(60)는 점화 저항(52), 노즐 챔버 또는 기화 챔버(56) 및 노즐 개구(34)를 포함한다.
인쇄 동안에, 잉크는 잉크 공급 슬롯(46)으로부터 잉크 공급 채널(54)을 통해 기화 챔버(56)로 흐른다. 노즐 개구(34)는 점화 저항(52)과 작동 가능하게 연결되어 기화 챔버(56) 내의 잉크 액적이 노즐 개구(34)를 통해 분사(예를 들면, 점화 저항(52)의 면에 대해 실질적으로 수직하게 분사)되고, 점화 저항(52)에 전력이 공급되면 인쇄 매체(36)를 향해 분사된다.
프린트헤드 다이(40)의 예시적인 실시예는 열적 프린트헤드, 압전 프린트헤드, 정전 프린트헤드, 또는 다중층 구조물 내에 집적될 수 있는 것으로 본 기술 분야에서 알려진 임의의 다른 타입의 유체 분사 장치를 포함한다. 기판(44)은 예를 들면, 실리콘, 유리, 세라믹, 또는 안정한 폴리머로 형성되고, 박막 구조물(48)은 실리콘 이산화물, 실리콘 탄화물, 실리콘 질화물, 탄탈륨, 폴리실리콘 유리, 또는 다른 적절한 재료로 이루어진 하나 이상의 패시베이션(passivation)층 또는 절연층을 포함하도록 형성된다. 또한, 박막 구조물(48)은 점화 저항(52) 및 리드(58)를 정의하는 적어도 하나의 도전층을 포함한다. 일실시예에서, 도전층은 예를 들면, 알루미늄, 금, 탄탈륨, 탄탈륨-알루미늄, 또는 다른 금속 또는 금속 합금을 포함한다. 일실시예에서, 이하에 설명되는 점화 셀 회로(firing cell circuitry)는 기 판(44) 및 박막 구조물(48) 등과 같은 기판 및 박막층 내에 구현된다.
일실시예에서, 오리피스층(50)은 포토이미저블(photoimageable) 에폭시 수지, 예를 들면, 메사추세츠주의 뉴튼에 소재하는 마이크로 켐(Micro-Chem) 사에 의해 시판되는 SU8로 지칭되는 에폭시를 포함한다. SU8 또는 다른 폴리머를 가지고 오리피스층(50)을 제조하는 예시적인 기법은 본 명세서에 참조 문헌으로 인용된 미국 특허 번호 제 6,162,589 호에 상세하게 개시되어 있다. 일실시예에서, 오리피스층(50)은 장벽층(barrier layer)(예를 들면, 드라이 필름 포토레지스트(dry film photoresist) 장벽층) 및 장벽층 위에 형성된 금속 오리피스층(예를 들면, 니켈, 구리, 철/니켈 합금, 팔라듐, 금 또는 로듐층)으로 지칭되는 2개의 별도의 층으로 형성된다. 그러나, 다른 적절한 재료를 이용하여 오리피스층(50)을 형성할 수 있다.
도 3은 프린트헤드 다이(40)의 일실시예에서 잉크 공급 슬롯(46)과 함께 배치된 액적 생성기(60)를 도시하는 도면이다. 잉크 공급 슬롯(46)은 대향하는 잉크 공급 슬롯면(46a, 46b)을 포함한다. 액적 생성기(60)는 각각의 대향하는 잉크 공급 슬롯면(46a, 46b)을 따라 배치된다. 전체 n개의 액적 생성기(60)는 잉크 공급 슬롯(46)을 따라 배치되고, m개의 액적 생성기(60)는 잉크 공급 슬롯면(46a)을 따라 배치되며, n-m개의 액적 생성기(60)는 잉크 공급 슬롯면(46b)을 따라 배치된다. 일실시예에서, n은 잉크 공급 슬롯(46)을 따라 배치된 200개의 액적 생성기(60)와 같고, m은 대향하는 잉크 공급 슬롯면(46a, 46b) 각각을 따라 배치된 100개의 액적 생성기(60)와 같다. 다른 실시예에서, 임의의 적절한 개수의 액적 생성기(60)는 잉크 공급 슬롯(46)을 따라 배치될 수 있다.
잉크 공급 슬롯(46)은 잉크 공급 슬롯(46)을 따라 배치된 n개의 액적 생성기(60) 각각에 대해 잉크를 공급한다. n개의 액적 생성기(60) 각각은 점화 저항(52), 기화 챔버(56) 및 노즐(34)을 포함한다. n개의 기화 챔버(56) 각각은 적어도 하나의 잉크 공급 채널(54)을 통해 잉크 공급 슬롯(46)에 대해 유체학적으로 결합된다. 액적 생성기(60)의 점화 저항(52)은 제어된 시퀀스로 전력이 공급되어, 기화 챔버(56)로부터 또한 노즐(34)을 통해 유체를 분사하여 인쇄 매체(36) 상에 화상을 인쇄한다.
도 4는 프린트헤드 다이(40)의 일실시예에서 이용된 점화 셀(70)의 일실시예를 도시하는 도면이다. 점화 셀(70)은 점화 저항(52), 저항 구동 스위치(72) 및 메모리 회로(74)를 포함한다. 점화 저항(52)은 액적 생성기(60)의 부분이다. 구동 스위치(72) 및 메모리 회로(74)는 점화 저항(52)을 통한 전류의 인가를 제어하는 회로의 부분이다. 점화 셀(70)은 박막 구조물(48) 내부 및 기판(44) 상에 형성된다.
일실시예에서, 점화 저항(52)은 박막 저항이고, 구동 스위치(72)는 전계 효과 트랜지스터(FET)이다. 점화 저항(52)은 점화 라인(76) 및 구동 스위치(72)의 드레인-소스 경로에 전기적으로 결합된다. 또한 구동 스위치(72)의 드레인-소스 경로는 접지 등과 같은 기준 전압에 결합된 기준 라인(78)에 전기적으로 결합된다. 구동 스위치(72)의 게이트는 구동 스위치(72)의 상태를 제어하는 메모리 회로(74)에 전기적으로 결합된다.
메모리 회로(74)는 데이터 라인(80) 및 인에이블 라인(enable lines)(82)에 전기적으로 결합된다. 데이터 라인(80)은 화상의 부분을 나타내는 데이터 신호를 수신하고, 인에이블 라인(82)은 메모리 회로(74)의 동작을 제어하는 인에이블 신호를 수신한다. 메모리 회로(74)는 인에이블 신호에 의해 인에이블될 때 1비트의 데이터를 저장한다. 저장된 데이터 비트의 로직 레벨은 구동 스위치(72)의 상태(예를 들면, 온(on) 또는 오프(off), 도전 또는 비도전)를 설정한다. 인에이블 신호는 하나 이상의 선택 신호 및 하나 이상의 어드레스 신호를 포함할 수 있다.
점화 라인(76)은 에너지 펄스를 포함하는 에너지 신호를 수신하고, 점화 저항(52)에 에너지 펄스를 제공한다. 일실시예에서, 에너지 펄스는 액적 생성기(60)의 기화 챔버(56) 내의 유체를 가열 및 기화하기 위한 적절한 양의 에너지를 제공하도록 타이밍된 시작 시간 및 타이밍된 주기를 갖도록 하여 전자 제어기(30)에 의해 제공된다. 구동 스위치(72)가 온 상태(도전 상태)이면, 에너지 펄스는 점화 저항(52)을 가열하여 액적 생성기(60)로부터의 유체를 가열 및 분사한다. 구동 스위치(72)가 오프 상태(비도전 상태)이면, 에너지 펄스는 점화 저항(52)을 가열하지 않고, 유체는 액적 생성기(60) 내에 유지된다.
도 5는 참조 부호(100)로 표시된 잉크젯 프린트헤드 점화 셀 어레이의 일실시예를 도시하는 개략도이다. 점화 셀 어레이(100)는 n개의 점화 그룹(102a-102n)으로 정렬된 복수의 점화 셀(70)을 포함한다. 일실시예에서, 점화 셀(70)은 6개의 점화 그룹(102a-102n)으로 정렬된다. 다른 실시예에서, 점화 셀(70)은 4개 이상의 점화 그룹(102a-102n) 등과 같은 임의의 적합한 개수의 점화 그룹(102a-102n)으로 정렬될 수 있다.
어레이(100) 내의 점화 셀(70)은 L개의 행 및 m개의 열로 개략적으로 정렬된다. 점화 셀(70)의 L개의 행은 인에이블 신호를 수신하는 인에이블 라인(104)에 대해 전기적으로 결합된다. 본 명세서에서 점화 셀(70)의 행 서브그룹 또는 서브그룹으로 지칭되는 점화 셀(70)의 각각의 행은, 서브그룹 인에이블 라인(106a-106L)의 하나의 세트에 전기적으로 결합된다. 서브그룹 인에이블 라인(106a-106L)은 점화 셀(70)의 대응하는 서브그룹을 인에이블하는 서브그룹 인에이블 신호(SG1, SG2, ... SGL)를 수신한다.
m개의 열은 데이터 신호(D1, D2, ... Dm)를 각각 수신하는 m개의 데이터 라인(108a-108m)에 전기적으로 결합된다. m개의 열 각각은 각각의 n개의 점화 그룹(102a-102n) 내의 점화 셀(70)을 포함하고, 본 명세서에서 데이터 라인 그룹 또는 데이터 그룹으로 지칭되는 점화 셀(70)의 각각의 열은, 데이터 라인(108a-108m) 중 하나에 전기적으로 결합된다. 다시 말해서, 각각의 데이터 라인(108a-108m)은 각각의 점화 그룹(102a-102n) 내의 점화 셀(70)을 포함하는 하나의 열 내의 각각의 점화 셀(70)에 전기적으로 결합된다. 예를 들면, 데이터 라인(108a)은 각각의 점화 그룹(102a-102n) 내의 점화 셀(70)을 포함하는 최좌측 열의 각각의 점화 셀(70)에 전기적으로 결합된다. 데이터 라인(108b)은 인접한 열 및 그 위쪽의 다른 열 내에 있는 각각의 점화 셀(70)에 전기적으로 결합되고, 데이터 라인(108m)은 각각의 점화 그룹(102a-102n) 내의 점화 셀(70)을 포함하는 최우측 열 내의 각각의 점 화 셀(70)에 전기적으로 결합된다.
일실시예에서, 어레이(100)는 6개의 점화 그룹(102a-102n)으로 정렬되고, 6개의 점화 그룹(102a-102n) 각각은 13개의 서브그룹 및 8개의 데이터 라인 그룹을 포함한다. 다른 실시예에서, 어레이(100)는 임의의 적합한 개수의 점화 그룹(102a-102n) 및 임의의 적합한 개수의 서브그룹 및 데이터 라인 그룹으로 정렬될 수 있다. 어떠한 실시예에서도, 점화 그룹(102a-102n)은 동일한 개수의 서브그룹 및 데이터 라인 그룹을 갖도록 제한되지 않는다. 대신에, 각각의 점화 그룹(102a-102n)은 임의의 다른 점화 그룹(102a-102n)에 비해 서로 다른 개수의 서브그룹 및/또는 데이터 라인 그룹을 가질 수 있다. 또한, 각각의 서브그룹은 임의의 다른 서브그룹에 비해 서로 다른 개수의 점화 셀(70)을 가질 수 있고, 각각의 데이터 라인 그룹은 임의의 다른 데이터 라인 그룹에 비해 서로 다른 개수의 점화 셀(70)을 가질 수 있다.
각각의 점화 그룹(102a-102n) 내의 점화 셀(70)은 점화 라인(110a-110n) 중 하나에 전기적으로 결합된다. 점화 그룹(102a)에서, 각각의 점화 셀(70)은 점화 신호 또는 에너지 신호(FIRE1)를 수신하는 점화 라인(110a)에 전기적으로 결합된다. 점화 그룹(102b)에서, 각각의 점화 셀(70)은 점화 신호 또는 에너지 신호(FIRE2)를 수신하는 점화 라인(110b)에 전기적으로 결합되는데, 이것은 점화 그룹(102n)까지 계속 적용되어 점화 그룹(102n) 내에서 각각의 점화 셀(70)은 점화 신호 또는 에너지 신호(FIREn)를 수신하는 점화 라인(110n)에 전기적으로 결합된다. 또한, 각각의 점화 그룹(102a-102n) 내의 각각의 점화 셀(70)은 접지로 고정 된 공통 기준 라인(112)에 전기적으로 결합된다.
작동 중에, 서브그룹 인에이블 신호(SG1, SG2, ... SGL)는 서브그룹 인에이블 라인(106a-106L)에 제공되어 점화 셀(70)의 하나의 서브그룹을 인에이블한다. 인에이블된 점화 셀(70)은 데이터 라인(108a-108m)에 제공된 데이터 신호(D1, D2, ... Dm)를 저장한다. 데이터 신호(D1, D2, ... Dm)는 인에이블된 점화 셀(70)의 메모리 회로(74) 내에 저장된다. 각각의 저장된 데이터 신호(D1, D2, ... Dm)는 인에이블된 점화 셀(70) 중 하나의 점화 셀 내에 있는 구동 스위치(72)의 상태를 설정한다. 구동 스위치(72)는 저장된 데이터 신호 값에 기초하여 도전 상태 또는 비도전 상태로 설정된다.
선택된 구동 스위치(72)의 상태가 설정된 후, 에너지 신호(FIRE1-FIREn)는 점화 셀(70)의 선택된 서브그룹을 포함하는 점화 그룹(102a-102n)에 대응하는 점화 라인(110a-110n)에 제공된다. 에너지 신호(FIRE1-FIREn)는 에너지 펄스를 포함한다. 에너지 펄스는 선택된 점화 라인(110a-110n)에 제공되어 도전 상태의 구동 스위치(72)를 갖는 점화 셀(70) 내의 점화 저항(52)에 전력을 공급한다. 전력 공급된 점화 저항(52)은 인쇄 매체(36) 상에 잉크를 가열 및 분사하여 데이터 신호(D1, D2, ... Dm)에 의해 표시되는 화상을 인쇄한다. 서브그룹 of 점화 셀(70)의 서브그룹의 인에이블, 인에이블된 서브그룹 내에 데이터 신호(D1, D2, ... Dm)의 저장 및 에너지 신호(FIRE1-FIREn)를 제공하여 인에이블된 서브그룹 내의 점화 저항(52)에 전력을 공급하는 프로세스는 인쇄가 종료할 때까지 계속된다.
일실시예에서, 에너지 신호(FIRE1-FIREn)가 선택된 점화 그룹(102a-102n)에 제공될 때, 서브그룹 인에이블 신호(SG1, SG2, ... SGL)는 서로 다른 점화 그룹(102a-102n) 내의 다른 서브그룹을 선택 및 인에이블하도록 변경된다. 새롭게 인에이블된 서브그룹은 데이터 라인(108a-108m)에 제공된 데이터 신호(D1, D2, ... Dm)를 저장하고, 에너지 신호(FIRE1-FIREn)는 점화 라인(110a-110n) 중 하나에 제공되어 새롭게 인에이블된 점화 셀(70) 내의 점화 저항(52)에 전력을 공급한다. 임의의 한 시점에서, 오로지 하나의 점화 셀(70)의 서브그룹만이 서브그룹 인에이블 신호(SG1, SG2, ... SGL)에 의해 인에이블되어 데이터 라인(108a-108m)에 제공된 데이터 신호(D1, D2, ... Dm)를 저장한다. 이와 관련하여, 데이터 라인(108a-108m) 상의 데이터 신호(D1, D2, ... Dm)는 시분할 다중화된(timed division multiplexed) 데이터 신호이다. 또한, 에너지 신호(FIRE1-FIREn)가 선택된 점화 그룹(102a-102n)에 제공되는 동안에, 선택된 점화 그룹(102a-102n) 내에서 오로지 하나의 서브그룹만이 도전 상태로 설정된 구동 스위치(72)를 포함한다. 그러나, 서로 다른 점화 그룹(102a-102n)에 제공된 에너지 신호(FIRE1-FIREn)는 중첩될 수 있다.
도 6은 사전-충전된(pre-charged) 점화 셀(120)의 일실시예를 도시하는 개략도이다. 사전-충전된 점화 셀(120)은 점화 셀(70)의 일실시예이다. 사전-충전된 점화 셀(120)은 점화 저항(52)에 전기적으로 결합된 구동 스위치(172)를 포함한다. 일실시예에서, 구동 스위치(172)는 점화 저항(52)의 한 단자에 한 쪽 단이, 기준 라인(122)에 다른 쪽 단이 전기적으로 결합된 드레인-소스 경로를 포함하는 FET이다. 기준 라인(122)은 접지 등과 같은 기준 전압으로 고정된다. 점화 저항(52)의 다른 단자는 에너지 펄스를 포함하는 점화 신호 또는 에너지 신호(FIRE)를 수신하는 점화 라인(124)에 전기적으로 결합된다. 에너지 펄스는 구동 스위치(172)가 온 상태(도전 상태)일 때 점화 저항(52)에 전력을 공급한다.
구동 스위치(172)의 게이트는 사전-충전 트랜지스터(128) 및 선택 트랜지스터(130)의 순차적 활성화에 따라서 데이터를 저장하는 메모리 소자로서 기능하는 저장 노드 캐패시턴스(126)를 형성한다. 드레인-소스 경로 및 사전-충전 트랜지스터(128)의 게이트는 사전-충전 신호를 수신하는 사전-충전 라인(132)에 전기적으로 결합된다. 구동 스위치(172)의 게이트는 사전-충전 트랜지스터(128)의 드레인-소스 경로 및 선택 트랜지스터(130)의 드레인-소스 경로에 전기적으로 결합된다. 선택 트랜지스터(130)의 게이트는 선택 신호를 수신하는 선택 라인(134)에 전기적으로 결합된다. 저장 노드 캐패시턴스(126)는 구동 스위치(172)의 일부분으로서 점선으로 도시되어 있다. 이와 다르게, 구동 스위치(172)로부터 분리된 캐패시터는 메모리 소자로서 이용될 수 있다.
데이터 트랜지스터(136), 제 1 어드레스 트랜지스터(138) 및 제 2 어드레스 트랜지스터(140)는 병렬로 전기적으로 결합된 드레인-소스 경로를 포함한다. 데이터 트랜지스터(136), 제 1 어드레스 트랜지스터(138) 및 제 2 어드레스 트랜지스터(140)의 병렬 조합은 선택 트랜지스터(130)의 드레인-소스 경로와 기준 라인(122) 사이에 전기적으로 결합된다. 데이터 트랜지스터(136), 제 1 어드레스 트 랜지스터(138) 및 제 2 어드레스 트랜지스터(140)의 병렬 조합에 대해 결합된 선택 트랜지스터(130)를 포함하는 직렬 회로는 구동 스위치(172)의 노드 캐패시턴스(126)의 양단에 전기적으로 결합된다. 데이터 트랜지스터(136)의 게이트는 데이터 신호(~DATA)를 수신하는 데이터 라인(142)에 전기적으로 결합된다. 제 1 어드레스 트랜지스터(138)의 게이트는 어드레스 신호(~ADDRESS1)를 수신하는 어드레스 라인(144)에 전기적으로 결합되고, 제 2 어드레스 트랜지스터(140)의 게이트는 어드레스 신호(~ADDRESS2)를 수신하는 제 2 어드레스 라인(146)에 전기적으로 결합된다. 데이터 신호(~DATA) 및 어드레스 신호(~ADDRESS1, ~ADDRESS2)는 신호 명칭의 앞부분에 있는 틸다(tilda)(~)로 표시된 바와 같이 로우가 될 때 활성화된다. 노드 캐패시턴스(126), 사전-충전 트랜지스터(128), 선택 트랜지스터(130), 데이터 트랜지스터(136) 및 어드레스 트랜지스터(138, 140)는 메모리 셀을 형성한다.
작동 중에, 노드 캐패시턴스(126)는 사전-충전 라인(132)에 하이 레벨(high level) 전압 펄스를 제공함으로써 사전-충전 트랜지스터(128)를 통해 사전-충전된다. 일실시예에서, 사전-충전 라인(132)에서의 하이 레벨 전압 펄스 이후에, 데이터 신호(~DATA)가 데이터 라인(142)에 제공되어 데이터 트랜지스터(136)의 상태를 설정하고, 어드레스 신호(~ADDRESS1, ~ADDRESS2)가 어드레스 라인(144, 146)에 제공되어 제 1 어드레스 트랜지스터(138) 및 제 2 어드레스 트랜지스터(140)의 상태를 설정한다. 충분한 크기의 전압 펄스가 선택 라인(134)에 제공되면 선택 트랜지스터(130)가 온 상태로 전환(turn on)되고, 데이터 트랜지스터(136), 제 1 어드레스 트랜지스터(138) 및/또는 제 2 어드레스 트랜지스터(140)가 온 상태가 되면 노 드 캐패시턴스(126)는 방전한다. 이와 다르게, 데이터 트랜지스터(136), 제 1 어드레스 트랜지스터(138) 및 제 2 어드레스 트랜지스터(140)가 모두 오프 상태이면 노드 캐패시턴스(126)는 충전 상태로 유지된다.
어드레스 신호(~ADDRESS1, ~ADDRESS2)가 모두 로우이면 사전-충전된 점화 셀(120)은 어드레싱된 점화 셀이고, 노드 캐패시턴스(126)는 데이터 신호(~DATA)가 하이이면 방전하거나, 데이터 신호(~DATA)가 로우이면 충전 상태로 유지된다. 어드레스 신호(~ADDRESS1, ~ADDRESS2) 중 적어도 하나가 하이이면 사전-충전된 점화 셀(120)은 어드레싱된 점화 셀이 아니고, 노드 캐패시턴스(126)는 데이터 신호(~DATA)의 전압 레벨에 무관하게 방전한다. 제 1 및 제 2 어드레스 트랜지스터(136, 138)는 어드레스 디코더를 포함하고, 데이터 트랜지스터(136)는 사전-충전된 점화 셀(120)이 어드레싱되면 노드 캐패시턴스(126) 상의 전압 레벨을 제어한다.
사전-충전된 점화 셀(120)은 상술된 작동 관계가 유지되는 한 임의의 개수의 다른 토폴로지 또는 정렬도 이용할 수 있다. 예를 들면, 그 출력이 단일 트랜지스터에 결합된 OR 게이트가 어드레스 라인(144, 146)에 결합될 수 있다.
도 7은 잉크젯 프린트헤드 점화 셀 어레이(200)의 일실시예를 도시하는 개략도이다. 점화 셀 어레이(200)는 6개의 점화 그룹(202a-202f)으로 정렬된 복수의 사전-충전된 점화 셀(120)을 포함한다. 각각의 점화 그룹(202a-202f) 내의 사전-충전된 점화 셀(120)은 13 행 및 8 열로 대략 정렬된다. 사전-충전된 점화 셀의 개수 및 그 배치는 원하는 대로 변경될 수 있기는 하지만 어레이(200) 내의 점화 그룹(202a-202f) 및 사전-충전된 점화 셀(120)은 78 행 및 8 열로 대략 정렬된다.
사전-충전된 점화 셀(120)의 8개의 열은 각각 데이터 신호(~D1, ~D2, ... ~D8)를 수신하는 8개의 데이터 라인(208a-208h)에 전기적으로 결합된다. 본 명세서에서 데이터 라인 그룹 또는 데이터 그룹으로 지칭되는 8개의 열은 각각, 각각의 6개의 점화 그룹(202a-202f) 내의 사전-충전된 점화 셀(120)을 포함한다. 사전-충전된 점화 셀(120)의 각각의 열 내의 각각의 점화 셀(120)은 데이터 라인(208a-208h) 중 하나에 전기적으로 결합된다. 데이터 라인 그룹 내의 모든 사전-충전된 점화 셀(120)은 해당 열 내의 사전-충전된 점화 셀(120)의 데이터 트랜지스터(136)의 게이트에 전기적으로 결합된 동일한 데이터 라인(208a-208h)에 전기적으로 결합된다.
데이터 라인(208a)은 각각의 점화 그룹(202a-202f) 내의 사전-충전된 점화 셀을 포함하는 최좌측 열 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 데이터 라인(208b)은 인접한 열 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합되고, 이것은 그 다음 라인에도 계속 적용되어 데이터 라인(208h)은 각각의 점화 그룹(202a-202f) 내의 사전-충전된 점화 셀(120)을 포함하는 최우측 열 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다.
사전-충전된 점화 셀(120)의 행은 어드레스 신호(~A1, ~A2, ... ~A7)를 각각 수신하는 어드레스 라인(206a-206g)에 전기적으로 결합된다. 본 명세서에서 사전-충전된 점화 셀(120)의 행 서브그룹 또는 서브그룹으로 지칭되는 사전-충전된 점화 셀(120)의 행 내의 각각의 사전-충전된 점화 셀(120)은, 어드레스 라인(206a-206g) 중 2개의 어드레스 라인에 전기적으로 결합된다. 행 서브그룹 내의 모든 사전-충전된 점화 셀(120)은 위와 동일한 2개의 어드레스 라인(206a-206g)에 전기적으로 결합된다.
점화 그룹(202a-202f)의 서브그룹은 점화 그룹 1(FG1)(202a) 내의 서브그룹(SG1-1 내지 SG1-13), 점화 그룹 2(FG2)(202b) 내의 서브그룹(SG2-1 내지 SG2-13)으로부터, 점화 그룹 6(FG6)(202f) 내의 서브그룹(SG6-1 내지 SG6-13)까지로 식별된다. 다른 실시예에서, 각각의 점화 그룹(202a-202f)은 14개 이상의 서브그룹 등과 같은 임의의 적절한 개수의 서브그룹을 포함할 수 있다.
사전-충전된 점화 셀(120)의 각각의 서브그룹은 2개의 어드레스 라인(206a-206g)에 전기적으로 결합된다. 서브그룹에 대응하는 2개의 어드레스 라인(206a-206g)은 서브그룹의 모든 사전-충전된 점화 셀(120) 내의 제 1 및 제 2 어드레스 트랜지스터(138, 140)에 전기적으로 결합된다. 그 중 하나의 어드레스 라인(206a-206g)은 제 1 및 제 2 어드레스 트랜지스터(138, 140) 중 하나의 어드레스 트랜지스터의 게이트에 전기적으로 결합되고, 그 중 다른 어드레스 라인(206a-206g)은 제 1 및 제 2 어드레스 트랜지스터(138, 140) 중 다른 하나의 어드레스 트랜지스터의 게이트에 전기적으로 결합된다. 어드레스 라인(206a-206g)은 어드레스 신호(~A1, ~A2, ... ~A7)를 수신하고, 어레이(200)의 서브그룹에 대해 다음과 같이 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하도록 결합되어 있다.
Figure 112006084373870-PCT00001
사전-충전된 점화 셀(120)의 서브그룹은 어드레스 라인(206a-206g)에 어드레스 신호(~A1, ~A2, ... ~A7)를 제공함으로써 어드레싱된다. 일실시예에서, 어드레스 라인(206a-206g)은 프린트헤드 다이(40)에 제공된 하나 이상의 어드레스 생성기에 전기적으로 결합된다.
사전-충전 라인(210a-210f)은 사전-충전 신호(PRE1, PRE2, ... PRE6)를 수신하고, 대응하는 점화 그룹(202a-202f)에 사전-충전 신호(PRE1, PRE2, ... PRE6)를 제공한다. 사전-충전 라인(210a)은 FG1(202a) 내의 모든 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 사전-충전 라인(210b)은 FG2(202b) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되고, 이것은 사전-충전 라인(210f)까지 계속 적용되어, 사전-충전 라인(210f)은 FG6(202f) 내의 모든 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 각각의 사전-충전 라인(210a-210f)은 대응하는 점화 그룹(202a-202f) 내의 모든 사전-충전 트랜지스터(128)의 게이트 및 드레인-소스 경 로에 전기적으로 결합되고, 점화 그룹(202a-202f) 내의 모든 사전-충전된 점화 셀(120)은 오로지 하나의 사전-충전 라인(210a-210f)에 전기적으로 결합된다. 따라서, 점화 그룹(202a-202f) 내의 모든 사전-충전된 점화 셀(120)의 노드 캐패시턴스(126)는 대응하는 사전-충전 라인(210a-210f)에 대응하는 사전-충전 신호(PRE1, PRE2, ... PRE6)를 제공함으로써 충전된다.
선택 라인(212a-212f)은 선택 신호(SEL1, SEL2, ... SEL6)를 수신하고, 대응하는 점화 그룹(202a-202f)에 선택 신호(SEL1, SEL2, ... SEL6)를 제공한다. 선택 라인(212a)은 FG1(202a) 내의 모든 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 선택 라인(212b)은 FG2(202b) 내의 모든 사전-충전된 점화 셀(120)에 전기적으로 결합되고, 이것은 선택 라인(212f)까지 적용되어 선택 라인(212f)은 FG6(202f) 내의 모든 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 각각의 선택 라인(212a-212f)은 대응하는 점화 그룹(202a-202f) 내의 모든 선택 트랜지스터(130)의 게이트에 전기적으로 결합되고, 점화 그룹(202a-202f) 내의 모든 사전-충전된 점화 셀(120)은 선택 라인(212a-212f) 중 오로지 하나에 전기적으로 결합된다.
점화 라인(214a-214f)은 점화 신호 또는 에너지 신호(FIRE1, FIRE2, ... FIRE6)를 수신하고, 에너지 신호(FIRE1, FIRE2, ... FIRE6)를 대응하는 점화 그룹(202a-202f)에 제공한다. 점화 라인(214a)은 FG1(202a) 내의 모든 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214b)은 FG2(202b) 내의 모든 사전-충전된 점화 셀(120)에 전기적으로 결합되고, 이것은 점화 라인(214f)까지 적용 되어 점화 라인(214f)은 FG6(202f) 내의 모든 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 각각의 점화 라인(214a-214f)은 대응하는 점화 그룹(202a-202f) 내의 모든 점화 저항(52)에 전기적으로 결합되고, 점화 그룹(202a-202f) 내의 모든 사전-충전된 점화 셀(120)은 점화 라인(214a-214f) 중 오로지 하나에 전기적으로 결합된다. 점화 라인(214a-214f)은 적절한 인터페이스 패드에 의해 외부 공급 회로에 전기적으로 결합된다(도 25a 및 도 25b 참조). 어레이(200) 내의 모든 사전-충전된 점화 셀(120)은 접지 등과 같은 기준 전압으로 고정된 기준 라인(216)에 전기적으로 결합된다. 따라서, 사전-충전된 점화 셀(120)의 행 서브그룹 내의 사전-충전된 점화 셀(120)은 동일한 어드레스 라인(206a-206g), 사전-충전 라인(210a-210f), 선택 라인(212a-212f) 및 점화 라인(214a-214f)에 전기적으로 결합된다.
작동 중에, 일실시예에서 점화 그룹(202a-202f)은 연속적으로 점화되도록 선택된다. FG1(202a)은 FG2(202b) 이전에 선택되고, FG2(202b)는 FG3 이전에 선택되며, 이것은 FG6(202f)까지 계속 적용된다. FG6(202f) 이후에, 점화 그룹 사이클은 다시 FG1(202a)에서 시작된다. 그러나, 다른 시퀀스, 및 비순차적 선택도 이용 가능하다.
어드레스 신호(~A1, ~A2, ... ~A7)는 행 서브그룹 어드레스를 반복하기 전에 13 행 서브그룹 어드레스를 차례차례로 순환한다. 어드레스 라인(206a-206g)에 제공된 어드레스 신호(~A1, ~A2, ... ~A7)는 점화 그룹(202a-202f)을 통과하는 각각의 사이클 동안에 하나의 행 서브그룹 어드레스로 설정된다. 어드레스 신호(~A1, ~A2, ... ~A7)는 점화 그룹(202a-202f)을 통과하는 하나의 사이클동안 각각 의 점화 그룹(202a-202f) 내에서 하나의 행 서브그룹을 선택한다. 점화 그룹(202a-202f)을 통과하는 다음의 사이클 동안에, 어드레스 신호(~A1, ~A2, ... ~A7)는 각각의 점화 그룹(202a-202f) 내에서 다른 행 서브그룹을 선택하도록 변경된다. 이것은 점화 그룹(202a-202f) 내의 최종 행 서브그룹을 선택하는 어드레스 신호(~A1, ~A2, ... ~A7)까지 계속된다. 최종 행 서브그룹 이후에, 어드레스 신호(~A1, ~A2, ... ~A7)는 어드레스 사이클을 다시 시작할 제 1 행 서브그룹을 선택한다.
다른 작동 측면에서, 점화 그룹(202a-202f) 중의 하나의 점화 그룹은 하나의 점화 그룹(202a-202f)의 사전-충전 라인(210a-210f)에 사전-충전 신호(PRE1, PRE2, ... PRE6)를 제공하는 것에 의해 작동된다. 사전-충전 신호(PRE1, PRE2, ... PRE6)는 하나의 점화 그룹(202a-202f) 내의 각각의 구동 스위치(172)의 노드 캐패시턴스(126)가 하이 전압 레벨로 충전되어, 하나의 점화 그룹(202a-202f)을 사전-충전하는 시간인 사전-충전 시간 간격 또는 주기를 정의한다.
어드레스 신호(~A1, ~A2, ... ~A7)는 어드레스 라인(206a-206g)에 제공되어 사전-충전된 점화 그룹(202a-202f) 내의 하나의 행 서브그룹을 포함하는 각각의 점화 그룹(202a-202f) 내의 하나의 행 서브그룹을 어드레싱한다. 데이터 신호(~D1, ~D2, ... ~D8)는 데이터 라인(208a-208h)에 제공되어 사전-충전된 점화 그룹(202a-202f) 내의 어드레싱된 행 서브그룹을 포함하는 모든 점화 그룹(202a-202f)에 데이터를 제공한다.
다음에, 선택 신호(SEL1, SEL2, ... SEL6)가 사전-충전된 점화 그룹(202a- 202f)의 선택 라인(212a-212f)에 제공되어 사전-충전된 점화 그룹(202a-202f)을 선택한다. 선택 신호(SEL1, SEL2, ... SEL6)는 선택된 점화 그룹(202a-202f) 내의 어드레싱된 행 서브그룹 내에 존재하지 않거나, 선택된 점화 그룹(202a-202f) 내에서 어드레싱된 사전-충전된 점화 셀(120) 내의 각각의 구동 스위치(172) 상의 노드 캐패시턴스(126)를 방전하고, 하이 레벨 데이터 신호(~D1, ~D2, ... ~D8)를 수신하는 방전 시간 간격을 정의한다. 노드 캐패시턴스(126)는 선택된 점화 그룹(202a-202f) 내에서 어드레싱된 사전-충전된 점화 셀(120) 내에서 방전하지 않고, 로우 레벨 데이터 신호(~D1, ~D2, ... ~D8)를 수신한다. 노드 캐패시턴스(126) 상의 하이 전압 레벨은 구동 스위치(172)를 온 상태(도전 상태)로 전환한다.
선택된 점화 그룹(202a-202f) 내의 구동 스위치(172)가 도전 상태 또는 비도전 상태로 설정된 후, 에너지 펄스 또는 전압 펄스는 선택된 점화 그룹(202a-202f)의 점화 라인(214a-214f)에 제공된다. 도전 상태의 구동 스위치(172)를 갖는 사전-충전된 점화 셀(120)은 점화 저항(52)을 통해 전류를 전달하여 잉크를 가열하고, 대응하는 액적 생성기(60)로부터 잉크를 분사한다.
연속으로 작동하는 점화 그룹(202a-202f)을 가지고, 하나의 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2, ... SEL6)를 다음의 점화 그룹(202a-202f)에 대한 사전-충전 신호(PRE1, PRE2, ... PRE6)로 사용한다. 하나의 점화 그룹(202a-202f)에 대한 사전-충전 신호(PRE1, PRE2, ... PRE6)는 하나의 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2, ... SEL6) 및 에너지 신호(FIRE1, FIRE2, ... FIRE6)보다 선행한다. 사전-충전 신호(PRE1, PRE2, ... PRE6) 이후에, 데이터 신 호(~D1, ~D2, ... ~D8)는 시간 다중화되고, 선택 신호(SEL1, SEL2, ... SEL6)에 의해 하나의 점화 그룹(202a-202f)의 어드레싱된 행 서브그룹 내에 저장된다. 선택된 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2, ... SEL6)는 또한 다음의 점화 그룹(202a-202f)에 대한 사전-충전 신호(PRE1, PRE2, ... PRE6)가 된다. 선택된 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2, ... SEL6)가 완료된 후, 다음의 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2, ... SEL6)가 제공된다. 에너지 펄스를 포함하는 에너지 신호(FIRE1, FIRE2, ... FIRE6)가 선택된 점화 그룹(202a-202f)에 제공될 때 선택된 서브그룹 내의 사전-충전된 점화 셀(120)은 저장된 데이터 신호(~D1, ~D2, ... ~D8)에 기초하여 잉크를 점화 또는 가열한다.
도 8은 점화 셀 어레이(200)의 일실시예에 대한 동작을 나타내는 타이밍도이다. 점화 그룹(202a-202f)은 연속적으로 선택되어 참조 부호(300)로 표시된 데이터 신호(~D1, ~D2, ... ~D8)에 기초하여 사전-충전된 점화 셀(120)에 전력을 공급한다. 참조 부호(300)에서의 데이터 신호(~D1, ~D2, ... ~D8)는 각각의 행 서브그룹 어드레스 및 점화 그룹(202a-202f) 조합에 대해 참조 부호(302)로 표시되어 유체를 분사하는 노즐에 따라서 변경된다. 참조 부호(304)에서의 어드레스 신호(~A1, ~A2, ... ~A7)는 어드레스 라인(206a-206g)에 제공되어 각각의 점화 그룹(202a-202f) 중에서 하나의 행 서브그룹을 어드레싱한다. 참조 부호(304)에서의 어드레스 신호(~A1, ~A2, ... ~A7)는 점화 그룹(202a-202f)을 통과하는 하나의 사이클 동안 참조 부호(306)에 표시된 바와 같이 하나의 어드레스로 설정된다. 사이 클이 완료된 후, 참조 부호(304)에서의 어드레스 신호(~A1, ~A2, ... ~A7)는 참조 부호(308)에서 각각의 점화 그룹(202a-202f) 중에 서로 다른 행 서브그룹을 어드레싱하도록 변경된다. 참조 부호(304)에서의 어드레스 신호(~A1, ~A2, ... ~A7)는 행 서브그룹을 통해 증가되어 1에서 13까지, 또한 다시 1로 향하는 순차적 순서로 행 서브그룹을 어드레싱한다. 다른 실시예에서, 참조 부호(304)에서의 어드레스 신호(~A1, ~A2, ... ~A7)는 임의의 적합한 순서로 행 서브그룹을 어드레싱하도록 설정할 수 있다.
점화 그룹(202a-202f)을 통과하는 사이클 동안에, FG6(202f)에 결합된 선택 라인(212f) 및 FG1(202a)에 결합된 사전-충전 라인(210a)은 SEL6/PRE1 신호 펄스(310)를 포함하는 SEL6/PRE1 신호(309)를 수신한다. 일실시예에서, 선택 라인(212f) 및 사전-충전 라인(210a)은 함께 전기적으로 결합되어 동일한 신호를 수신한다. 다른 실시예에서, 선택 라인(212f) 및 사전-충전 라인(210a)은 함께 전기적으로 결합되지는 않지만 동일한 신호를 수신한다.
참조 부호(310)에서의 사전-충전 라인(210a) 상의 SEL6/PRE1 신호 펄스는, FG1(202a) 내의 모든 점화 셀(120)을 사전-충전한다. FG1(202a) 내의 각각의 사전-충전된 점화 셀(120)에 대한 노드 캐패시턴스(126)는 하이 전압 레벨로 충전된다. 참조 부호(311)에서 표시된 바와 같이 하나의 행 서브그룹(SG1-K) 내의 사전-충전된 점화 셀(120)에 대한 노드 캐패시턴스(126)는 참조 부호(312)에서 하이 전압 레벨로 사전-충전된다. 참조 부호(306)에서의 행 서브그룹 어드레스는 서브그룹(SG1-K)을 선택하고, 참조 부호(314)에서의 데이터 신호 세트는 어드레스 선택된 행 서브그룹(SG1-K)을 포함하는 모든 점화 그룹(202a-202f)의 모든 사전-충전된 점화 셀(120) 내의 데이터 트랜지스터(136)에 제공된다.
FG1(202a)에 대한 선택 라인(212a) 및 FG2(202b)에 대한 사전-충전 라인(210b)은 SEL1/PRE2 신호 펄스(316)를 포함하는 SEL1/PRE2 신호(315)를 수신한다. 선택 라인(212a) 상의 SEL1/PRE2 신호 펄스(316)는 FG1(202a) 내의 각각의 사전-충전된 점화 셀(120) 내의 선택 트랜지스터(130)를 온 상태로 전환한다. 노드 캐패시턴스(126)는 어드레스 선택된 행 서브그룹(SG1-K) 내에 존재하지 않는 FG1(202a) 내의 모든 사전-충전된 점화 셀(120) 내에서 방전된다. 어드레스 선택된 행 서브그룹(SG1-K) 내에서, 참조 부호(314)에서의 데이터는 참조 부호(318)에서 표시된 바와 같이, 행 서브그룹(SG1-K) 내의 구동 스위치(172)의 노드 캐패시턴스(126) 내에 저장되어 구동 스위치를 온 상태(도전 상태) 또는 오프 상태(비도전 상태)로 전환한다.
참조 부호(316)에서의 사전-충전 라인(210b) 상의 SEL1/PRE2 신호 펄스는, FG2(202b) 내의 모든 점화 셀(120)을 사전-충전한다. FG2(202b) 내의 각각의 사전-충전된 점화 셀(120)에 대한 노드 캐패시턴스(126)는 하이 전압 레벨로 충전된다. 참조 부호(319)에서 표시된 바와 같이 하나의 행 서브그룹(SG2-K) 내의 사전-충전된 점화 셀(120)에 대한 노드 캐패시턴스(126)는, 참조 부호(320)에서 하이 전압 레벨로 사전-충전된다. 참조 부호(306)에서의 행 서브그룹 어드레스는 서브그룹(SG2-K)을 선택하고, 참조 부호(328)에서의 데이터 신호 세트는 어드레스가 선택된 행 서브그룹(SG2-K)을 포함하는 모든 점화 그룹(202a-202f)의 모든 사전-충전된 점화 셀(120) 내의 데이터 트랜지스터(136)에 제공된다.
점화 라인(214a)은 참조 부호(322)에서의 에너지 펄스를 포함하는 참조 부호(323)에서 표시된 바와 같은 에너지 신호(FIRE1)를 수신하여, FG1(202a) 내의 도전성 구동 스위치(172)를 갖는 사전-충전된 점화 셀(120) 내의 점화 저항(52)에 전력을 공급한다. SEL1/PRE2 신호 펄스(316)가 하이가 되고, 비도전성 구동 스위치(172) 상의 노드 캐패시턴스(126)가 참조 부호(324)에서 에너지 신호(FIRE1)(323)에 표시된 것과 같이 능동적으로 로우로 유도되는 동안에 FIRE1 에너지 펄스(322)는 하이가 된다. 노드 캐패시턴스(126)가 능동적으로 로우로 유도되는 동안에 에너지 펄스(322)가 하이로 스위칭되는 것은, 에너지 펄스(322)가 하이가 될 때 구동 스위치(172)를 통해 노드 캐패시턴스(126)가 비의도적으로 충전되는 것을 방지한다. SEL1/PRE2 신호(315)는 로우가 되고, 에너지 펄스(322)는 사전 결정된 시간 동안 FG1(202a)에 제공되어 도전성의 사전-충전된 점화 셀(120)에 대응하는 노즐(34)을 통해 잉크를 가열하고 잉크를 분사한다.
FG2(202b)에 대한 선택 라인(212b) 및 FG3(202c)에 대한 사전-충전 라인(210c)은 SEL2/PRE3 신호 펄스(326)를 포함하는 SEL2/PRE3 신호(325)를 수신한다. SEL1/PRE2 신호 펄스(316)가 로우로 된 후, 에너지 펄스(322)가 하이가 되어 있는 동안에, 선택 라인(212b) 상의 SEL2/PRE3 신호 펄스(326)는 FG2(202b) 내의 각각의 사전-충전된 점화 셀(120) 내에서 선택 트랜지스터(130)를 온 상태로 전환한다. 노드 캐패시턴스(126)는 어드레스가 선택된 행 서브그룹(SG2-K) 내에 존재하지 않는 FG2(202b) 내의 모든 사전-충전된 점화 셀(120)에서 방전된다. 서브그 룹(SG2-K)에 대한 데이터 신호 세트(328)는 참조 부호(330)에 표시된 서브그룹(SG2-K)의 사전-충전된 점화 셀(120) 내에 저장되어, 구동 스위치(172)를 온 상태(도전 상태) 또는 오프 상태(비도전 상태)로 전환한다. 사전-충전 라인(210c) 상의 SEL2/PRE3 신호 펄스는 FG3(202c) 내의 모든 사전-충전된 점화 셀(120)을 사전-충전한다.
점화 라인(214b)은 참조 부호(331)에 표시된 바와 같이 에너지 펄스(332)를 포함하는 에너지 신호(FIRE2)를 수신하여, 도전성 구동 스위치(172)를 갖는 FG2(202b)의 사전-충전된 점화 셀(120) 내의 점화 저항(52)에 전력을 공급한다. SEL2/PRE3 신호 펄스(326)가 하이인 동안에 참조 부호(334)에 표시된 바와 같이 FIRE2 에너지 펄스(332)는 하이가 된다. SEL2/PRE3 신호 펄스(326)는 로우가 되고, FIRE2 에너지 펄스(332)는 하이로 유지되어 대응하는 액적 생성기(60)로부터 잉크를 가열 및 분사한다.
SEL2/PRE3 신호 펄스(326)가 로우가 된 후, 에너지 펄스(332)가 하이인 동안에, SEL3/PRE4 신호가 제공되어 FG3(202c)을 선택하고, FG4(202d)를 사전-충전한다. 에너지 펄스를 포함하는 에너지 신호를 사전-충전, 선택 및 제공하는 프로세스는 FG6(202f)까지 계속 적용된다.
사전-충전 라인(210f) 상의 SEL5/PRE6 신호 펄스는 FG6(202f) 내의 모든 점화 셀(120)을 사전-충전한다. FG6(202f) 내의 각각의 사전-충전된 점화 셀(120)에 대한 노드 캐패시턴스(126)는 하이 전압 레벨로 충전된다. 참조 부호(339)에 표시된 바와 같이 하나의 행 서브그룹(SG6-K) 내의 사전-충전된 점화 셀(120)에 대한 노드 캐패시턴스(126)는 참조 부호(341)에서 하이 전압 레벨로 사전-충전된다. 참조 부호(306)에서의 행 서브그룹 어드레스는 서브그룹(SG6-K)을 선택하고, 데이터 신호 세트(338)는 어드레스 선택된 행 서브그룹(SG6-K)을 포함하는 모든 점화 그룹(202a-202f)의 모든 사전-충전된 점화 셀(120) 내의 데이터 트랜지스터(136)에 제공된다.
FG6(202f)에 대한 선택 라인(212f) 및 FG1(202a)에 대한 사전-충전 라인(210a)은 참조 부호(336)에서 제 2 SEL6/PRE1 신호 펄스를 수신한다. 선택 라인(212f) 상의 제 2 SEL6/PRE1 신호 펄스(336)는 FG6(202f) 내의 각각의 사전-충전된 점화 셀(120) 내의 선택 트랜지스터(130)를 온 상태로 전환한다. 노드 캐패시턴스(126)는 어드레스 선택된 행 서브그룹(SG6-K) 내에 존재하지 않는 FG6(202f) 내의 모든 사전-충전된 점화 셀(120)에서 방전된다. 어드레스가 선택된 행 서브그룹(SG6-K)에서, 데이터(338)는 참조 부호(340)에서의 각각의 구동 스위치(172)의 노드 캐패시턴스(126)에 저장되어 구동 스위치를 온 또는 오프로 전환한다.
사전-충전 라인(210a) 상의 SEL6/PRE1 신호는 참조 부호(342)에서 표시된 바와 같이 행 서브그룹(SG1-K) 내의 점화 셀(120)을 포함하는 FG1(202a) 내의 모든 점화 셀(120) 내의 노드 캐패시턴스(126)를 하이 전압 레벨로 사전-충전한다. 참조 부호(304)에서 어드레스 신호(~A1, ~A2, ... ~A7)가 행 서브그룹(SG1-K, SG2-K)으로부터 행 서브그룹(SG6-K)까지 선택할 동안에 FG1(202a) 내의 점화 셀(120)은 사전-충전된다.
점화 라인(214f)은 참조 부호(343)에 표시된 바와 같이 참조 부호(344)에서 의 에너지 펄스를 포함하는 에너지 신호(FIRE6)를 수신하여 FG6(202f) 내의 도전성 구동 스위치(172)를 갖는 사전-충전된 점화 셀(120) 내의 점화 저항(52)에 전력을 공급한다. SEL6/PRE1 신호 펄스(336)가 하이가 되고, 참조 부호(346)에 표시된 바와 같이 비도전성 구동 스위치(172) 상의 노드 캐패시턴스(126)가 능동적으로 로우로 유도되는 동안에 에너지 펄스(344)는 하이가 된다. 노드 캐패시턴스(126)가 능동적으로 로우로 유도되는 동안에 에너지 펄스(344)를 하이로 스위칭하는 것은, 에너지 펄스(344)가 하이로 될 때 구동 스위치(172)를 통해 노드 캐패시턴스(126)가 비의도적으로 충전되는 것을 방지한다. SEL6/PRE1 신호 펄스(336)는 로우가 되고, 에너지 펄스(344)는 사전 결정된 시간동안 하이로 유지되어 도전성의 사전-충전된 점화 셀(120)에 대응하는 노즐(34)을 통해 잉크를 가열하고 잉크를 분사한다.
SEL6/PRE1 신호 펄스(336)가 로우가 된 후, 에너지 펄스(344)가 하이인 동안에, 참조 부호(304)에서의 어드레스 신호(~A1, ~A2, ... ~A7)는 참조 부호(308)에서 다른 세트의 서브그룹(SG1-K+1, SG2-K+1)으로부터 서브그룹(SG6-K+1)까지 선택하도록 변경된다. FG1(202a)에 대한 선택 라인(212a) 및 FG2(202b)에 대한 사전-충전 라인(210b)은 참조 부호(348)에서 표시된 SEL1/PRE2 신호 펄스를 수신한다. 선택 라인(212a) 상의 SEL1/PRE2 신호 펄스(348)는 FG1(202a) 내의 각각의 사전-충전된 점화 셀(120) 내의 선택 트랜지스터(130)를 온 상태로 전환한다. 노드 캐패시턴스(126)는 어드레스가 선택된 서브그룹(SG1-K+1) 내에 존재하지 않는 FG1(202a) 내의 모든 사전-충전된 점화 셀(120) 내에서 방전된다. 행 서브그룹(SG1-K+1)에 대한 데이터 신호 세트(350)는 서브그룹(SG1-K+1)의 사전-충전된 점 화 셀(120) 내에 저장되어 구동 스위치(172)를 온 또는 오프로 전환한다. 사전-충전 라인(210b) 상의 SEL1/PRE2 신호 펄스(348)는 FG2(202b) 내의 모든 점화 셀(120)을 사전-충전한다.
점화 라인(214a)은 에너지 펄스(352)를 수신하여 도전성 구동 스위치(172)를 갖는 FG1(202a)의 사전-충전된 점화 셀(120) 및 점화 저항(52)에 전력을 공급한다. 참조 부호(348)에서의 SEL1/PRE2 신호 펄스가 하이인 동안에 에너지 펄스(352)는 하이가 된다. SEL1/PRE2 신호 펄스(348)가 로우가 되고 에너지 펄스(352)가 하이로 유지되면 대응하는 액적 생성기(60)로부터 잉크가 가열 및 분사된다. 이 프로세스는 인쇄가 완료될 때까지 계속된다.
도 9는 프린트헤드 다이(40) 내의 어드레스 생성기(400)의 일실시예를 도시하는 도면이다. 어드레스 생성기(400)는 시프트 레지스터(402), 방향 회로(404) 및 로직 어레이(406)를 포함한다. 시프트 레지스터(402)는 방향 제어 라인(408)을 통해 방향 회로(404)에 전기적으로 결합된다. 또한, 시프트 레지스터(402)는 시프트 레지스터 출력 라인(410a-410m)을 통해 로직 어레이(406)에 전기적으로 결합된다.
후술되는 실시예에서, 어드레스 생성기(400)는 점화 셀(120)에 어드레스 신호를 제공한다. 일실시예에서, 어드레스 생성기(400)는 제어 신호(CSYNC) 및 6개의 타이밍 신호(T1-T6)를 포함하는 외부 신호를 수신하고(도 25a 및 도 25b 참조), 그 응답으로서 7개의 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 어드레스 신호(~A1, ~A2, ... ~A7)는 각각의 신호 명칭 앞의 틸다에 의해 표시된 바와 같이 그 들이 로우 전압 레벨일 때 활성화된다. 일실시예에서, 타이밍 신호(T1-T6)는 선택 라인(예를 들면, 도 7에 도시된 선택 라인(212a-212f))에 제공된다. 어드레스 생성기(400)는 제어 신호(예를 들면, CSYNC)에 응답하여 점화 셀(120)이 활성화되도록 인에이블하는 시퀀스(예를 들면, 정방향 또는 역방향 순서로 된 어드레스(~A1, ~A2, ... ~A7)의 시퀀스)를 개시하는 제어 회로의 일실시예이다.
어드레스 생성기(400)는 타이밍 신호(T2, T4, T6)를 수신하는 저항 분배 네트워크(412, 414, 416)를 포함한다. 저항 분배 네트워크(412)는 타이밍 신호 라인(418)을 통해 타이밍 신호(T2)를 수신하고 및 타이밍 신호(T2)의 전압 레벨을 분배하여 제 1 평가 신호 라인(420)에 감소된 전압 레벨의 T2 타이밍 신호를 제공한다. 저항 분배 네트워크(414)는 타이밍 신호 라인(422)을 통해 타이밍 신호(T4)를 수신하고, 타이밍 신호(T4)의 전압 레벨을 분배하여 제 2 평가 신호 라인(424) 상에 감소된 전압 레벨의 T4 타이밍 신호를 제공한다. 저항 분배 네트워크(416)는 타이밍 신호 라인(426)을 통해 타이밍 신호(T6)를 수신하고, 타이밍 신호(T6)의 전압 레벨을 분배하여 제 3 평가 신호 라인(428) 상에 감소된 전압 레벨의 T6 타이밍 신호를 제공한다.
시프트 레지스터(402)는 제어 신호 라인(430)을 통해 제어 신호(CSYNC)를 수신하고 방향 신호 라인(408)을 통해 방향 신호를 수신한다. 또한, 시프트 레지스터(402)는 제 1 사전-충전 신호(PRE1)로서 타이밍 신호 라인(432)을 통해 타이밍 신호(T1)를 수신한다. 감소된 전압 레벨의 T2 타이밍 신호는 제 1 평가 신호(EVAL1)로서 제 1 평가 신호 라인(420)을 통해 수신된다. 타이밍 신호(T3)는 제 2 사전-충전 신호(PRE2)로서 타이밍 신호 라인(434)을 통해 수신되고, 감소된 전압 레벨의 T4 타이밍 신호는 제 2 평가 신호(EVAL2)로서 제 2 평가 신호 라인(424)을 통해 수신된다. 시프트 레지스터(402)는 시프트 레지스터 출력 라인(410a-410m) 상에 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다.
시프트 레지스터(402)는 13개의 시프트 레지스터 출력 신호(SO1-SO13)를 제공하는 13개의 시프트 레지스터 셀(403a-403m)을 포함한다. 각각의 시프트 레지스터 셀(403a-403m)은 시프트 레지스터 출력 신호(SO1-SO13) 중 하나를 제공한다. 13개의 시프트 레지스터 셀(403a-403m)은 직렬로 전기적으로 결합되어 정방향 및 역방향으로의 시프팅을 제공한다. 다른 실시예에서, 시프트 레지스터(402)는 임의의 적합한 개수의 시프트 레지스터 셀(403)을 포함하여 임의의 개수의 원하는 어드레스 신호를 제공하기 위한 임의의 적합한 개수의 시프트 레지스터 출력 신호를 제공한다.
시프트 레지스터 셀(403a)은 시프트 레지스터 출력 라인(410a)에 시프트 레지스터 출력 신호(SO1)를 제공한다. 시프트 레지스터 셀(403b)은 시프트 레지스터 출력 라인(410b)에 시프트 레지스터 출력 신호(SO2)를 제공한다. 시프트 레지스터 셀(403c)은 시프트 레지스터 출력 라인(410c)에 시프트 레지스터 출력 신호(SO3)를 제공한다. 시프트 레지스터 셀(403d)은 시프트 레지스터 출력 라인(410d)에 시프트 레지스터 출력 신호(SO4)를 제공한다. 시프트 레지스터 셀(403e)은 시프트 레지스터 출력 라인(410e)에 시프트 레지스터 출력 신호(SO5)를 제공한다. 시프트 레지스터 셀(403f)은 시프트 레지스터 출력 라인(410f)에 시프트 레지스터 출력 신 호(SO6)를 제공한다. 시프트 레지스터 셀(403g)은 시프트 레지스터 출력 라인(410g)에 시프트 레지스터 출력 신호(SO7)를 제공한다. 시프트 레지스터 셀(403h)은 시프트 레지스터 출력 라인(410h)에 시프트 레지스터 출력 신호(SO8)를 제공한다. 시프트 레지스터 셀(403i)은 시프트 레지스터 출력 라인(410i)에 시프트 레지스터 출력 신호(SO9)를 제공한다. 시프트 레지스터 셀(403j)은 시프트 레지스터 출력 라인(410j)에 시프트 레지스터 출력 신호(SO10)를 제공한다. 시프트 레지스터 셀(403k)은 시프트 레지스터 출력 라인(410k)에 시프트 레지스터 출력 신호(SO11)를 제공한다. 시프트 레지스터 셀(403l)은 시프트 레지스터 출력 라인(410l)에 시프트 레지스터 출력 신호(SO12)를 제공하고, 시프트 레지스터 셀(403m)은 시프트 레지스터 출력 라인(410m)에 시프트 레지스터 출력 신호(SO13)를 제공한다.
방향 회로(404)는 제어 신호 라인(430)에서 제어 신호(CSYNC)를 수신한다. 타이밍 신호(T3)는 제 4 사전-충전 신호(PRE4)로서 타이밍 신호 라인(434)에서 수신된다. 감소된 전압 레벨의 T4 타이밍 신호는 제 4 평가 신호(EVAL4)로서 평가 신호 라인(424)에서 수신된다. 타이밍 신호(T5)는 제 3 사전-충전 신호(PRE3)로서 타이밍 신호 라인(436)에서 수신되고, 감소된 전압 레벨의 T6 타이밍 신호는 제 3 평가 신호(EVAL3)로서 평가 신호 라인(428)에서 수신된다. 방향 회로(404)는 방향 신호 라인(408)을 통해 시프트 레지스터(402)에 방향 신호를 제공한다.
로직 어레이(406)는 어드레스 라인 사전-충전 트랜지스터(438a-438g), 어드레스 평가 트랜지스터(440a-440m), 평가 방지 트랜지스터(evaluation prevention transistors)(442a, 442b) 및 로직 평가 사전-충전 트랜지스터(444)를 포함한다. 또한, 로직 어레이(406)는 시프트 레지스터 출력 라인(410a-410m) 상에서 시프트 레지스터 출력 신호(SO1-SO13)를 디코딩하여 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하는 어드레스 트랜지스터 쌍(446, 448, ... 470)을 포함한다. 로직 어레이(406)는 어드레스 1 트랜지스터(446a, 446b), 어드레스 2 트랜지스터(448a, 448b), 어드레스 3 트랜지스터(450a, 450b), 어드레스 4 트랜지스터(452a, 452b), 어드레스 5 트랜지스터(454a, 454b), 어드레스 6 트랜지스터(456a, 456b), 어드레스 7 트랜지스터(458a, 458b), 어드레스 8 트랜지스터(460a, 460b), 어드레스 9 트랜지스터(462a, 462b), 어드레스 10 트랜지스터(464a, 464b), 어드레스 11 트랜지스터(466a, 466b), 어드레스 12 트랜지스터(468a, 468b) 및 어드레스 13 트랜지스터(470a, 470b)를 포함한다.
어드레스 라인 사전-충전 트랜지스터(438a-438g)는 T3 신호 라인(434) 및 어드레스 라인(472a-472g)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438a)의 게이트 및 드레인-소스 경로의 한 쪽은 T3 신호 라인(434)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438a)의 드레인-소스 경로의 다른 쪽은 어드레스 라인(472a)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438b)의 게이트 및 드레인-소스 경로의 한 쪽은 T3 신호 라인(434)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438b)의 드레인-소스 경로의 다른 쪽은 어드레스 라인(472b)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438c)의 게이트 및 드레인-소스 경로의 한 쪽은 T3 신호 라 인(434)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438c)의 드레인-소스 경로의 다른 쪽은 어드레스 라인(472c)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438d)의 게이트 및 드레인-소스 경로의 한 쪽은 T3 신호 라인(434)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438d)의 드레인-소스 경로의 다른 쪽은 어드레스 라인(472d)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438e)의 게이트 및 드레인-소스 경로의 한 쪽은 T3 신호 라인(434)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438e)의 드레인-소스 경로의 다른 쪽은 어드레스 라인(472e)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438f)의 게이트 및 드레인-소스 경로의 한 쪽은 T3 신호 라인(434)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438f)의 드레인-소스 경로의 다른 쪽은 어드레스 라인(472f)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438g)의 게이트 및 드레인-소스 경로의 한 쪽은 T3 신호 라인(434)에 전기적으로 결합된다. 어드레스 라인 사전-충전 트랜지스터(438g)의 드레인-소스 경로의 다른 쪽은 어드레스 라인(472g)에 전기적으로 결합된다. 일실시예에서, 어드레스 라인 사전-충전 트랜지스터(438a-438g)는 T3 신호 라인(434)이 아닌 T4 신호 라인(422)에 전기적으로 결합된다. T4 신호 라인(422)은 각각의 어드레스 라인 사전-충전 트랜지스터(438a-438g)의 게이트 및 드레인-소스 경로의 한 쪽에 전기적으로 결합된다.
각각의 어드레스 평가 트랜지스터(440a-440m)의 게이트는 로직 평가 신호 라인(474)에 전기적으로 결합된다. 각각의 어드레스 평가 트랜지스터(440a-440m)의 드레인-소스 경로의 한 쪽은 접지에 전기적으로 결합된다. 추가하여, 어드레스 평가 트랜지스터(440a)의 드레인-소스 경로는 평가 라인(476a)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440b)의 드레인-소스 경로는 평가 라인(476b)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440c)의 드레인-소스 경로는 평가 라인(476c)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440d)의 드레인-소스 경로는 평가 라인(476d)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440e)의 드레인-소스 경로는 평가 라인(476e)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440f)의 드레인-소스 경로는 평가 라인(476f)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440g)의 드레인-소스 경로는 평가 라인(476g)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440h)의 드레인-소스 경로는 평가 라인(476h)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440i)의 드레인-소스 경로는 평가 라인(476i)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440j)의 드레인-소스 경로는 평가 라인(476j)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440k)의 드레인-소스 경로는 평가 라인(476k)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440l)의 드레인-소스 경로는 평가 라인(4761)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440m)의 드레인-소스 경로는 평가 라인(476m)에 전기적으로 결합된다.
로직 평가 사전-충전 트랜지스터(444)의 게이트 및 드레인-소스 경로의 한 쪽은 T5 신호 라인(436)에 전기적으로 결합되고, 드레인-소스 경로의 다른 쪽은 로직 평가 신호 라인(474)에 전기적으로 결합된다. 평가 방지 트랜지스터(442a)의 게이트는 T3 신호 라인(434)에 전기적으로 결합된다. 평가 방지 트랜지스터(442a)의 드레인-소스 경로의 한 쪽은 로직 평가 신호 라인(474)에, 다른 쪽은 참조 부호(478)에서 기준 라인에 전기적으로 결합된다. 평가 방지 트랜지스터(442b)의 게이트는 T4 신호 라인(422)에 전기적으로 결합된다. 평가 방지 트랜지스터(442b)의 드레인-소스 경로의 한 쪽은 로직 평가 신호 라인(474)에, 다른 쪽은 참조 부호(478)의 기준 라인에 전기적으로 결합된다.
어드레스 트랜지스터 쌍(446, 448, ... 470)의 드레인-소스 경로는 어드레스 라인(472a-472g)과 평가 라인(476a-476m) 사이에 전기적으로 결합된다. 어드레스 트랜지스터 쌍(446, 448, ... 470)의 게이트는 시프트 레지스터 출력 신호 라인(410a-410m)을 통과한 시프트 레지스터 출력 신호(SO1-SO13)에 의해 구동된다.
어드레스 1 트랜지스터(446a, 446b)의 게이트는 시프트 레지스터 출력 신호 라인(410a)에 전기적으로 결합된다. 어드레스 1 트랜지스터(446a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472a)에, 다른 쪽은 평가 라인(476a)에 전기적으로 결합된다. 어드레스 1 트랜지스터(446b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472b)에, 다른 쪽은 평가 라인(476a)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440a)가 로직 평가 신호 라인(474) 상의 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410a) 상의 하이 레벨 시프트 레지스터 출력 신호(SO1)는 어드레스 1 트랜지스터(446a, 446b)를 온 상태로 전환한다. 어드레스 1 트랜지스터(446a) 및 어드레스 평가 트랜지스터(440a)는 도전 상태가 되어 어드레스 라인(472a)을 로우 전압 레벨로 능동 적으로 유도한다. 어드레스 1 트랜지스터(446b) 및 어드레스 평가 트랜지스터(440a)는 도전 상태가 되어 어드레스 라인(472b)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 2 트랜지스터(448a, 448b)의 게이트는 시프트 레지스터 출력 라인(410b)에 전기적으로 결합된다. 어드레스 2 트랜지스터(448a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472a)에, 그 다른 쪽은 평가 라인(476b)에 전기적으로 결합된다. 어드레스 2 트랜지스터(448b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472c)에, 그 다른 쪽은 평가 라인(476b)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440b)가 로직 평가 신호 라인(474) 상의 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410b) 상의 하이 레벨 시프트 레지스터 출력 신호(SO2)는 어드레스 2 트랜지스터(448a, 448b)를 온 상태로 전환한다. 어드레스 2 트랜지스터(448a) 및 어드레스 평가 트랜지스터(440b)는 도전 상태가 되어 어드레스 라인(472a)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 2 트랜지스터(448b) 및 어드레스 평가 트랜지스터(440b)는 도전 상태가 되어 어드레스 라인(472c)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 3 트랜지스터(450a, 450b)의 게이트는 시프트 레지스터 출력 신호 라인(410c)에 전기적으로 결합된다. 어드레스 3 트랜지스터(450a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472a)에, 그 다른 쪽은 평가 라인(476c)에 전기적으로 결합된다. 어드레스 3 트랜지스터(450b)의 드레인-소스 경로의 한 쪽은 어드레 스 라인(472d)에, 그 다른 쪽은 평가 라인(476c)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440c)가 로직 평가 신호 라인(474) 상의 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410c) 상의 하이 레벨 시프트 레지스터 출력 신호(SO3)는 어드레스 3 트랜지스터(450a, 450b)를 온 상태로 전환한다. 어드레스 3 트랜지스터(450a) 및 어드레스 평가 트랜지스터(440c)는 도전 상태가 되어 어드레스 라인(472a)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 3 트랜지스터(450b) 및 어드레스 평가 트랜지스터(440c)는 도전 상태가 되어 어드레스 라인(472d)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 4 트랜지스터(452a, 452b)의 게이트는 시프트 레지스터 출력 신호 라인(410d)에 전기적으로 결합된다. 어드레스 4 트랜지스터(452a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472a)에, 그 다른 쪽은 평가 라인(476d)에 전기적으로 결합된다. 어드레스 4 트랜지스터(452b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472e)에, 그 다른 쪽은 평가 라인(476d)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440d)가 로직 평가 신호 라인(474) 상의 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410d) 상의 하이 레벨 시프트 레지스터 출력 신호(SO4)는 어드레스 4 트랜지스터(452a, 452b)를 온 상태로 전환한다. 어드레스 4 트랜지스터(452a) 및 어드레스 평가 트랜지스터(440d)는 도전 상태가 되어 어드레스 라인(472a)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 4 트랜지스터(452b) 및 어드레스 평가 트랜지스 터(440d)는 도전 상태가 되어 어드레스 라인(472e)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 5 트랜지스터(454a, 454b)의 게이트는 시프트 레지스터 출력 신호 라인(410e)에 전기적으로 결합된다. 어드레스 5 트랜지스터(454a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472a)에, 그 다른 쪽은 평가 라인(476e)에 전기적으로 결합된다. 어드레스 5 트랜지스터(454b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472f)에, 그 다른 쪽은 평가 라인(476e)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440e)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410e) 상의 하이 레벨 시프트 레지스터 출력 신호(SO5)는 어드레스 5 트랜지스터(454a, 454b)를 온 상태로 전환한다. 어드레스 5 트랜지스터(454a) 및 어드레스 평가 트랜지스터(440e)는 도전 상태가 되어 어드레스 라인(472a)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 5 트랜지스터(454b) 및 어드레스 평가 트랜지스터(440e)는 도전 상태가 되어 어드레스 라인(472f)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 6 트랜지스터(456a, 456b)의 게이트는 시프트 레지스터 출력 신호 라인(410f)에 전기적으로 결합된다. 어드레스 6 트랜지스터(456a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472a)에, 그 다른 쪽은 평가 라인(476f)에 전기적으로 결합된다. 어드레스 6 트랜지스터(456b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472g)에, 그 다른 쪽은 평가 라인(476f)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440f)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410f) 상의 하이 레벨 시프트 레지스터 출력 신호(SO6)는 어드레스 6 트랜지스터(456a, 456b)를 도전 상태가 되도록 온 상태로 전환한다. 어드레스 6 트랜지스터(456a) 및 어드레스 평가 트랜지스터(440f)는 도전 상태가 되어 어드레스 라인(472a)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 6 트랜지스터(456b) 및 어드레스 평가 트랜지스터(440f)는 도전 상태가 되어 어드레스 라인(472g)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 7 트랜지스터(458a, 458b)의 게이트는 시프트 레지스터 출력 신호 라인(410g)에 전기적으로 결합된다. 어드레스 7 트랜지스터(458a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472b)에, 그 다른 쪽은 평가 라인(476g)에 전기적으로 결합된다. 어드레스 7 트랜지스터(458b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472c)에, 그 다른 쪽은 평가 라인(476g)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440g)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410g) 상의 하이 레벨 시프트 레지스터 출력 신호(SO7)는 어드레스 7 트랜지스터(458a, 458b)를 온 상태로 전환한다. 어드레스 7 트랜지스터(458a) 및 어드레스 평가 트랜지스터(440g)는 도전 상태가 되어 어드레스 라인(472b)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 7 트랜지스터(458b) 및 어드레스 평가 트랜지스터(440g)는 도전 상태가 되어 어드레스 라인(472c)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 8 트랜지스터(460a, 460b)의 게이트는 시프트 레지스터 출력 신호 라인(410h)에 전기적으로 결합된다. 어드레스 8 트랜지스터(460a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472b)에, 그 다른 쪽은 평가 라인(476h)에 전기적으로 결합된다. 어드레스 8 트랜지스터(460b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472d)에, 그 다른 쪽은 평가 라인(476h)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440h)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410h) 상의 하이 레벨 시프트 레지스터 출력 신호(SO8)는 어드레스 8 트랜지스터(460a, 460b)를 온 상태로 전환한다. 어드레스 8 트랜지스터(460a) 및 어드레스 평가 트랜지스터(440h)는 도전 상태가 되어 어드레스 라인(472b)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 8 트랜지스터(460b) 및 어드레스 평가 트랜지스터(440h)는 도전 상태가 되어 어드레스 라인(472d)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 9 트랜지스터(462a, 462b)의 게이트는 시프트 레지스터 출력 신호 라인(410i)에 전기적으로 결합된다. 어드레스 9 트랜지스터(462a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472b)에, 그 다른 쪽은 평가 라인(476i)에 전기적으로 결합된다. 어드레스 9 트랜지스터(462b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472e)에, 그 다른 쪽은 평가 라인(476i)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440i)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410i) 상의 하이 레벨 시프트 레지스터 출력 신호(SO9)는 어드레스 9 트랜지스터(462a, 462b)를 도전 상태가 되도록 온 상태로 전환한다. 어드레스 9 트랜지스터(462a) 및 어드레스 평가 트랜지스터(440i)는 도전 상태가 되어 어드레스 라인(472b)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 9 트랜지스터(462b) 및 어드레스 평가 트랜지스터(440i)는 도전 상태가 되어 어드레스 라인(472e)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 10 트랜지스터(464a, 464b)의 게이트는 시프트 레지스터 출력 신호 라인(410j)에 전기적으로 결합된다. 어드레스 10 트랜지스터(464a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472b)에, 그 다른 쪽은 평가 라인(476j)에 전기적으로 결합된다. 어드레스 10 트랜지스터(464b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472f)에, 그 다른 쪽은 평가 라인(476j)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440j)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410j) 상의 하이 레벨 시프트 레지스터 출력 신호(SO10)는 어드레스 10 트랜지스터(464a, 464b)를 온 상태로 전환한다. 어드레스 10 트랜지스터(464a) 및 어드레스 평가 트랜지스터(440j)는 도전 상태가 되어 어드레스 라인(472b)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 10 트랜지스터(464b) 및 어드레스 평가 트랜지스터(440j)는 도전 상태가 되어 어드레스 라인(472f)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 11 트랜지스터(466a, 466b)의 게이트는 시프트 레지스터 출력 신호 라인(410k)에 전기적으로 결합된다. 어드레스 11 트랜지스터(466a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472b)에, 그 다른 쪽은 평가 라인(476k)에 전기적으로 결합된다. 어드레스 11 트랜지스터(466b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472g)에, 그 다른 쪽은 평가 라인(476k)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440k)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410k) 상의 하이 레벨 시프트 레지스터 출력 신호(SO11)는 어드레스 11 트랜지스터(466a, 466b)를 온 상태로 전환한다. 어드레스 11 트랜지스터(466a) 및 어드레스 평가 트랜지스터(440k)는 도전 상태가 되어 어드레스 라인(472b)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 11 트랜지스터(466b) 및 어드레스 평가 트랜지스터(440k)는 도전 상태가 되어 어드레스 라인(472g)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 12 트랜지스터(468a, 468b)의 게이트는 시프트 레지스터 출력 신호 라인(410l)에 전기적으로 결합된다. 어드레스 12 트랜지스터(468a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472c)에, 그 다른 쪽은 평가 라인(476l)에 전기적으로 결합된다. 어드레스 12 트랜지스터(468b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472d)에, 그 다른 쪽은 평가 라인(476l)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440l)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410l) 상의 하이 레벨 시프트 레지스터 출력 신호(SO12)는 어드레스 12 트랜지스터(468a, 468b)를 온 상태로 전환한다. 어드레스 12 트랜지스터(468a) 및 어드레스 평가 트랜지스터(440l)는 도전 상태가 되어 어드레스 라인(472c)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 12 트랜지스터(468b) 및 어드레스 평가 트랜지스터(440l)는 도전 상태가 되어 어드레스 라인(472d)을 로우 전압 레벨로 능동적으로 유도한다.
어드레스 13 트랜지스터(470a, 470b)의 게이트는 시프트 레지스터 출력 신호 라인(410m)에 전기적으로 결합된다. 어드레스 13 트랜지스터(470a)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472c)에, 그 다른 쪽은 평가 라인(476m)에 전기적으로 결합된다. 어드레스 13 트랜지스터(470b)의 드레인-소스 경로의 한 쪽은 어드레스 라인(472e)에, 그 다른 쪽은 평가 라인(476m)에 전기적으로 결합된다. 어드레스 평가 트랜지스터(440m)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 온 상태로 전환될 때, 시프트 레지스터 출력 신호 라인(410m) 상의 하이 레벨 시프트 레지스터 출력 신호(SO13)는 어드레스 13 트랜지스터(470a, 470b)를 온 상태로 전환한다. 어드레스 13 트랜지스터(470a) 및 어드레스 평가 트랜지스터(440m)는 도전 상태가 되어 어드레스 라인(472c)을 로우 전압 레벨로 능동적으로 유도한다. 어드레스 13 트랜지스터(470b) 및 어드레스 평가 트랜지스터(440m)는 도전 상태가 되어 어드레스 라인(472e)을 로우 전압 레벨로 능동적으로 유도한다.
시프트 레지스터(402)는 하나의 시프트 레지스터 출력 신호 라인(410a-410m)으로부터 다음의 시프트 레지스터 출력 신호 라인(410a-410m)으로 단일 하이 전압 레벨 출력 신호를 시프팅한다. 시프트 레지스터(402)는 제어 라인(430) 상의 제어 신호(CSYNC) 내의 제어 펄스 및 타이밍 신호(T1-T4)로부터의 일련의 타이밍 펄스를 수신하여 수신된 제어 펄스를 시프트 레지스터(402)로 시프팅한다. 그 응답으로서, 시프트 레지스터(402)는 단일 하이 전압 레벨 시프트 레지스터 출력 신호(SO1 또는 SO13)를 제공한다. 모든 다른 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 타이밍 신호(T1-T4)로부터 다른 일련의 타이밍 펄스를 수신하고, 하나의 시프트 레지스터 출력 신호(SO1-SO13)로부터 다음의 시프트 레지스터 출력 신호(SO1-SO13)로 단일 하이 전압 레벨 출력 신호 를 시프팅하며, 모든 다른 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 반복하는 일련의 타이밍 펄스를 수신하고, 각각의 일련의 타이밍 펄스에 응답하여, 시프트 레지스터(402)는 단일 하이 전압 레벨 출력 신호를 시프팅하여 일련의 최대 13개의 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다. 각각의 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)는 2개의 어드레스 트랜지스터 쌍(446, 448, ... 470)을 온 상태로 전환하여 점화 셀(120)에 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 어드레스 신호(~A1, ~A2, ... ~A7)는 13개의 시프트 레지스터 출력 신호(SO1-SO13)에 대응하는 13개의 어드레스 타임 슬롯 내에 제공된다. 다른 실시예에서, 시프트 레지스터(402)는 14개 등과 같은 임의의 적절한 개수의 시프트 레지스터 출력 신호를 포함하여, 14개의 어드레스 타임 슬롯 등과 같은 임의의 적절한 개수의 어드레스 타임 슬롯 내에 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다.
시프트 레지스터(402)는 방향 신호 라인(408)을 통해 방향 회로(404)로부터 방향 신호를 수신한다. 방향 신호는 시프트 레지스터(402) 내의 시프팅 방향을 설정한다. 시프트 레지스터(402)는 하이 전압 레벨 출력 신호를 정방향으로, 즉 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO13)로 시프팅하도록 설정되거나, 역방향으로, 즉 시프트 레지스터 출력 신호(SO13)로부터 시프트 레지스터 출력 신호(SO1)로 시프팅하도록 설정될 수 있다.
정방향에서, 시프트 레지스터(402)는 제어 신호(CSYNC) 내의 제어 펄스를 수신하고 하이 전압 레벨 시프트 레지스터 출력 신호(SO1)를 제공한다. 모든 다른 시프트 레지스터 출력 신호(SO2-SO13)는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 다음의 일련의 타이밍 펄스를 수신하고, 하이 전압 레벨 시프트 레지스터 출력 신호(SO2)를 제공하며, 모든 다른 시프트 레지스터 출력 신호(SO1 및 SO3-SO13)는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 다음의 일련의 타이밍 펄스를 수신하고, 하이 전압 레벨 시프트 레지스터 출력 신호(SO3)를 제공하며, 모든 다른 시프트 레지스터 출력 신호(SO1, SO2, 및 SO4-SO13)는 로우 전압 레벨로 제공된다. 계속하여 시프트 레지스터(402)는 하이 전압 레벨 시프트 레지스터 출력 신호(SO13)를 제공하고, 모든 다른 시프트 레지스터 출력 신호(SO1-SO12)가 로우 전압 레벨로 제공될 때까지 각각의 일련의 타이밍 펄스에 응답하여 하이 레벨 출력 신호를 계속 시프팅한다. 하이 전압 레벨 시프트 레지스터 출력 신호(SO13)를 제공한 후, 시프트 레지스터(402)는 다음의 일련의 타이밍 펄스를 수신하고, 모든 시프트 레지스터 출력 신호(SO1-SO13)에 대한 로우 전압 레벨 신호를 제공한다. 제어 신호(CSYNC) 내의 다른 제어 펄스가 제공되어 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO13)로 일련의 하이 전압 레벨 출력 신호를 정방향으로 시프팅하도록 시프트 레지스터(402)를 시작 또는 개시한다.
역방향에서, 시프트 레지스터(402)는 제어 신호(CSYNC) 내의 제어 펄스를 수신하고, 하이 레벨 시프트 레지스터 출력 신호(SO13)를 제공한다. 모든 다른 시프트 레지스터 출력 신호(SO1-SO12)는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 다음의 일련의 타이밍 펄스를 수신하고, 하이 전압 레벨 시프트 레지스터 출력 신호(SO12)를 제공하며, 모든 다른 시프트 레지스터 출력 신호(SO1-SO11 및 SO13)는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 다음의 일련의 타이밍 펄스를 수신하고, 하이 전압 레벨 시프트 레지스터 출력 신호(SO11)를 제공하며, 모든 다른 시프트 레지스터 출력 신호(SO1-SO10, SO12 및 SO13)는 로우 전압 레벨로 제공된다. 계속하여 시프트 레지스터(402)는 하이 전압 레벨 시프트 레지스터 출력 신호(SO1)를 제공하고, 모든 다른 시프트 레지스터 출력 신호(SO2-SO13)가 로우 전압 레벨로 제공될 때까지 각각의 일련의 타이밍 펄스에 응답하여 하이 전압 레벨 출력 신호를 계속 시프팅한다. 하이 전압 레벨 시프트 레지스터 출력 신호(SO1)를 제공한 후, 시프트 레지스터(402)는 다음의 일련의 타이밍 펄스를 수신하고, 모든 시프트 레지스터 출력 신호(SO1-SO13)에 대한 로우 전압 레벨 신호를 제공한다. 제어 신호(CSYNC) 내의 다른 제어 펄스가 제공되어 시프트 레지스터 출력 신호(SO13)로부터 시프트 레지스터 출력 신호(SO1)로 일련의 하이 전압 레벨 출력 신호를 역방향으로 시프팅하도록 시프트 레지스터(402)를 시작 또는 개시한다.
방향 회로(404)는 방향 신호 라인(408)을 통과하는 2개의 방향 신호를 제공한다. 방향 신호는 시프트 레지스터(402) 내에서 정방향/역방향의 시프팅 방향을 설정한다. 또한, 방향 신호는 시프트 레지스터(402)로부터의 하이 전압 레벨 출력 신호를 소거하기 위해 이용될 수 있다.
방향 회로(404)는 타이밍 신호(T3-T6)로부터 반복되는 일련의 타이밍 펄스를 수신한다. 추가하여, 방향 회로(404)는 제어 라인(430)에서 제어 신호(CSYNC) 내의 제어 펄스를 수신한다. 방향 회로(404)는 타이밍 신호(T4)로부터의 타이밍 펄스와 부합되는 제어 펄스를 수신하는 것에 응답하여 정방향 신호를 제공한다. 정 방향 신호는 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO13)로 정방향으로 시프팅하도록 시프트 레지스터(402)를 설정한다. 방향 회로(404)는 타이밍 신호(T6)로부터의 타이밍 펄스와 부합되는 제어 펄스를 수신하는 것에 응답하여 역방향 신호를 제공한다. 역방향 신호는 시프트 레지스터 출력 신호(SO13)로부터 시프트 레지스터 출력 신호(SO1)로 역방향으로 시프팅하도록 시프트 레지스터(402)를 설정한다. 방향 회로(404)가 타이밍 신호(T4)로부터의 타이밍 펄스 및 타이밍 신호(T6)로부터의 타이밍 펄스와 모두 부합되는 제어 펄스를 수신하는 것에 응답하여, 방향 회로(404)는 시프트 레지스터(402)를 소거하는 방향 신호를 제공한다.
로직 어레이(406)는 시프트 레지스터 출력 신호 라인(410a-410m) 상에서 시프트 레지스터 출력 신호(SO1-SO13) 및 타이밍 신호 라인(434, 422, 436) 상에서 타이밍 신호(T3-T5)로부터의 타이밍 펄스를 수신한다. 시프트 레지스터 출력 신호(SO1-SO13) 내의 단일 하이 전압 레벨 출력 신호 및 타이밍 신호(T3-T5)로부터의 타이밍 펄스에 응답하여, 로직 어레이(406)는 7개의 어드레스 신호(~A1, ~A2, ... ~A7) 중에서 2개의 로우 전압 레벨 어드레스 신호를 제공한다.
로직 어레이(406)는 평가 방지 트랜지스터(442a)를 온 상태로 전환하여 평가 신호 라인(474)을 로우 전압 레벨로 유도하고, 어드레스 평가 트랜지스터(440)를 오프 상태로 전환하는 타이밍 신호(T3)로부터의 타이밍 펄스를 수신한다. 또한, 타이밍 신호(T3)로부터의 타이밍 펄스는 어드레스 라인 사전-충전 트랜지스터(438)를 통해 어드레스 라인(472a-472g)을 하이 전압 레벨로 충전한다. 일실시예에서, 타이밍 신호(T3)로부터의 타이밍 펄스는 타이밍 신호(T4)로부터의 타이밍 펄스로 대체되어 어드레스 라인 사전-충전 트랜지스터(438)를 통해 어드레스 라인(472a-472g)을 하이 전압 레벨로 충전한다.
타이밍 신호(T4)로부터의 타이밍 펄스는 평가 방지 트랜지스터(442b)를 온 상태로 전환하여 평가 신호 라인(474)을 로우 전압 레벨로 유도하고, 어드레스 평가 트랜지스터(440)를 오프로 전환한다. 시프트 레지스터 출력 신호(SO1-SO13)는 타이밍 신호(T4)로부터의 타이밍 펄스동안에 유효 출력 신호로 확정된다. 시프트 레지스터 출력 신호(SO1-SO13) 내의 단일 하이 전압 레벨 출력 신호는 로직 어레이(406) 내의 어드레스 트랜지스터 쌍(446, 448, ... 470)의 게이트에 제공된다. 타이밍 신호(T5)로부터의 타이밍 펄스는 평가 신호 라인(474)을 하이 전압 레벨로 충전하여 어드레스 평가 트랜지스터(440)를 온 상태로 전환한다. 어드레스 평가 트랜지스터(440)가 온 상태로 전환될 때, 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 수신하는 로직 어레이(406) 내의 어드레스 트랜지스터 쌍(446, 448, ... 또는 470)은 도전 상태가 되어 대응하는 어드레스 라인(472)을 방전한다. 대응하는 어드레스 라인(472)은 도전성 어드레스 트랜지스터 쌍(446, 448, ... 470) 및 도전성 어드레스 평가 트랜지스터(440)를 통해 로우 레벨로 능동적으로 유도된다. 다른 어드레스 라인(472)은 하이 전압 레벨로 충전된 상태로 유지된다.
로직 어레이(406)는 각각의 어드레스 타임 슬롯 내에서 7개의 어드레스 신호(~A1, ~A2, ... ~A7) 중 2개의 로우 전압 레벨 어드레스 신호를 제공한다. 시프트 레지스터 출력 신호(SO1)가 하이 전압 레벨이면, 어드레스 1 트랜지스터(446a, 446b)는 도전 상태가 되어 어드레스 라인(472a, 472b)이 로우 전압 레벨이 되도록 유도하고, 활성 로우 어드레스 신호(~A1, ~A2)를 제공한다. 시프트 레지스터 출력 신호(SO2)가 하이 전압 레벨이면, 어드레스 2 트랜지스터(448a, 448b)는 도전 상태가 되어 어드레스 라인(472a, 472c)을 로우 전압 레벨로 유도하고, 활성 로우 어드레스 신호(~A1, ~A3)를 제공한다. 시프트 레지스터 출력 신호(SO3)가 하이 전압 레벨이면, 어드레스 3 트랜지스터(450a, 450b)는 도전 상태가 되어 어드레스 라인(472a, 472d)을 로우 전압 레벨로 유도하고, 활성 로우 어드레스 신호(~A1, ~A4)를 제공하며, 이와 같이 각각의 시프트 레지스터 출력 신호(SO4-SO13)에도 계속 적용된다. 시프트 레지스터 출력 신호(SO1-SO13)에 상관되는 13개의 어드레스 타임 슬롯 각각에 대한 어드레스 신호(~A1, ~A2, ... ~A7)는, 다음의 표에 제시되어 있다.
Figure 112006084373870-PCT00002
다른 실시예에서, 로직 어레이(406)는 다음의 표에 제시되는 바와 같이 13개 의 어드레스 타임 슬롯 각각에 대한 활성 어드레스 신호(~A1, ~A2, ... ~A7)를 제공할 수 있다.
Figure 112006084373870-PCT00003
또한, 다른 실시예에서, 로직 어레이(406)는 각각의 하이 전압 레벨 출력 신호(SO1-SO13)에 대해 임의의 적절한 개수의 로우 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7)를, 로우 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7)의 임의의 적합한 시퀀스로 제공하는 어드레스 트랜지스터를 포함할 수 있다. 이것은 예를 들면, 각각의 트랜지스터 쌍(446, 448, ... 470)을 적절히 배치하여 임의의 2개의 원하는 어드레스 라인(672a-672g)을 방전하는 것에 의해 이루어질 수 있다.
또한, 다른 실시예에서, 로직 어레이(406)는 임의의 적절한 개수의 어드레스 타임 슬롯 내에 임의의 적절한 개수의 어드레스 신호를 제공하기 위한 임의의 적절한 개수의 어드레스 라인을 포함할 수 있다.
작동 중에, 반복되는 일련의 6개의 타이밍 펄스는 타이밍 신호(T1-T6)로부터 제공된다. 각각의 타이밍 신호(T1-T6)는 각각의 일련의 6개의 타이밍 펄스 내의 하나의 타이밍 펄스를 제공한다. 타이밍 신호(T1)로부터의 타이밍 펄스에 후속하여 타이밍 신호(T2)로부터의 타이밍 펄스가 제공되고, 그에 후속하여 타이밍 신호(T3)로부터의 타이밍 펄스가, 그에 후속하여 타이밍 신호(T4)로부터의 타이밍 펄스가, 그에 후속하여 타이밍 신호(T5)로부터의 타이밍 펄스가 제공되며, 그에 후속하여 타이밍 신호(T6)로부터의 타이밍 펄스가 제공된다. 일련의 6개의 타이밍 펄스는 반복되는 일련의 6개의 타이밍 펄스 내에서 반복된다.
하나의 일련의 6개의 타이밍 펄스에서, 방향 회로(404)는 제 4 사전-충전 신호(PRE4)에서 타이밍 신호(T3)로부터의 타이밍 펄스를 수신한다. 제 4 사전-충전 신호(PRE4) 내의 타이밍 펄스는 방향 라인(408) 중 제 1 방향 라인을 하이 전압 레벨로 충전한다. 방향 회로(404)는 제 4 평가 신호(EVAL4)에서 타이밍 신호(T4)로부터의 감소된 전압 레벨의 타이밍 펄스를 수신한다. 방향 회로(404)가 제 4 평가 신호(EVAL4)와 부합되는(그와 동시에) 제어 신호(CSYNC) 내의 제어 펄스를 수신하면, 방향 회로(404)는 제 1 방향 라인(408)을 방전한다. 방향 회로(404)가 제 4 평가 신호(EVAL4) 내에 타이밍 펄스와 부합되는 로우 전압 레벨 제어 신호(CSYNC)를 수신하면, 제 1 방향 라인(408)은 하이 전압 레벨로 충전된 채로 유지된다.
다음에, 방향 회로(404)는 제 3 사전-충전 신호(PRE3)에서 타이밍 신호(T5)로부터의 타이밍 펄스를 수신한다. 제 3 사전-충전 신호(PRE3) 내의 타이밍 펄스는 방향 라인(408) 중 제 2 방향 라인을 충전한다. 방향 회로(404)는 제 3 평가 신호(EVAL3)에서 타이밍 신호(T6)로부터의 감소된 전압 레벨의 타이밍 펄스를 수신 한다. 방향 회로(404)가 제 3 평가 신호(EVAL3) 내의 타이밍 펄스와 부합되는 제어 신호(CSYNC) 내의 제어 펄스를 수신하면, 방향 회로(404)는 제 2 방향 라인(408)을 로우 전압 레벨로 방전한다. 방향 회로(404)가 제 3 평가 신호(EVAL3) 내에 타이밍 펄스와 부합되는 로우 전압 레벨 제어 신호(CSYNC)를 수신하면, 제 2 방향 라인(408)은 하이 전압 레벨로 충전된 채로 유지된다.
제 1 방향 라인(408)이 로우 전압 레벨로 방전되고, 제 2 방향 라인(408)이 하이 전압 레벨로 유지되면, 제 1 및 제 2 방향 라인(408)에서의 신호 레벨은 시프트 레지스터(402)가 정방향으로 시프팅하도록 설정한다. 제 1 방향 라인(408)이 하이 전압 레벨로 유지되고, 제 2 방향 라인(408)이 로우 전압 레벨로 방전되면, 방향 라인(408)에서의 신호 레벨은 시프트 레지스터(402)가 역방향으로 시프팅하도록 설정한다. 제 1 및 제 2 방향 라인(408)이 모두 로우 전압 레벨로 방전되면, 시프트 레지스터(402)는 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공하는 것이 방지된다. 방향 라인(408)에서의 방향 신호는 각각의 일련의 6개의 타이밍 펄스동안에 설정된다.
먼저, 방향은 하나의 일련의 6개의 타이밍 펄스에서 설정되고, 시프트 레지스터(402)는 다음의 일련의 6개의 타이밍 펄스에서 개시된다. 시프트 레지스터(402)를 개시하기 위해서, 시프트 레지스터(402)는 제 1 사전-충전 신호(PRE1)로서 타이밍 신호(T1)로부터의 타이밍 펄스를 수신한다. 제 1 사전-충전 신호(PRE1) 내의 타이밍 펄스는 13개의 시프트 레지스터 셀(403a-403m) 각각의 내부에 있는 내부 노드를 사전-충전한다. 시프트 레지스터(402)는 제 1 평가 신호(EVAL1)로서 타 이밍 신호(T2)로부터의 감소된 전압 레벨의 타이밍 펄스를 수신한다. 제어 신호(CSYNC) 내의 제어 펄스가 제 1 평가 신호(EVAL1) 내의 타이밍 펄스와 부합되도록 시프트 레지스터(402)에 의해 수신되면, 시프트 레지스터(402)는 13개의 시프트 레지스터 셀 중 하나의 내부 노드를 방전하여 방전된 내부 노드에서 로우 전압 레벨을 제공한다. 제어 신호(CSYNC)가 제 1 평가 신호(EVAL1) 내의 타이밍 펄스와 부합되는 로우 전압 레벨로 유지되면, 각각의 13개의 시프트 레지스터 셀 내의 내부 노드는 하이 전압 레벨로 유지된다.
시프트 레지스터(402)는 제 2 사전-충전 신호(PRE2)로서 타이밍 신호(T3)로부터의 타이밍 펄스를 수신한다. 제 2 사전-충전 신호(PRE2) 내의 타이밍 펄스는 13개의 시프트 레지스터 출력 라인(410a-410m)을 사전-충전하여 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다. 시프트 레지스터(402)는 제 2 평가 신호(EVAL2)로서 타이밍 신호(T4)로부터의 감소된 전압 레벨의 타이밍 펄스를 수신한다. 제 1 평가 신호(EVAL1) 내의 타이밍 펄스와 부합되는 제어 신호(CSYNC)로부터의 제어 펄스를 수신한 후와 마찬가지로, 시프트 레지스터 셀(403) 내의 내부 노드가 로우 전압 레벨이 되면, 시프트 레지스터(402)는 시프트 레지스터 출력 신호(SO1-SO13)를 하이 전압 레벨로 유지한다. 모든 다른 시프트 레지스터 셀(403)에서와 마찬가지로 시프트 레지스터 셀(403) 내의 내부 노드가 하이 전압 레벨이면, 시프트 레지스터(402)는 시프트 레지스터 출력 라인(410a-410m)을 방전하여 로우 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다. 시프트 레지스터(402)는 하나의 일련의 6개의 타이밍 펄스에서 개시된다. 시프트 레지스 터 출력 신호(SO1-SO13)는 제 2 평가 신호(EVAL2) 내에서 타이밍 신호(T4)로부터의 타이밍 펄스동안에 유효하게 되고, 다음의 일련의 6개의 타이밍 펄스 내의 타이밍 신호(T3)로부터의 타이밍 펄스까지 유효하게 유지된다. 각각의 후속하는 일련의 6개의 타이밍 펄스에서, 시프트 레지스터(402)는 하나의 시프트 레지스터 셀(403)로부터 다음의 시프트 레지스터 셀(403)로 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 시프팅한다.
로직 어레이(406)는 시프트 레지스터 출력 신호(SO1-SO13)를 수신한다. 일실시예에서, 로직 어레이(406)는 타이밍 신호(T3)로부터의 타이밍 펄스를 수신하여 어드레스 라인(472)을 사전-충전하고, 어드레스 평가 트랜지스터(440)를 오프 상태로 전환한다. 일실시예에서, 로직 어레이(406)는 타이밍 신호(T3)로부터의 타이밍 펄스를 수신하여 어드레스 평가 트랜지스터(440)를 오프로 전환하고 타이밍 신호(T4)로부터의 타이밍 펄스를 수신하여 어드레스 라인(472)을 사전-충전한다.
시프트 레지스터 출력 신호(SO1-SO13)가 유효 시프트 레지스터 출력 신호(SO1-SO13)로 결정될 때, 로직 어레이(406)는 타이밍 신호(T4)로부터의 타이밍 펄스를 수신하여 어드레스 평가 트랜지스터(440)를 오프로 전환한다. 시프트 레지스터(402)가 개시되면, 하나의 시프트 레지스터 출력 신호(SO1-SO13)는 타이밍 신호(T4)로부터의 타이밍 펄스이후에 하이 전압 레벨로 유지된다. 로직 어레이(406)는 타이밍 신호(T5)로부터의 타이밍 펄스를 수신하여 평가 신호 라인(474)을 충전하고, 어드레스 평가 트랜지스터(440)를 온 상태로 전환한다. 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 수신하는 어드레스 트랜지스터 쌍(446, 448, ... 470)은 온 상태로 전환되어 7개의 어드레스 라인(472a-472g) 중 2개를 로우 전압 레벨로 유도한다. 어드레스 신호(~A1, ~A2, ... ~A7) 내의 2개의 로우 전압 레벨 어드레스 신호는 점화 셀(120) 및 점화 셀 서브그룹이 활성화되도록 인에이블하는 데 이용된다. 어드레스 신호(~A1, ~A2, ... ~A7)는 타이밍 신호(T5)로부터의 타이밍 펄스 동안에 유효하게 되고, 다음의 일련의 6개의 타이밍 펄스 내에서 타이밍 신호(T3)로부터의 타이밍 펄스까지 유효하게 유지된다.
시프트 레지스터(402)가 개시되지 않으면, 모든 시프트 레지스터 출력 라인(410)은 방전되어 로우 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다. 로우 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)는 어드레스 트랜지스터 쌍(446, 448, 470)을 오프 상태로 전환하고, 어드레스 라인(472)은 충전 상태로 유지되어 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7)는 점화 셀(120) 및 점화 셀 서브그룹이 활성화를 위해 인에이블되는 것을 방지한다.
도 9는 어드레스 회로의 일실시예를 도시하지만, 서로 다른 로직 소자 및 구성 요소를 이용하는 다른 실시예를 이용할 수 있다. 예를 들면, 상술된 입력 신호, 예를 들면 신호(T1-T6)를 수신하고, 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하는 제어기를 이용할 수 있다.
도 10a는 시프트 레지스터(402) 내의 하나의 시프트 레지스터 셀(403a)을 도시하는 도면이다. 시프트 레지스터(402)는 13개의 시프트 레지스터 출력 신호(SO1-SO13)를 제공하는 13개의 시프트 레지스터 셀(403a-403m)을 포함한다. 각 각의 시프트 레지스터 셀(403a-403m)은 시프트 레지스터 출력 신호(SO1-SO13) 중 하나를 제공하고, 각각의 시프트 레지스터 셀(403a-403m)은 시프트 레지스터 셀(403a)과 유사하다. 13개의 시프트 레지스터 셀(403)은 직렬로 전기적으로 결합되어 정방향 및 역방향으로의 시프팅을 제공한다. 다른 실시예에서, 시프트 레지스터(402)는 임의의 적절한 개수의 시프트 레지스터 셀(403)을 포함하여 임의의 적절한 개수의 시프트 레지스터 출력 신호를 제공할 수 있다.
시프트 레지스터 셀(403a)은 참조 부호(500)에서 점선으로 표시된 입력 스테이지로서의 제 1 스테이지와, 참조 부호(502)에서 점선으로 표시된 출력 스테이지로서의 제 2 스테이지를 포함한다. 제 1 스테이지(500)는 제 1 사전-충전 트랜지스터(504), 제 1 평가 트랜지스터(506), 정방향 입력 트랜지스터(508), 역방향 입력 트랜지스터(510), 정방향 트랜지스터(512) 및 역방향 트랜지스터(514)를 포함한다. 제 2 스테이지(502)는 제 2 사전-충전 트랜지스터(516), 제 2 평가 트랜지스터(518) 및 내부 노드 트랜지스터(520)를 포함한다.
제 1 스테이지(500)에서, 제 1 사전-충전 트랜지스터(504)의 게이트 및 드레인-소스 경로의 한 쪽은 타이밍 신호 라인(432)에 전기적으로 결합된다. 타이밍 신호 라인(432)은 제 1 사전-충전 신호(PRE1)로서 타이밍 신호(T1)를 시프트 레지스터(402)에 제공한다. 제 1 사전-충전 트랜지스터(504)의 드레인-소스 경로의 다른 쪽은 제 1 평가 트랜지스터(506)의 드레인-소스 경로의 한 쪽 및 내부 노드(522)를 통해 내부 노드 트랜지스터(520)의 게이트에 전기적으로 결합된다. 내부 노드(522)는 스테이지(500)와 스테이지(502) 사이에서 시프트 레지스터 내부 노 드 신호(SN1)를 내부 노드 트랜지스터(520)의 게이트에 제공한다.
제 1 평가 트랜지스터(506)의 게이트는 제 1 평가 신호 라인(420)에 전기적으로 결합된다. 제 1 평가 신호 라인(420)은 제 1 평가 신호(EVAL1)로서 시프트 레지스터(402)에 감소된 전압 레벨의 T2 타이밍 신호를 제공한다. 제 1 평가 트랜지스터(506)의 드레인-소스 경로의 다른 쪽은 정방향 입력 트랜지스터(508)의 드레인-소스 경로의 한 쪽과, 내부 경로(524)를 통해 역방향 입력 트랜지스터(510)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다.
정방향 입력 트랜지스터(508)의 드레인-소스 경로의 다른 쪽은 참조 부호(526)에서 정방향 트랜지스터(512)의 드레인-소스 경로의 한 쪽에 전기적으로 결합되고, 역방향 입력 트랜지스터(510)의 드레인-소스 경로의 다른 쪽은 참조 부호(528)에서 역방향 트랜지스터(514)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 정방향 트랜지스터(512) 및 역방향 트랜지스터(514)의 드레인-소스 경로는 참조 부호(530)에서 접지 등과 같은 기준 전압에 전기적으로 결합된다.
정방향 트랜지스터(512)의 게이트는 방향 회로(404)로부터 정방향 신호(DIRF)를 수신하는 방향 라인(408a)에 전기적으로 결합된다. 역방향 트랜지스터(514)의 게이트는 방향 회로(404)로부터 역방향 신호(DIRR)를 수신하는 방향 라인(408b)에 전기적으로 결합된다.
제 2 스테이지(502)에서, 제 2 사전-충전 트랜지스터(516)의 게이트 및 드레인-소스 경로의 한 쪽은 타이밍 신호 라인(434)에 전기적으로 결합된다. 타이밍 신호 라인(434)은 제 2 사전-충전 신호(PRE2)로서 시프트 레지스터(402)에 타이밍 신호(T3)를 제공한다. 제 2 사전-충전 트랜지스터(516)의 드레인-소스 경로의 다른 쪽은 제 2 평가 트랜지스터(518)의 드레인-소스 경로의 한 쪽 및 시프트 레지스터 출력 라인(410a)에 전기적으로 결합된다. 제 2 평가 트랜지스터(518)의 드레인-소스 경로의 다른 쪽은 참조 부호(532)에서 내부 노드 트랜지스터(520)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 제 2 평가 트랜지스터(518)의 게이트는 제 2 평가 신호 라인(424)에 전기적으로 결합되어 제 2 평가 신호(EVAL2)로서 시프트 레지스터(402)에 감소된 전압 레벨의 T4 타이밍 신호를 제공한다. 내부 노드 트랜지스터(520)의 게이트는 내부 노드(522)에 전기적으로 결합되고, 내부 노드 트랜지스터(520)의 드레인-소스 경로의 다른 쪽은 참조 부호(534)에서 접지 등과 같은 기준 전압에 전기적으로 결합된다. 내부 노드 트랜지스터(520)의 게이트는 시프트 레지스터 셀 내부 노드 신호(SN1)를 저장하는 캐패시턴스(536)를 저장한다. 시프트 레지스터 출력 신호 라인(410a)은 시프트 레지스터 출력 신호(SO1)를 저장하는 캐패시턴스(538)를 포함한다.
일련의 13개의 시프트 레지스터 셀(403) 내의 각각의 시프트 레지스터 셀(403a-403m)은 시프트 레지스터 셀(403a)과 동일하다. 각각의 시프트 레지스터 셀(403a-403m) 내의 정방향 트랜지스터(508)의 게이트는 제어 라인(430) 또는 정방향으로 시프팅하는 시프트 레지스터 출력 라인(410a-410l) 중 하나에 전기적으로 결합된다. 각각의 시프트 레지스터 셀(403a-403m) 내의 역방향 트랜지스터(510)의 게이트는 제어 라인(430) 또는 역방향으로 시프팅하는 시프트 레지스터 출력 라인(410b-410m) 중의 하나에 전기적으로 결합된다. 시프트 레지스터 출력 신호 라 인(410)은 시프트 레지스터 출력 신호 라인(410a, 410m)을 제외하고는, 하나의 정방향 트랜지스터(508) 및 하나의 역방향 트랜지스터(510)에 전기적으로 결합된다. 시프트 레지스터 출력 신호 라인(410a)은 시프트 레지스터 셀(403b) 내의 정방향 트랜지스터(508)에 전기적으로 결합되지만, 역방향 트랜지스터(510)에는 결합되지 않는다. 시프트 레지스터 출력 신호 라인(410m)은 시프트 레지스터 셀(403l) 내의 역방향 트랜지스터(510)에 전기적으로 결합되지만, 정방향 트랜지스터(508)에는 결합되지 않는다.
시프트 레지스터 셀(403a)은 시프트 레지스터(402)가 정방향으로 시프팅할 때 일련의 13개의 시프트 레지스터(403) 내에서의 제 1 시프트 레지스터(403)이다. 시프트 레지스터 셀(403a) 내의 정방향 입력 트랜지스터(508)의 게이트는 제어 신호(CSYNC)를 수신할 제어 신호 라인(430)에 전기적으로 결합된다. 제 2 시프트 레지스터 셀(403b)은 시프트 레지스터 출력 신호(SO1)를 수신할 시프트 레지스터 출력 라인(410a)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 3 시프트 레지스터 셀(403c)은 시프트 레지스터 출력 신호(SO2)를 수신할 시프트 레지스터 출력 라인(410b)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 4 시프트 레지스터 셀(403d)은 시프트 레지스터 출력 신호(SO3)를 수신할 시프트 레지스터 출력 라인(410c)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 5 시프트 레지스터 셀(403e)은 시프트 레지스터 출력 신호(SO4)를 수신할 시프트 레지스터 출력 라인(410d)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 6 시프트 레지스터 셀(403f)은 시프트 레지스터 출력 신호(SO5)를 수신하도록 시프트 레지스터 출력 라인(410e)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 7 시프트 레지스터 셀(403g)은 시프트 레지스터 출력 신호(SO6)를 수신하도록 시프트 레지스터 출력 라인(410f)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 8 시프트 레지스터 셀(403h)은 시프트 레지스터 출력 신호(SO7)를 수신하도록 시프트 레지스터 출력 라인(410g)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 9 시프트 레지스터 셀(403i)은 시프트 레지스터 출력 신호(SO8)를 수신하도록 시프트 레지스터 출력 라인(410h)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 10 시프트 레지스터 셀(403j)은 시프트 레지스터 출력 신호(SO9)를 수신하도록 시프트 레지스터 출력 라인(410i)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 11 시프트 레지스터 셀(403k)은 시프트 레지스터 출력 신호(SO10)를 수신하도록 시프트 레지스터 출력 라인(410j)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 12 시프트 레지스터 셀(403l)은 시프트 레지스터 출력 신호(SO11)를 수신하도록 시프트 레지스터 출력 라인(410k)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다. 제 13 시프트 레지스터 셀(403m)은 시프트 레지스터 출력 신호(SO12)를 수신하도록 시프트 레지스터 출력 라인(410l)에 전기적으로 결합된 정방향 입력 트랜지스터의 게이트를 포함한다.
시프트 레지스터 셀(403a)은 시프트 레지스터(402)가 역방향으로 시프팅할 때 일련의 13개의 시프트 레지스터 셀(403) 내에서의 최종 시프트 레지스터 셀(403)이다. 시프트 레지스터 셀(403a) 내의 역방향 입력 트랜지스터(510)의 게이트는 시프트 레지스터 출력 신호(SO2)를 수신할 이전의 시프트 레지스터 출력 라인(410b)에 전기적으로 결합된다. 시프트 레지스터 셀(403b)은 시프트 레지스터 출력 신호(SO3)를 수신하도록 시프트 레지스터 출력 라인(410c)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403c)은 시프트 레지스터 출력 신호(SO4)를 수신하도록 시프트 레지스터 출력 라인(410d)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403d)은 시프트 레지스터 출력 신호(SO5)를 수신하도록 시프트 레지스터 출력 라인(410e)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403e)은 시프트 레지스터 출력 신호(SO6)를 수신하도록 시프트 레지스터 출력 라인(410f)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403f)은 시프트 레지스터 출력 신호(SO7)를 수신하도록 시프트 레지스터 출력 라인(410g)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403g)은 시프트 레지스터 출력 신호(SO8)를 수신하도록 시프트 레지스터 출력 라인(410h)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403h)은 시프트 레지스터 출력 신호(SO9)를 수신하도록 시프트 레지스터 출력 라인(410i)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403i)은 시프트 레지스터 출력 신호(SO10)를 수신하도록 시프트 레지스터 출력 라인(410j)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403j)은 시프트 레지스터 출력 신호(SO11)를 수신하도록 시프트 레지스터 출력 라인(410k)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403k)은 시프트 레지스터 출력 신호(SO12)를 수신하도록 시프트 레지스터 출력 라인(410l)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403l)은 시프트 레지스터 출력 신호(SO13)를 수신하도록 시프트 레지스터 출력 라인(410m)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403m)은 제어 신호(CSYNC)를 수신하도록 제어 신호 라인(430)에 전기적으로 결합된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 출력 라인(410a-410m)은 또한 로직 어레이(406)에 전기적으로 결합된다.
시프트 레지스터(402)는 제어 신호(CSYNC) 내의 제어 펄스를 수신하고, 단일 하이 전압 레벨 출력 신호를 제공한다. 상술되고 이하에 후술되는 바와 같이, 시프트 레지스터(402)의 시프팅 방향은 제어 신호 라인(430) 상의 제어 신호(CSYNC)에 기초하여 타이밍 신호(T3-T6) 내의 타이밍 펄스 동안에 생성된 방향 신호(DIRF, DIRR)에 응답하여 설정된다. 시프트 레지스터(402)가 정방향으로 시프팅되면, 시프트 레지스터(402)는 제어 펄스 및 타이밍 신호(T1-T4)에서의 타이밍 펄스에 응답하여 시프트 레지스터 출력 라인(410a) 및 시프트 레지스터 출력 신호(SO1)를 하이 전압 레벨로 설정한다. 시프트 레지스터(402)가 역방향으로 시프팅되면, 시프트 레지스터(402)는 제어 펄스 및 타이밍 신호(T1-T4) 내의 타이밍 펄스에 응답하여 시프트 레지스터 출력 라인(410m) 및 시프트 레지스터 출력 신호(SO13)를 하이 전 압 레벨로 설정한다. 하이 전압 레벨 출력 신호(SO1 또는 SO13)는 타이밍 신호(T1-T4) 내의 타이밍 펄스에 응답하여 하나의 시프트 레지스터 셀(403)로부터 다음의 시프트 레지스터 셀(403)로 시프트 레지스터(402)를 통해 시프팅된다.
시프트 레지스터(402)는 제어 펄스에서 시프팅하고, 2개의 사전-충전 동작 및 2개의 평가 동작을 이용하여 하나의 시프트 레지스터 셀(403)로부터 다음의 시프트 레지스터 셀(403)로 단일 하이 레벨 출력 신호를 시프팅한다. 각각의 시프트 레지스터 셀(403)의 제 1 스테이지(500)는 정방향 신호(DIRF) 및 역방향 신호(DIRR)를 수신한다. 또한, 각각의 시프트 레지스터(403)의 제 1 스테이지(500)는 정방향 시프트 레지스터 입력 신호(SIF) 및 역방향 시프트 레지스터 입력 신호(SIR)를 수신한다. 시프트 레지스터(402) 내의 모든 시프트 레지스터 셀(403)은 타이밍 펄스가 타이밍 신호(T1-T4) 내에서 수신되는 것과 동시에, 동일한 방향으로 시프팅되도록 설정된다.
각각의 시프트 레지스터 셀(403)의 제 1 스테이지(500)는 정방향 시프트 레지스터 입력 신호(SIF) 또는 역방향 시프트 레지스터 입력 신호(SIR)로 시프팅한다. 선택된 시프트 레지스터 입력 신호(SIF 또는 SIR)의 하이 또는 로우 전압 레벨은 시프트 레지스터 출력 신호(SO1-SO13)로서 제공된다. 각각의 시프트 레지스터 셀(403)의 제 1 스테이지(500)는 타이밍 신호(T1)로부터의 타이밍 펄스 동안에 내부 노드(522)를 사전-충전하고, 타이밍 신호(T2)로부터의 타이밍 펄스 동안에 선택된 시프트 레지스터 입력 신호(SIF 또는 SIR)를 평가한다. 각각의 시프트 레지스터 셀(403) 내의 제 2 스테이지(502)는 타이밍 신호(T3)로부터의 타이밍 펄스 동 안에 시프트 레지스터 출력 라인(410a-410m)을 사전-충전하고, 타이밍 신호(T4)로부터의 타이밍 펄스 동안에 내부 노드 신호(SN)(예를 들면, SN1)를 평가한다.
방향 신호(DIRF, DIRR)는 시프트 레지스터(402) 내의 시프트 레지스터 셀(403a) 및 모든 다른 시프트 레지스터 셀(403)의 시프팅을 정방향/역방향으로 설정한다. 시프트 레지스터(402)는 정방향 신호(DIRF)가 하이 전압 레벨이고, 역방향 신호(DIRR)가 로우 전압 레벨일 때 정방향으로 시프팅한다. 시프트 레지스터(402)는 역방향 방향 신호(DIRR)가 하이 전압 레벨이고, 정방향 신호(DIRF)가 로우 전압 레벨일 때 역방향으로 시프팅한다. 방향 신호(DIRF, DIRR)가 모두 로우 전압 레벨일 때, 시프트 레지스터(402)는 어떤 방향으로도 시프팅하지 않고, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 비활성 로우 전압 레벨로 소거된다.
시프트 레지스터 셀(403a)의 정방향으로의 시프팅 동작에서, 정방향 신호(DIRF)는 하이 전압 레벨로 설정되고, 역방향 신호(DIRR)는 로우 전압 레벨로 설정된다. 하이 전압 레벨 정방향 신호(DIRF)는 정방향 트랜지스터(512)를 온 상태로 전환하고, 로우 전압 레벨 역방향 신호(DIRR)는 역방향 트랜지스터(514)를 오프 상태로 전환한다. 타이밍 신호(T1)로부터의 타이밍 펄스는 제 1 사전-충전 신호(PRE1) 내에서 시프트 레지스터(402)로 제공되어 제 1 사전-충전 트랜지스터(504)를 통해 내부 노드(522)를 하이 전압 레벨로 충전한다. 다음에, 타이밍 신호(T2)로부터의 타이밍 펄스는 저항 분배 네트워크(412)로 제공되고, 감소된 전압 레벨의 T2 타이밍 펄스는 제 1 평가 신호(EVAL1)로서 시프트 레지스터(402)에 제공된다. 제 1 평가 신호(EVAL1) 내의 타이밍 펄스는 제 1 평가 트랜지스터(506)를 온 상태로 전환한다. 정방향 시프트 레지스터 입력 신호(SIF)가 하이 전압 레벨이고, 정방향 입력 트랜지스터(508)는 온 상태로 전환되며 정방향 트랜지스터(512)가 이미 온 상태이면, 내부 노드(522)는 방전되어 로우 전압 레벨 내부 노드 신호(SN1)를 제공한다. 내부 노드(522)는 제 1 평가 트랜지스터(506), 정방향 입력 트랜지스터(508) 및 정방향 트랜지스터(512)를 통해 방전된다. 정방향 시프트 레지스터 입력 신호(SIF)가 로우 전압 레벨이면, 정방향 입력 트랜지스터(508)는 온 상태로 전환되고, 내부 노드(522)는 충전된 채로 유지되어 하이 전압 레벨 내부 노드 신호(SN1)를 제공한다. 역방향 시프트 레지스터 입력 신호(SIR)는 역방향 입력 트랜지스터(510)를 제어한다. 그러나, 역방향 트랜지스터(514)는 오프 상태로 전환되어 내부 노드(522)가 역방향 입력 트랜지스터(510)를 통해 방전되지 않게 한다.
내부 노드(522) 상의 내부 노드 신호(SN1)는 내부 노드 트랜지스터(520)를 제어한다. 로우 전압 레벨 내부 노드 신호(SN1)는 내부 노드 트랜지스터(520)를 오프 상태로 전환하고, 하이 전압 레벨 내부 노드 신호(SN1)는 내부 노드 트랜지스터(520)를 온 상태로 전환한다.
타이밍 신호(T3)로부터의 타이밍 펄스는 제 2 사전-충전 신호(PRE2)로서 시프트 레지스터(402)에 제공된다. 제 2 사전-충전 신호(PRE2) 내의 타이밍 펄스는 제 2 사전-충전 트랜지스터(516)를 통해 시프트 레지스터 출력 라인(410a)을 하이 전압 레벨로 충전한다. 다음에, 타이밍 신호(T4)로부터의 타이밍 펄스는 저항 분배 네트워크(414)에 제공되고, 감소된 전압 레벨의 T4 타이밍 펄스는 제 2 평가 신 호(EVAL2)로서 시프트 레지스터(402)에 제공된다. 제 2 평가 신호(EVAL2) 내의 타이밍 펄스는 제 2 평가 트랜지스터(518)를 온 상태로 전환한다. 내부 노드 트랜지스터(520)가 오프 상태가 되면, 시프트 레지스터 출력 라인(410a)은 하이 전압 레벨로 충전된 채로 유지된다. 내부 노드 트랜지스터(520)가 온 상태가 되면, 시프트 레지스터 출력 라인(410a)은 로우 전압 레벨로 방전된다. 시프트 레지스터 출력 신호(SO1)는 내부 노드 신호(SN1)의 하이/로우 반전이고, 이 내부 노드 신호는 정방향 시프트 레지스터 입력 신호(SIF)의 하이/로우 반전이다. 정방향 시프트 레지스터 입력 신호(SIF)의 레벨은 시프트 레지스터 출력 신호(SO1)로 시프팅된다.
시프트 레지스터 셀(403a)에서, 정방향 시프트 레지스터 입력 신호(SIF)는 제어 라인(430) 상의 제어 신호(CSYNC)이다. 내부 노드(522)를 로우 전압 레벨로 방전하기 위해서, 제어 신호(CSYNC) 내의 제어 펄스는 제 1 평가 신호(EVAL1) 내의 타이밍 펄스와 동시에 제공된다. 타이밍 신호(T2)로부터의 타이밍 펄스와 부합되는 제어 신호(CSYNC) 내의 제어 펄스는 시프트 레지스터(402)가 정방향으로 시프팅하도록 개시한다.
시프트 레지스터 셀(403a)의 역방향으로의 시프팅 동작에서, 정방향 신호(DIRF)는 로우 전압 레벨로 설정되고, 역방향 신호(DIRR)는 하이 전압 레벨로 설정된다. 로우 전압 레벨 정방향 신호(DIRF)는 정방향 트랜지스터(512)를 오프 상태로 전환하고, 하이 전압 레벨 역방향 신호(DIRR)는 역방향 트랜지스터(514)를 오프 상태로 전환한다. 타이밍 신호(T1)로부터의 타이밍 펄스는 제 1 사전-충전 신호(PRE1)로서 제공되어 제 1 사전-충전 트랜지스터(504)를 통해 내부 노드(522)를 하이 전압 레벨로 충전한다. 다음에, 타이밍 신호(T2)로부터의 타이밍 펄스는 저항 분배 네트워크(412)로 제공되고, 감소된 전압 레벨의 T2 타이밍 펄스는 제 1 평가 신호(EVAL1) 내에 제공된다. 제 1 평가 신호(EVAL1) 내의 타이밍 펄스는 제 1 평가 트랜지스터(506)를 온 상태로 전환한다. 역방향 시프트 레지스터 입력 신호(SIR)가 하이 전압 레벨이고, 역방향 입력 트랜지스터(510)는 온 상태로 전환되며 역방향 트랜지스터(514)가 이미 온 상태이면, 내부 노드(522)는 방전되어 로우 전압 레벨 내부 노드 신호(SN1)를 제공한다. 내부 노드(522)는 제 1 평가 트랜지스터(506), 역방향 입력 트랜지스터(510) 및 역방향 트랜지스터(514)를 통해 방전된다. 역방향 시프트 레지스터 입력 신호(SIR)가 로우 전압 레벨이면, 역방향 입력 트랜지스터(510)는 오프 상태로 전환되고, 내부 노드(522)는 충전된 채로 유지되어 하이 전압 레벨 내부 노드 신호(SN1)를 제공한다. 정방향 시프트 레지스터 입력 신호(SIF)는 정방향 입력 트랜지스터(508)를 제어한다. 그러나, 정방향 트랜지스터(512)는 오프 상태로 전환되어 내부 노드(522)가 정방향 입력 트랜지스터(508)를 통해 방전되지 않게 한다.
타이밍 신호(T3)로부터의 타이밍 펄스는 제 2 사전-충전 신호(PRE2)로 제공된다. 제 2 사전-충전 신호(PRE2) 내의 타이밍 펄스는 제 2 사전-충전 저항(516)을 통해 시프트 레지스터 출력 라인(410a)을 하이 전압 레벨로 충전한다. 다음에, 타이밍 신호(T4)로부터의 타이밍 펄스는 저항 분배 네트워크(414)에 제공되고, 감소된 전압 레벨의 T4 타이밍 펄스는 제 2 평가 신호(EVAL2)로 제공된다. 제 2 평가 신호(EVAL2) 내의 타이밍 펄스는 제 2 평가 트랜지스터(518)를 온 상태로 전환 한다. 내부 노드 트랜지스터(520)가 오프 상태가 되면, 시프트 레지스터 출력 라인(410a)은 하이 전압 레벨로 충전된 채로 유지된다. 내부 노드 트랜지스터(520)가 온 상태가 되면, 시프트 레지스터 출력 라인(410a)은 로우 전압 레벨로 방전된다. 시프트 레지스터 출력 신호(SO1)는 내부 노드 신호(SN1)의 하이/로우 반전이고, 이 내부 노드 신호는 역방향 시프트 레지스터 입력 신호(SIR)의 하이/로우 반전이다. 역방향 시프트 레지스터 입력 신호(SIR)의 레벨은 시프트 레지스터 출력 신호(SO1)로 시프팅된다.
시프트 레지스터 셀(403a)에서, 역방향 시프트 레지스터 입력 신호(SIR)는 시프트 레지스터 출력 라인(410b) 상의 시프트 레지스터 출력 신호(SO2)이다. In 시프트 레지스터 셀(403m)에서, 역방향 시프트 레지스터 입력 신호(SIR)는 제어 라인(430) 상의 제어 신호(CSYNC)이다. 시프트 레지스터 셀(403m) 내의 내부 노드(522)를 로우 전압 레벨로 방전하기 위해서, 제어 신호(CSYNC) 내의 제어 펄스는 제 1 평가 신호(EVAL1) 내의 타이밍 펄스와 동시에 제공된다. 타이밍 신호(T2)로부터의 타이밍 펄스와 부합되는 제어 신호(CSYNC) 내의 제어 펄스는 시프트 레지스터(402)가 시프트 레지스터 셀(403m)로부터 시프트 레지스터 셀(403a)을 향해 역방향으로 시프팅하도록 개시한다.
시프트 레지스터(402) 내의 시프트 레지스터 셀(403a) 및 모든 시프트 레지스터 셀(403)을 소거하는 동작에서, 방향 신호(DIRF, DIRR)는 로우 전압 레벨로 설정된다. 로우 전압 정방향 신호(DIRF)는 정방향 트랜지스터(512)를 오프로 전환하고, 로우 전압 레벨 역방향 신호(DIRR)는 역방향 트랜지스터(514)를 오프로 전환한 다. 타이밍 신호(T1)로부터의 타이밍 펄스는 제 1 사전-충전 신호(PRE1)에 제공되어 내부 노드(522)를 충전하고, 하이 전압 레벨 내부 노드 신호(SN1)를 제공한다. 타이밍 신호(T2)로부터의 타이밍 펄스는 제 1 평가 신호(EVAL1)에 감소된 전압 레벨의 T2 타이밍 펄스로서 제공되어 제 1 평가 트랜지스터(506)를 온 상태로 전환한다. 정방향 트랜지스터(512) 및 역방향 트랜지스터(514)는 모두 오프로 전환되어 내부 노드(522)가 정방향 입력 트랜지스터(508) 또는 역방향 입력 트랜지스터(510)를 통해 방전되지 않게 한다.
하이 전압 레벨 내부 노드 신호(SN1)는 내부 노드 트랜지스터(520)를 온 상태로 전환한다. 타이밍 신호(T3)로부터의 타이밍 펄스는 제 2 사전-충전 신호(PRE2)에 제공되어 시프트 레지스터 출력 신호 라인(410a) 및 모든 시프트 레지스터 출력 신호 라인(410)을 충전한다. 다음에, 타이밍 신호(T4)로부터의 타이밍 펄스는 제 2 평가 신호(EVAL2)에 감소된 전압 레벨의 T4 타이밍 펄스로서 제공되어 제 2 평가 트랜지스터(518)를 온 상태로 전환한다. 시프트 레지스터 출력 라인(410a)은 제 2 평가 트랜지스터(518) 및 내부 노드 트랜지스터(520)를 통해 방전되어 로우 전압 레벨 시프트 레지스터 출력 신호(SO1)를 제공한다. 또한, 모든 다른 시프트 레지스터 출력 라인(410)은 방전되어 비활성 로우 전압 레벨 시프트 레지스터 출력 신호(SO2-SO13)를 제공한다.
도 10b는 방향 회로(404)를 도시하는 도면이다. 방향 회로(404)는 정방향 신호 회로(550) 및 역방향 신호 회로(552)를 포함한다. 정방향 신호 회로(550)는 제 3 사전-충전 트랜지스터(554), 제 3 평가 트랜지스터(556) 및 제 1 제어 트랜지 스터(558)를 포함한다. 역방향 신호 회로(552)는 제 4 사전-충전 트랜지스터(560), 제 4 평가 트랜지스터(562) 및 제 2 제어 트랜지스터(564)를 포함한다.
제 3 사전-충전 트랜지스터(554)의 게이트 및 드레인-소스 경로의 한 쪽은 타이밍 신호 라인(436)에 전기적으로 결합된다. 타이밍 신호 라인(436)은 제 3 사전-충전 신호(PRE3)로서 타이밍 신호(T5)를 방향 회로(404)에 제공한다. 제 3 사전-충전 트랜지스터(554)의 드레인-소스 경로의 다른 쪽은 방향 신호 라인(408a)을 통해 제 3 평가 트랜지스터(556)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 방향 신호 라인(408a)은 시프트 레지스터 셀(403a) 내의 정방향 트랜지스터(512)의 게이트 등과 같이 시프트 레지스터(402) 내의 각각의 시프트 레지스터 셀(403) 내의 정방향 트랜지스터의 게이트에 정방향 신호(DIRF)를 제공한다. 제 3 평가 트랜지스터(556)의 게이트는 방향 회로(404)에 감소된 전압 레벨의 T6 타이밍 신호를 제공하는 제 3 평가 신호 라인(428)에 전기적으로 결합된다. 제 3 평가 트랜지스터(556)의 드레인-소스 경로의 다른 쪽은 참조 부호(566)에서 제어 트랜지스터(558)의 드레인-소스 경로에 전기적으로 결합된다. 제어 트랜지스터(558)의 드레인-소스 경로는 또한 참조 부호(568)에서 접지 등과 같은 기준 전압에 전기적으로 결합된다. 제어 트랜지스터(558)의 게이트는 제어 라인(430)에 전기적으로 결합되어 제어 신호(CSYNC)를 수신한다.
제 4 사전-충전 트랜지스터(560)의 게이트 및 드레인-소스 경로의 한 쪽은 타이밍 신호 라인(434)에 전기적으로 결합된다. 타이밍 신호 라인(434)은 제 4 사전-충전 신호(PRE4)로서 타이밍 신호(T3)를 방향 회로(404)에 제공한다. 제 4 사 전-충전 트랜지스터(560)의 드레인-소스 경로의 다른 쪽은 방향 신호 라인(408b)을 통해 제 4 평가 트랜지스터(556)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 방향 신호 라인(408b)은 시프트 레지스터 셀(403a) 내의 역방향 트랜지스터(514)의 게이트 등과 같이 시프트 레지스터(402) 내의 각각의 시프트 레지스터 셀(403) 내의 역방향 트랜지스터의 게이트에 역방향 신호(DIRR)를 제공한다. 제 4 평가 트랜지스터(562)의 게이트는 방향 회로(404)에 감소된 전압 레벨의 T4 타이밍 신호를 제공하는 제 4 평가 신호 라인(424)에 전기적으로 결합된다. 제 4 평가 트랜지스터(562)의 드레인-소스 경로의 다른 쪽은 참조 부호(570)에서 제어 트랜지스터(564)의 드레인-소스 경로에 전기적으로 결합된다. 제어 트랜지스터(564)의 드레인-소스 경로는 또한 참조 부호(572)에서 접지 등과 같은 기준 전압에 전기적으로 결합된다. 제어 트랜지스터(564)의 게이트는 제어 라인(430)에 전기적으로 결합되어 제어 신호(CSYNC)를 수신한다.
방향 신호(DIRF, DIRR)는 시프트 레지스터(402)에서의 시프팅 방향을 설정한다. 정방향 신호(DIRF)가 하이 전압 레벨로 설정되고, 역방향 신호(DIRR)가 로우 전압 레벨로 설정되면, 정방향 트랜지스터(512) 등의 정방향 트랜지스터는 온 상태로 전환되고, 역방향 트랜지스터(514) 등과 같은 역방향 방향 트랜지스터는 오프 상태로 전환된다. 시프트 레지스터(402)는 정방향으로 시프팅한다. 정방향 신호(DIRF)가 로우 전압 레벨로 설정되고, 역방향 신호(DIRR)가 하이 전압 레벨로 설정되면, 정방향 트랜지스터(512) 등과 같은 정방향 트랜지스터는 오프 상태로 전환되고, 역방향 트랜지스터(514) 등과 같은 역방향 트랜지스터는 온 상태로 전환된 다. 시프트 레지스터(402)는 역방향으로 시프팅한다. 시프트 레지스터(402)가 정방향 또는 역방향으로 능동적으로 시프팅할 때, 방향 신호(DIRF, DIRR)는 타이밍 신호(T3-T6)로부터의 각각의 일련의 타이밍 펄스 동안에 설정된다. 시프트 레지스터(402)의 시프팅을 종료 또는 방지하기 위해서, 방향 신호(DIRF, DIRR)는 로우 전압 레벨로 설정된다. 이것은 시프트 레지스터 출력 신호(SO1-SO13)로부터의 단일 하이 전압 레벨 신호를 소거하여, 모든 시프트 레지스터 출력 신호(SO1-SO13)가 로우 전압 레벨이 되게 한다. 로우 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)는 모든 어드레스 트랜지스터 쌍(446, 448, ... 470)을 오프로 전환하고, 어드레스 신호(~A1, ~A2, ... ~A7)는 하이 전압 레벨로 유지되어 점화 셀(120)을 인에이블하지 않는다.
작동 중에, 타이밍 신호 라인(434)은 제 4 사전-충전 신호(PRE4)로서 타이밍 신호(T3)로부터의 타이밍 펄스를 방향 회로(404)에 제공한다. 제 4 사전-충전 신호(PRE4)의 타이밍 펄스는 역방향 신호 라인(408b)을 하이 전압 레벨로 충전한다. 타이밍 신호(T4)로부터의 타이밍 펄스는 제 4 평가 신호(EVAL4)로서 감소된 전압 레벨의 T4 타이밍 펄스를 방향 회로(404)에 제공하는 저항 분배 네트워크(414)에 제공된다. 제 4 평가 신호(EVAL4)의 타이밍 펄스는 제 4 평가 트랜지스터(562)를 온 상태로 전환한다. 제 4 평가 신호(EVAL4)의 타이밍 펄스가 제 4 평가 트랜지스터(562)에 제공되는 것과 동시에 제어 신호(CSYNC)로부터의 제어 펄스가 제어 트랜지스터(564)의 게이트에 제공되면, 역방향 신호 라인(408b)은 로우 전압 레벨로 방전된다. 제 4 평가 신호(EVAL4)의 타이밍 펄스가 제 4 평가 트랜지스터(562)에 제 공될 때 제어 신호(CSYNC)가 로우 전압 레벨로 유지되면, 역방향 신호 라인(408b)은 하이 전압 레벨로 충전된 채로 유지된다.
타이밍 신호 라인(436)은 제 3 사전-충전 신호(PRE3)로서 타이밍 신호(T5)로부터의 타이밍 펄스를 방향 회로(404)에 제공한다. 제 3 사전-충전 신호(PRE3)의 타이밍 펄스는 정방향 신호 라인(408a)을 하이 전압 레벨로 충전한다. 타이밍 신호(T6)로부터의 타이밍 펄스는 감소된 전압 레벨의 T6 타이밍 펄스를 제 3 평가 회로(EVAL3)로서 방향 회로(404)에 제공하는 저항 분배 네트워크(416)에 제공된다. 제 3 평가 신호(EVAL3)는 제 3 평가 트랜지스터(556)를 온 상태로 전환한다. 제 3 평가 신호(EVAL3)의 타이밍 펄스가 제 3 평가 트랜지스터(556)에 제공되는 것과 동시에 제어 신호(CSYNC)로부터의 제어 펄스가 제어 트랜지스터(558)의 게이트에 제공되면, 정방향 신호 라인(408a)은 로우 전압 레벨로 방전된다. 제 3 평가 신호(EVAL3) 내의 타이밍 펄스가 제 3 평가 트랜지스터(556)에 제공될 때 제어 신호(CSYNC)가 로우 전압 레벨로 유지되면, 정방향 신호 라인(408a)은 하이 전압 레벨로 충전된 채로 유지된다.
도 11은 정방향에서의 어드레스 생성기(400)의 동작을 도시하는 타이밍도이다. 타이밍 신호(T1-T6)는 일련의 6개의 반복되는 펄스를 제공한다. 각각의 타이밍 신호(T1-T6)는 일련의 6개의 펄스 내의 하나의 펄스를 제공한다.
하나의 일련의 6개의 펄스에서, 참조 부호(600)에서의 타이밍 신호(T1)는 타이밍 펄스(602)를 포함하고, 참조 부호(604)에서의 타이밍 신호(T2)는 타이밍 펄스(606)를 포함하며, 참조 부호(608)에서의 타이밍 신호(T3)는 타이밍 펄스(610)를 포함하고, 참조 부호(612)에서의 타이밍 신호(T4)는 타이밍 펄스(614)를 포함하고, 참조 부호(616)에서의 타이밍 신호(T5)는 타이밍 펄스(618)를 포함하고, 참조 부호(620)에서의 타이밍 신호(T6)는 타이밍 펄스(622)를 포함한다. 참조 부호(624)에서의 제어 신호(CSYNC)는 시프트 레지스터(402) 내의 시프팅 방향을 설정하고, 참조 부호(625)에 표시된 바와 같이 어드레스 신호(~A1, ~A2, ... ~A7)를 생성하도록 시프트 레지스터(402)를 개시하는 제어 펄스를 포함한다.
참조 부호(600)에서의 타이밍 신호(T1)의 타이밍 펄스(602)는 제 1 사전-충전 신호(PRE1)로서 시프트 레지스터(402)에 제공된다. 타이밍 펄스(602) 동안에, 각각의 시프트 레지스터 셀(403a-403m) 내의 내부 노드(522)는 충전되어 하이 전압 레벨 내부 노드 신호(SN1-SN13)를 제공한다. 참조 부호(626)에 표시된 바와 같은 모든 시프트 레지스터 내부 노드 신호(SN)는 참조 부호(628)에서 하이 전압 레벨로 설정된다. 하이 전압 레벨 내부 노드 신호(SN)(626)는 각각의 시프트 레지스터 셀(403a-403m) 내의 내부 노드 트랜지스터(520)를 온 상태로 전환한다. 이 예에서, 일련의 6개의 타이밍 펄스는 타이밍 펄스(602) 이전에 제공되고, 시프트 레지스터(402)는 개시되지 않아서, 모든 시프트 레지스터 출력 신호(SO)(630)는 참조 부호(632)에 표시된 바와 같이 로우 전압 레벨로 방전되고, 모든 어드레스 신호(~A1, ~A2, ... ~A7)(625)는 참조 부호(633)에 표시된 바와 같이 하이 전압 레벨로 유지된다.
타이밍 신호(T2)(604)의 타이밍 펄스(606)는 제 1 평가 신호(EVAL1)로서 시프트 레지스터(402)에 제공된다. 타이밍 펄스(606)는 각각의 시프트 레지스터 셀(403a-403m) 내에서 제 1 평가 트랜지스터(506)를 온 상태로 전환한다. 제어 신호(CSYNC)(624)가 참조 부호(634)에서 로우 전압 레벨로 유지되고 모든 시프트 레지스터 출력 신호(SO)(630)가 참조 부호(636)에서 로우 전압 레벨로 유지되는 동안에, 각각의 시프트 레지스터 셀(403a-403m) 내의 정방향 입력 트랜지스터(508) 및 역방향 입력 트랜지스터(510)는 오프 상태가 된다. 비도전성 정방향 입력 트랜지스터(508) 및 비도전성 역방향 입력 트랜지스터(510)는 각각의 시프트 레지스터 셀(403a-403m) 내의 내부 노드(522)가 로우 전압 레벨로 방전되는 것을 방지한다. 모든 시프트 레지스터 내부 노드 신호(SN)(626)는 참조 부호(638)에서 하이 전압 레벨로 유지된다.
타이밍 신호(T3)(608)의 타이밍 펄스(610)는 제 2 사전-충전 신호(PRE2)로서 시프트 레지스터(402)에, 제 4 사전-충전 신호(PRE4)로서 방향 회로(404)에, 로직 어레이(406) 내의 어드레스 라인 사전-충전 트랜지스터(438) 및 평가 방지 트랜지스터(422a)에 제공된다. 제 2 사전-충전 신호(PRE2) 내의 타이밍 펄스(610) 동안에, 모든 시프트 레지스터 출력 신호(SO)(630)는 참조 부호(640)에서 하이 전압 레벨로 충전된다. 또한, 제 4 사전-충전 신호(PRE4) 내의 타이밍 펄스(610) 동안에, 역방향 신호(DIRR)(642)는 참조 부호(644)에서 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(610)는 참조 부호(646)에서 모든 어드레스 신호(625)를 하이 전압 레벨로 충전하고, 참조 부호(650)에서 평가 방지 트랜지스터(422a)를 온 상태로 전환하여 로직 평가 신호(LEVAL)(648)를 로우 전압 레벨로 유도한다.
타이밍 신호(T4)(612)의 타이밍 펄스(614)는 제 2 평가 신호(EVAL2)로서 시 프트 레지스터(402)에, 제 4 평가 신호(EVAL4)로서 방향 회로(404)에, 로직 어레이(406) 내의 평가 방지 트랜지스터(422b)에 제공된다. 제 2 평가 신호(EVAL2) 내의 타이밍 펄스(614)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 2 평가 트랜지스터(518)를 온 상태로 전환한다. 내부 노드 신호(SN)(626)가 하이 전압 레벨이 되어 각각의 시프트 레지스터 셀(403a-403m) 내의 내부 노드 트랜지스터(520)가 온 상태로 전환되면, 모든 시프트 레지스터 출력 신호(SO)(630)는 참조 부호(652)에서 로우 전압 레벨로 방전된다. 또한, 제 4 평가 신호(EVAL4) 내의 타이밍 펄스(614)는 제 4 평가 트랜지스터(562)를 온 상태로 전환한다. 제어 신호(CSYNC)(624)의 참조 부호(654)에서의 제어 펄스는 제어 트랜지스터(564)를 온 상태로 전환한다. 제 4 평가 트랜지스터(562) 및 제어 트랜지스터(564)가 온 상태로 전환되면, 방향 신호(DIRR)(642)는 참조 부호(656)에서 로우 전압 레벨로 방전된다. 또한, 타이밍 펄스(614)는 평가 방지 트랜지스터(442b)를 온 상태로 전환하여 참조 부호(658)에서 로직 평가 신호(LEVAL)(648)를 로우 전압 레벨로 유지한다. 로우 전압 레벨 로직 평가 신호(LEVAL)(648)는 어드레스 평가 트랜지스터(440)를 오프 상태로 전환한다.
타이밍 신호(T5)(616)의 타이밍 펄스(618)는 제 3 사전-충전 신호(PRE3)로서 방향 회로(404)에 제공되고 로직 어레이(406) 내의 로직 평가 사전-충전 트랜지스터(444)에 제공된다. 제 3 사전-충전 신호(PRE3) 내의 타이밍 펄스(618) 동안에, 정방향 신호(DIRF)(658)는 참조 부호(660)에서 하이 전압 레벨로 충전된다. 하이 전압 레벨 정방향 신호(DIRF)(658)는 각각의 시프트 레지스터 셀(403a-403m) 내의 정방향 트랜지스터(512)를 온 상태로 전환하여 시프트 레지스터(402)가 정방향으로 시프팅하도록 설정한다. 또한, 타이밍 펄스(618) 동안에, 로직 평가 신호(LEVAL)(648)는 참조 부호(662)에서 하이 전압 레벨로 충전되고, 이것은 모든 로직 평가 트랜지스터(440)를 온 상태로 전환한다. 모든 시프트 레지스터 출력 신호(SO)(630)가 로우 전압 레벨이면, 모든 어드레스 트랜지스터 쌍(446, 448, ... 470)은 오프로 전환되고, 모든 어드레스 신호(~A1, ~A2, ... ~A7)(625)는 하이 전압 레벨로 유지된다.
타이밍 신호(T6)(620)로부터의 타이밍 펄스(622)는 제 3 평가 신호(EVAL3)로서 방향 회로(404)에 제공된다. 타이밍 펄스(622)는 제 3 평가 트랜지스터(556)를 온 상태로 전환한다. 제어 신호(CSYNC)(624)가 참조 부호(664)에서 로우 전압 레벨로 유지되기 때문에, 제어 트랜지스터(558)는 오프 상태로 전환되고, 정방향 신호(DIRF)(658)는 하이 전압 레벨로 유지된다. 하이 전압 레벨 정방향 신호(DIRF)(658) 및 로우 전압 레벨 역방향 신호(DIRR)(642)는 각각의 시프트 레지스터 셀(403a-403m)이 정방향으로 시프팅하도록 설정한다.
다음의 일련의 6개의 타이밍 펄스에서, 타이밍 펄스(666)는 모든 내부 노드 신호(SN)(626)를 하이 전압 레벨로 충전한다. 타이밍 펄스(668)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 1 평가 트랜지스터(506)를 온 상태로 전환한다. 제어 신호(CSYNC)(624)는 참조 부호(670)에서 시프트 레지스터 셀(403a) 내의 정방향 입력 트랜지스터(508)에 제어 펄스를 제공한다. 정방향 트랜지스터(512)가 이미 온 상태이면, 시프트 레지스터 셀(403a) 내의 내부 노드 신호(SN1)는 참조 부 호(672)에 표시된 바와 같이 로우 전압 레벨로 방전된다. 시프트 레지스터 출력 신호(SO)(630)는 참조 부호(674)에서 로우 전압 레벨이고, 이것은 시프트 레지스터 셀(403b-403m) 내의 정방향 입력 트랜지스터를 오프로 전환한다. 정방향 입력 트랜지스터가 오프 상태이면, 시프트 레지스터 셀(403b-403m) 내의 각각의 다른 내부 노드 신호(SN2-SN13)는 참조 부호(675)에 표시된 바와 같이 하이 전압 레벨로 유지된다.
타이밍 펄스(678) 동안에, 모든 시프트 레지스터 출력 신호(SO)(630)는 참조 부호(680)에서 하이 전압 레벨로 충전되고, 역방향 신호(DIRR)(642)는 참조 부호(682)에서 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(678) 동안에 모든 어드레스 신호(~A1, ~A2, ... ~A7)(625)는 참조 부호(684)에서 하이 전압 레벨로 충전되고, 로직 평가 신호(LEVAL)(648)는 참조 부호(686)에서 로우 전압 레벨로 방전된다. 로우 전압 레벨 로직 평가 신호(LEVAL)(648)는 어드레스 평가 트랜지스터(440)를 오프 상태로 전환하고, 이것은 어드레스 트랜지스터 쌍(446, 448, ... 470)이 어드레스 신호(~A1, ~A2, ... ~A7)(625)를 로우 전압 레벨로 유도하는 것을 방지한다.
타이밍 펄스(688) 동안에, 시프트 레지스터 출력 신호(SO2-SO13)는 참조 부호(690)에서 로우 전압 레벨로 방전된다. 참조 부호(672)에서의 내부 노드 신호(SN1)가 시프트 레지스터 셀(403a)의 내부 노드 트랜지스터(520)를 오프로 전환한 것에 기인하여, 참조 부호(692)에 표시된 바와 같이 시프트 레지스터 출력 신호(SO1)는 하이 전압 레벨로 유지된다. 또한, 타이밍 펄스(688)는 제 2 평가 트랜 지스터(562)를 온 상태로 전환하고, 제어 펄스(694)는 제어 트랜지스터(564)를 온 상태로 전환하여 참조 부호(696)에서 역방향 신호(DIRR)(642)를 로우 전압 레벨로 방전한다. 또한, 타이밍 펄스(688)는 평가 방지 트랜지스터(442b)를 온 상태로 전환하여 참조 부호(698)에서 로직 평가 신호(LEVAL)(648)를 로우 전압 레벨로 유도하고, 평가 트랜지스터(440)를 오프 상태로 유지한다.
타이밍 펄스(700) 동안에, 정방향 신호(DIRF)(658)는 하이 전압 레벨로 유지되고, 로직 평가 신호(LEVAL)(648)는 참조 부호(702)에서 하이 전압 레벨로 충전된다. 참조 부호(702)에서 하이 전압 레벨 로직 평가 신호(LEVAL)(648)는 평가 트랜지스터(440)를 온 상태로 전환한다. 참조 부호(692)에서의 하이 레벨 시프트 레지스터 출력 신호(SO1)는 어드레스 트랜지스터 쌍(446a, 446b)을 온 상태로 전환하고, 어드레스 신호(~A1, ~A2)(625)는 참조 부호(704)에서 로우 전압 레벨로 능동적으로 유도된다. 다른 시프트 레지스터 출력 신호(SO2-SO13)는 참조 부호(690)에서 로우 전압 레벨로 유도되어, 어드레스 트랜지스터(448, 450, ... 470)가 오프 상태로 전환되게 하고, 참조 부호(706)에 표시된 바와 같이 어드레스 신호(~A3-~A7)가 하이 전압 레벨로 유지되게 한다. 어드레스 신호(~A1, ~A2, ... ~A7)(625)는 타이밍 신호(T5)(616) 내의 타이밍 펄스(700) 동안에 유효하게 된다. 타이밍 펄스(708)는 제 3 평가 트랜지스터(556)를 온 상태로 전환한다. 그러나, 제어 신호(CSYNC)(624)는 참조 부호(710)에서 로우 전압 레벨이 되고, 정방향 신호(DIRF)(658)는 참조 부호(712)에서 하이 전압 레벨로 유지된다.
다음의 일련의 6개의 타이밍 펄스에서, 타이밍 펄스(714)는 참조 부호(716) 에서 모든 내부 노드 신호(SN)(626)를 하이 전압 레벨로 충전한다. 각각의 시프트 레지스터 셀(403a-403m)에서의 정방향 입력 신호(SIF)가 하이 전압 레벨인 경우에 타이밍 펄스(718)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 1 평가 트랜지스터(506)를 온 상태로 전환하여 노드(522)가 방전될 수 있게 한다. 시프트 레지스터 셀(403a)에서의 정방향 입력 신호(SIF)는 제어 신호(CSYNC)(624)이고, 이것은 참조 부호(720)에서 로우 전압 레벨이 된다. 각각의 다른 시프트 레지스터 셀(403b-403m)에서의 정방향 입력 신호(SIF)는 선행하는 시프트 레지스터 셀(403)의 시프트 레지스터 출력 신호(SO)(630)이다. 시프트 레지스터 출력 신호(SO1)는 참조 부호(692)에서 하이 전압 레벨이고, 제 2 시프트 레지스터 셀(403b)의 정방향 입력 신호(SIF)이다. 시프트 레지스터 출력 신호(SO2-SO13)는 모두 참조 부호(690)에서 로우 전압 레벨이 된다.
시프트 레지스터 셀(403a 및 403c-403m)은 각각의 시프트 레지스터 셀(403a 및 403c-403m) 내의 정방향 입력 트랜지스터(508)를 오프 상태로 전환하여, 내부 노드 신호(SN1 및 SN3-SN13)가 참조 부호(722)에서 하이 레벨이 되게 하는 로우 전압 레벨 정방향 입력 신호(SIF)를 수신한다. 시프트 레지스터 셀(403b)은 정방향 입력 트랜지스터를 온 상태로 전환하여 참조 부호(724)에서 내부 노드 신호(SN2)를 방전하는 정방향 입력 신호(SIF)로서 하이 전압 레벨 시프트 레지스터 출력 신호(SO1)를 수신한다.
타이밍 펄스(726) 동안에, 모든 시프트 레지스터 출력 신호(SO)(630)는 참조 부호(728)에서 하이 전압 레벨로 충전되고, 참조 부호(730)에서 역방향 신 호(DIRR)(642)는 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(726)는 참조 부호(732)에서 모든 어드레스 신호(~A1, ~A2, ... ~A7)(625)를 하이 전압 레벨로 충전하고, 평가 방지 트랜지스터(442a)를 온 상태로 전환하여 참조 부호(734)에서 LEVAL(648)을 로우 전압 레벨이 되도록 유도한다.
어드레스 신호(~A1, ~A2, ... ~A7)(625)는 어드레스 신호(~A1, ~A2)가 참조 부호(704)에서 로우 전압 레벨로 유도되는 시간에서부터 모든 어드레스 신호(~A1, ~A2, ... ~A7)(625)가 참조 부호(732)에서 하이 전압 레벨로 유도될 때까지 유효하다. 어드레스 신호(~A1, ~A2, ... ~A7)(625)는 선행하는 일련의 6개의 타이밍 펄스의 타이밍 신호(T6)(620)로부터의 타이밍 펄스(708) 및 현재의 일련의 6개의 타이밍 펄스의 타이밍 신호(T1)(600) 및 타이밍 신호(T2)(604)로부터의 타이밍 펄스(714, 718) 동안에 유효하다.
타이밍 펄스(736)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 2 평가 트랜지스터(518)를 온 상태로 전환하여 내부 노드 신호(SN)(626)를 평가한다. 내부 노드 신호(SN1 및 SN3-SN13)는 참조 부호(722)에서 하이 전압 레벨이 되고, 참조 부호(738)에서 시프트 레지스터 출력 신호(SO1 및 SO3-SO13)를 로우 전압 레벨로 방전한다. 내부 노드 신호(SN2)는 참조 부호(724)에서 로우 전압 레벨이 되어 시프트 레지스터 셀(403b)의 내부 노드 트랜지스터를 오프 상태로 전환하고, 참조 부호(740)에서 시프트 레지스터 출력 신호(SO2)를 하이 전압 레벨로 유지한다.
제 4 평가 트랜지스터(562)가 타이밍 펄스(736)에 의해 온 상태로 전환되고, CSYNC(624) 내의 제어 펄스(742)가 제어 트랜지스터(564)를 온 상태로 전환하면, 역방향 신호(DIRR)(642)는 참조 부호(744)에서 로우 전압 레벨로 방전된다. 방향 신호(DIRR)(642) 및 방향 신호(DIRF)(658)는 각각의 일련의 6개의 타이밍 펄스 동안에 설정된다. 또한, 타이밍 펄스(736)는 평가 방지 트랜지스터(442b)를 온 상태로 전환하여 참조 부호(746)에서 LEVAL(648)을 로우 전압 레벨로 유지한다.
타이밍 펄스(748) 동안에, 정방향 신호(DIRF)(658)는 참조 부호(750)에서 하이 전압 레벨로 유지되고 LEVAL(648)은 참조 부호(752)에서 하이 전압 레벨로 충전된다. 참조 부호(752)에서 하이 전압 레벨 로직 평가 신호(LEVAL)(678)는 평가 트랜지스터(440)를 온 상태로 전환한다. 참조 부호(740)에서 하이 전압 레벨 시프트 레지스터 출력 신호(SO2)는 어드레스 트랜지스터(448a, 448b)를 온 상태로 전환하여 참조 부호(754)에서 어드레스 신호(~A1, ~A3)를 로우 전압 레벨로 유도한다. 다른 어드레스 신호(~A2 및 ~A4-~A7)는 참조 부호(756)에서 하이 전압 레벨로 유지된다.
타이밍 펄스(758)는 제 3 평가 트랜지스터(556)를 온 상태로 전환한다. 제어 신호(CSYNC)(624)는 참조 부호(760)에서 로우 전압 레벨로 유지되어 제어 트랜지스터(558)를 오프 상태로 전환하고, 정방향 신호(DIRF)(642)를 하이 전압 레벨로 유지한다.
다음의 일련의 6개의 타이밍 펄스는 하이 전압 레벨 시프트 레지스터 출력 신호(SO3)를 제공하는 다음의 시프트 레지스터 셀(403c)에 대해 하이 전압 레벨 시프트 레지스터 출력 신호(SO2)를 시프팅한다. 시프팅은 각각의 시프트 레지스터 출력 신호(SO1-SO13)가 다시 하이 전압 레벨이 될 때까지 각각의 일련의 6개의 타 이밍 펄스에 대해 계속 실행된다. 시프트 레지스터 출력 신호(SO13)가 하이 전압 레벨이 된 후, 일련의 하이 전압 레벨 시프트 레지스터 출력 신호(SO)(630)는 중지된다. 시프트 레지스터(402)는 참조 부호(604)에서의 타이밍 신호(T2)로부터의 타이밍 펄스와 부합되는 제어 펄스(670) 등과 같은 제어 신호(CSYNC) 내의 제어 펄스를 제공하는 것에 의해 다시 개시될 수 있다.
정방향 동작에서, 제어 신호(CSYNC)(624) 내의 제어 펄스는 참조 부호(612)에서 타이밍 신호(T4)로부터의 타이밍 펄스와 부합하도록 제공되어 시프팅 방향을 정방향으로 설정한다. 또한, 제어 신호(CSYNC)(624)로부터의 제어 펄스는 참조 부호(604)에서 타이밍 신호(T2)로부터의 타이밍 펄스와 부합하도록 제공되어 시프트 레지스터 출력 신호(SO1-SO13)를 통해 하이 전압 신호를 시프팅하는 시프트 레지스터(402)를 시작 또는 개시한다.
도 12는 어드레스 생성기(400)의 역방향 동작을 도시하는 타이밍도이다. 타이밍 신호(T1-T6)는 반복되는 일련의 6개의 펄스를 제공한다. 각각의 타이밍 신호(T1-T6)는 일련의 6개의 펄스 내의 하나의 펄스를 제공한다. 하나의 일련의 6개의 펄스에서, 타이밍 신호(T1)(800)는 타이밍 펄스(802)를 포함하고, 타이밍 신호(T2)(804)는 타이밍 펄스(806)를 포함하고, 타이밍 신호(T3)(808)는 타이밍 펄스(810)를 포함하고, 타이밍 신호(T4)(812)는 타이밍 펄스(814)를 포함하고, 타이밍 신호(T5)(816)는 타이밍 펄스(818)를 포함하고, 타이밍 신호(T6)(820)는 타이밍 펄스(822)를 포함한다. 제어 신호(CSYNC)(824)는 시프트 레지스터(402)의 시프팅 방향을 설정하고, 어드레스 신호(~A1, ~A2, ... ~A7)(825)를 생성하도록 시프트 레 지스터(402)를 개시하는 제어 펄스를 포함한다.
타이밍 펄스(802)는 제 1 사전-충전 신호(PRE1)로서 시프트 레지스터(402)에 제공된다. 타이밍 펄스(802) 동안에, 각각의 시프트 레지스터 셀(403a-403m) 내의 내부 노드(522)는 충전되어 대응하는 하이 전압 레벨 내부 노드 신호(SN1-SN13)를 제공한다. 시프트 레지스터 내부 노드 신호(SN)(826)는 참조 부호(828)에서 하이 전압 레벨로 설정된다. 하이 전압 레벨 내부 노드 신호(SN)(826)는 시프트 레지스터 셀(403) 내의 내부 노드 트랜지스터(520)를 온 상태로 전환한다. 이 예에서, 일련의 6개의 타이밍 펄스는 시프트 레지스터(402)를 개시하지 않으면서 타이밍 펄스(802) 이전에 제공되어, 모든 시프트 레지스터 출력 신호(SO)(830)가 참조 부호(832)에 표시된 바와 같이 로우 전압 레벨로 방전되게 하고, 모든 어드레스 신호(~A1, ~A2, ... ~A7)(825)가 참조 부호(833)에 표시된 바와 같이 하이 전압 레벨로 유지되게 한다.
타이밍 펄스(806)는 제 1 평가 신호(EVAL1)로서 시프트 레지스터(402)에 제공된다. 타이밍 펄스(806)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 1 평가 트랜지스터(506)를 온 상태로 전환한다. 제어 신호(CSYNC)(824)가 참조 부호(834)에서 로우 전압 레벨로 유지되고 모든 시프트 레지스터 출력 신호(SO)(830)가 참조 부호(836)에서 로우 전압 레벨로 유지되어, 각각의 시프트 레지스터 셀(403a-403m) 내의 정방향 입력 트랜지스터(508) 및 역방향 입력 트랜지스터(510)는 오프 상태가 된다. 비도전성 정방향 및 역방향 입력 트랜지스터(508, 510)는 각각의 시프트 레지스터 셀(403a-403m) 내의 내부 노드(522)가 로우 전압 레벨로 방전되는 것을 방지한다. 모든 시프트 레지스터 내부 노드 신호(SN)(826)는 참조 부호(838)에서 하이 전압 레벨로 유지된다.
타이밍 펄스(810)는 제 2 사전-충전 신호(PRE2)로서 시프트 레지스터(402)에, 제 4 사전-충전 신호(PRE4)로서 방향 회로(404)에, 로직 어레이(406) 내의 어드레스 라인 사전-충전 트랜지스터(438) 및 평가 방지 트랜지스터(422a)에 제공된다. 타이밍 펄스(810) 동안에, 모든 시프트 레지스터 출력 신호(SO)(830)는 참조 부호(840)에서 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(810) 동안에, 역방향 신호(DIRR)(842)는 참조 부호(844)에서 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(810)는 모든 어드레스 신호(825)를 하이 전압 레벨로 충전하고, 참조 부호(850)에서 평가 방지 트랜지스터(422a)를 온 상태로 전환하여 로직 평가 신호(LEVAL)(848)를 로우 전압 레벨로 유도한다.
타이밍 펄스(814)는 제 2 평가 신호(EVAL2)로서 시프트 레지스터(402)에, 제 4 평가 신호(EVAL4)로서 방향 회로(404)에, 로직 어레이(406) 내의 평가 방지 트랜지스터(422b)에 제공된다. 타이밍 펄스(814)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 2 평가 트랜지스터(518)를 온 상태로 전환한다. 내부 노드 신호(SN)(826)가 하이 전압 레벨이 되어 각각의 시프트 레지스터 셀(403a-403m) 내의 내부 노드 트랜지스터(520)가 온 상태로 전환되면, 모든 시프트 레지스터 출력 신호(SO)(830)는 참조 부호(852)에서 로우 전압 레벨로 방전된다. 또한, 타이밍 펄스(814)는 제 4 평가 트랜지스터(562)를 온 상태로 전환하고, 제어 신호(CSYNC)(824)는 로우 전압을 제공하여 제어 트랜지스터(564)를 오프 상태로 전환 한다. 제어 트랜지스터(564)가 오프로 전환되면, 역방향 신호(DIRR)(842)는 하이 전압 레벨로 충전된 채로 유지된다. 또한, 타이밍 펄스(814)는 평가 방지 트랜지스터(442b)를 온 상태로 전환하여 참조 부호(858)에서 로직 평가 신호(LEVAL)(848)를 로우 전압 레벨로 유지한다. 로우 전압 레벨 로직 평가 신호(LEVAL)(848)는 어드레스 평가 트랜지스터(440)를 오프 상태로 전환한다.
타이밍 펄스(818)는 제 3 사전-충전 신호(PRE3)로서 방향 회로(404)에 제공되고 로직 어레이(406) 내의 로직 평가 사전-충전 트랜지스터(444)에 제공된다. 타이밍 펄스(818) 동안에, 정방향 신호(DIRF)(858)는 참조 부호(860)에서 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(818) 동안에, 로직 평가 신호(LEVAL)(848)는 참조 부호(862)에서 하이 전압 레벨로 충전되어, 모든 로직 평가 트랜지스터(440)를 온 상태로 전환한다. 모든 시프트 레지스터 출력 신호(SO)(830)가 로우 전압 레벨이면, 모든 어드레스 트랜지스터 쌍(446, 448, ... 470)은 오프 상태로 전환되고, 모든 어드레스 신호(~A1, ~A2, ... ~A7)(825)는 하이 전압 레벨로 유지된다.
타이밍 펄스(822)는 제 3 평가 신호(EVAL3)로서 방향 회로(404)에 제공된다. 타이밍 펄스(822)는 제 3 평가 트랜지스터(556)를 온 상태로 전환한다. 제어 신호(CSYNC)(824)는 제어 펄스(864)를 제공하여 제어 트랜지스터(558)를 온 상태로 전환하고, 정방향 신호(DIRF)(858)는 참조 부호(865)에서 로우 전압 레벨로 방전된다. 로우 전압 레벨 정방향 신호(DIRF)(858) 및 하이 전압 레벨 역방향 신호(DIRR)(842)는 각각의 시프트 레지스터 셀(403a-403m)이 역방향으로 시프팅하도 록 설정한다.
다음의 일련의 6개의 타이밍 펄스에서, 타이밍 펄스(866) 동안에 모든 내부 노드 신호(SN)(826)는 하이 전압 레벨로 충전된다. 타이밍 펄스(868)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 1 평가 트랜지스터(506)를 온 상태로 전환한다. 제어 신호(CSYNC) 내에 존재할 수 있는 제어 펄스(870)를 제공하여 시프트 레지스터 셀(403m) 내의 역방향 입력 트랜지스터를 온 상태로 전환하고, 역방향 트랜지스터를 온 상태로 전환하면, 참조 부호(872)에 표시된 바와 같이 내부 노드 신호(SN13)는 로우 전압 레벨로 방전된다. 시프트 레지스터 출력 신호(SO)(830)는 참조 부호(874)에서 로우 전압 레벨이고, 이것은 시프트 레지스터 셀(403a-403l) 내의 역방향 입력 트랜지스터를 오프 상태로 전환한다. 역방향 입력 트랜지스터가 오프 상태이면, 각각의 다른 내부 노드 신호(SN1-SN12)는 참조 부호(876)에 표시된 바와 같이 하이 전압 레벨로 유지된다.
타이밍 펄스(878) 동안에, 모든 시프트 레지스터 출력 신호(SO)(830)는 참조 부호(880)에서 하이 전압 레벨로 충전되고, 역방향 신호(DIRR)(842)는 참조 부호(882)에서 하이 전압 레벨로 유지된다. 또한, 타이밍 펄스(878) 동안에 모든 어드레스 신호(~A1, ~A2, ... ~A7)(825)는 참조 부호(884)에서 하이 전압 레벨로 충전되고, 로직 평가 신호(LEVAL)(848)는 참조 부호(886)에서 로우 전압 레벨로 유도된다. 로우 전압 레벨 로직 평가 신호(LEVAL)(848)는 어드레스 평가 트랜지스터(440)를 오프 상태로 전환하고, 이것은 어드레스 트랜지스터 쌍(446, 448, ... 470)이 어드레스 신호(~A1, ~A2, ... ~A7)(825)를 로우 전압 레벨로 유도하는 것을 방지한다.
타이밍 펄스(888) 동안에, 시프트 레지스터 출력 신호(SO1-SO12)는 참조 부호(890)에서 로우 전압 레벨로 방전된다. 시프트 레지스터 셀(403m)의 내부 노드 트랜지스터(520)를 오프 상태로 전환하는 참조 부호(872)의 로우 전압 레벨 내부 노드 신호(SN13)에 기초하여 참조 부호(892)에 표시된 바와 같이 시프트 레지스터 출력 신호(SO13)는 하이 전압 레벨로 유지된다. 또한, 타이밍 펄스(888)는 제 2 평가 트랜지스터를 온 상태로 전환하고, 제어 신호(CSYNC)(824)는 제어 트랜지스터(564)를 오프 상태로 전환하여 참조 부호(896)에서 역방향 신호(DIRR)(842)를 하이 전압 레벨로 유지한다. 또한, 타이밍 펄스(888)는 평가 방지 트랜지스터(442b)를 온 상태로 전환하여 참조 부호(898)에서 로직 평가 신호(LEVAL)(848)를 로우 전압 레벨로 유지하고 평가 트랜지스터(440)를 오프 상태로 유지한다. 시프트 레지스터 출력 신호(SO)(830)는 타이밍 펄스(888) 동안에 안정되어, 하나의 시프트 레지스터 출력 신호(SO13)가 하이 전압 레벨이 되고, 모든 다른 시프트 레지스터 출력 신호(SO1-SO12)가 로우 전압 레벨이 되게 한다.
타이밍 펄스(900) 동안에, 정방향 신호(DIRF)(858)는 참조 부호(901)에서 하이 전압 레벨로 유지되고, 로직 평가 신호(LEVAL)(848)는 참조 부호(902)에서 하이 전압 레벨로 충전된다. 참조 부호(902)에서 하이 전압 레벨 로직 평가 신호(LEVAL)(848)는 평가 트랜지스터(440)를 온 상태로 전환한다. 참조 부호(892)에서의 하이 레벨 시프트 레지스터 출력 신호(SO13)는 어드레스 트랜지스터 쌍(470a, 470b)을 온 상태로 전환하고, 어드레스 신호(~A3, ~A5)는 참조 부호(904)에서 로우 전압 레벨로 능동적으로 유도된다. 다른 시프트 레지스터 출력 신호(SO1-SO12)는 참조 부호(890)에서 로우 전압 레벨로 유도되어, 어드레스 트랜지스터 쌍(446, 448, ... 468)이 오프 상태로 전환되게 하고, 참조 부호(906)에 표시된 바와 같이 어드레스 신호(~A1, ~A2, ~A4, ~A6, ~A7)가 하이 전압 레벨로 유지되게 한다. 어드레스 신호(~A1, ~A2, ... ~A7)(825)는 타이밍 펄스(900) 동안에 유효하게 된다. 타이밍 펄스(908)는 제 3 평가 트랜지스터(556)를 온 상태로 전환하고, 제어 신호(CSYNC)(824) 내의 제어 펄스(910)는 제어 트랜지스터(558)를 온 상태로 전환하여 참조 부호(912)에서 정방향 신호(DIRF)(858)를 로우 전압 레벨로 방전한다.
다음의 일련의 6개의 타이밍 펄스에서, 타이밍 펄스(914) 동안에 참조 부호(916)에서 모든 내부 노드 신호(SN)(826)는 하이 전압 레벨로 충전된다. 각각의 시프트 레지스터 셀(403a-403m)에서의 역방향 입력 신호(SIR)가 하이 전압 레벨인 경우에 타이밍 펄스(918)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 1 평가 트랜지스터(506)를 온 상태로 전환하여 노드(522)가 방전될 수 있게 한다. 시프트 레지스터 셀(403m)에서의 역방향 입력 신호(SIR)는 제어 신호(CSYNC)(824)이고, 이것은 참조 부호(920)에서 로우 전압 레벨이 된다. 각각의 다른 시프트 레지스터 셀(403a-403l)에서의 역방향 입력 신호(SIR)는 후속하는 시프트 레지스터 셀(403)의 시프트 레지스터 출력 신호(SO)(830)이다. 시프트 레지스터 출력 신호(SO13)는 참조 부호(892)에서 하이 전압 레벨이 되고, 제 2 시프트 레지스터 셀(403l)의 역방향 입력 신호(SIR)이다. 시프트 레지스터 출력 신호(SO1-SO12)는 모두 참조 부호(890)에서 로우 전압 레벨이 된다. 시프트 레지스터 셀(403a-403k 및 403m)은 역방향 입력 트랜지스터(510)를 오프 상태로 전환하여, 내부 노드 신호(SN1-SN11 및 SN13)가 참조 부호(922)에서 하이 레벨이 되게 하는 로우 전압 레벨 역방향 입력 신호(SIR)를 수신한다. 시프트 레지스터 셀(403l)은 역방향 입력 트랜지스터를 온 상태로 전환하여 참조 부호(924)에서 내부 노드 신호(SN12)를 방전하는 역방향 입력 신호(SIR)로서 하이 전압 레벨 시프트 레지스터 출력 신호(SO13)를 수신한다.
타이밍 펄스(926) 동안에, 모든 시프트 레지스터 출력 신호(SO)(830)는 참조 부호(928)에서 하이 전압 레벨로 충전되고, 참조 부호(930)에서 역방향 신호(DIRR)(842)는 하이 전압 레벨로 유지된다. 또한, 타이밍 펄스(926)는 참조 부호(932)에서 모든 어드레스 신호(~A1, ~A2, ... ~A7)(825)를 하이 전압 레벨로 충전하고, 평가 방지 트랜지스터(442a)를 온 상태로 전환하여 참조 부호(934)에서 LEVAL(848)을 로우 전압 레벨이 되도록 유도한다. 어드레스 신호(~A1, ~A2, ... ~A7)(825)는 어드레스 신호(~A3, ~A5)가 참조 부호(904)에서 로우 전압 레벨로 유도되는 시간에서부터 모든 어드레스 신호(~A1, ~A2, ... ~A7)(825)가 참조 부호(932)에서 하이 전압 레벨로 유도될 때까지 유효하다. 어드레스 신호(~A1, ~A2, ... ~A7)(825)는 타이밍 펄스(908, 914, 918) 동안에 유효하다.
타이밍 펄스(936)는 각각의 시프트 레지스터 셀(403a-403m) 내의 제 2 평가 트랜지스터(518)를 온 상태로 전환하여 내부 노드 신호(SN)(826)를 평가한다. 내부 노드 신호(SN1-SN11 및 SN13)는 참조 부호(922)에서 하이 전압 레벨이 되고, 참조 부호(938)에서 시프트 레지스터 출력 신호(SO1-SO11 및 SO13)를 로우 전압 레벨로 방전한다. 내부 노드 신호(SN12)는 참조 부호(924)에서 로우 전압 레벨이 되어 시프트 레지스터 셀(403l)의 내부 노드 트랜지스터를 오프 상태로 전환하고, 참조 부호(940)에서 시프트 레지스터 출력 신호(SO12)를 하이 전압 레벨로 유지한다.
또한, 타이밍 펄스(936)는 제 4 평가 트랜지스터(562)를 온 상태로 전환하고, 제어 신호(CSYNC)(824)는 로우 전압 레벨이 되어 제어 트랜지스터(564)를 오프 상태로 전환함으로써 참조 부호(944)에서 역방향 신호(DIRR)(842)를 하이 전압 레벨로 유지한다. 추가하여, 타이밍 펄스(936)는 평가 방지 트랜지스터(442b)를 온 상태로 전환하여 참조 부호(946)에서 LEVAL(848)을 로우 전압 레벨로 유지한다.
타이밍 펄스(948) 동안에, 정방향 신호(DIRF)(858)는 참조 부호(950)에서 하이 전압 레벨로 충전되고 LEVAL(848)은 참조 부호(952)에서 하이 전압 레벨로 충전된다. 참조 부호(952)에서 하이 전압 레벨 로직 평가 신호(LEVAL)(848)는 평가 트랜지스터(440)를 온 상태로 전환한다. 참조 부호(940)에서 하이 전압 레벨 시프트 레지스터 출력 신호(SO12)는 어드레스 트랜지스터(468a, 468b)를 온 상태로 전환하여 참조 부호(954)에서 어드레스 신호(~A3, ~A4)를 로우 전압 레벨로 유도한다. 다른 어드레스 신호(~A2 및 ~A4-~A7)는 참조 부호(756)에서 하이 전압 레벨로 유지된다. 다른 어드레스 신호(~A1, ~A2 및 ~A5-~A7)는 참조 부호(956)에서 하이 전압 레벨로 유지된다.
타이밍 펄스(958)는 제 3 평가 트랜지스터(556)를 온 상태로 전환한다. 제어 신호(CSYNC)(824) 내의 제어 펄스(960)는 제어 트랜지스터(558)를 온 상태로 전환하고, 정방향 신호(DIRF)(842)는 참조 부호(962)에서 로우 전압 레벨로 방전된다.
다음의 일련의 6개의 타이밍 펄스는 하이 전압 레벨 시프트 레지스터 출력 신호(SO11)를 제공하는 다음의 시프트 레지스터 셀(403k)에 대해 하이 전압 레벨 시프트 레지스터 출력 신호(SO12)를 시프팅한다. 시프팅은 각각의 시프트 레지스터 출력 신호(SO1-SO13)가 다시 하이 전압 레벨이 될 때까지 각각의 일련의 6개의 타이밍 펄스에 대해 계속 실행된다. 시프트 레지스터 출력 신호(SO1)가 하이 전압 레벨이 된 후, 일련의 하이 전압 레벨 시프트 레지스터 출력 신호(SO)(830)는 중지된다. 시프트 레지스터(402)는 타이밍 신호(T2)로부터의 타이밍 펄스(804)와 부합되는 제어 펄스(870) 등과 같은 제어 펄스를 제공하는 것에 의해 다시 개시될 수 있다.
역방향 동작에서, 제어 신호(CSYNC)(824)로부터의 제어 펄스는 타이밍 신호(T6)로부터의 타이밍 펄스와 부합하도록 제공되어 시프팅 방향을 역방향으로 설정한다. 또한, 제어 신호(CSYNC)(824)로부터의 제어 펄스는 타이밍 신호(T2)로부터의 타이밍 펄스(804)와 부합하도록 제공되어 시프트 레지스터 출력 신호(SO1-SO13)를 통해 하이 전압 레벨 신호를 시프팅하는 시프트 레지스터(402)를 시작 또는 개시한다.
도 13은 2개의 어드레스 생성기(1000, 1002) 및 6개의 점화 그룹(1004a-1004f)에 대한 일실시예를 도시하는 블록도이다. 각각의 어드레스 생성기(1000, 1002)는 도 9의 어드레스 생성기(400)와 동일하고, 점화 그룹(1004a-1004f)은 도 7에 도시된 점화 그룹(202a-202f)과 동일하다. 어드레스 생성기(1000)는 제 1 어드레스 라인(1006)을 통해 점화 그룹(1004a-1004c)에 전기적으로 결합된다. 어드레 스 라인(1006)은 어드레스 생성기(1000)로부터 각각의 점화 그룹(1004a-1004c)으로 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 또한, 어드레스 생성기(1000)는 제어 라인(1010)에 전기적으로 결합된다. 제어 라인(1010)은 제어 신호(CSYNC)를 수신하고 어드레스 생성기(1000)로 전달한다. 일실시예에서, CSYNC 신호는 외부 제어기에 의해서, 2개의 어드레스 생성기(1000, 1002) 및 6개의 점화 그룹(1004a-1004f)이 제조되어 있는 프린트헤드 다이에 대해 제공된다. 추가하여, 어드레스 생성기(1000)는 선택 라인(1008a-1008f)에 전기적으로 결합된다. 선택 라인(1008a-1008f)은 도 7에 도시된 선택 라인(212a-212f)과 동일하다. 선택 라인(1008a-1008f)은 선택 신호(SEL1, SEL2, ... SEL6)를 대응하는 점화 그룹(1004a-1004f)(도시하지 않음)뿐만 아니라 어드레스 생성기(1000)로 전달한다.
선택 라인(1008a)은 어드레스 생성기(1000)로 선택 신호(SEL1)를 전달하고, 일실시예에서 선택 신호(SEL1)는 타이밍 신호(T6)이다. 선택 라인(1008b)은 선택 신호(SEL2)를 어드레스 생성기(1000)로 전달하고, 일실시예에서 선택 신호(SEL2)는 타이밍 신호(T1)이다. 선택 라인(1008c)은 선택 신호(SEL3)를 어드레스 생성기(1000)로 전달하고, 일실시예에서 선택 신호(SEL3)는 타이밍 신호(T2)이다. 선택 라인(1008d)은 선택 신호(SEL4)를 어드레스 생성기(1000)로 전달하고, 일실시예에서 선택 신호(SEL4)는 타이밍 신호(T3)이다. 선택 라인(1008e)은 선택 신호(SEL5)를 어드레스 생성기(1000)로 전달하고, 일실시예에서 선택 신호(SEL5)는 타이밍 신호(T4)이며, 선택 라인(1008f)은 선택 신호(SEL6)를 어드레스 생성기(1000)로 전달하고, 일실시예에서 선택 신호(SEL6)는 타이밍 신호(T5)이다.
어드레스 생성기(1002)는 제 2 어드레스 라인(1012)을 통해 점화 그룹(1004d-1004f)에 전기적으로 결합된다. 어드레스 라인(1012)은 어드레스 생성기(1002)로부터 각각의 점화 그룹(1004d-1004f)으로 어드레스 신호(~B1, ~B2, ... ~B7)를 제공한다. 또한, 어드레스 생성기(1002)는 제어 신호(CSYNC)를 어드레스 생성기(1002)로 전달하는 제어 라인(1010)에 전기적으로 결합된다. 추가하여, 어드레스 생성기(1002)는 선택 라인(1008a-1008f)에 전기적으로 결합된다. 선택 라인(1008a-1008f)은 대응하는 점화 그룹(1004a-1004f)(도시하지 않음)뿐만 아니라 어드레스 생성기(1002)로 선택 신호(SEL1, SEL2, ... SEL6)를 전달한다.
선택 라인(1008a)은 선택 신호(SEL1)를 어드레스 생성기(1002)로 전달하고, 일실시예에서 선택 신호(SEL1)는 타이밍 신호(T3)이다. 선택 라인(1008b)은 선택 신호(SEL2)를 어드레스 생성기(1002)로 전달하고, 일실시예에서 선택 신호(SEL2)는타이밍 신호(T4)이다. 선택 라인(1008c)은 선택 신호(SEL3)를 어드레스 생성기(1002)로 전달하여, 일실시예에서 선택 신호(SEL3)는 타이밍 신호(T5)이다. 선택 라인(1008d)은 선택 신호(SEL4)를 어드레스 생성기(1002)로 전달하고, 일실시예에서 선택 신호(SEL4)는 타이밍 신호(T6)이다. 선택 라인(1008e)은 선택 신호(SEL5)를 어드레스 생성기(1002)로 전달하고, 일실시예에서 선택 신호(SEL5)는 타이밍 신호(T1)이며, 선택 라인(1008f)은 선택 신호(SEL6)를 어드레스 생성기(1002)로 전달하고, 일실시예에서 선택 신호(SEL6)는 타이밍 신호(T2)이다.
선택 신호(SEL1, SEL2, ... SEL6)는 반복되는 일련의 6개의 펄스로 반복하는 일련의 6개의 펄스를 포함한다. 각각의 선택 신호(SEL1, SEL2, ... SEL6)는 일련 의 6개의 펄스 내의 하나의 펄스를 포함한다. 일실시예에서, 선택 신호(SEL1) 내의 펄스 뒤에는 선택 신호(SEL2) 내의 펄스가 후속하고, 그 뒤에는 선택 신호(SEL3) 내의 펄스가 후속하며, 그 뒤에는 선택 신호(SEL4) 내의 펄스가 후속하며, 그 뒤에는 선택 신호(SEL5) 내의 펄스가 후속하며, 그 뒤에는 선택 신호(SEL6) 내의 펄스가 후속한다. 선택 신호(SEL6) 내의 펄스 후에, 일련의 펄스는 선택 신호(SEL1) 내의 펄스부터 시작하여 반복한다. 제어 신호(CSYNC)는 선택 신호(SEL1, SEL2, ... SEL6) 내의 펄스와 부합하는 펄스를 포함하여 어드레스 생성기(1000, 1002)를 개시하고, 예를 들면 도 11 및 도 12와 관련하여 설명된 바와 같이 어드레스 생성기(1000, 1002) 내의 시프팅 방향 또는 어드레스 생성 방향을 설정한다. 어드레스 생성기(1000)로부터의 어드레스 생성을 개시하기 위해, 제어 신호(CSYNC)는 선택 신호(SEL3) 내의 타이밍 펄스에 대응하는 타이밍 신호(T2) 내의 타이밍 펄스와 부합하는 제어 펄스를 포함한다.
어드레스 생성기(1000)는 선택 신호(SEL1, SEL2, ... SEL6) 및 제어 신호(CSYNC)에 응답하여 어드레스 신호(~A1, ~A2, ... ~A7)를 생성한다. 어드레스 신호(~A1, ~A2, ... ~A7)는 제 1 어드레스 라인(1006)을 통해 점화 그룹(1004a-1004c)에 제공된다.
어드레스 생성기(1000)에서, 어드레스 신호(~A1, ~A2, ... ~A7)는 선택 신호(SEL1, SEL2, SEL3) 내의 타이밍 펄스에 대응하는 타이밍 신호(T6, T1, T2) 내의 타이밍 펄스 동안에 유효하다. 제어 신호(CSYNC)는 선택 신호(SEL5) 내의 타이밍 펄스에 대응하는 타이밍 신호(T4) 내의 타이밍 펄스와 부합하는 제어 펄스를 포함 하여 어드레스 생성기(1000)의 시프팅을 정방향으로 설정한다. 제어 신호(CSYNC)는 선택 신호(SEL1) 내의 타이밍 펄스에 대응하는 타이밍 신호(T6) 내의 타이밍 펄스에 부합하는 제어 펄스를 포함하여 어드레스 생성기(1000)가 역방향으로 시프팅하도록 설정한다.
점화 그룹(1004a-1004c)은 선택 신호(SEL1, SEL2, SEL3) 내의 펄스 동안에 유효 어드레스 신호(~A1, ~A2, ... ~A7)를 수신한다. 점화 그룹 1(FG1)(1004a)이 어드레스 신호(~A1, ~A2, ... ~A7) 및 선택 신호(SEL1) 내의 펄스를 수신할 때, 선택된 행 서브그룹(SG1) 내의 점화 셀(120)은 점화 신호(FIRE1)에 의한 활성화를 위해 인에이블된다. 점화 그룹 2(FG2)(1004b)가 어드레스 신호(~A1, ~A2, ... ~A7) 및 선택 신호(SEL2) 내의 펄스를 수신할 때, 선택된 행 서브그룹(SG2) 내의 점화 셀(120)은 점화 신호(FIRE2)에 의한 활성화를 위해 인에이블된다. 점화 그룹 3(FG3)(1004c)이 어드레스 신호(~A1, ~A2, ... ~A7) 및 선택 신호(SEL3) 내의 펄스를 수신할 때, 선택된 행 서브그룹(SG3) 내의 점화 셀(120)은 점화 신호(FIRE3)에 의한 활성화를 위해 인에이블된다.
어드레스 생성기(1002)는 선택 신호(SEL1, SEL2, ... SEL6) 및 제어 신호(CSYNC)에 응답하여 어드레스 신호(~B1, ~B2, ... ~B7)를 생성한다. 어드레스 신호(~B1, ~B2, ... ~B7)는 제 2 어드레스 라인(1012)을 통해 점화 그룹(1004d-1004f)에 제공된다. 어드레스 생성기(1002)에서, 어드레스 신호(~B1, ~B2, ... ~B7)는 선택 신호(SEL4, SEL5, SEL6) 내의 타이밍 펄스에 대응하는 타이밍 신호(T6, T1, T2) 내의 타이밍 펄스 동안에 유효하다. 제어 신호(CSYNC)는 선택 신 호(SEL2) 내의 타이밍 펄스에 대응하는 타이밍 신호(T4) 내의 타이밍 펄스에 부합되는 제어 펄스를 포함하여 어드레스 생성기(1002)가 정방향으로 시프팅하도록 설정한다. 제어 신호(CSYNC)는 선택 신호(SEL4) 내의 타이밍 펄스에 대응하는 타이밍 신호(T6) 내의 타이밍 펄스와 부합되는 제어 펄스를 포함하여 어드레스 생성기(1002)가 역방향으로 시프팅하도록 설정한다. 어드레스 생성기(1002)로부터의 어드레스 생성을 개시하기 위하여, 제어 신호(CSYNC)는 선택 신호(SEL6) 내의 타이밍 펄스에 대응하는 타이밍 신호(T2) 내의 타이밍 펄스에 부합된 제어 펄스를 포함한다.
점화 그룹(1004d-1004f)은 선택 신호(SEL4, SEL5, SEL6) 내의 펄스 동안에 유효 어드레스 신호(~B1, ~B2, ... ~B7)를 수신한다. 점화 그룹 4(FG4)(1004d)가 어드레스 신호(~B1, ~B2, ... ~B7) 및 선택 신호(SEL4) 내의 펄스를 수신할 때, 선택된 행 서브그룹(SG4) 내의 점화 셀(120)은 점화 신호(FIRE4)를 활성화하도록 인에이블된다. 점화 그룹 5(FG5)(1004e)가 어드레스 신호(~B1, ~B2, ... ~B7) 및 선택 신호(SEL5) 내의 펄스를 수신할 때, 선택된 행 서브그룹(SG5) 내의 점화 셀(120)은 점화 신호(FIRE5)에 의한 활성화를 위해 인에이블된다. 점화 그룹 6(FG6)(1004f)이 어드레스 신호(~B1, ~B2, ... ~B7) 및 선택 신호(SEL6) 내의 펄스를 수신할 때, 선택된 행 서브그룹(SG6) 내의 점화 셀(120)은 점화 신호(FIRE6)에 의한 활성화를 위해 인에이블된다.
예시적인 동작에서, 하나의 일련의 6개의 펄스 동안에 제어 신호(CSYNC)는 선택 신호(SEL2, SEL5) 내의 타이밍 펄스와 부합하는 제어 펄스를 포함하여 어드레 스 생성기(1000, 1002)가 정방향으로 시프팅하도록 설정한다. 선택 신호(SEL2) 내의 타이밍 펄스와 부합하는 제어 펄스는 어드레스 생성기(1002)가 정방향으로 시프팅하도록 설정한다. 선택 신호(SEL5) 내의 타이밍 펄스와 부합하는 제어 펄스는 어드레스 생성기(1000)가 정방향으로 시프팅하도록 설정한다.
다음의 일련의 6개의 펄스에서, 제어 신호(CSYNC)는 선택 신호(SEL2, SEL3, SEL5, SEL6) 내의 타이밍 펄스와 부합하는 제어 펄스를 포함한다. 선택 신호(SEL2, SEL5) 내의 타이밍 펄스와 부합하는 제어 펄스는 어드레스 생성기(1000, 1002)에서 시프팅 방향을 정방향으로 설정한다. 선택 신호(SEL3, SEL6) 내의 타이밍 펄스와 부합하는 제어 펄스는 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)를 생성하도록 어드레스 생성기(1000, 1002)를 개시한다. 선택 신호(SEL3) 내의 타이밍 펄스와 부합하는 제어 펄스는 어드레스 생성기(1000)를 개시하고, 선택 신호(SEL6) 내의 타이밍 펄스와 부합하는 제어 펄스는 어드레스 생성기(1002)를 개시한다.
제 3의 일련의 타이밍 펄스 동안에, 어드레스 생성기(1000)는 선택 신호(SEL1, SEL2, SEL3) 내의 타이밍 펄스 동안에 유효한 어드레스 신호(~A1, ~A2, ... ~A7)를 생성한다. 유효 어드레스 신호(~A1, ~A2, ... ~A7)는 참조 부호(1004a-1004c)에서의 점화 그룹(FG1, FG2, FG3) 내의 행 서브그룹(SG1, SG2, SG3)의 점화 셀(120)이 활성화되도록 인에이블하는 데 이용된다. 제 3 일련의 타이밍 펄스 동안에, 어드레스 생성기(1002)는 선택 신호(SEL4, SEL5, SEL6) 내의 타이밍 펄스 동안에 유효한 어드레스 신호(~B1, ~B2, ... ~B7)를 생성한다. 유효 어 드레스 신호(~B1, ~B2, ... ~B7)는 참조 부호(1004d-1004f)에서의 점화 그룹(FG4, FG5, FG6) 내의 행 서브그룹(SG4, SG5, SG6)의 점화 셀(120)이 활성화되도록 인에이블하는 데 이용된다.
선택 신호(SEL1, SEL2, ... SEL6) 내의 제 3 일련의 타이밍 펄스 동안에, 어드레스 신호(~A1, ~A2, ... ~A7)는 13개의 어드레스 중 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함하고, 어드레스 신호(~B1, ~B2, ... ~B7)는 13개의 어드레스 중 동일한 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함한다. 선택 신호(SEL1, SEL2, ... SEL6)로부터의 각각의 후속되는 일련의 타이밍 펄스 동안에, 어드레스 신호(~A1, ~A2, ... ~A7) 및 어드레스 신호(~B1, ~B2, ... ~B7)는 13개의 어드레스 중 동일한 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함한다. 각각의 일련의 타이밍 펄스는 어드레스 타임 슬롯이므로, 13개의 어드레스 중의 하나는 각각의 일련의 타이밍 펄스 동안에 제공된다.
정방향 동작에서, 어드레스 1은 먼저 어드레스 생성기(1000, 1002)에 의해 제공되고, 그 후에 어드레스 2가 제공되고, 그 다음에도 어드레스 13까지 제공된다. 어드레스 13 후에, 어드레스 생성기(1000, 1002)는 모든 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)를 제공한다. 또한, 선택 신호(SEL1, SEL2, ... SEL6)로부터의 각각의 일련의 타이밍 펄스 동안에, 제어 펄스는 선택 신호(SEL2, SEL5) 내의 타이밍 펄스와 부합되도록 제공되어 계속 정방향으로 시프팅된다.
다른 예시적인 동작에서, 하나의 일련의 6개의 펄스 동안에, 제어 신 호(CSYNC)는 선택 신호(SEL1, SEL4) 내의 타이밍 펄스와 부합되는 제어 펄스를 포함하여 어드레스 생성기(1000, 1002)가 역방향으로 시프팅하도록 설정한다. 선택 신호(SEL1) 내의 타이밍 펄스와 부합되는 제어 펄스는 어드레스 생성기(1000)가 역방향으로 시프팅하도록 설정한다. 선택 신호(SEL4) 내의 타이밍 펄스와 부합되는 제어 펄스는 어드레스 생성기(1002)가 역방향으로 시프팅하도록 설정한다.
다음의 일련의 6개의 펄스에서, 제어 신호(CSYNC)는 선택 신호(SEL1, SEL3, SEL4, SEL6) 내의 타이밍 펄스와 부합되는 제어 펄스를 포함한다. 선택 신호(SEL1, SEL4) 내의 타이밍 펄스와 부합되는 제어 펄스는 어드레스 생성기(1000, 1002) 내에서 시프팅 방향을 역방향으로 설정한다. 선택 신호(SEL3, SEL6) 내의 타이밍 펄스와 부합되는 제어 펄스는 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)를 생성하도록 어드레스 생성기(1000, 1002)를 개시한다. 선택 신호(SEL3) 내의 타이밍 펄스와 부합되는 제어 펄스는 어드레스 생성기(1000)를 개시하고, 선택 신호(SEL6) 내의 타이밍 펄스와 부합되는 제어 펄스는 어드레스 생성기(1002)를 개시한다.
제 3 일련의 타이밍 펄스 동안에, 어드레스 생성기(1000)는 선택 신호(SEL1, SEL2, SEL3) 내의 타이밍 펄스 동안에 유효한 어드레스 신호(~A1, ~A2, ... ~A7)를 생성한다. 유효 어드레스 신호(~A1, ~A2, ... ~A7)는 참조 부호(1004a-1004c)에서 점화 그룹(FG1, FG2, FG3) 내의 행 서브그룹(SG1, SG2, SG3)의 점화 셀(120)의 활성화를 인에이블하는 데 이용된다. 어드레스 생성기(1002)는 제 3 일련의 타이밍 펄스 동안에 선택 신호(SEL4, SEL5, SEL6) 내의 타이밍 펄스 동안 유효한 어드레스 신호(~B1, ~B2, ... ~B7)를 생성한다. 유효 어드레스 신호(~B1, ~B2, ... ~B7)는 참조 부호(1004d-1004f)에서의 점화 그룹(FG4, FG5, FG6) 내의 행 서브그룹(SG4, SG5, SG6)의 점화 셀(120)의 활성화를 인에이블하는 데 이용된다.
역방향 동작에서 선택 신호(SEL1, SEL2, ... SEL6) 내의 제 3 일련의 타이밍 펄스 동안에, 어드레스 신호(~A1, ~A2, ... ~A7)는 13개의 어드레스 중 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함하고, 어드레스 신호(~B1, ~B2, ... ~B7)는 13개의 어드레스 중 동일한 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함한다. 선택 신호(SEL1, SEL2, ... SEL6)로부터의 각각의 후속하는 일련의 타이밍 펄스 동안에, 어드레스 신호(~A1, ~A2,... ~A7 및 ~B1, ~B2,... ~B7)는 13개의 어드레스 중 동일한 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함한다. 각각의 일련의 타이밍 펄스는 어드레스 타임 슬롯이므로, 13개의 어드레스 중 하나는 각각의 일련의 타이밍 펄스 동안에 제공된다.
역방향 동작에서, 어드레스 13은 먼저 어드레스 생성기(1000, 1002)에 의해 제공되고, 그 후에 어드레스 12가 제공되고, 그 다음에도 어드레스 1까지 제공된다. 어드레스 1 후에, 어드레스 생성기(1000, 1002)는 모든 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)를 제공한다. 또한, 선택 신호(SEL1, SEL2, ... SEL6)로부터의 각각의 일련의 타이밍 펄스 동안에, 제어 펄스는 선택 신호(SEL1, SEL4) 내의 타이밍 펄스와 부합되도록 제공되어 계속 역방향으로 시프팅된다.
어드레스 생성을 종료 또는 방지하기 위해서, 제어 신호(CSYNC)는 선택 신 호(SEL1, SEL2, SEL4, SEL5) 내의 타이밍 펄스와 부합되는 제어 펄스를 포함한다. 이것은 어드레스 생성기(1000, 1002) 내에서 시프트 레지스터(402) 등과 같은 시프트 레지스터를 소거한다. 제어 신호(CSYNC) 내의 일정한 하이 전압 레벨, 또는 일련의 하이 전압 펄스는 또한 어드레스 생성을 종료 또는 방지하고, 제어 신호(CSYNC) 내의 일정한 로우 전압 레벨은 어드레스 생성기(1000, 1002)를 개시하지 않을 것이다.
도 14는 어드레스 생성기(1000, 1002)의 정방향 및 역방향 동작을 도시하는 타이밍도이다. 정방향으로의 시프팅에 사용되는 제어 신호는 CSYNC(FWD)(1124)이고, 역방향으로의 시프팅에 이용되는 제어 신호는 CSYNC(REV))(1126)이다. 어드레스 신호(~A1, ~A2, ... ~A7)(1128)는 어드레스 생성기(1000)에 의해 제공되고, 정방향 및 역방향 동작 어드레스 기준을 모두 포함한다. 어드레스 신호(~B1, ~B2, ... ~B7)(1130)는 어드레스 생성기(1002)에 의해 제공되고, 정방향 및 역방향 동작 어드레스 기준을 모두 포함한다.
선택 신호(SEL1, SEL2, ... SEL6)는 반복되는 일련의 6개의 펄스를 제공한다. 각각의 선택 신호(SEL1, SEL2, ... SEL6)는 일련의 6개의 펄스 내의 하나의 펄스를 포함한다. 반복되는 일련의 6개의 펄스 중 하나의 연속 펄스에서, 선택 신호(SEL1)(1100)는 타이밍 펄스(1102)를 포함하고, 선택 신호(SEL2)(1104)는 타이밍 펄스(1106)를 포함하고, 선택 신호(SEL3)(1108)는 타이밍 펄스(1110)를 포함하고, 선택 신호(SEL4)(1112)는 타이밍 펄스(1114)를 포함하고, 선택 신호(SEL5)(1116)는 타이밍 펄스(1118)를 포함하고, 선택 신호(SEL6)(1120)는 타이밍 펄스(1122)를 포 함한다.
정방향 동작에서, 제어 신호(CSYNC(FWD))(1124)는 선택 신호(SEL2)(1104) 내의 타이밍 펄스(1106)와 부합하는 제어 펄스(1132)를 포함한다. 제어 펄스(1132)는 어드레스 생성기(1002)가 정방향으로 시프팅하도록 설정한다. 또한, 제어 신호(CSYNC(FWD))(1124)는 선택 신호(SEL5)(1116) 내의 타이밍 펄스(1118)와 부합하는 제어 펄스(1134)를 포함한다. 제어 펄스(1134)는 어드레스 생성기(1000)가 정방향으로 시프팅하도록 설정한다.
다음의 반복되는 일련의 6개의 펄스에서, 선택 신호(SEL1)(1100)는 타이밍 펄스(1136)를 포함하고, 선택 신호(SEL2)(1104)는 타이밍 펄스(1138)를 포함하고, 선택 신호(SEL3)(1108)는 타이밍 펄스(1140)를 포함하고, 선택 신호(SEL4)(1112)는 타이밍 펄스(1142)를 포함하고, 선택 신호(SEL5)(1116)는 타이밍 펄스(1144)를 포함하고, 선택 신호(SEL6)(1120)는 타이밍 펄스(1146)를 포함한다.
제어 신호(CSYNC(FWD))(1124)는 타이밍 펄스(1138)와 부합되는 제어 펄스(1148)를 포함하여 계속 어드레스 생성기(1002)가 정방향으로 시프팅하도록 설정하고, 타이밍 펄스(1144)와 부합되는 제어 펄스(1152)를 포함하여 계속 어드레스 생성기(1000)가 정방향으로 시프팅하도록 설정한다. 또한, 제어 신호(CSYNC(FWD))(1124)는 선택 신호(SEL3)(1108) 내의 타이밍 펄스(1140)와 부합되는 제어 펄스(1150)를 포함한다. 제어 펄스(1150)는 어드레스 신호(~A1, ~A2, ... ~A7)(1128)를 생성하는 어드레스 생성기(1000)를 개시한다. 추가하여, 제어 신호(CSYNC(FWD))(1124)는 선택 신호(SEL6)(1120) 내의 타이밍 펄스(1146)와 부합 하는 제어 펄스(1154)를 포함한다. 제어 펄스(1154)는 어드레스 생성기(1002)를 개시하여 어드레스 신호(~B1, ~B2, ... ~B7)(1130)를 생성한다.
다음의 또는 제 3의 일련의 6개의 펄스에서, 선택 신호(SEL1)(1100)는 타이밍 펄스(1156)를 포함하고, 선택 신호(SEL2)(1104)는 타이밍 펄스(1158)를 포함하고, 선택 신호(SEL3)(1108)는 타이밍 펄스(1160)를 포함하고, 선택 신호(SEL4)(1112)는 타이밍 펄스(1162)를 포함하고, 선택 신호(SEL5)(1116)는 타이밍 펄스(1164)를 포함하고, 선택 신호(SEL6)(1120)는 타이밍 펄스(1166)를 포함한다. 제어 신호(CSYNC(FWD))(1124)는 타이밍 펄스(1158)와 부합되는 제어 펄스(1168)를 포함하여 계속 어드레스 생성기(1002)가 정방향으로 시프팅하도록 설정하고, 타이밍 펄스(1164)와 부합되는 제어 펄스(1170)를 포함하여 계속 어드레스 생성기(1000)가 정방향으로 시프팅하도록 설정한다.
어드레스 생성기(1000)는 어드레스 신호(~A1, ~A2, ... ~A7)(1128)를 제공한다. 정방향 동작으로 개시된 후, 어드레스 생성기(1000) 및 어드레스 신호(~A1, ~A2, ... ~A7)(1128)는 참조 부호(1172)에서 어드레스 1을 제공한다. 참조 부호(1172)에서의 어드레스 1은 선택 신호(SEL6)(1120) 내의 타이밍 펄스(1146) 동안에 유효하게 되고 선택 신호(SEL4)(1112) 내의 타이밍 펄스(1162)까지 유효하게 유지된다. 참조 부호(1172)에서의 어드레스 1은 선택 신호(SEL1, SEL2, SEL3)(1100, 1104, 1108) 내의 타이밍 펄스(1156, 1158, 1160) 동안에 유효하다.
어드레스 생성기(1002)는 어드레스 신호(~B1, ~B2, ... ~B7)(1130)를 제공한다. 정방향 동작으로 개시된 후, 어드레스 생성기(1002) 및 어드레스 신호 (~B1, ~B2, ... ~B7)(1130)는 참조 부호(1174)에서 어드레스 1을 제공한다. 참조 부호(1174)에서의 어드레스 1은 선택 신호(SEL3)(1108) 내의 타이밍 펄스(1160) 동안에 유효하게 되고 선택 신호(SEL1)(1100) 내의 타이밍 펄스(1176)까지 유효하게 유지된다. 참조 부호(1174)에서의 어드레스 1은 선택 신호(SEL4, SEL5, SEL6)(1112, 1116, 1120) 내의 타이밍 펄스(1162, 1164, 1166) 동안에 유효하다.
어드레스 신호(~A1, ~A2, ... ~A7)(1128) 및 어드레스 신호(~B1, ~B2, ... ~B7)(1130)는 동일한 어드레스, 즉 참조 부호(1172, 1174)에서의 어드레스 1을 제공한다. 어드레스 1은 타이밍 펄스(1156)에서 시작되고 타이밍 펄스(1166)에서 종료되는 일련의 6개의 타이밍 펄스 동안에 제공되는데, 이 일련의 6개의 타이밍 펄스는 어드레스 1에 대한 어드레스 타임 슬롯이다. 타이밍 펄스(1176)에서 시작되는 다음의 일련의 6개의 펄스 동안에, 어드레스 신호(~A1, ~A2, ... ~A7)(1128)는 참조 부호(1178)에서 어드레스 2를 제공하고, 어드레스 신호(~B1, ~B2, ... ~B7)(1130)는 또한 어드레스 2를 제공한다. 이러한 방식으로, 어드레스 생성기(1000, 1002)는 정방향에서 어드레스 1로부터 어드레스 13까지의 어드레스를 제공한다. 어드레스 13 이후에, 어드레스 생성기(1000, 1002)는 동일한 방식으로 다시 유효 어드레스들을 거쳐 순환하도록 재개시된다.
역방향 동작에서, 제어 신호(CSYNC(REV))(1126)는 선택 신호(SEL1)(1100) 내의 타이밍 펄스(1102)와 부합하는 제어 펄스(1180)를 포함한다. 제어 펄스(1180)는 어드레스 생성기(1000)가 역방향으로 시프팅하도록 설정한다. 또한, 제어 신호(CSYNC(REV))(1126)는 선택 신호(SEL4)(1112) 내의 타이밍 펄스(1114)와 부합하 는 제어 펄스(1182)를 포함한다. 제어 펄스(1182)는 어드레스 생성기(1002)가 역방향으로 시프팅하도록 설정한다.
제어 신호(CSYNC(REV))(1126)는 타이밍 펄스(1136)와 부합되는 제어 펄스(1184)를 포함하여 계속 어드레스 생성기(1000)가 역방향으로 시프팅하도록 설정하고, 타이밍 펄스(1142)와 부합되는 제어 펄스(1188)를 포함하여 계속 어드레스 생성기(1002)가 역방향으로 시프팅하도록 설정한다. 또한, 제어 신호(CSYNC(REV))(1126)는 선택 신호(SEL3)(1108) 내의 타이밍 펄스(1140)와 부합되는 제어 펄스(1186)를 포함한다. 제어 펄스(1186)는 어드레스 신호(~A1, ~A2, ... ~A7)(1128)를 생성하는 어드레스 생성기(1000)를 개시한다. 추가하여, 제어 신호(CSYNC(REV))(1126)는 선택 신호(SEL6)(1120) 내의 타이밍 펄스(1146)와 부합하는 제어 펄스(1190)를 포함한다. 제어 펄스(1190)는 어드레스 생성기(1002)를 개시하여 어드레스 신호(~B1, ~B2, ... ~B7)(1130)를 생성한다.
제어 신호(CSYNC(REV))(1126)는 타이밍 펄스(1156)와 부합되는 제어 펄스(1192)를 포함하여 계속 어드레스 생성기(1000)가 역방향으로 시프팅하도록 설정하고, 타이밍 펄스(1162)와 부합되는 제어 펄스(1194)를 포함하여 계속 어드레스 생성기(1002)가 역방향으로 시프팅하도록 설정한다.
어드레스 생성기(1000)는 어드레스 신호(~A1-~A7)(1128)를 제공한다. 역방향 동작으로 개시된 후, 어드레스 생성기(1000) 및 어드레스 신호(~A1, ~A2, ... ~A7)(1128)는 참조 부호(1172)에서 어드레스 13을 제공한다. 참조 부호(1172)에서의 어드레스 13은 타이밍 펄스(1146) 동안에 유효하게 되고 타이밍 펄스(1162) 까지 유효하게 유지된다. 참조 부호(1172)에서의 어드레스 13은 선택 신호(SEL1, SEL2, SEL3)(1100, 1104, 1108) 내의 타이밍 펄스(1156, 1158, 1160) 동안에 유효하다.
어드레스 생성기(1002)는 어드레스 신호(~B1, ~B2, ... ~B7)(1130)를 제공한다. 역방향 동작으로 개시된 후, 어드레스 생성기(1002) 및 어드레스 신호(~B1, ~B2, ... ~B7)(1130)는 참조 부호(1174)에서 어드레스 13을 제공한다. 참조 부호(1174)에서의 어드레스 13은 타이밍 펄스(1160) 동안에 유효하게 되고 타이밍 펄스(1176)까지 유효하게 유지된다. 참조 부호(1174)에서의 어드레스 13은 선택 신호(SEL4, SEL5, SEL6)(1112, 1116, 1120) 내의 타이밍 펄스(1162, 1164, 1166) 동안에 유효하다.
어드레스 신호(~A1, ~A2, ... ~A7)(1128) 및 어드레스 신호(~B1, ~B2, ... ~B7)(1130)는 동일한 어드레스, 즉 참조 부호(1172, 1174)에서의 어드레스 13을 제공한다. 어드레스 13은 타이밍 펄스(1156)에서 시작되고 타이밍 펄스(1166)에서 종료되는 일련의 6개의 타이밍 펄스 동안에 제공되는데, 이 일련의 6개의 타이밍 펄스는 어드레스 13에 대한 어드레스 타임 슬롯이다. 타이밍 펄스(1176)에서 시작되는 다음의 일련의 6개의 펄스 동안에, 어드레스 신호(~A1, ~A2, ... ~A7)(1128)는 참조 부호(1178)에서 어드레스 12를 제공하고, 어드레스 신호(~B1, ~B2, ... ~B7)(1130)는 또한 어드레스 12를 제공한다. 어드레스 생성기(1000, 1002)는 역방향에서 어드레스 13으로부터 어드레스 1까지의 어드레스를 제공한다. 어드레스 1 이후에, 어드레스 생성기(1000, 1002)는 다시 유효 어드레 스들을 제공하도록 재개시된다.
도 15는 프린트헤드 다이(40) 내의 어드레스 생성기(1200), 래치 회로(1202) 및 6개의 점화 그룹(1204a-1204f)의 일실시예를 도시하는 블록도이다. 어드레스 생성기(1200)는 도 9의 어드레스 생성기(400)와 동일하고, 점화 그룹(1204a-1204f)은 도 7에 도시된 점화 그룹(202a-202f)과 동일하다.
어드레스 생성기(1200)는 어드레스 라인(1206)을 통해 점화 그룹(1204a-1204c) 및 래치 회로(1202)에 전기적으로 결합된다. 또한, 어드레스 생성기(1200)는 제어 신호(CSYNC)를 어드레스 생성기(1200)로 전달하는 제어 라인(1210)에 전기적으로 결합된다. 추가하여, 어드레스 생성기(1200)는 선택 라인(1208a-1208f)에 전기적으로 결합된다. 선택 라인(1208a-1208f)은 도 7에 도시된 선택 라인(212a-212f)과 동일하다. 선택 라인(1208a-1208f)은 선택 신호(SEL1, SEL2, ... SEL6)를 어드레스 생성기(1200)뿐만 아니라, 대응하는 점화 그룹(1204a-1204f)(도시하지 않음)으로 전달한다.
선택 라인(1208a)은 어드레스 생성기(1200)로 선택 신호(SEL1)를 전달하고, 일실시예에서 선택 신호(SEL1)는 타이밍 신호(T6)이다. 선택 라인(1208b)은 선택 신호(SEL2)를 어드레스 생성기(1200)로 전달하고, 일실시예에서 선택 신호(SEL2)는 타이밍 신호(T1)이다. 선택 라인(1208c)은 선택 신호(SEL3)를 어드레스 생성기(1200)로 전달하고, 일실시예에서 선택 신호(SEL3)는 타이밍 신호(T2)이다. 선택 라인(1208d)은 선택 신호(SEL4)를 어드레스 생성기(1200)로 전달하고, 일실시예에서 선택 신호(SEL4)는 타이밍 신호(T3)이다. 선택 라인(1208e)은 선택 신 호(SEL5)를 어드레스 생성기(1200)로 전달하고, 일실시예에서 선택 신호(SEL5)는 타이밍 신호(T4)이며, 선택 라인(1208f)은 선택 신호(SEL6)를 어드레스 생성기(1200)로 전달하고, 일실시예에서 선택 신호(SEL6)는 타이밍 신호(T5)이다.
래치 회로(1202)는 어드레스 라인(1212)을 통해 점화 그룹(1204c-1204f)에 전기적으로 결합된다. 또한, 래치 회로(1202)는 선택 라인(1208a, 1208f) 및 평가 신호 라인(1214)에 전기적으로 결합된다. 선택 라인(1208a, 1208f)은 선택 신호(SEL1, SEL6)를 수신하고, 수신된 선택 신호(SEL1, SEL6)를 래치 회로(1202)에 제공한다. 평가 라인(1214)은 선택 신호(SEL1)의 반전과 같은 평가 신호(EVAL)를 래치 회로(1202)에 전달한다. 추가하여, 래치 회로(1202)는 어드레스 신호(~A1, ~A2, ... ~A7)를 래치 회로(1202)로 전달하는 어드레스 라인(1206)에 전기적으로 결합된다. 일실시예에서, 평가 신호(EVAL)는 선택 신호(SEL1, SEL2, ... SEL6)로부터 프린트헤드 다이(40) 상에 생성된다.
선택 신호(SEL1, SEL2, ... SEL6)는 도 13 및 도 14를 참조하여 설명된 바와 같이 반복되는 일련의 6개의 펄스로 반복하는 일련의 6개의 펄스를 제공한다. 제어 신호(CSYNC)는 선택 신호(SEL1, SEL2, ... SEL6) 내의 펄스와 부합하는 펄스를 포함하여 어드레스 생성기(1002)를 개시하고, 어드레스 생성기(1002) 내의 시프팅 방향 또는 어드레스 생성 방향을 설정한다.
어드레스 생성기(1200)는 선택 신호(SEL1, SEL2, ... SEL6) 및 제어 신호(CSYNC)에 응답하여 어드레스 신호(~A1, ~A2, ... ~A7)를 생성한다. 어드레스 신호(~A1, ~A2, ... ~A7)는 어드레스 라인(1206)을 통해 점화 그룹(1204a-1204c)에 제공된다. 어드레스 생성기(1200)에서, 어드레스 신호(~A1, ~A2, ... ~A7)는 선택 신호(SEL1, SEL2, SEL3) 내의 타이밍 펄스에 대응하는 타이밍 신호(T6, T1, T2) 내의 타이밍 펄스 동안에 유효하다. 제어 신호(CSYNC)는 선택 신호(SEL5) 내의 타이밍 펄스에 대응하는 타이밍 신호(T4) 내의 타이밍 펄스와 부합하는 제어 펄스를 포함하여 어드레스 생성기(1200)가 정방향으로 시프팅하도록 설정한다. 제어 신호(CSYNC)는 선택 신호(SEL1) 내의 타이밍 펄스에 대응하는 타이밍 신호(T6) 내의 타이밍 펄스에 부합하는 제어 펄스를 포함하여 어드레스 생성기(1200)가 역방향으로 시프팅하도록 설정한다. 어드레스 생성기(1200)로부터의 어드레스 생성을 개시하기 위해서, 제어 신호(CSYNC)는 선택 신호(SEL3) 내의 타이밍 펄스에 대응하는 타이밍 신호(T2) 내의 타이밍 펄스와 부합되는 제어 펄스를 포함한다.
래치 회로(1202)는 어드레스 신호(~A1, ~A2, ... ~A7), 선택 신호(SEL1, SEL6) 및 평가 신호(EVAL)의 수신에 응답하여 어드레스 신호(~B1, ~B2, ... ~B7)를 제공한다. 어드레스 래치(1202)는 선택 신호(SEL1) 내의 타이밍 펄스 동안에 유효 어드레스 신호(~A1, ~A2, ... ~A7)를 수신하고, 유효 어드레스 신호(~A1, ~A2, ... ~A7)를 래칭하여 어드레스 신호(~B1, ~B2, ... ~B7)를 제공한다. 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)는 하나의 어드레스 타임 슬롯 동안에 동일한 어드레스를 점화 그룹(1204a-1204f)에 제공한다. 어드레스 신호(~B1, ~B2, ... ~B7)는 어드레스 라인(1212)을 통해 점화 그룹(1204c-1204f)에 제공된다. 어드레스 신호(~B1, ~B2, ... ~B7)는 선택 신호(SEL3, SEL4, SEL5, SEL6) 내의 타이밍 펄스 동안에 유효하다.
하나의 예시적인 동작에서, 하나의 일련의 6개의 펄스 동안에 제어 신호(CSYNC)는 선택 신호(SEL5) 내의 타이밍 펄스와 부합하는 제어 펄스를 포함하여 어드레스 생성기(1200)가 정방향으로 시프팅하도록 설정하거나, 선택 신호(SEL1) 내의 타이밍 펄스와 부합하는 제어 펄스를 포함하여 어드레스 생성기(1200)가 역방향으로 시프팅하도록 설정한다. 어드레스 생성기(1200)는 이러한 일련의 6개의 펄스 동안에 개시되지 않고, 이 예에서는 모든 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 래치 회로(1202)는 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7)에서 래칭하여 하이 전압 레벨 어드레스 신호(~B1, ~B2, ... ~B7)를 제공한다.
다음의 일련의 6개의 타이밍 펄스에서, 제어 신호(CSYNC)는 선택 신호(SEL5) 또는 선택 신호(SEL1) 내의 타이밍 펄스와 부합하는 제어 펄스를 포함하여 어드레스 생성기(1200) 내의 선택된 시프팅 방향을 설정한다. 또한, 제어 신호(CSYNC)는 선택 신호(SEL3) 내의 타이밍 펄스와 부합되는 제어 펄스를 포함하여 어드레스 생성기(1200)가 유효 어드레스 신호(~A1, ~A2, ... ~A7)를 생성하도록 개시한다. 이러한 제 2 일련의 6개의 펄스 동안에, 어드레스 생성기(1200)는 모든 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하고, 래치(1202)는 어드레스 신호(~A1, ~A2, ... ~A7)에서 래칭하여 모든 하이 전압 레벨 어드레스 신호(~B1, ~B2, ... ~B7)를 제공한다.
다음의 일련의 6개의 타이밍 펄스에서, 제어 신호(CSYNC)는 선택 신호(SEL5 또는 SEL1) 내의 타이밍 펄스와 부합되는 제어 펄스를 포함하여 어드레스 생성 기(1200) 내의 선택된 시프팅 방향을 설정한다. 이러한 제 3 일련의 6개의 펄스 동안에, 어드레스 생성기(1200)는 선택 신호(SEL1, SEL2, SEL3)로부터의 타이밍 펄스 동안에 로우 전압 레벨 신호를 포함하는 유효 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 유효 어드레스 신호(~A1, ~A2, ... ~A7)는 참조 부호(1204a-1204c)에서의 점화 그룹(FG1, FG2, FG3) 내의 행 서브그룹(SG1, SG2, SG3)의 점화 셀(120)이 활성화되도록 인에이블하는 데 이용된다. 래치 회로(1202)는 유효 어드레스 신호(~A1, ~A2, ... ~A7)에서 래칭하고, 유효 어드레스 신호(~B1, ~B2, ... ~B7)를 제공한다. 래치 회로(1202)는 선택 신호(SEL3, SEL4, SEL5, SEL6)로부터의 타이밍 펄스 동안에 유효 어드레스 신호(~B1, ~B2, ... ~B7)를 제공한다. 유효 어드레스 신호(~B1, ~B2, ... ~B7)는 참조 부호(1204c-1204f)에서의 점화 그룹(FG3, FG4, FG5, FG6) 내의 행 서브그룹(SG3, SG4, SG5, SG6)의 점화 셀(120)이 활성화되도록 인에이블하는 데 이용된다.
선택 신호(SEL1, SEL2, ... SEL6)로부터의 제 3 일련의 타이밍 펄스 동안에, 어드레스 신호(~A1, ~A2, ... ~A7)는 13개의 어드레스 중 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함하고, 어드레스 신호(~B1, ~B2, ... ~B7)는 13개의 어드레스 중 그와 동일한 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함한다. 선택 신호(SEL1, SEL2, ... SEL6)로부터의 각각의 후속하는 일련의 6개의 펄스 동안에, 어드레스 신호(~A1, ~A2,... ~A7 및 ~B1, ~B2,... ~B7)는 13개의 어드레스 중 동일한 하나의 어드레스에 대응하는 로우 전압 레벨 신호를 포함한다. 각각의 일련의 타이밍 펄스는 어드레스 타임 슬롯이므로, 13개의 어드레스 중 하나 의 어드레스는 각각의 일련의 6개의 펄스 동안에 제공된다.
정방향 동작에서, 어드레스 1은 먼저 어드레스 생성기(1002) 및 래치 회로(1202)에 의해 제공되고, 그 후에 어드레스 2가 제공되고, 그 다음에도 어드레스 13까지 제공된다. 어드레스 13 후에, 어드레스 생성기(1002) 및 래치 회로(1202)는 모든 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)를 제공한다.
역방향 동작에서, 어드레스 13은 먼저 어드레스 생성기(1002) 및 래치 회로(1202)에 의해 제공되고, 그 후에 어드레스 12가 제공되고, 그 다음에도 어드레스 1까지 제공된다. 어드레스 1 후에, 어드레스 생성기(1002) 및 래치 회로(1202)는 모든 하이 전압 레벨 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)를 제공한다. 또한, 선택 신호(SEL1, SEL2, ... SEL6)로부터의 각각의 일련의 6개의 타이밍 펄스 동안에, 제어 펄스는 선택 신호(SEL5 또는 SEL1) 내의 타이밍 펄스와 부합되도록 제공되어 계속 선택된 방향으로 시프팅된다.
도 16은 래치 레지스터(1220)의 일실시예를 도시하는 도면이다. 래치 회로(1202)는 래치 레지스터(1220) 등과 같은 7개의 래치 레지스터를 포함한다. 각각의 래치 레지스터(1220)는 7개의 어드레스 신호(~A1, ~A2, ... ~A7) 중 하나를 래칭하고, 대응하는 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)를 제공한다. 래치 레지스터(1220)는 제 1 래치 스테이지(1222), 제 2 래치 스테이지(1224) 및 래치 트랜지스터(1226)를 포함한다. 제 1 래치 스테이지(1222)는 참조 부호(1228)에서 래치 트랜지스터(1226)의 드레인-소스 경로의 한 쪽에 전기적으로 결합되고, 제 2 래치 스테이지(1224)는 참조 부호(1230)에서 래치 트랜지스터(1226)의 드레인-소스 경로의 다른 쪽에 전기적으로 결합된다. 래치 트랜지스터(1226)의 게이트는 선택 신호(SEL1)를 래치 신호(LATCH)로서 래치 트랜지스터(1226)로 전달하는 신호 라인(1208a)에 전기적으로 결합된다.
제 1 래치 스테이지(1222)는 제 1 사전-충전 트랜지스터(1234), 선택 트랜지스터(1236), 어드레스 트랜지스터(1238) 및 어드레스 노드 캐패시터(1240)를 포함한다. 제 1 사전-충전 트랜지스터(1234)의 게이트는 제 1 사전-충전 트랜지스터(1234)의 드레인에 전기적으로 결합되고, 또한 선택 신호(SEL6)를 제 1 사전-충전 신호(PRE1)로서 제 1 사전-충전 트랜지스터(1234)로 전달하는 신호 라인(1208f)에 전기적으로 결합된다. 제 1 사전-충전 트랜지스터(1234)의 소스는 참조 부호(1228)에서 래치 트랜지스터(1226)의 드레인-소스 경로의 한 쪽 및 어드레스 노드 캐패시터(1240)의 한 쪽에 전기적으로 결합된다. 어드레스 노드 캐패시터(1240)의 다른 쪽은 접지 등과 같은 기준 전압에 전기적으로 결합된다. 추가하여, 제 1 사전-충전 트랜지스터(1234)의 소스는 선택 트랜지스터(1236)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 선택 트랜지스터(1236)의 게이트는 선택 신호(SEL1)를 선택 트랜지스터(1236)로 전달하는 선택 라인(1208a)에 전기적으로 결합된다. 선택 트랜지스터(1236)의 드레인-소스 경로의 다른 쪽은 어드레스 트랜지스터(1238)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 어드레스 트랜지스터(1238)의 드레인-소스 경로의 다른 쪽은 접지 등과 같은 기준 전압에 전기적으로 결합된다. 어드레스 트랜지스터(1238)의 게이트는 어드레스 라인(1206) 중 하나의 라인에 전기적으로 결합된다.
제 2 래치 스테이지(1224)는 제 2 사전-충전 트랜지스터(1246), 평가 트랜지스터(1248), 래칭된 어드레스 트랜지스터(1250) 및 래칭된 어드레스 노드 캐패시터(1252)를 포함한다. 제 2 사전-충전 트랜지스터(1246)의 게이트는 제 2 사전-충전 트랜지스터(1246)의 드레인에 전기적으로 결합되고, 선택 신호(SEL1)를 제 2 사전-충전 신호(PRE2)로서 제 2 사전-충전 트랜지스터(1246)에 전달하는 신호 라인(1208a)에 전기적으로 결합된다. 제 2 사전-충전 트랜지스터(1246)의 소스는 평가 트랜지스터(1248)의 드레인-소스 경로의 한 쪽 및 래칭된 어드레스 라인(1212) 중 하나에 전기적으로 결합된다. 평가 트랜지스터(1248)의 게이트는 평가 신호 라인(1214)에 전기적으로 결합된다. 평가 트랜지스터(1248)의 드레인-소스 경로의 다른 쪽은 래칭된 어드레스 트랜지스터(1250)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 래칭된 어드레스 트랜지스터(1250)의 드레인-소스 경로의 다른 쪽은 접지 등과 같은 기준 전압에 전기적으로 결합된다. 래칭된 어드레스 트랜지스터(1250)의 게이트는 참조 부호(1230)에서 래치 트랜지스터(1226)의 드레인-소스 경로에 전기적으로 결합된다. 추가하여, 래칭된 어드레스 트랜지스터(1250)의 게이트는 참조 부호(1230)에서 래칭된 어드레스 노드 캐패시터(1252)의 한 쪽에 전기적으로 결합된다. 래칭된 어드레스 노드 캐패시터(1252)의 다른 쪽은 접지 등과 같은 기준 전압에 전기적으로 결합된다.
제 1 사전-충전 트랜지스터(1234)는 신호 라인(1208f)을 통해 사전-충전 신호(PRE1)를 수신하고, 선택 트랜지스터(1236)는 신호 라인(1208a)을 통해 선택 신 호(SEL1)를 수신한다. 선택 신호(SEL1)가 로우 전압 레벨로 설정되고, 사전-충전 신호(PRE1)가 하이 전압 레벨로 설정되면, 선택 트랜지스터(1236)는 오프 상태(비도전 상태)로 전환되고, 어드레스 노드 캐패시터(1240)는 사전-충전 트랜지스터(1234)를 통해 하이 전압 레벨로 충전된다.
어드레스 트랜지스터(1238)는 어드레스 라인(1206)을 통해 어드레스 신호(~A1, ~A2, ... ~A7) 중 하나의 신호를 수신한다. 수신된 어드레스 신호(~A1, ~A2, ... ~A7)가 하이 전압 레벨로 설정되면, 어드레스 트랜지스터(1238)는 온 상태(도전 상태)로 전환되고, 수신된 어드레스 신호(~A1, ~A2, ... ~A7)가 로우 전압 레벨로 설정되면, 어드레스 트랜지스터(1238)는 오프 상태(비도전 상태)로 전환된다. 선택 트랜지스터(1236)는 선택 신호(SEL1)가 하이 전압 레벨로 전이될 때 온 상태로 전환된다. 어드레스 트랜지스터(1238)가 온 상태이면, 어드레스 노드 캐패시터(1240)는 로우 전압 레벨로 방전된다. 어드레스 트랜지스터(1238)가 오프 상태이고, 어드레스 노드 캐패시터(1240)가 하이 전압 레벨로 충전되면, 어드레스 노드 캐패시터(1240)는 방전되지 않고 하이 전압 레벨로 유지된다.
래치 트랜지스터(1226)는 신호 라인(1208a)을 통해 래치 신호(LATCH)를 수신한다. 래치 신호(LATCH)가 하이 전압 레벨로 설정되면, 래치 트랜지스터(1226)는 온 상태로 전환되고 래치 신호(LATCH)가 로우 전압 레벨로 설정되면, 래치 트랜지스터(1226)는 오프 상태로 전환된다. 래치 트랜지스터(1226)는 온 상태로 전환되어 어드레스 노드 캐패시터(1240) 상의 전압 레벨을 래칭된 어드레스 노드 캐패시터(1252)로 전달한다. 어드레스 노드 캐패시터(1240)의 캐패시턴스는 래칭된 어드 레스 노드 캐패시터(1252)의 캐패시턴스보다 대략 3배정도 더 크기 때문에, 어드레스 노드 캐패시터(1240)와 래칭된 어드레스 노드 캐패시터(1252) 사이에 전하가 이동할 때, 적절한 하이 또는 로우 전압 레벨이 캐패시터(1240, 1252) 상에 유지된다.
어드레스 노드 캐패시터(1240)가 제 1 사전-충전 트랜지스터(1234)를 통해 하이 전압 레벨로 충전될 때 래치 트랜지스터(1226)가 오프 상태이면, 래칭된 어드레스 노드 캐패시터(1252) 상의 전압 레벨은 변동없이 유지된다. 어드레스 노드 캐패시터(1240)는 래칭된 어드레스 라인(1212) 상의 래칭된 어드레스 신호를 포함하는 래치 레지스터(1220)의 제 2 래치 스테이지(1224)에 영향을 주지 않으면서 사전-충전된다. 어드레스 노드 캐패시터(1240)가 제 1 사전-충전 트랜지스터(1234)를 통해 하이 전압 레벨로 충전될 때 래치 트랜지스터(1226)가 온 상태가 되면, 래칭된 어드레스 노드 캐패시터(1252)는 하이 전압 레벨로 충전되고, 래칭된 어드레스 트랜지스터(1250)는 온 상태로 전환된다. 래칭된 어드레스 라인(1212) 상의 래칭된 어드레스 신호를 포함하는 제 2 래치 스테이지(1224)는, 어드레스 노드 캐패시터(1240) 및 래칭된 어드레스 노드 캐패시터(1252)가 제 1 사전-충전 트랜지스터(1234)를 통해 하이 전압 레벨로 충전될 때 영향을 주지 않는다. 일실시예에서, 래치 트랜지스터(1226)는 제 1 래치 스테이지(1222)와 제 2 래치 스테이지(1224) 사이에서 제거된다. 추가하여, 어드레스 노드 캐패시터(1240)가 더 이상 래칭된 어드레스 노드 캐패시터(1252)를 충전 또는 방전할 필요가 없게 될 때 래칭된 어드레스 노드 캐패시터(1252)는 제거될 수 있고, 어드레스 노드 캐패시터(1240)의 캐 패시턴스값은 감소될 수 있다. 이 실시예에서, 어드레스 노드 캐패시터(1240)는 제 1 사전-충전 트랜지스터(1234)를 통해 사전-충전되어 제 2 래치 스테이지(1224) 내의 래칭된 어드레스 트랜지스터(1250)를 온 상태로 전환하고, 어드레스 노드 캐패시터(1240)의 사전-충전은 제 2 래치 스테이지(1224)로부터 격리되지 않는다.
제 2 사전-충전 트랜지스터(1246)는 신호 라인(1208a)을 통해 사전-충전 신호(PRE2)를 수신하고, 평가 트랜지스터(1248)는 평가 신호 라인(1246)을 통해 평가 신호(EVAL)를 수신한다. 평가 신호(EVAL)가 로우 전압 레벨로 설정되고, 사전-충전 신호(PRE2)가 하이 전압 레벨로 설정되면, 평가 트랜지스터(1248)는 오프 상태로 전환되고, 래칭된 어드레스 라인(1212)은 사전-충전 트랜지스터(1246)를 통해 하이 전압 레벨로 충전된다.
래치 트랜지스터(1226)는 온 상태로 전환되어 어드레스 노드 캐패시터(1240) 상의 전압 레벨을 래칭된 어드레스 노드 캐패시터(1252)로 전달한다. 하이 전압 레벨은 래칭된 어드레스 트랜지스터(1250)를 온 상태로 전환하고, 로우 전압 레벨은 래칭된 어드레스 트랜지스터(1250)를 오프 상태로 전환한다. 평가 신호(EVAL)는 하이 전압 레벨로 설정되어 평가 트랜지스터(1248)를 온 상태로 전환하고, 래칭된 어드레스 트랜지스터(1250)가 온 상태로 전환되면 래칭된 어드레스 신호를 로우 전압 레벨로 방전한다. 평가 트랜지스터(1248)가 온 상태로 전환될 때 래칭된 어드레스 트랜지스터(1250)가 오프 상태이면, 래칭된 어드레스 라인(1212)은 하이 전압 레벨로 유지된다. 래치 트랜지스터(1226)는 오프 상태로 전환되어 래칭된 어드레스 노드 캐패시터(1252) 상의 전압 레벨 및 래칭된 어드레스 트랜지스터(1250)의 상태를 래칭한다.
래치 레지스터(1220)의 일실시예에 대한 예시적인 동작에서, 제 1 사전-충전 신호(PRE1), 선택 신호(SEL1) 및 래치 신호(LATCH)는 로우 전압 레벨로 설정된다. 추가하여, 제 2 사전-충전 신호(PRE2)는 로우 전압 레벨로 설정되고, 평가 신호(EVAL)는 하이 전압 레벨로 설정된다. 로우 전압 레벨에서의 래치 신호(LATCH)를 가지고, 래치 트랜지스터(1226)는 오프 상태로 전환되어, 래칭된 어드레스 트랜지스터(1250)의 온/오프 상태를 설정하는 래칭된 어드레스 노드 캐패시터(1252) 상의 전압 레벨을 래칭한다. 평가 신호(EVAL)가 하이 전압 레벨로 설정되면, 평가 트랜지스터(1248)는 온 상태로 전환되어 래칭된 어드레스 트랜지스터(1250)가 온 상태로 전환되는 경우 래칭된 어드레스 신호를 방전한다. 사전-충전 신호(PRE2)가 로우 전압 레벨로 설정되면, 래칭된 어드레스 라인(1212) 상의 전압 레벨은 래칭된 어드레스 트랜지스터(1250)의 상태에 대응한다. 래칭된 어드레스 트랜지스터(1250)가 온 상태가 되면, 래칭된 어드레스 라인(1212) 상의 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 로우 전압 레벨로 능동적으로 구동된다. 래칭된 어드레스 트랜지스터(1250)가 오프 상태이면, 래칭된 어드레스 라인(1212) 상의 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 사전-충전된 하이 전압 레벨로 유지된다.
제 1 사전-충전 신호(PRE1)는 하이 전압 레벨로 설정되어 어드레스 노드 캐패시터(1240)를 하이 전압 레벨로 사전 충전한다. 어드레스 노드 캐패시터(1240)가 하이 전압 레벨로 충전될 때, 유효 어드레스 신호(~A1, ~A2, ... ~A7)는 어드레스 라인(1206) 상에서 어드레스 트랜지스터(1238)로 제공된다. 유효 어드레스 신 호(~A1, ~A2, ... ~A7)는 어드레스 트랜지스터(1238)의 온/오프 상태 및 제 1 사전-충전 시간 주기의 종료 시점에서 로우 전압 레벨로의 사전-충전 신호(PRE1)의 전이를 설정한다.
다음에, 선택 신호(SEL1), 래치 신호(LATCH) 및 사전-충전 신호(PRE2)는 하이 전압 레벨로 설정되고, 평가 신호(EVAL)는 로우 전압 레벨로 설정된다. 선택 신호(SEL1)는 선택 트랜지스터(1236)를 온 상태로 전환하고, 래치 신호(LATCH)는 래치 트랜지스터(1226)를 온 상태로 전환한다. 신호 라인(1206) 상의 유효 어드레스 신호(~A1, ~A2, ... ~A7)가 하이 전압 레벨이면, 어드레스 트랜지스터(1238)는 온 상태로 전환되고, 어드레스 노드 캐패시터(1240) 및 래칭된 어드레스 노드 캐패시터(1252)는 로우 전압 레벨로 방전된다. 신호 라인(1206) 상의 유효 어드레스 신호(~A1, ~A2, ... ~A7)가 로우 전압 레벨이면, 어드레스 트랜지스터(1238)는 오프 상태로 전환되고, 어드레스 노드 캐패시터(1240)는 래칭된 어드레스 노드 캐패시터(1252)를 하이 전압 레벨로 충전한다. 신호 라인(1206) 상에 수신된 유효 어드레스 신호(~A1, ~A2, ... ~A7)의 역은 캐패시터(1240, 1252)에 저장된다.
래칭된 어드레스 캐패시터(1252) 상의 전압 레벨은 래칭된 어드레스 트랜지스터(1250)의 온/오프 상태를 설정한다. 평가 신호(EVAL)가 로우 전압 레벨로 설정되고, 사전-충전 신호(PRE2)가 하이 전압 레벨로 설정되면, 평가 트랜지스터(1248)는 오프 상태로 전환되고, 래치 어드레스 라인(1212)은 하이 전압 레벨로 충전된다. 선택 신호(SEL1), 래치 신호(LATCH) 및 사전-충전 신호(PRE2)는 선택된 시간 주기의 종료 시에 로우 전압 레벨로 설정된다. 래치 신호(LATCH)가 로우 전 압 레벨이면, 래치 트랜지스터(1226)는 오프 상태로 전환되어 래칭된 어드레스 트랜지스터(1250)의 상태를 래칭한다.
다음에, 평가 신호(EVAL)는 하이 전압 레벨로 설정되어 평가 트랜지스터(1248)를 온 상태로 전환한다. 래칭된 어드레스 노드 캐패시터(1252)가 하이 전압 레벨로 충전되어 래치 어드레스 트랜지스터(1250)를 온 상태로 전환하면, 래칭된 어드레스 라인(1212)은 로우 전압 레벨로 방전된다. 래칭된 어드레스 노드 캐패시터(1252)가 로우 전압 레벨이어서 래칭된 어드레스 트랜지스터(1250)를 오프 상태로 전환하면, 래칭된 어드레스 라인(1212)은 하이 전압 레벨로 충전된 채로 유지된다. 따라서, 어드레스 신호(~A1, ~A2, ... ~A7)의 역은 래칭된 어드레스 노드 캐패시터(1252) 상에 존재하고, 래칭된 어드레스 노드 캐패시터(1252) 상의 전압 레벨의 역은 래칭된 어드레스 라인(1212) 상에 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)로서 존재한다. 어드레스 신호(~A1, ~A2, ... ~A7)는 래치 레지스터(1220) 내에서 래칭되고, 래칭된 어드레스 라인(1212) 상에서 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)로서 제공된다. 사전-충전 신호(PRE1)가 하이 전압 레벨로 토글링(toggled)되어 래치 트랜지스터(1226)가 오프 상태로 전환되고 어드레스 노드 캐패시터(1240)를 충전하면 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 유효하게 유지된다. 선택 신호(SEL1), 래치 신호(LATCH) 및 사전-충전 신호(PRE2)가 하이 전압 레벨로 설정되고 평가 신호(EVAL)가 로우 전압 레벨로 설정될 때 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 무효하게 된다.
도 17은 래치 레지스터(1220)의 일실시예에 대한 예시적인 동작을 도시하는 타이밍도이다. 어드레스 신호(~A1, ~A2, ... ~A7)(1300)는 참조 부호(1302)에서 전이된다. 사전-충전 신호(PRE1)(1304)는 참조 부호(1308)에서 표시된 바와 같은 하나의 시간 주기 동안에 참조 부호(1306)에서 하이 전압 레벨로 설정된다. 시간 주기(1308) 동안에, 선택 신호(SEL1)(1310) 및 래치 신호(LATCH)(1312)는 로우 전압 레벨로 설정되어 선택 트랜지스터(1236) 및 래치 트랜지스터(1226)를 각각 오프 상태로 전환한다. 참조 부호(1306)에서 사전-충전 신호(PRE1)의 하이 전압 레벨은 사전-충전 트랜지스터(1234)를 통해 어드레스 노드 캐패시터(1240)를 충전한다. 래치 트랜지스터(1226)가 오프 상태로 전환되면, 래칭된 어드레스 노드 캐패시터(1252) 상의 전압 레벨은 변동없이 유지된다. 추가하여, 시간 주기(1308) 동안에, 사전-충전 신호(PRE2)(1314)는 로우 전압 레벨이 되고, 평가 신호(EVAL)(1316)는 하이 전압 레벨이 되어 평가 트랜지스터(1248)를 온 상태로 전환한다. 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)(1318)는 변동없이 유지된다.
어드레스 신호(~A1, ~A2, ... ~A7)(1300)는 어드레스 생성기(1200)에 의해 제공되고, 참조 부호(1302)에서 유효 어드레스 신호(~A1, ~A2, ... ~A7)가 된다. 참조 부호(1320)에서의 유효 어드레스 신호(~A1, ~A2, ... ~A7) 중 하나는 신호 라인(1206) 상에 제공되어 어드레스 트랜지스터(1238)의 온/오프 상태를 설정한다. 사전-충전 신호(PRE1)(1304)는 시간 주기(1308)가 종료될 때 참조 부호(1322)에서 로우 전압 레벨로 전이된다.
어드레스 신호(~A1, ~A2, ... ~A7)(1300)는 다음의 시간 주기(1326) 동안에 참조 부호(1324)에서 유효하게 유지된다. 시간 주기(1326) 동안에, 사전-충전 신 호(PRE1)(1304)는 로우 전압 레벨로 유지되는 한편, 선택 신호(SEL1)(1310)는 참조 부호(1328)에서 하이 전압 레벨로 전이되고, 래치 신호(LATCH)(1312)는 참조 부호(1330)에서 하이 전압 레벨로 전이되고, 사전-충전 신호(PRE2)(1314)는 참조 부호(1332)에서 하이 전압 레벨로 전이되고, 평가 신호(EVAL)(1316)는 참조 부호(1334)에서 로우 전압 레벨로 전이된다. 참조 부호(1324)에서의 유효 어드레스 신호(~A1, ~A2, ... ~A7)는 어드레스 트랜지스터(1238)의 온/오프 상태를 설정한다. 선택 신호(SEL1)(1310)가 하이 전압 레벨로 설정되고 래치 신호(LATCH)(1312)가 하이 전압 레벨로 설정되면, 어드레스 노드 캐패시터(1240) 및 래칭된 어드레스 노드 캐패시터(1252) 상의 전압 레벨은 어드레스 트랜지스터(1238)의 상태에 의존한다. 어드레스 트랜지스터(1238)가 참조 부호(1324)에서 유효 어드레스 신호(~A1, ~A2, ... ~A7)에 의해 온 상태로 전환되면, 어드레스 노드 캐패시터(1240) 및 래칭된 어드레스 노드 캐패시터(1252)는 로우 전압 레벨로 방전된다. 어드레스 트랜지스터(1238)가 참조 부호(1324)에서 유효 어드레스 신호(~A1, ~A2, ... ~A7)에 의해 오프 상태로 전환되면, 어드레스 노드 캐패시터(1240) 및 래칭된 어드레스 노드 캐패시터(1252)는 하이 전압 레벨로 유지된다.
사전-충전 신호(PRE2)(1314)가 참조 부호(1332)에서 하이 전압 레벨로 설정되고, 평가 신호(EVAL)(1316)가 참조 부호(1334)에서 로우 전압 레벨로 설정되면, 평가 트랜지스터(1248)는 오프 상태로 전환되고, 래칭된 어드레스 라인(1212)은 제 2 사전-충전 트랜지스터(1246)를 통해 하이 전압 레벨로 충전된다. 평가 신호(EVAL)(1316)가 참조 부호(1334)에서 로우 전압 레벨로 전이하고, 사전-충전 신 호(PRE2)(1314)가 참조 부호(1332)에서 하이 전압 레벨로 전이할 때, 래칭된 어드레스 신호(~B1, ~B2, ...~B7)(1318)는 참조 부호(1336)에서 무효 래칭된 어드레스 신호로 전이된다. 시간 주기(1326)가 종료될 때, 선택 신호(SEL1)(1310)는 참조 부호(1338)에서 로우 전압 레벨로 전이되어 선택 트랜지스터(1236)를 오프 상태로 전환하고, 래치 신호(LATCH)(1312)는 참조 부호(1340)에서 로우 전압 레벨로 전이되어 래치 트랜지스터(1226)를 오프 상태로 전환하며, 사전-충전 신호(PRE2)(1314)는 참조 부호(1342)에서 로우 전압 레벨로 전이되어 사전-충전 트랜지스터(1246)를 통한 래칭된 어드레스 라인(1212)의 충전을 중지시킨다. 래치 트랜지스터(1226)가 오프 상태로 전환되면, 래칭된 어드레스 노드 캐패시터(1252) 상의 전압 레벨을 래칭하여 래칭된 어드레스 트랜지스터(1250)를 온 상태 또는 오프 상태로 전환한다.
평가 신호(EVAL)(1316)는 다음의 시간 주기(1346) 동안에 참조 부호(1344)에서 하이 전압 레벨로 전이된다. 평가 신호(EVAL)(1316)가 참조 부호(1344)에서 하이 전압 레벨로 전이될 때, 래칭된 어드레스 라인(1212) 상의 신호를 포함하는 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)(1318)는 참조 부호(1348)에서 유효하게 된다. 어드레스 생성기(1200)에 의해 제공된 어드레스 신호(~A1, ~A2, ... ~A7)(1300)는 시간 주기(1346) 동안에 유효하게 유지된다. 추가하여 어드레스 신호(~A1, ~A2, ... ~A7)(1300) 및 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)(1318)는 모두 후속하는 시간 주기(1350) 동안 유효하게 유지된다.
어드레스 신호(~A1, ~A2, ... ~A7)(1300)는 시간 주기(1354)가 시작될 때 참조 부호(1352)에서 무효 어드레스 신호가 된다. 추가하여, 어드레스 신호 (~A1, ~A2, ... ~A7)(1300)는 시간 주기(1356) 동안에 무효로 유지된다. 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 시간 주기(1354, 1356) 동안에 유효하게 유지된다.
어드레스 신호(~A1, ~A2, ... ~A7)(1300)는 시간 주기(1360) 동안에 참조 부호(1358)에서 전이되고, 참조 부호(1362)에서 유효 어드레스 신호(~A1, ~A2, ... ~A7)가 된다. 사전-충전 신호(PRE1)(1304)는 참조 부호(1364)에서 하이 전압 레벨로 전이되고 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 시간 주기(1360) 동안 유효하다. 시간 주기(1360)는 시간 주기(1308)와 동일하고, 사이클은 시간 주기(1326, 1346, 1350, 1354, 1356)를 거쳐 자체적으로 반복된다.
이 실시예에서, 사이클은 시간 주기(1326, 1346, 1350, 1354, 1356, 1360) 등과 같은 6개의 시간 주기를 포함한다. 어드레스 신호(~A1, ~A2, ... ~A7)(1300)는 3개의 시간 주기(1326, 1346, 1350) 동안 유효하고, 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)(1318)는 4개의 시간 주기(1350, 1354, 1356, 1360) 동안 유효하다. 어드레스 신호(~A1, ~A2, ... ~A7)(1300) 및 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)(1318)는 모두 시간 주기(1350) 동안에 유효하다. 래치 레지스터(1220)는 어드레스 신호(~A1, ~A2, ... ~A7)(1300)를 래칭하는 한편 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)(1318)는 시간 주기(1326, 1346) 등의 2개의 시간 주기 동안에 무효하게 된다. 다른 실시예에서, 사이클 내에서 시간 주기의 개수는 임의의 적절한 개수의 시간 주기로 설정될 수 있고, 래치 회로(1202)는 2개 이상의 시간 주기에서 어드레스 신호(~A1, ~A2, ... ~A7)(1300)를 래칭할 수 있다.
도 18은 정방향 및 역방향으로 어드레스를 제공하는 다른 어드레스 생성기 실시예에서 사용되는 단방향 시프트 레지스터 셀(1400)에 대한 일실시예를 도시하는 도면이다. 시프트 레지스터 셀(1400)은 참조 부호(1402)에서 점선으로 표시된 입력 스테이지로서의 제 1 스테이지와, 참조 부호(1404)에서 점선으로 표시된 출력 스테이지로서의 제 2 스테이지를 포함한다. 제 1 스테이지(1402)는 제 1 사전-충전 트랜지스터(1406), 제 1 평가 트랜지스터(1408), 입력 트랜지스터(1410)를 포함한다. 제 2 스테이지(1404)는 제 2 사전-충전 트랜지스터(1412), 제 2 평가 트랜지스터(1414) 및 내부 노드 트랜지스터(1416)를 포함한다.
제 1 스테이지(1402)에서, 제 1 사전-충전 트랜지스터(1406)의 게이트 및 드레인-소스 경로의 한 쪽은 제 1 사전-충전 라인(1418)에 전기적으로 결합된다. 제 1 사전-충전 라인(1418)은 제 1 사전-충전 신호(PRE1)로서 타이밍 펄스를 시프트 레지스터 셀(1400)에 제공한다. 제 1 사전-충전 트랜지스터(1406)의 드레인-소스 경로의 다른 쪽은 제 1 평가 트랜지스터(1408)의 드레인-소스 경로의 한 쪽 및 내부 노드(1420)를 통해 내부 노드 트랜지스터(1416)의 게이트에 전기적으로 결합된다. 내부 노드(1420)는 스테이지(1402)와 스테이지(1404) 사이에서 내부 노드 신호(SN)를 내부 노드 트랜지스터(1416)의 게이트에 제공한다.
제 1 평가 트랜지스터(1408)의 게이트는, 제 1 평가 신호(EVAL1)로서 시프트 레지스터(1400)에 타이밍 펄스를 제공하는 제 1 평가 신호 라인(1422)에 전기적으로 결합된다. 제 1 평가 트랜지스터(1408)의 드레인-소스 경로의 다른 쪽은 참조 부호(1424)에서 입력 트랜지스터(1410)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 입력 트랜지스터(1410)의 게이트는 입력 라인(1411)에 전기적으로 결합된다. 입력 트랜지스터(1410)의 드레인-소스 경로의 다른 쪽은 참조 부호(1426)에서 접지 등과 같은 기준 전압에 전기적으로 결합된다.
제 2 스테이지(1404)에서, 제 2 사전-충전 트랜지스터(1412)의 게이트 및 드레인-소스 경로의 한 쪽은 제 2 사전-충전 라인(1428)에 전기적으로 결합된다. 제 2 사전-충전 라인(1428)은 제 2 사전-충전 신호(PRE2)로서 시프트 레지스터 셀(1400)에 타이밍 펄스를 전달한다. 제 2 사전-충전 트랜지스터(1412)의 드레인-소스 경로의 다른 쪽은 제 2 평가 트랜지스터(1414)의 드레인-소스 경로의 한 쪽 및 시프트 레지스터 출력 라인(1430)에 전기적으로 결합된다. 제 2 평가 트랜지스터(1414)의 게이트는 제 2 평가 신호(EVAL2)를 시프트 레지스터 셀(1400)에 전달하는 제 2 평가 신호 라인(1432)에 전기적으로 결합된다. 제 2 평가 트랜지스터(1414)의 드레인-소스 경로의 다른 쪽은 참조 부호(1434)에서 내부 노드 트랜지스터(1416)의 드레인-소스 경로의 한 쪽에 전기적으로 결합된다. 내부 노드 트랜지스터(1416)의 드레인-소스 경로의 다른 쪽은 참조 부호(1436)에서 접지 등과 같은 기준 전압에 전기적으로 결합된다. 내부 노드 트랜지스터(1416)의 게이트는 내부 노드 신호(SN)를 저장하는 캐패시턴스(1438)를 포함한다. 시프트 레지스터 셀 출력 라인(1430)은 시프트 레지스터 셀 출력 신호(SO)를 저장하는 캐패시턴스(1440)를 포함한다.
시프트 레지스터 셀(1400)은 입력 신호(SI)를 수신하고, 일련의 사전-충전 및 평가 동작을 통해서 입력 신호(SI) 값을 출력 신호(SO)로서 저장한다. 제 1 스 테이지(1402)는 입력 신호(SI)를 수신하고, 입력 신호(SI)의 역을 내부 노드 신호(SN)로서 저장한다. 제 2 스테이지(1404)는 내부 노드 신호(SN)를 수신하고, 내부 노드 신호(SN)의 역을 출력 신호(SO)로서 저장한다.
작동 중에, 시프트 레지스터 셀(1400)은 내부 노드(1420) 및 내부 노드 신호(SN)를 하이 전압 레벨로 사전-충전하는 제 1 사전-충전 신호(PRE1) 내의 타이밍 펄스를 제 1 사전-충전 트랜지스터(1406)를 통해 수신한다. 다음에, 시프트 레지스터 셀(1400)은 제 1 평가 트랜지스터(1408)를 온 상태로 전환하는 제 1 평가 신호(EVAL1) 내의 타이밍 펄스를 수신한다. 입력 신호(SI)가 입력 트랜지스터(1410)를 오프 상태로 전환하는 로우 전압 레벨이면, 내부 노드(1420) 및 내부 노드 신호(SN)는 하이 전압 레벨로 충전된 채로 유지된다. 입력 신호(SI)가 입력 트랜지스터(1410)를 온 상태로 전환하는 하이 전압 레벨이면, 내부 노드(1420) 및 내부 노드 신호(SN)는 로우 전압 레벨로 방전한다.
시프트 레지스터 셀(1400)은 사전-충전s 출력 신호 라인(1430) 및 출력 신호(SO)를 하이 전압 레벨로 사전-충전하는 제 2 사전-충전 신호(PRE2) 내의 타이밍 펄스를 수신한다. 제 2 사전-충전 신호(PRE2) 내의 타이밍 펄스 이전에, 출력 라인(1430)은 유효 출력 신호(SO)를 수신할 수 있다. 다음에, 시프트 레지스터 셀(1400)은 제 2 평가 트랜지스터(1414)를 온 상태로 전환하는 제 2 평가 신호(EVAL2) 내의 타이밍 펄스를 수신한다. 내부 노드 신호(SN)가 내부 노드 트랜지스터(1416)를 오프 상태로 전환하는 로우 전압 레벨이면, 출력 라인(1430) 및 출력 신호(SO)는 하이 전압 레벨로 충전된 채로 유지된다. 내부 노드 신호(SN)가 내부 노드 트랜지스터(1416)를 온 상태로 전환하는 하이 전압 레벨이면, 출력 라인(1430) 및 출력 신호(SO)는 로우 전압 레벨로 방전된다.
도 19는 시프트 레지스터 셀(1400)을 이용하여 정방향 및 역방향으로 어드레스를 제공하는 어드레스 생성기(1500)를 도시하는 도면이다. 어드레스 생성기(1500)는 제 1 시프트 레지스터(1502), 제 2 시프트 레지스터(1504), 제 1 로직 회로(1506), 제 2 로직 회로(1508) 및 방향 회로(1510)를 포함한다.
제 1 시프트 레지스터(1502)는 시프트 레지스터 출력 라인(1512a-1512m)을 통해 제 1 로직 회로(1506)에 전기적으로 결합된다. 시프트 레지스터 출력 라인(1512a-1512m)은 각각 로직 회로 입력 신호(AI1-AI13)로서 시프트 레지스터 출력 신호(SO1-SO13)를 로직 회로(1506)에 제공한다. 또한, 제 1 시프트 레지스터(1502)는 제어 신호(CSYNC)를 제 1 시프트 레지스터(1502)로 전달하는 제어 신호 라인(1514)에 전기적으로 결합된다. 추가하여, 제 1 시프트 레지스터(1502)는 타이밍 신호(T1-T4)로부터의 타이밍 펄스를 수신한다.
제 1 시프트 레지스터(1502)는 타이밍 신호(T1)를 제 1 사전-충전 신호(PRE1)로서 제 1 시프트 레지스터(1502)에 전달하는 제 1 타이밍 신호 라인(1516)에 전기적으로 결합된다. 제 1 시프트 레지스터(1502)는 제 1 평가 신호 라인(1520)을 통해 제 1 저항 분배 네트워크(1518)에 전기적으로 결합된다. 제 1 저항 분배 네트워크(1518)는 타이밍 신호(T2)를 제 1 저항 분배 네트워크(1518)로 전달하는 제 2 타이밍 신호 라인(1522)에 전기적으로 결합된다. 제 1 저항 분배 네트워크(1518)는 제 1 평가 신호 라인(1520)을 통해 감소된 전압 레벨의 T2 타이 밍 신호를 제 1 평가 신호(EVAL1)로서 제 1 시프트 레지스터(1502)에 제공한다. 제 1 시프트 레지스터(1502)는 타이밍 신호(T3)를 제 2 사전-충전 신호(PRE2)로서 제 1 시프트 레지스터(1502)에 전달하는 제 3 신호 라인(1524)에 전기적으로 결합된다. 제 1 시프트 레지스터(1502)는 제 2 평가 신호 라인(1528)을 통해 제 2 저항 분배 네트워크(1526)에 전기적으로 결합된다. 제 2 저항 분배 네트워크(1526)는 제 2 저항 분배 네트워크(1526)에 타이밍 신호(T4)를 제공하는 제 4 타이밍 신호 라인(1530)에 전기적으로 결합된다. 제 2 저항 분배 네트워크(1526)는 제 2 평가 신호 라인(1528)을 통해 감소된 전압 레벨의 T4 타이밍 신호를 제 2 평가 신호(EVAL2)로서 제 1 시프트 레지스터(1502)에 제공한다.
제 2 시프트 레지스터(1504)는 시프트 레지스터 출력 라인(1532a-1532m)을 통해 제 2 로직 회로(1508)에 전기적으로 결합된다. 시프트 레지스터 출력 라인(1532a-1532m)은 시프트 레지스터 출력 신호(SO1-SO13)를 각각 로직 회로 입력 신호(AI13-AI1)로서 로직 회로(1508)로 전달한다. 또한, 제 2 시프트 레지스터(1504)는 제어 신호(CSYNC)를 제 2 시프트 레지스터(1504)로 전달하는 제어 신호 라인(1514)에 전기적으로 결합된다. 추가하여, 제 2 시프트 레지스터(1504)는 타이밍 펄스(T1-T4)로부터 타이밍 펄스를 수신한다.
제 2 시프트 레지스터(1504)는 타이밍 신호(T1)를 제 1 사전-충전 신호(PRE1)로서 제 2 시프트 레지스터(1504)에 전달하는 제 1 타이밍 신호 라인(1516)에 전기적으로 결합된다. 제 2 시프트 레지스터(1504)는 감소된 전압 레벨의 T2 타이밍 신호를 제 1 평가 신호(EVAL1)로서 제 2 시프트 레지스터(1504)로 전달하는 제 1 평가 신호 라인(1520)에 전기적으로 결합된다. 제 2 시프트 레지스터(1504)는 타이밍 신호(T3)를 제 2 사전-충전 신호(PRE2)로서 제 2 시프트 레지스터(1504)로 전달하는 제 3 타이밍 신호 라인(1524)에 전기적으로 결합된다. 제 2 시프트 레지스터(1504)는 감소된 전압 레벨의 T4 타이밍 신호를 제 2 평가 신호(EVAL2)로서 제 2 시프트 레지스터(1504)로 전달하는 제 2 평가 신호 라인(1528)에 전기적으로 결합된다.
방향 회로(1510)는 정방향 신호 라인(1540)을 통해 제 1 시프트 레지스터(1502)에 전기적으로 결합되고, 역방향 신호 라인(1542)을 통해 제 2 시프트 레지스터(1504)에 전기적으로 결합된다. 정방향 신호 라인(1540)은 방향 회로(1510)로부터 제 1 시프트 레지스터(1502)로 정방향 신호(DIRF)를 전달한다. 역방향 신호 라인(1542)은 방향 회로(1510)로부터 제 2 시프트 레지스터(1504)로 역방향 신호(DIRR)를 전달한다. 또한, 방향 회로(1510)는 제어 신호(CSYNC)를 방향 회로(1510)로 전달하는 제어 신호 라인(1514)에 전기적으로 결합된다. 추가하여, 방향 회로(1510)는 타이밍 신호(T3-T6)로부터 타이밍 펄스를 수신한다.
방향 회로(1510)는 타이밍 신호(T3)를 제 4 사전-충전 신호(PRE4)로서 방향 회로(1510)에 전달하는 제 3 타이밍 신호 라인(1524)에 전기적으로 결합된다. 방향 회로(1510)는 감소된 전압의 T4 타이밍 신호를 제 4 평가 신호(EVAL4)로서 방향 회로(1510)로 전달하는 제 2 평가 신호 라인(1528)에 전기적으로 결합된다. 또한, 방향 회로(1510)는 타이밍 신호(T5)를 제 3 사전-충전 신호(PRE3)로서 방향 회로(1510)에 전달하는 제 5 타이밍 신호 라인(1544)에 전기적으로 결합된다. 추가 하여, 방향 회로(1510)는 제 3 평가 신호 라인(1548)을 통해 제 3 저항 분배 네트워크(1546)에 전기적으로 결합된다. 제 3 저항 분배 네트워크(1546)는 타이밍 신호(T6)를 제 3 저항 분배 네트워크(1546)로 전달하는 제 6 타이밍 신호 라인(1550)에 전기적으로 결합된다. 제 3 저항 분배 네트워크(1546)는 감소된 전압의 T6 타이밍 신호를 제 3 평가 신호(EVAL3)로서 방향 회로(1510)에 제공한다.
제 1 로직 회로(1506)는 시프트 레지스터 출력 라인(1512a-1512m)에 전기적으로 결합되어 시프트 레지스터 출력 신호(SO1-SO13)를 각각 입력 신호(AI1-AI13)로서 수신한다. 또한 제 1 로직 회로(1506)는 어드레스 라인(1552a-1552g)에 전기적으로 결합되어 각각 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 제 2 로직 회로(1508)는 시프트 레지스터 출력 라인(1532a-1532m)에 전기적으로 결합되어 시프트 레지스터 출력 신호(SO1-SO13)를 각각 입력 신호(AI13-AI1)로서 수신한다. 또한, 제 2 로직 회로(1508)는 어드레스 라인(1552a-1552g)에 전기적으로 결합되어 각각 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다.
제 1 시프트 레지스터(1502) 및 제 1 로직 회로(1506)는 어드레스 신호(~A1, ~A2, ... ~A7) 내에 로우 전압 레벨 신호를 제공하여 상술된 바와 같이 13개의 어드레스를 제공한다. 제 1 시프트 레지스터(1502) 및 제 1 로직 회로(1506)는 어드레스 1로부터 어드레스 13까지 정방향으로 13개의 어드레스를 제공한다. 제 2 시프트 레지스터(1504) 및 제 2 로직 회로(1508)는 어드레스 신호(~A1, ~A2, ... ~A7) 내에 로우 전압 레벨 신호를 제공하여 어드레스 13으로부터 어드레스 1까지 역방향으로 13개의 어드레스를 제공한다. 방향 회로(1510)는 제 1 시프트 레지 스터(1502)를 정방향 동작으로 인에이블하거나 제 2 시프트 레지스터(1504)를 역방향 동작으로 인에이블하는 방향 신호(DIRF, DIRR)를 전달한다.
타이밍 신호(T1-T6)는 반복되는 일련의 6개의 펄스 내의 일련의 6개의 펄스를 제공한다. 각각의 타이밍 신호(T1-T6)는 일련의 6개의 펄스 내의 하나의 펄스를 포함하고, 타이밍 신호(T1-T6)는 타이밍 신호(T1)로부터 타이밍 신호(T6)로의 순서로 펄스를 제공한다.
제 1 시프트 레지스터(1502)는 시프트 레지스터 셀(1400) 등과 같은 13개의 시프트 레지스터 셀을 포함한다. 13개의 시프트 레지스터 셀(1400)은 다음 순서의 시프트 레지스터 셀(1400)의 입력 라인(1411)에 전기적으로 결합된 출력 라인(1430)과 직렬로 전기적으로 결합된다. 직렬 연결 내의 제 1 시프트 레지스터 셀(1400)은 제어 신호(CSYNC)를 입력 신호(SI)로서 수신하고, 출력 신호(SO1)를 제공한다. 다음의 시프트 레지스터 셀(1400)은 출력 신호(SO1)를 입력 신호(SI)로서 수신하고 출력 신호(SO2)를 제공하며, 이러한 방식으로 계속 적용되어 최종 시프트 레지스터 셀(1400)은 이전의 출력 신호(SO12)를 입력 신호(SI)로서 수신하고 출력 신호(SO13)를 제공한다.
제 1 시프트 레지스터(1502)는 타이밍 신호(T2) 내의 타이밍 펄스와 부합되는 제어 신호(CSYNC) 내의 제어 펄스를 수신함으로써 개시된다. 응답으로서, 단일 하이 전압 레벨 신호가 SO1에서 제공된다. 각각의 후속하는 일련의 6개의 타이밍 펄스 동안에, 제 1 시프트 레지스터(1502)는 단일 하이 전압 레벨 신호를 다음의 시프트 레지스터 셀(1400) 및 시프트 레지스터 출력 신호(SO2-SO13)로 시프팅한다. 단일 하이 전압 레벨 신호는 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO2)로 시프팅되고, 이러한 방식으로 계속 진행되어 시프트 레지스터 출력 신호(SO13)까지 적용된다. 시프트 레지스터 출력 신호(SO13)가 하이 전압 레벨로 설정된 후, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정된다.
제 1 로직 회로(1506)는 로직 회로(406)(도 9에 도시됨)와 동일하다. 제 1 로직 회로(1506)는 단일 하이 전압 레벨 신호를 입력 신호(AI1-AI13)로서 수신하고, 어드레스 신호(~A1, ~A2, ... ~A7) 내에 대응하는 로우 전압 레벨 어드레스 신호를 제공한다. 하이 전압 레벨 입력 신호(AI1)에 응답하여, 제 1 로직 회로(1506)는 로우 전압 레벨로 어드레스 1 어드레스 신호(~A1, ~A2)를 제공한다. 하이 전압 레벨 입력 신호(AI2)에 응답하여, 제 1 로직 회로(1506)는 로우 전압 레벨로 어드레스 2 어드레스 신호(~A1, ~A3)를 제공하고, 이와 같이 계속 적용되어 하이 전압 레벨 입력 신호(AI13)에 응답하여 제 1 로직 회로(1506)는 로우 전압 레벨로 어드레스 13 어드레스 신호(~A3, ~A5)를 제공한다.
제 2 시프트 레지스터(1504)는 제 1 시프트 레지스터(1502)와 동일하다. 제 2 시프트 레지스터(1502)는 타이밍 신호(T2) 내의 타이밍 펄스에 부합하는 제어 펄스에 의해 개시되는 것에 응답하여 단일 하이 전압 레벨 신호를 시프트 레지스터 출력 신호(SO1)로서 제공한다. 각각의 후속하는 일련의 6개의 펄스에 응답하여, 하이 전압 레벨 신호는 다음의 시프트 레지스터 셀(1400) 및 시프트 레지스터 출력 신호(SO2-SO13)로 시프팅된다. 하이 전압 레벨 신호는 시프트 레지스터 출력 신 호(SO1)로부터 시프트 레지스터 출력 신호(SO2)로 시프팅되고, 이러한 방식으로 계속 진행되어 시프트 레지스터 출력신호(SO13)까지 시프팅된다. 시프트 레지스터 출력 신호(SO13)가 하이 전압 레벨로 설정된 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨이 된다.
제 2 로직 회로(1508)는 로직 회로(406)(도 9에 도시됨)와 동일하고, 하이 전압 레벨 출력 신호(SO1-SO13)를 각각 입력 신호(AI13-AI1)로서 수신한다. 제 2 로직 회로(1508)는 어드레스 13으로부터 어드레스 1까지 역방향 순서로 13개의 어드레스를 제공한다. 입력 신호(AI13)로서 수신된 하이 전압 레벨 신호(SO1)에 응답하여, 제 2 로직 회로(1508)는 어드레스 13 로우 전압 레벨 어드레스 신호(~A3, ~A5)를 제공한다. 다음에, 입력 신호(AI12)로서 수신된 하이 전압 레벨 신호(SO2)에 응답하여, 제 2 로직 회로(1508)는 어드레스 12 로우 전압 레벨 어드레스 신호(~A3, ~A4)를 제공하고, 이와 같은 방식으로 계속 적용되어, 입력 신호(AI1)로서 수신된 하이 전압 레벨 신호(SO13)에 응답하여, 제 2 로직 회로(1508)는 어드레스 1 로우 전압 레벨 어드레스 신호(~A1, ~A2)를 제공한다.
방향 회로(1510)는 도 10b에 도시된 방향 회로(404)와 동일하다. 방향 회로(1510)가 타이밍 신호(T4) 내의 타이밍 펄스와 부합하는 제어 신호(CSYNC) 내의 제어 펄스를 수신하면, 방향 회로(1510)는 로우 전압 레벨 방향 신호(DIRR) 및 하이 전압 레벨 방향 신호(DIRF)를 제공하여 어드레스 1로부터 어드레스 13까지 정방향으로 시프팅한다. 방향 회로(1510)가 타이밍 신호(T6) 내의 타이밍 펄스와 부합하는 제어 펄스를 수신하면, 방향 회로(1510)는 로우 전압 레벨 방향 신호(DIRF) 및 하이 전압 레벨 방향 신호(DIRR)를 제공하여 어드레스 13으로부터 어드레스 1로 역방향으로 시프팅한다.
각각의 시프트 레지스터(1502, 1504)는 일련의 시프트 레지스터 셀(1400) 중 제 1 시프트 레지스터 셀(1400) 내의 방향 트랜지스터(도시하지 않음)를 포함한다. 방향 트랜지스터는 입력 트랜지스터(1410)와 직렬로 위치되고, 도 10a에 도시된 시프트 레지스터 셀(403a) 내에서 방향 트랜지스터(512, 514)의 직렬 결합과 유사하다. 방향 트랜지스터는 입력 트랜지스터(1410)의 드레인-소스 경로와 기준 전압(1426) 사이에 전기적으로 결합된다. 일련의 시프트 레지스터 셀(1400) 중 제 1 시프트 레지스터 셀(1400) 내의 방향 트랜지스터는 도 10a에 도시된 시프트 레지스터 셀(403a) 내의 방향 트랜지스터(512, 514)와 동일하게 작동한다. 하이 전압 레벨 방향 신호(DIRF 또는 DIRR)는 방향 트랜지스터를 온 상태로 전환하여 시프트 레지스터(1502 또는 1504)가 타이밍 신호(T2) 내의 타이밍 펄스와 부합하는 제어 신호(CSYNC) 내의 제어 펄스에 의해 개시될 수 있도록 인에이블한다. 로우 전압 레벨 방향 신호(DIRF 또는 DIRR)는 방향 트랜지스터를 오프 상태로 전환하여 시프트 레지스터(1502 또는 1504)를 디스에이블한다.
정방향 동작에서, 하나의 일련의 6개의 펄스 동안에 방향 회로(1510)는 타이밍 신호(T4) 내의 타이밍 펄스와 부합되는 제어 신호(CSYNC) 내의 제어 펄스를 수신하여 정방향으로 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 하이 전압 레벨 방향 신호(DIRF)는 제 1 시프트 레지스터(1502)를 인에이블하고, 로우 전압 레벨 방향 신호(DIRR)는 제 2 시프트 레지스터(1504)를 디스에이블한다.
다음의 일련의 6개의 펄스에서, 제어 신호(CSYNC) 내의 제어 펄스는 타이밍 신호(T2) 내의 타이밍 펄스와 부합하도록 제공된다. 타이밍 신호(T2) 내의 타이밍 펄스와 부합되는 제어 펄스는 제 1 평가 트랜지스터(1408), 입력 트랜지스터(1410) 및 방향 트랜지스터(도시하지 않음)를 통해 내부 노드(1420)를 방전하는 것에 의해 제 1 시프트 레지스터(1502)를 개시한다. 제 2 시프트 레지스터(1504)는 디스에이블되기 때문에 개시되지 않는다.
제 1 시프트 레지스터(1502)는 어드레스 1 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하는 제 1 로직 회로(1506)에 단일 하이 전압 레벨 출력 신호(SO1)를 제공한다. 각각의 후속하는 일련의 6개의 펄스는 하이 전압 레벨 신호를 다음의 시프트 레지스터 출력 신호(SO2-SO13)로 시프팅한다. 제 1 로직 회로(1506)는 각각의 하이 전압 레벨 출력 신호(SO1-SO13)를 수신하고, 어드레스 신호(~A1, ~A2, ... ~A7) 내에서 어드레스 1로부터 어드레스 13까지 대응하는 어드레스를 제공한다. 시프트 레지스터 출력 신호(SO13)가 하이 레벨이 된 후, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정되고, 모든 어드레스 신호(~A1, ~A2, ... ~A7)는 하이 전압 레벨로 설정된다.
역방향 동작에서, 하나의 일련의 6개의 펄스 동안에 방향 회로(1510)는 타이밍 신호(T6) 내의 타이밍 펄스와 부합하는 제어 신호(CSYNC) 내의 제어 펄스를 수신하여 역방향으로 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 로우 전압 레벨 방향 신호(DIRF)는 제 1 시프트 레지스터(1502)를 디스에이블하고, 하이 전압 레벨 방향 신호(DIRR)는 제 2 시프트 레지스터(1504)를 인에이블한다.
다음의 일련의 6개의 펄스에서, 제어 신호(CSYNC) 내의 제어 펄스는 타이밍 신호(T2) 내의 타이밍 펄스와 부합하도록 제공된다. 타이밍 신호(T2) 내의 타이밍 펄스와 부합되는 제어 펄스는 제 1 평가 트랜지스터(1408), 입력 트랜지스터(1410) 및 방향 트랜지스터(도시하지 않음)를 통해 내부 노드(1420)를 방전함으로써 제 2 시프트 레지스터(1504)를 개시한다. 제 1 시프트 레지스터(1502)는 디스에이블되기 때문에 개시되지 않는다.
제 2 시프트 레지스터(1504)는 단일 하이 전압 레벨 출력 신호(SO1)를 어드레스 13 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하는 제 2 로직 회로(1508)에 제공한다. 각각의 후속하는 일련의 6개의 펄스는 하이 전압 레벨 신호를 다음의 시프트 레지스터 출력 신호(SO2-SO13)로 시프팅한다. 제 2 로직 회로(1508)는 각각의 하이 전압 레벨 출력 신호(SO1-SO13)를 수신하고, 어드레스 신호(~A1, ~A2, ... ~A7) 내에서 어드레스 13으로부터 어드레스 1까지의 대응하는 어드레스를 제공한다. 시프트 레지스터 출력 신호(SO1)가 하이 레벨이 된 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정되고, 모든 어드레스 신호(~A1, ~A2, ... ~A7)는 하이 전압 레벨로 설정된다.
도 20은 하나의 시프트 레지스터(1602) 내에서 시프트 레지스터 셀(1400)을 이용하여 정방향 및 역방향으로 어드레스를 제공하는 어드레스 생성기(1600)를 도시하는 도면이다. 어드레스 생성기(1600)는 시프트 레지스터(1602), 정방향 로직 회로(1604), 역방향 로직 회로(1606) 및 방향 회로(1608)를 포함한다.
시프트 레지스터(1602)는 시프트 레지스터 출력 라인(1610a-1610m)을 통해 정방향 로직 회로(1604) 및 역방향 로직 회로(1606)에 전기적으로 결합된다. 시프트 레지스터 출력 라인(1610a-1610m)은 시프트 레지스터 출력 신호(SO1-SO13)를 각각 입력 신호(AI1-AI13)로서 정방향 로직 회로(1604)에 제공한다. 시프트 레지스터 출력 라인(1610a-1610m)은 시프트 레지스터 출력 신호(SO1-SO13)를 각각 입력 신호(AI13-AI1)로서 역방향 로직 회로(1606)에 제공한다. 또한, 시프트 레지스터(1602)는 제어 신호(CSYNC)를 시프트 레지스터(1602)에 제공하는 제어 신호 라인(1612)에 전기적으로 결합된다. 추가하여, 시프트 레지스터(1602)는 타이밍 신호(T1-T4)로부터 타이밍 펄스를 수신한다.
시프트 레지스터(1602)는 타이밍 신호(T1)를 제 1 사전-충전 신호(PRE1)로서 제 1 시프트 레지스터(1602)에 전달하는 제 1 타이밍 신호 라인(1614)에 전기적으로 결합된다. 제 1 시프트 레지스터(1602)는 제 1 평가 신호 라인(1618)을 통해 제 1 저항 분배 네트워크(1616)에 전기적으로 결합된다. 제 1 저항 분배 네트워크(1616)는 타이밍 신호(T2)를 제 1 저항 분배 네트워크(1616)로 전달하는 제 2 타이밍 신호 라인(1620)에 전기적으로 결합된다. 제 1 저항 분배 네트워크(1616)는 제 1 평가 신호 라인(1618)을 통해 감소된 전압 레벨의 T2 타이밍 신호를 제 1 평가 신호(EVAL1)로서 시프트 레지스터(1602)에 제공한다. 시프트 레지스터(1602)는 타이밍 신호(T3)를 제 2 사전-충전 신호(PRE2)로서 시프트 레지스터(1602)에 전달하는 제 3 타이밍 신호 라인(1622)에 전기적으로 결합된다. 시프트 레지스터(1602)는 제 2 평가 신호 라인(1626)을 통해 제 2 저항 분배 네트워크(1624)에 전기적으로 결합된다. 제 2 저항 분배 네트워크(1624)는 제 2 저항 분배 네트워 크(1624)에 타이밍 신호(T4)를 제공하는 제 4 타이밍 신호 라인(1628)에 전기적으로 결합된다. 제 2 저항 분배 네트워크(1624)는 제 2 평가 신호 라인(1626)을 통해 감소된 전압 레벨의 T4 타이밍 신호를 제 2 평가 신호(EVAL2)로서 시프트 레지스터(1602)에 제공한다.
방향 회로(1608)는 정방향 신호 라인(1640)을 통해 정방향 로직 회로(1604)에 전기적으로 결합되고, 역방향 신호 라인(1622)을 통해 역방향 로직 회로(1606)에 전기적으로 결합된다. 정방향 신호 라인(1630)은 방향 회로(1608)로부터 정방향 로직 회로(1604)로 정방향 신호(DIRF)를 전달한다. 역방향 신호 라인(1632)은 방향 회로(1608)로부터 역방향 로직 회로(1606)로 역방향 신호(DIRR)를 제공한다. 또한, 방향 회로(1608)는 제어 신호(CSYNC)를 방향 회로(1608)로 제공하는 제어 신호 라인(1612)에 전기적으로 결합된다. 추가하여, 방향 회로(1608)는 타이밍 신호(T3-T6)로부터 타이밍 펄스를 수신한다.
방향 회로(1608)는 타이밍 신호(T3)를 제 4 사전-충전 신호(PRE4)로서 방향 회로(1510)에 전달하는 제 3 타이밍 신호 라인(1622)에 전기적으로 결합되고, 감소된 전압의 T4 타이밍 신호를 제 4 평가 신호(EVAL4)로서 수신하는 제 2 평가 신호 라인(1626)에 전기적으로 결합된다. 또한, 방향 회로(1608)는 타이밍 신호(T5)를 제 3 사전-충전 신호(PRE3)로서 방향 회로(1608)에 전달하는 제 5 타이밍 신호 라인(1634)에 전기적으로 결합된다. 추가하여, 방향 회로(1608)는 제 3 평가 신호 라인(1638)을 통해 제 3 저항 분배 네트워크(1636)에 전기적으로 결합된다. 제 3 저항 분배 네트워크(1636)는 타이밍 신호(T6)를 제 3 저항 분배 네트워크(1636)로 제공하는 제 6 타이밍 신호 라인(1640)에 전기적으로 결합된다. 제 3 저항 분배 네트워크(1636)는 감소된 전압의 T6 타이밍 신호를 제 3 평가 신호(EVAL3)로서 방향 회로(1608)에 제공한다.
정방향 로직 회로(1604)는 시프트 레지스터 출력 라인(1610a-1610m)에 전기적으로 결합되어 시프트 레지스터 출력 신호(SO1-SO13)를 각각 입력 신호(AI1-AI13)로서 수신한다. 또한 정방향 로직 회로(1604)는 어드레스 라인(1642a-1642g)에 전기적으로 결합되어 각각 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 역방향 로직 회로(1606)는 시프트 레지스터 출력 라인(1610a-1610m)에 전기적으로 결합되어 시프트 레지스터 출력 신호(SO1-SO13)를 각각 입력 신호(AI13-AI1)로서 수신한다. 또한, 역방향 로직 회로(1606)는 어드레스 라인(1642a-1642g)에 전기적으로 결합되어 각각 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다.
시프트 레지스터(1602) 및 정방향 및 역방향 로직 회로(1604, 1606)는 어드레스 신호(~A1, ~A2, ... ~A7) 내에 로우 전압 레벨 신호를 제공하여 상술된 바와 같이 13개의 어드레스를 제공한다. 시프트 레지스터(1602) 및 정방향 로직 회로(1604)는 어드레스 1로부터 어드레스 13까지 정방향으로 13개의 어드레스를 제공한다. 시프트 레지스터(1602) 및 역방향 로직 회로(1606)는 어드레스 13으로부터 어드레스 1까지 역방향으로 13개의 어드레스를 제공한다. 방향 회로(1608)는 정방향 로직 회로(1604)를 정방향 동작으로 인에이블하거나 역방향 로직 회로(1606)를 역방향 동작으로 인에이블하는 방향 신호(DIRF, DIRR)를 제공한다.
타이밍 신호(T1-T6)는 일련의 6개의 펄스를 제공한다. 각각의 타이밍 신 호(T1-T6)는 일련의 6개의 펄스 내의 하나의 펄스를 제공하고, 타이밍 신호(T1-T6)는 타이밍 신호(T1)로부터 타이밍 신호(T6)로의 순서로 펄스를 제공한다.
시프트 레지스터(1602)는 시프트 레지스터 셀(1400) 등과 같은 13개의 시프트 레지스터 셀을 포함한다. 13개의 시프트 레지스터 셀(1400)은 다음 순서의 시프트 레지스터 셀(1400)의 입력 라인(1411)에 전기적으로 결합된 출력 라인(1430)과 직렬로 전기적으로 결합된다. 직렬 연결 내의 제 1 시프트 레지스터 셀(1400)은 제어 신호(CSYNC)를 입력 신호(SI)로서 수신하고, 출력 신호(SO1)를 제공한다. 다음의 시프트 레지스터 셀(1400)은 출력 신호(SO1)를 입력 신호(SI)로서 수신하고 출력 신호(SO2)를 제공하며, 이러한 방식으로 계속 적용되어 최종 시프트 레지스터 셀(1400)은 이전의 출력 신호(SO12)를 입력 신호(SI)로서 수신하고 출력 신호(SO13)를 제공한다.
시프트 레지스터(1602)는 타이밍 신호(T2) 내의 타이밍 펄스와 부합되는 제어 신호(CSYNC) 내의 제어 펄스에 의해 개시된다. 응답으로서, 단일 하이 전압 레벨 신호가 SO1에서 제공된다. 각각의 후속하는 일련의 6개의 타이밍 펄스 동안에, 시프트 레지스터(1602)는 단일 하이 전압 레벨 신호를 다음의 시프트 레지스터 셀(1400) 및 시프트 레지스터 출력 신호(SO2-SO13)로 시프팅한다. 단일 하이 전압 레벨 신호는 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO2)로 시프팅되고, 이러한 방식으로 계속 진행되어 시프트 레지스터 출력 신호(SO13)까지 적용된다. 시프트 레지스터 출력 신호(SO13)가 하이 전압 레벨로 설정된 후, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정된 다.
정방향 로직 회로(1604)는 로직 회로(406)(도 9에 도시됨)와 동일하다. 정방향 로직 회로(1604)는 단일 하이 전압 레벨 신호를 입력 신호(AI1-AI13)로서 수신하고, 어드레스 신호(~A1, ~A2, ... ~A7) 내에 대응하는 로우 전압 레벨 어드레스 신호를 제공한다. 하이 전압 레벨 입력 신호(AI1)에 응답하여, 정방향 로직 회로(1604)는 로우 전압 레벨로 어드레스 1 어드레스 신호(~A1, ~A2)를 제공한다. 하이 전압 레벨 입력 신호(AI2)에 응답하여, 정방향 로직 회로(1604)는 로우 전압 레벨로 어드레스 2 어드레스 신호(~A1, ~A3)를 제공하고, 이와 같이 계속 적용되어 하이 전압 레벨 입력 신호(AI13)에 응답하여 정방향 로직 회로(1604)는 로우 전압 레벨로 어드레스 13 어드레스 신호(~A3, ~A5)를 제공한다.
역방향 로직 회로(1606)는 로직 회로(406)(도 9에 도시됨)와 동일하고, 하이 전압 레벨 출력 신호(SO1-SO13)를 각각 입력 신호(AI13-AI1)로서 수신한다. 역방향 로직 회로(1606)는 어드레스 13으로부터 어드레스 1까지 역방향 순서로 13개의 어드레스를 제공한다. 입력 신호(AI13)로서 수신된 하이 전압 레벨 신호(SO1)에 응답하여, 역방향 로직 회로(1606)는 어드레스 13 어드레스 신호(~A3, ~A5)를 로우 전압 레벨로 제공한다. 다음에, 입력 신호(AI12)로서 수신된 하이 전압 레벨 신호(SO2)에 응답하여, 역방향 로직 회로(1606)는 어드레스 12 어드레스 신호(~A3, ~A4)를 로우 전압 레벨로 제공하고, 이와 같은 방식으로 계속 적용되어, 입력 신호(AI1)로서 수신된 하이 전압 레벨 신호(SO13)에 응답하여, 역방향 로직 회로(1606)는 어드레스 1 어드레스 신호(~A1, ~A2)를 로우 전압 레벨로 제공한다.
방향 회로(1608)는 도 10b에 도시된 방향 회로(404)와 동일하다. 방향 회로(1608)가 타이밍 신호(T4) 내의 타이밍 펄스와 부합하는 제어 신호(CSYNC) 내의 제어 펄스를 수신하면, 방향 회로(1608)는 로우 전압 레벨 방향 신호(DIRR) 및 하이 전압 레벨 방향 신호(DIRF)를 제공하여 어드레스 1로부터 어드레스 13까지 정방향으로 시프팅한다. 방향 회로(1608)가 타이밍 신호(T6) 내의 타이밍 펄스와 부합하는 제어 펄스를 수신하면, 방향 회로(1608)는 로우 전압 레벨 방향 신호(DIRF) 및 하이 전압 레벨 방향 신호(DIRR)를 제공하여 어드레스 13으로부터 어드레스 1로 역방향으로 시프팅한다.
일실시예에서, 각각의 로직 회로(1604, 1606)는 로직 평가 라인 사전-충전 트랜지스터(444)와 직렬로 배치된 방향 트랜지스터를 포함한다. 각각의 로직 회로(1604, 1606) 내에서, 방향 트랜지스터의 드레인-소스 경로는 로직 평가 라인 사전-충전 트랜지스터(444)의 드레인-소스 경로와 로직 평가 신호 라인(474) 사이에 전기적으로 결합된다. 정방향 로직 회로(1604) 내에서 방향 트랜지스터의 게이트는 정방향 라인(1630)에 전기적으로 결합되어 정방향 신호(DIRF)를 수신한다. 역방향 로직 트랜지스터(1606) 내의 방향 트랜지스터의 게이트는 역방향 라인(1632)에 전기적으로 결합되어 역방향 신호(DIRR)를 수신한다. 다른 실시예에서, 각각의 로직 회로(1604, 1606)는 로직 평가 트랜지스터(440)와 직렬로 배치된 방향 트랜지스터를 포함한다. 각각의 로직 회로(1604, 1606)에서, 방향 트랜지스터의 드레인-소스 경로는 로직 평가 트랜지스터(440)의 각각의 드레인-소스 경로와 기준 전압(478) 사이에 전기적으로 결합된다.
일실시예에서, 하이 전압 레벨 방향 신호(DIRF)는 정방향 로직 회로(1604) 내의 방향 트랜지스터를 온 상태로 전환하여 타이밍 신호(T5) 내의 타이밍 펄스를 인에이블함으로써 로직 평가 신호 라인(474)을 충전하고, 이것은 정방향으로 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하는 정방향 로직 회로(1604) 내의 로직 평가 트랜지스터(440)를 온 상태로 전환한다. 로우 전압 레벨 방향 신호(DIRF)는 방향 트랜지스터를 오프 상태로 전환하여 정방향 로직 회로(1604)를 디스에이블한다. 하이 전압 레벨 방향 신호(DIRR)는 역방향 로직 회로(1606) 내의 방향 트랜지스터를 온 상태로 전환하여 타이밍 신호(T5) 내의 타이밍 펄스를 인에이블함으로써 로직 평가 신호 라인(474)을 충전하고, 이것은 역방향으로 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하는 역방향 로직 회로(1606) 내의 로직 평가 트랜지스터(440)를 온 상태로 전환한다. 로우 전압 레벨 방향 신호(DIRR)는 역방향 로직 회로(1606) 내의 방향 트랜지스터를 오프 상태로 전환하여 역방향 로직 회로(1606)를 디스에이블한다.
정방향 동작에서, 하나의 일련의 6개의 펄스 동안에 방향 회로(1608)는 타이밍 신호(T4) 내의 타이밍 펄스와 부합되는 제어 신호(CSYNC) 내의 제어 펄스를 수신하여 정방향으로 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 하이 전압 레벨 방향 신호(DIRF)는 정방향 로직 회로(1604)를 인에이블하고, 로우 전압 레벨 방향 신호(DIRR)는 역방향 로직 회로(1606)를 디스에이블한다.
다음의 일련의 6개의 펄스에서, 제어 신호(CSYNC) 내의 제어 펄스는 타이밍 신호(T2) 내의 타이밍 펄스와 부합하도록 제공된다. 타이밍 신호(T2) 내의 타이밍 펄스와 부합되는 제어 펄스는 시프트 레지스터(1602)를 개시한다. 시프트 레지스터(1602)는 어드레스 1 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하는 정방향 로직 회로(1604)에 단일 하이 전압 레벨 출력 신호(SO1)를 제공한다. 제어 신호(CSYNC) 내의 제어 펄스는 또한 타이밍 신호(T4) 내의 타이밍 펄스와 부합하도록 제공되어 계속 정방향으로 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다.
각각의 후속하는 일련의 6개의 펄스에서, 제어 신호(CSYNC) 내의 제어 펄스는 타이밍 신호(T4) 내의 타이밍 펄스와 부합하도록 제공되어 계속 정방향으로 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 또한, 각각의 후속하는 일련의 6개의 펄스에서, 시프트 레지스터(1602)는 하나의 시프트 레지스터 출력 신호(SO1-SO13)로부터 다음의 시프트 레지스터 출력 신호(SO1-SO13)로 하이 전압 레벨 신호를 시프팅한다. 정방향 로직 회로(1604)는 각각의 하이 레벨 출력 신호(SO1-SO13)를 수신하고, 어드레스 신호(~A1, ~A2, ... ~A7) 내에 어드레스 1부터 어드레스 13까지의 대응하는 어드레스를 제공한다. 시프트 레지스터 출력 신호(SO13)가 하이가 된 후, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정되고, 모든 어드레스 신호(~A1, ~A2, ... ~A7)는 하이 전압 레벨로 설정된다.
역방향 동작에서, 하나의 일련의 6개의 펄스 동안에 방향 회로(1608)는 타이밍 신호(T6) 내의 타이밍 펄스와 부합하는 제어 신호(CSYNC) 내의 제어 펄스를 수신하여 어드레스 신호(~A1, ~A2, ... ~A7)를 역방향으로 제공한다. 로우 전압 레벨 방향 신호(DIRF)는 정방향 로직 회로(1604)를 디스에이블하고, 하이 전압 레벨 방향 신호(DIRR)는 역방향 로직 회로(1606)를 인에이블한다.
다음의 일련의 6개의 펄스에서, 제어 신호(CSYNC) 내의 제어 펄스는 타이밍 신호(T2) 내의 타이밍 펄스와 부합하도록 제공된다. 타이밍 신호(T2) 내의 타이밍 펄스와 부합되는 제어 펄스는 시프트 레지스터(1602)를 개시한다. 시프트 레지스터(1602)는 단일 하이 전압 레벨 출력 신호(SO1)를 입력 신호(AI13)로서 역방향 로직 회로(1606)에 제공한다. 역방향 로직 회로(1606)는 어드레스 13 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 또한, 제어 신호(CSYNC) 내의 제어 펄스는 타이밍 신호(T6) 내의 타이밍 펄스와 부합하도록 제공되어 계속 어드레스 신호(~A1, ~A2, ... ~A7)를 역방향으로 제공한다.
각각의 후속하는 일련의 6개의 펄스에서, 제어 신호(CSYNC) 내의 제어 펄스는 타이밍 신호(T6) 내의 타이밍 펄스와 부합하도록 제공되어 계속 어드레스 신호(~A1, ~A2, ... ~A7)를 역방향으로 제공한다. 또한, 각각의 후속하는 일련의 6개의 펄스에서, 시프트 레지스터(1602)는 하나의 시프트 레지스터 출력 신호(SO1-SO13)로부터 다음의 시프트 레지스터 출력 신호(SO1-SO13)로 하이 전압 레벨 신호를 시프팅한다. 역방향 로직 회로(1606)는 각각의 하이 전압 레벨 출력 신호(SO1-SO13)를 수신하고, 어드레스 신호(~A1, ~A2, ... ~A7) 내에 어드레스 13부터 어드레스 1까지의 대응하는 어드레스를 제공한다. 시프트 레지스터 출력 신호(SO1)가 하이 레벨이 된 후, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정되고, 모든 어드레스 신호(~A1, ~A2, ... ~A7)는 하이 전압 레벨로 설정된다.
도 21은 프린트헤드 다이(1700)의 일실시예에 대한 예시적인 설계를 도시하 는 도면이다. 프린트헤드 다이(1700)는 본 명세서에서 공급 슬롯(feed slots)(1704, 1706, 1708)으로 도시된 3개의 잉크 유체 공급원을 따라 배치된 6개의 점화 그룹(1702a-1702f)을 포함한다. 점화 그룹(1702a, 1702d)은 잉크 공급 슬롯(1704)을 따라 배치되고, 점화 그룹(1702b, 1702e)은 잉크 공급 슬롯(1706)을 따라 배치되며, 점화 그룹(1702c, 1702f)은 잉크 공급 슬롯(1708)을 따라 배치된다. 잉크 공급 슬롯(1704, 1706, 1708)은 서로에 대해 평행하게 위치되고, 각각의 잉크 공급 슬롯(1704, 1706, 1708)은 프린트헤드 다이(1700)의 y방향을 따라 연장되는 길이를 갖는다. 일실시예에서, 각각의 잉크 공급 슬롯(1704, 1706, 1708)은 점화 그룹(1702a-1702f) 내의 액적 생성기(60)에 대해 서로 다른 색상의 잉크를 공급한다. 이 실시예에서, 잉크 공급 슬롯(1704)은 황색 잉크를 공급하고, 잉크 공급 슬롯(1706)은 자홍색 잉크를 공급하고, 잉크 공급 슬롯(1708)은 청록색 잉크를 공급한다. 다른 실시예에서, 잉크 공급 슬롯(1704, 1706, 1708)은 동일하거나 상이한 색상의 임의의 적절한 색상의 잉크를 공급할 수 있다.
점화 그룹(1702a-1702f)은 D1 내지 D8로 표시된 8개의 데이터 라인 그룹으로 분류된다. 각각의 데이터 라인 그룹(D1-D8)은 각각의 점화 그룹(1702a-1702f)으로부터의 사전-충전된 점화 셀(120)을 포함한다. 데이터 라인 그룹(D1-D8) 내의 각각의 사전-충전된 점화 셀(120)은 하나의 데이터 라인(208a-208h)에 전기적으로 결합된다. 참조 부호(1710a-1710f)에서 표시된 데이터 라인 그룹(D1)은 데이터 라인(208a)에 전기적으로 결합된 사전-충전된 점화 셀(120)을 포함한다. 참조 부호(1712a-1712f)에서 표시된 데이터 라인 그룹(D2)은 데이터 라인(208b)에 전기적 으로 결합된 사전-충전된 점화 셀(120)을 포함한다. 참조 부호(1714a-1714f)에서 표시된 데이터 라인 그룹(D3)은 데이터 라인(208c)에 전기적으로 결합된 사전-충전된 점화 셀(120)을 포함한다. 참조 부호(1716a-1716f)에서 표시된 데이터 라인 그룹(D4)은 데이터 라인(208d)에 전기적으로 결합된 사전-충전된 점화 셀(120)을 포함한다. 참조 부호(1718a-1718f)에서 표시된 데이터 라인 그룹(D5)은 데이터 라인(208e)에 전기적으로 결합된 사전-충전된 점화 셀(120)을 포함한다. 참조 부호(1720a-1720f)에서 표시된 데이터 라인 그룹(D6)은 데이터 라인(208f)에 전기적으로 결합된 사전-충전된 점화 셀(120)을 포함한다. 참조 부호(1722a-1722f)에서 표시된 데이터 라인 그룹(D7)은 데이터 라인(208g)에 전기적으로 결합된 사전-충전된 점화 셀(120)을 포함하고, 참조 부호(1724a-1724f)에서 표시된 데이터 라인 그룹(D8)은 데이터 라인(208h)에 전기적으로 결합된 사전-충전된 점화 셀(120)을 포함한다. 프린트헤드 다이(1700) 내의 각각의 사전-충전된 점화 셀(120)은 오로지 하나의 데이터 라인(208a-208h)에 전기적으로 결합된다. 각각의 데이터 라인(208a-208h)은 대응하는 데이터 라인 그룹(D1-D8)의 사전-충전된 점화 셀(120) 내의 데이터 트랜지스터(136)의 모든 게이트에 전기적으로 결합된다.
점화 그룹 1(FG1)(1702a)은 잉크 공급 슬롯(1704)의 1/2 길이만큼을 따라 배치된다. 잉크 공급 슬롯(1704)은 프린트헤드 다이(1700)의 y-방향을 따라 연장되는 대향면(1704a, 1704b)을 포함한다. 프린트헤드 다이(1700) 내의 사전-충전된 점화 셀(120)은 액적 생성기(60)의 일부분인 점화 저항(52)을 포함한다. FG1(1702a) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)의 각각의 대향 면(1704a, 1704b)을 따라 배치된다. FG1(1702a) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)에 유체학적(fluidically)으로 결합되어 잉크 공급 슬롯(1704)으로부터 잉크를 수신한다.
참조 부호(1710a, 1714a, 1718a, 1722a)에 표시된 데이터 라인 그룹(D1, D3, D5, D7)의 액적 생성기(60)는 잉크 공급 슬롯(1704)의 한 쪽 면(1704a)을 따라 배치되고, 참조 부호(1712a, 1716a, 1720a, 1724a)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)의 대향하는 면(1704b)을 따라 배치된다. 참조 부호(1710a, 1714a, 1718a, 1722a)에 표시된 데이터 라인 그룹(D1, D3, D5, D7) 내의 액적 생성기(60)는 프린트헤드 다이(1700)의 한 쪽 면(1700a)과 잉크 공급 슬롯(1704) 사이에 배치되고, 참조 부호(1712a, 1716a, 1720a, 1724a)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이의 프린트헤드 다이(1700)의 내부 라우팅 채널(inside routing channel)을 따라 배치된다. 일실시예에서, 데이터 라인 그룹(D1, D3, D5, D7)(1710a, 1714a, 1718a, 1722a) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)의 한 쪽 면(1704a)의 길이 방향을 따라 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712a, 1716a, 1720a, 1724a)에 대한 액적 생성기(60)는 잉크 공급 슬롯(1704)의 대향 면(1704b)을 따라 배치된다. 데이터 라인 그룹(D1)(1710a) 내의 액적 생성기(60)는 데이터 라인 그룹(D2)(1712a) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D3)(1714a) 내의 액적 생성기(60)는 데이터 라인 그룹(D4)(1716a) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그 룹(D5)(1718a) 내의 액적 생성기(60)는 데이터 라인 그룹(D6)(1720a) 내의 액적 생성기(60)에 대향하고, 데이터 라인 그룹(D7)(1722a) 내의 액적 생성기(60)는 데이터 라인 그룹(D8)(1724a) 내의 액적 생성기(60)에 대향한다.
점화 그룹 4(FG4)(1702d)는 잉크 공급 슬롯(1704)의 다른 1/2의 길이를 따라 배치된다. FG4(1702d) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)의 대향하는 면(1704a, 1704b)을 따라 배치되고, 잉크 공급 슬롯(1704)에 유체 역학적으로 결합되어 잉크 공급 슬롯(1704)으로부터 잉크를 수신한다. 참조 부호(1710d, 1714d, 1718d, 1722d)에 표시된 데이터 라인 그룹(D1, D3, D5, D7) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)의 한 쪽 면(1704a)을 따라 배치되고, 참조 부호(1712d, 1716d, 1720d, 1724d)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)의 대향하는 면(1704b)을 따라 배치된다. 데이터 라인 그룹(D1, D3, D5, D7)(1710d, 1714d, 1718d, 1722d) 내의 액적 생성기(60)는 프린트헤드 다이(1700)의 한 쪽 면(1700a)과 잉크 공급 슬롯(1704) 사이에 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712d, 1716d, 1720d, 1724d) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이의 프린트헤드 다이(1700)의 내부 라우팅 채널을 따라 배치된다. 일실시예에서, 데이터 라인 그룹(D1, D3, D5, D7)(1710d, 1714d, 1718d, 1722d) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)의 한 쪽 면(1704a)의 길이 방향을 따라 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712d, 1716d, 1720d, 1724d)에 대한 액적 생성기(60)는 잉크 공급 슬롯(1704)의 대향 면(1704b)을 따라 배치된다. 데이터 라인 그 룹(D1)(1710d) 내의 액적 생성기(60)는 데이터 라인 그룹(D2)(1712d) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D3)(1714d) 내의 액적 생성기(60)는 데이터 라인 그룹(D4)(1716d) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D5)(1718d) 내의 액적 생성기(60)는 데이터 라인 그룹(D6)(1720d) 내의 액적 생성기(60)에 대향하고, 데이터 라인 그룹(D7)(1722d) 내의 액적 생성기(60)는 데이터 라인 그룹(D8)(1724d) 내의 액적 생성기(60)에 대향한다.
점화 그룹 2(FG2)(1702b)는 잉크 공급 슬롯(1706)의 1/2 길이만큼을 따라 배치된다. 잉크 공급 슬롯(1706)은 프린트헤드 다이(1700)의 y-방향을 따라 연장되는 대향면(1706a, 1706b)을 포함한다. FG2(1702b) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)의 각각의 대향 면(1706a, 1706b)을 따라 배치된다. FG2(1702b) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)에 유체학적(fluidically)으로 결합되어 잉크 공급 슬롯(1706)으로부터 잉크를 수신한다.
참조 부호(1710b, 1714b, 1718b, 1722b)에 표시된 데이터 라인 그룹(D1, D3, D5, D7)의 액적 생성기(60)는 잉크 공급 슬롯(1706)의 한 쪽 면(1706a)을 따라 배치되고, 참조 부호(1712b, 1716b, 1720b, 1724b)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)의 대향하는 면(1706b)을 따라 배치된다. 참조 부호(1710b, 1714b, 1718b, 1722b)에 표시된 데이터 라인 그룹(D1, D3, D5, D7) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이의 내부 채널을 따라 배치되고, 참조 부호(1712b, 1716b, 1720b, 1724b)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이의 내부 채널을 따라 배치된다. 일실시예에서, 데이터 라인 그룹(D1, D3, D5, D7)(1710b, 1714b, 1718b, 1722b) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)의 한 쪽 면(1706b)의 길이 방향을 따라 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712b, 1716b, 1720b, 1724b)에 대한 액적 생성기(60)는 잉크 공급 슬롯(1706)의 대향 면(1706a)을 따라 배치된다. 데이터 라인 그룹(D1)(1710b) 내의 액적 생성기(60)는 데이터 라인 그룹(D2)(1712b) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D3)(1714b) 내의 액적 생성기(60)는 데이터 라인 그룹(D4)(1716b) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D5)(1718b) 내의 액적 생성기(60)는 데이터 라인 그룹(D6)(1720b) 내의 액적 생성기(60)에 대향하고, 데이터 라인 그룹(D7)(1722b) 내의 액적 생성기(60)는 데이터 라인 그룹(D8)(1724b) 내의 액적 생성기(60)에 대향한다.
점화 그룹 5(FG5)(1702e)는 잉크 공급 슬롯(1706)의 다른 1/2의 길이를 따라 배치된다. FG5(1702e) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)의 대향하는 면(1706a, 1706b)을 따라 배치되고, 잉크 공급 슬롯(1706)에 유체 역학적으로 결합되어 잉크 공급 슬롯(1706)으로부터 잉크를 수신한다. 참조 부호(1710e, 1714e, 1718e, 1722e)에 표시된 데이터 라인 그룹(D1, D3, D5, D7) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)의 한 쪽 면(1706b)을 따라 배치되고, 참조 부호(1712e, 1716e, 1720e, 1724e)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)의 대향하는 면(1706a)을 따라 배치된다. 데이터 라인 그룹(D1, D3, D5, D7)(1710e, 1714e, 1718e, 1722e) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이의 내부 채널을 따라 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712e, 1716e, 1720e, 1724e) 내의 액적 생성기(60)는 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이의 프린트헤드 다이(1700)의 내부 채널을 따라서 배치된다. 일실시예에서, 데이터 라인 그룹(D1, D3, D5, D7)(1710e, 1714e, 1718e, 1722e) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)의 한 쪽 면(1706b)의 길이 방향을 따라 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712e, 1716e, 1720e, 1724e)에 대한 액적 생성기(60)는 잉크 공급 슬롯(1706)의 대향 면(1706a)을 따라 배치된다. 데이터 라인 그룹(D1)(1710e) 내의 액적 생성기(60)는 데이터 라인 그룹(D2)(1712e) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D3)(1714e) 내의 액적 생성기(60)는 데이터 라인 그룹(D4)(1716e) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D5)(1718e) 내의 액적 생성기(60)는 데이터 라인 그룹(D6)(1720e) 내의 액적 생성기(60)에 대향하고, 데이터 라인 그룹(D7)(1722e) 내의 액적 생성기(60)는 데이터 라인 그룹(D8)(1724e) 내의 액적 생성기(60)에 대향한다.
점화 그룹 3(FG3)(1702c)은 잉크 공급 슬롯(1708)의 1/2 길이만큼을 따라 배치된다. 잉크 공급 슬롯(1708)은 프린트헤드 다이(1700)의 y-방향을 따라 연장되는 대향면(1708a, 1708b)을 포함한다. FG3(1702c) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)의 각각의 대향 면(1708a, 1707b)을 따라 배치된다. FG3(1702c) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)에 유체학적(fluidically)으로 결합되어 잉크 공급 슬롯(1708)으로부터 잉크를 수신한다.
참조 부호(1710c, 1714c, 1718c, 1722c)에 표시된 데이터 라인 그룹(D1, D3, D5, D7) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)의 한 쪽 면(1708a)을 따라 배치되고, 참조 부호(1712c, 1716c, 1720c, 1724c)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)의 대향하는 면(1708b)을 따라 배치된다. 참조 부호(1710c, 1714c, 1718c, 1722c)에 표시된 데이터 라인 그룹(D1, D3, D5, D7) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이의 내부 채널을 따라 배치되고, 참조 부호(1712c, 1716c, 1720c, 1724c)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 프린트헤드 다이(1700)의 한 쪽 면(1700b)과 잉크 공급 슬롯(1708) 사이에 배치된다. 일실시예에서, 데이터 라인 그룹(D1, D3, D5, D7)(1710c, 1714c, 1718c, 1722c) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)의 한 쪽 면(1708b)의 길이 방향을 따라 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712c, 1716c, 1720c, 1724c)에 대한 액적 생성기(60)는 잉크 공급 슬롯(1708)의 대향 면(1708a)을 따라 배치된다. 데이터 라인 그룹(D1)(1710c) 내의 액적 생성기(60)는 데이터 라인 그룹(D2)(1712c) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D3)(1714c) 내의 액적 생성기(60)는 데이터 라인 그룹(D4)(1716c) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D5)(1718c) 내의 액적 생성기(60)는 데이터 라인 그룹(D6)(1720c) 내의 액적 생성기(60)에 대향하고, 데이터 라인 그룹(D7)(1722c) 내의 액적 생성기(60)는 데이터 라인 그룹(D8)(1724c) 내의 액적 생성기(60)에 대향한다.
점화 그룹 6(FG6)(1702f)은 잉크 공급 슬롯(1708)의 다른 1/2의 길이를 따라 배치된다. FG6(1702f) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)의 대향하는 면(1708a, 1708b)을 따라 배치되고, 잉크 공급 슬롯(1708)에 유체 역학적으로 결합되어 잉크 공급 슬롯(1708)으로부터 잉크를 수신한다. 참조 부호(1710f, 1714f, 1718f, 1722f)에 표시된 데이터 라인 그룹(D1, D3, D5, D7) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)의 한 쪽 면(1708a)을 따라 배치되고, 참조 부호(1712f, 1716f, 1720f, 1724f)에 표시된 데이터 라인 그룹(D2, D4, D6, D8) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)의 대향하는 면(1708b)을 따라 배치된다. 데이터 라인 그룹(D1, D3, D5, D7)(1710f, 1714f, 1718f, 1722f) 내의 액적 생성기(60)는 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이의 내부 채널을 따라 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712f, 1716f, 1720f, 1724f) 내의 액적 생성기(60)는 프린트헤드 다이(1700)의 한 쪽 면(1700b)과 잉크 공급 슬롯(1708) 사이에 배치된다. 일실시예에서, 데이터 라인 그룹(D1, D3, D5, D7)(1710f, 1714f, 1718f, 1722f) 내의 액적 생성기(60)는 잉크 공급 슬롯(1708)의 한 쪽 면(1708a)의 길이 방향을 따라 배치되고, 데이터 라인 그룹(D2, D4, D6, D8)(1712f, 1716f, 1720f, 1724f)에 대한 액적 생성기(60)는 잉크 공급 슬롯(1708)의 대향 면(1708b)을 따라 배치된다. 데이터 라인 그룹(D1)(1710f) 내의 액적 생성기(60)는 데이터 라인 그룹(D2)(1712f) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D3)(1714f) 내의 액적 생성기(60)는 데이터 라인 그룹(D4)(1716f) 내의 액적 생성기(60)에 대향한다. 데이터 라인 그룹(D5)(1718f) 내의 액적 생성기(60)는 데이 터 라인 그룹(D6)(1720f) 내의 액적 생성기(60)에 대향하고, 데이터 라인 그룹(D7)(1722f) 내의 액적 생성기(60)는 데이터 라인 그룹(D8)(1724f) 내의 액적 생성기(60)에 대향한다.
잉크 공급 슬롯(1704)과 프린트헤드 다이(1700)의 한 쪽 면(1700a) 사이의 액적 생성기(60)는 데이터 라인 그룹(D1)(1710a, 1710d)과, 데이터 라인 그룹(D3)(1714a, 1714d)과, 데이터 라인 그룹(D5)(1718a, 1718d)과, 데이터 라인 그룹(D7)(1722a, 1722d) 내에 속한다. 잉크 공급 슬롯(1708)과 프린트헤드 다이(1700)의 다른 쪽 면(1700b) 사이의 액적 생성기(60)는 데이터 라인 그룹(D2)(1712c, 1712f)과, 데이터 라인 그룹(D4)(1716c, 1716f)과, 데이터 라인 그룹(D6)(1720c, 1720f)과, 데이터 라인 그룹(D8)(1724c, 1724f)에 속한다. 따라서, 4개의 데이터 라인(208a, 208c, 208e, 208g)은 전체 8개의 데이터 라인(208a-208h)의 라우팅과는 반대로 잉크 공급 슬롯(1704)과 프린트헤드 다이(1700)의 한 쪽 면(1700a) 사이에서 라우팅된다. 또한, 4개의 데이터 라인(208b, 208d, 208f, 208h)은 전체 8개의 데이터 라인(208a-208h)의 라우팅과는 반대로 잉크 공급 슬롯(1708)과 프린트헤드 다이(1700)의 다른 쪽 면(1700b) 사이에서 라우팅된다.
추가하여, 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이의 액적 생성기(60)는 데이터 라인 그룹(D2)(1712a, 1712b, 1712d, 1712e)과, 데이터 라인 그룹(D4)(1716a, 1716b, 1716d, 1716e)과, 데이터 라인 그룹(D6)(1720a, 1720b, 1720d, 1720e)과, 데이터 라인 그룹(D8)(1724a, 1724b, 1724d, 1724e)에 속한다. 또한, 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이의 액적 생성기(60)는 데 이터 라인 그룹(D1)(1710b, 1710c, 1710e, 1710f)과, 데이터 라인 그룹(D3)(1714b, 1714c, 1714e, 1714f)과, 데이터 라인 그룹(D5)(1718b, 1718c, 1718e, 1718f)과, 데이터 라인 그룹(D7)(1722b, 1722c, 1722e, 1722f)에 속한다. 따라서, 전체 8개의 데이터 라인(208a-208h)이 잉크 공급 슬롯(1704, 1706)과 잉크 공급 슬롯(1706, 1708) 사이에서 라우팅하는 것과는 반대로, 4개의 데이터 라인(208b, 208d, 208f, 208h)은 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이에서 라우팅되고 4개의 데이터 라인(208a, 208c, 208e, 208g)은 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이에서 라우팅된다. 8개의 데이터 라인(208a-208h) 대신에 4개의 데이터 라인을 라우팅함으로써 프린트헤드 다이(1700)의 크기는 감소된다.
일실시예에서, 프린트헤드 다이(1700)는 600개의 액적 생성기(60)를 포함한다. 각각의 6개의 점화 그룹(1702a-1702f)은 100개의 액적 생성기(60)를 포함한다. 각각의 점화 그룹(1702a-1702f) 내의 6개의 데이터 라인 그룹은 13개의 액적 생성기(60)를 포함하고, 각각의 점화 그룹(1702a-1702f) 내의 2개의 데이터 라인 그룹은 11개의 액적 생성기(60)를 포함한다. 다른 실시예에서, 프린트헤드 다이(1700)는 400개의 액적 생성기(60) 또는 600개 이상의 액적 생성기(60) 등과 같은 임의의 적절한 개수의 액적 생성기(60)를 포함할 수 있다. 추가하여, 프린트헤드 다이(1700)는 각각의 점화 그룹 및 데이터 라인 그룹 내에 임의의 적절한 개수의 점화 그룹, 데이터 라인 그룹 및 액적 생성기(60)를 포함할 수 있다. 또한, 프린트헤드 다이는 더 적거나 많은 개수의 유체 공급원을 포함할 수 있다.
도 22는 프린트헤드 다이(1700)의 일실시예에 대한 예시적인 설계의 다른 측 면을 도시하는 도면이다. 프린트헤드 다이(1700)는 데이터 라인(208a-208h), 점화 라인(214a-214f), 예를 들면 잉크 공급 슬롯(1704, 1706, 1708) 등의 잉크 공급원 및 6개의 점화 그룹(1702a-1702f)을 포함한다. 추가하여, 프린트헤드 다이(1700)는 어드레스 생성기(1800a, 1800b) 및 2세트의 어드레스 라인(1806a-1806g 및 1808a-1808g)을 포함한다. 어드레스 생성기(1800a)는 어드레스 라인(1806a-1806g)에 전기적으로 결합되고, 어드레스 생성기(1800b)는 어드레스 라인(1808a-1808g)에 전기적으로 결합된다. 어드레스 라인(1806a-1806g)은 점화 그룹(1702a-1702c) 내의 행 서브그룹의 사전-충전된 점화 셀(120)에 전기적으로 결합되고, 어드레스 라인(1808a-1808g)은 점화 그룹(1702d-1702f) 내의 행 서브그룹의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 어드레스 라인(1806a-1806g 및 1808a-1808g)은 각각 어드레스 라인(206a-206g)에 대해 상술된 바와 같이 행 서브그룹 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다.
어드레스 생성기(1800a, 1800b)는 도 13에 도시된 어드레스 생성기(1000, 1002)와 동일하다. 따라서, 어드레스 생성기(1800a, 1800b)의 적절한 실시예는 도 9 내지 도 12에 도시된 바와 같이 구현될 수 있다.
어드레스 생성기(1800a, 1800b)는 어드레스 라인(1806a-1806g 및 1808a-1808g)을 통해 점화 그룹(1702a-1702f)에 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)를 공급한다. 어드레스 생성기(1800a)는 어드레스 라인(1806a-1806g)을 통해 점화 그룹(1702a-1702c)에 어드레스 신호(~A1, ~A2, ... ~A7)를 공급한다. 어드레스 생성기(1800b)는 어드레스 라인(1808a-1808g)을 통해 점화 그 룹(1702d-1702f)에 어드레스 신호(~B1, ~B2, ... ~B7)를 공급한다. 선택 신호(SEL1, SEL2, SEL3)가 선택 라인(212a-212c) 상에 제공될 때 어드레스 신호(~A1, ~A2, ... ~A7)는 어드레스 생성기(1800a)에 의해 점화 그룹(1702a-1702c)에 공급된다. 선택 신호(SEL4, SEL5, SEL6)가 선택 라인(212d-212f) 상에 제공될 때 어드레스 신호(~B1, ~B2, ... ~B7)는 어드레스 생성기(1800b)에 의해 점화 그룹(1702d-1702f)에 제공된다. 점화 그룹(1702a-1702f)을 통과하는 하나의 사이클에서, 어드레스 생성기(1800a)는 절반의 점화 그룹(1702a-1702c)에 어드레스 신호(~A1, ~A2, ... ~A7)를 공급하고, 어드레스 생성기(1800b)는 나머지 절반의 점화 그룹(1702d-1702f)에 어드레스 신호(~B1, ~B2, ... ~B7)를 공급한다. 일실시예에서, 어드레스 생성기(1800a, 1800b)는 점화 그룹(1702a-1702f)을 통과하는 하나의 사이클 동안에 어드레스 라인(1806a-1806g 및 1808a-1808g)에 동일한 어드레스를 제공하도록 동기화된다. 점화 그룹(1702a-1702f)을 통과하는 각각의 사이클 이후에, 어드레스 생성기(1800a, 1800b)는 어드레스 신호(~A1, ~A2, ... ~A7 및 ~B1, ~B2, ... ~B7)를 변경하여 13개의 행 서브그룹의 시퀀스 내에서 다음 순차적인 행 서브그룹을 어드레싱한다.
어드레스 생성기(1800a, 1800b)는 프린트헤드 다이(1700)의 대향하는 코너에 위치된다. 어드레스 생성기(1800a)는 프린트헤드 다이 면(1700b, 1700c)이 만나는 코너에 위치된다. 어드레스 생성기(1800b)는 프린트헤드 다이 면(1700a 1700d)이 만나는 코너에 위치된다.
7개의 어드레스 라인(1806a-1806g)은 잉크 공급 슬롯(1708)과 프린트헤드 다 이 면(1700b) 사이로부터, 프린트헤드 다이 면(1700c)을 따라 잉크 공급 슬롯(1704)과 프린트헤드 다이 면(1700a) 사이까지 라우팅된다. 추가하여, 어드레스 라인(1806a-1806g)은 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이와, 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이에서도 라우팅된다. 어드레스 라인(1806a-1806g)은 잉크 공급 슬롯(1704, 1706, 1708)의 1/2 길이를 따라서 라우팅되어 점화 그룹(1702a-1702c) 내의 사전-충전된 점화 셀(120)과 전기적으로 결합된다. 어드레스 생성기(1800a, 1800b)의 설계는 변경될 수 있고, 사전-충전된 점화 셀(120)로 향하는 신호 경로의 길이를 감소시키는 것에 의해 작동의 빈도를 증가시키는 데 이용될 수 있다.
7개의 어드레스 라인(1808a-1808g)은 잉크 공급 슬롯(1704)과 프린트헤드 다이 면(1700a) 사이로부터, 프린트헤드 다이 면(1700d)을 따라 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1700b) 사이까지 라우팅된다. 추가하여, 어드레스 라인(1808a-1808g)은 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이와, 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이에서도 라우팅된다. 어드레스 라인(1808a-1808g)은 잉크 공급 슬롯(1704, 1706, 1708)의 1/2 길이를 따라서 라우팅되어 점화 그룹(1702d-1702f) 내의 사전-충전된 점화 셀(120)과 전기적으로 결합된다.
데이터 라인(208a, 208c, 208e, 208g)은 프린트헤드 다이 면(1700a)과 잉크 공급 슬롯(1704) 사이 및 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이에서 라우팅된다. 프린트헤드 다이 면(1700a)과 잉크 공급 슬롯(1704) 사이에서 라우팅 되는 각각의 데이터 라인(208a, 208c, 208e, 208g)은 2개의 점화 그룹(1702a, 1702d) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이에서 라우팅되는 각각의 데이터 라인(208a, 208c, 208e, 208g)은 4개의 점화 그룹(1702b, 1702c, 1702e, 1702f) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 데이터 라인(208a)은 데이터 라인 그룹(D1)(1710) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D1)를 제공한다. 데이터 라인(208c)은 데이터 라인 그룹(D3)(1714) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D3)를 제공한다. 데이터 라인(208e)은 데이터 라인 그룹(D5)(1718) 내의 사전-충전된 점화 셀(120)과 전기적으로 결합되어 데이터 신호(~D5)를 제공하고, 데이터 라인(208g)은 데이터 라인 그룹(D7)(1722) 내의 사전-충전된 점화 셀(120)과 전기적으로 결합되어 데이터 신호(~D7)를 제공한다. 데이터 라인(208a, 208c, 208e, 208g)은 데이터 신호(~D1, ~D3, ~D5, ~D7)를 수신하고, 각각의 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)에 데이터 신호(~D1, ~D3, ~D5, ~D7)를 제공한다. 일실시예에서, 데이터 라인(208a, 208c, 208e, 208g)은 잉크 공급 슬롯(1704, 1706, 1708)의 전체 길이에 걸쳐 라우팅되지 않는다. 그 대신에 각각의 데이터 라인(208a, 208c, 208e, 208g)은 점화 그룹(1702a-1702f) 내의 데이터 라인 그룹에 가장 가까운 프린트헤드 다이(1700)의 면을 따라서 위치된 접착 패드(bond pad)로부터 그 각각의 데이터 라인 그룹에 대해 라우팅된다. 데이터 라인(208a, 208c)은 프린트헤드 다이(1700)의 면(1700c)을 따라서 접착 패드에 전기적으로 결합되고, 데이터 라 인(208e, 208f)은 프린트헤드 다이(1700)의 면(1700d)을 따라서 접착 패드에 전기적으로 결합된다.
데이터 라인(208b, 208d, 208f, 208h)은 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이 및 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1700b) 사이에서 라우팅된다. 잉크 공급 슬롯(1704)과 잉크 공급 슬롯(1706) 사이에서 라우팅되는 각각의 데이터 라인(208b, 208d, 208f, 208h)은 4개의 점화 그룹(1702a, 1702b, 1702d, 1702e) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1700b) 사이에서 라우팅되는 각각의 데이터 라인(208b, 208d, 208f, 208h)은 2개의 점화 그룹(1702c, 1702f) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 데이터 라인(208b)은 데이터 라인 그룹(D2)(1712) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D2)를 제공한다. 데이터 라인(208d)은 데이터 라인 그룹(D4)(1716) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D4)를 제공한다. 데이터 라인(208f)은 데이터 라인 그룹(D6)(1720) 내의 사전-충전된 점화 셀(120)과 전기적으로 결합되어 데이터 신호(~D6)를 제공하고, 데이터 라인(208h)은 데이터 라인 그룹(D8)(1724) 내의 사전-충전된 점화 셀(120)과 전기적으로 결합되어 데이터 신호(~D8)를 제공한다. 데이터 라인(208b, 208d, 208f, 208h)은 데이터 신호(~D2, ~D4, ~D6, ~D8)를 수신하고, 각각의 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)에 데이터 신호(~D2, ~D4, ~D6, ~D8)를 제공한다. 데이터 라인(208b, 208d, 208f, 208h)은 데이터 신호(~D2, ~D4, ~D6, ~D8)를 수신하고, 각각 의 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)에 데이터 신호(~D2, ~D4, ~D6, ~D8)를 제공한다. 일실시예에서, 데이터 라인(208b, 208d, 208f, 208h)은 잉크 공급 슬롯(1704, 1706, 1708)의 전체 길이를 라우팅하지 않는다. 대신에, 각각의 데이터 라인(208b, 208d, 208f, 208h)은 점화 그룹(1702a-1702f) 내의 데이터 라인 그룹에 가장 근접한 프린트헤드 다이(1700)의 면을 따라서 위치된 접착 패드로부터 그 각각의 데이터 라인 그룹으로 라우팅된다. 데이터 라인(208b, 208d)은 프린트헤드 다이(1700)의 면(1700c)을 따라서 접착 패드와 전기적으로 결합되고, 데이터 라인(208f, 208h)은 프린트헤드 다이(1700)의 면(1700d)을 따라서 접착 패드에 전기적으로 결합된다.
도전성 점화 라인(214a-214f)은 잉크 공급 슬롯(1704, 1706, 1708)을 따라 배치되어 각각의 점화 그룹(1702a-1702f)에 에너지 신호(FIRE1, FIRE2, ... FIRE6)를 공급한다. 점화 라인(214a-214f)은 도전성 사전-충전된 점화 셀(120) 내의 점화 저항(52)에 에너지를 공급하여 액적 생성기(60)로부터의 잉크를 가열 및 분사한다. 점화 그룹(1702a-1702f) 내의 각각의 액적 생성기(60)로부터 잉크를 균일하게 분사하기 위해서, 대응하는 점화 라인(214a-214f)은 점화 그룹(1702a-1702f) 내의 각각의 점화 저항(52)에 에너지를 균일하게 공급하도록 구성된다.
에너지 편차는 점화 그룹(1702a-1702f) 중 하나의 점화 그룹 내의 임의의 2개의 점화 저항(52)을 통해 소모된 전력의 최대 퍼센트 차이를 말한다. 단일 점화 저항(52)에만 에너지가 공급될 때 최대 량의 전력은 점화 그룹(1702a-1702f)의 제 1 점화 저항(52) 내에서 확인되고, 여기에서 제 1 점화 저항(52)은 에너지 신 호(FIRE1, FIRE2, ... FIRE6)를 수신하는 접착 패드에서 가장 가까운 점화 저항(52)이다. 행 서브그룹 내의 모든 점화 저항(52)에 에너지가 공급될 때 최소 량의 전력은 점화 그룹(1702a-1702f)의 최종 점화 저항(52)에서 확인된다. 에너지 편차에 대한 설계 기여도는 점화 라인 폭, 접지 라인 폭, 금속 두께 및 점화 라인(214a-214f)의 길이를 포함한다. 접지 라인 설계 및 크기 분류에 대한 일실시예는, 본 명세서와 동일 날짜로 출원되고 본 출원인에게 양도된 "Fluid Ejection Device"라는 제목의 동시 계류 중인 특허 출원 일련 번호 제 [미지정됨] 호에 개시 및 설명되어 있고, 그 내용은 전체가 본 명세서의 참조 문헌으로 인용되어 있다. 10 내지 15퍼센트의 에너지 편차는 바람직하고, 20퍼센트까지의 에너지 편차는 적절한 에너지 편차로 확인되고 있다.
점화 그룹(1702a-1702f) 및 점화 라인(214a-214f)은 잉크 공급 슬롯(1704, 1706, 1708)을 따라 배치되어 적절한 에너지 편차를 달성한다. 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)은 잉크 공급 슬롯(1704, 1706 또는 1708)의 대향하는 면을 따라서 위치된다. 점화 그룹(1702a-1702f) 내의 모든 사전-충전된 점화 셀(120)이 잉크 공급 슬롯(1704, 1706 또는 1708)의 한 면의 전체 길이를 따라서 배치되는 것 대신에, 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)은 잉크 공급 슬롯(1704, 1706 또는 1708)의 각각의 대향하는 면의 길이의 절반만큼을 따라서 배치된다. 대응하는 점화 라인(214a-214f)의 길이는, 잉크 공급 슬롯(1704, 1706, 1708)의 전체 길이에 비해 잉크 공급 슬롯(1704, 1706, 1708)의 한 쪽 단으로부터 잉크 공급 슬롯(1704, 1706 또는 1708)의 길이의 절반으로 감소된 다. 각각의 점화 라인(214a-214f)은 잉크 공급 슬롯(1704, 1706 또는 1708)의 양 쪽 면 상에 배치되고, 잉크 공급 슬롯(1704, 1706 또는 1708)의 한 쪽 단에 전기적으로 결합되어 실질적으로 U자형 점화 라인(214a-214f)을 형성한다. 실질적으로 U자형의 점화 라인(214a-214f)은 사실상 잉크 공급 슬롯(1704, 1706, 1708)의 전체 길이에 걸쳐 연장되는 점화 라인의 길이의 1/2이다. 아래의 표는 실질적으로 U자형의 점화 라인(214a-214f)의 에너지 편차와 선형 점화 라인, 즉 잉크 공급 슬롯(1704, 1706, 1708)의 하나의 면의 전체 길이에 걸쳐 연장되는 점화 라인의 에너지 편차를 비교한다.
Figure 112006084373870-PCT00004
표에 나타난 바와 같이, 동일한 점화 라인, 접지 라인 및 다이 폭을 갖는 선형 점화 그룹을 이용하면, 더 크고 부적합한 에너지 편차가 획득된다(11퍼센트 대 52퍼센트). 에너지 편차 차이는 점화 라인 저항을 감소시키기 위해 4배만큼 금속 두께를 증가시키는 것에 의해 약간 향상된다. 그러나, 에너지 편차는 여전히 부적합하다(11퍼센트 대 36퍼센트). 이와 다르게, 선형 점화 그룹 배치 내에서 에너지 편차를 11퍼센트로 감소시키기 위해서는 다이 폭을 증가시킨다.
실질적으로 U자형의 점화 라인(214a-214f)은 잉크 공급 슬롯(1704, 1706, 1708)의 각각의 대향하는 면을 따라 배치된 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214a)은 FG1(1702a) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214a)은 잉크 공급 슬롯(1704)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1704)의 한 쪽 단으로부터 잉크 공급 슬롯(1704)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214a)은 FG1(1702a)에 에너지 신호(FIRE1) 및 에너지 펄스를 공급한다.
점화 라인(214b)은 FG2(1702b) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214b)은 잉크 공급 슬롯(1706)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1706)의 한 쪽 단으로부터 잉크 공급 슬롯(1706)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214b)은 FG2(1702b)에 에너지 신호(FIRE2) 및 에너지 펄스를 공급한다.
점화 라인(214c)은 FG3(1702c) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214c)은 잉크 공급 슬롯(1708)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1708)의 한 쪽 단으로부터 잉크 공급 슬롯(1708)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214c)은 FG3(1702c)에 에너지 신호(FIRE3) 및 에너지 펄스를 공급한다.
점화 라인(214d)은 FG4(1702d) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214d)은 잉크 공급 슬롯(1704)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1704)의 한 쪽 단으로부터 잉크 공급 슬 롯(1704)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214d)은 FG4(1702d)에 에너지 신호(FIRE4) 및 에너지 펄스를 공급한다.
점화 라인(214e)은 FG5(1702e) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214e)은 잉크 공급 슬롯(1706)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1706)의 한 쪽 단으로부터 잉크 공급 슬롯(1706)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214e)은 FG5(1702e)에 에너지 신호(FIRE5) 및 에너지 펄스를 공급한다.
점화 라인(214f)은 FG6(1702f) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214f)은 잉크 공급 슬롯(1708)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1708)의 한 쪽 단으로부터 잉크 공급 슬롯(1708)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214f)은 FG6(1702f)에 에너지 신호(FIRE6) 및 에너지 펄스를 공급한다.
도 23은 프린트헤드 다이(1700)의 일실시예의 부분(1820)을 도시하는 평면도이다. 부분(1820)은 잉크 공급 슬롯(1704, 1706)과, 인접한 데이터 라인 그룹(D6)(1720a, 1720b) 사이의 채널 내에 위치된다. 부분(1820)은 어드레스 라인(1806a-1806g), 점화 라인(214a, 214b) 및 데이터 라인(208b, 208d, 208f, 208h)을 포함한다. 추가하여, 부분(1820)은 교차 접속(cross-connection) 라인(1822a-1822c)을 포함한다. 어드레스 라인(1806a-1806g), 데이터 라인(208b, 208d, 208f, 208h) 및 점화 라인(214a, 214b)은 서로에 대해 평행하게 배치되고, 잉크 공급 슬롯(1704, 1706)의 길이 방향에 평행하게 위치된다. 교차 접속 라인(1822a-1822c) 은 잉크 공급 슬롯(1704, 1706)에 직각으로 배치된다.
어드레스 라인(1806a-1806g) 및 데이터 라인(208b, 208d, 208f, 208h)은 제 1 금속층의 일부분으로서 형성된 도전성 라인이다. 점화 라인(214a, 214b)은 제 2 금속층의 부분으로서 형성된 도전성 라인이고, 교차 접속 라인(1822a-1822c)은 폴리실리콘의 부분으로서 형성된다. 폴리실리콘층은 제 1 절연층에 의해 제 1 금속층으로부터 절연된다. 제 1 금속층은 제 2 절연층에 의해 제 2 금속층으로부터 격리 및 절연된다.
어드레스 라인(1806a-1806g)은 점화 라인(214a, 214b) 사이에 배치되므로, 어드레스 라인(1806a-1806g) 및 점화 라인(214a, 214b)은 중첩되지 않는다. 중첩되는 점화 라인(214a, 214b)과 어드레스 라인(1806a-1806g) 사이의 누화(cross-talk)에 비해서 점화 라인(214a, 214b)과 어드레스 라인(1806a-1806g) 사이의 누화를 감소시키기 위해서, 잉크 공급 슬롯(1704, 1706)의 길이 방향을 따라서 거의 모든 어드레스 라인(1806a-1806g) 및 점화 라인(214a, 214b)을 중첩시키는 것을 최소화한다. 데이터 라인(208b, 208d, 208f, 208h) 및 점화 라인(214a, 214b)은 잉크 공급 슬롯(1704, 1706)의 길이를 따라서 중첩된다.
어드레스 라인(1806a-1806g)은 탑재형 어드레스 생성기(1800a)로부터 어드레스 신호(~A1, ~A2, ... ~A7)를 수신하고, 데이터 라인(208b, 208d, 208f, 208h)은 외부 회로로부터 데이터 신호(~D2, ~D4, ~D6, ~D8)를 수신한다. 교차 접속 라인(1822a-1822c)은 폴리실리콘층과 제 1 금속층 사이의 비아(vias)를 통해서 선택된 데이터 라인(208b, 208d, 208f, 208h) 또는 선택된 어드레스 라인(1806a-1806g) 에 전기적으로 결합된다. 교차 접속 라인(1822a-1822c)은 잉크 공급 슬롯(1704, 1706) 사이의 채널을 통해 신호를 수신하고 각각의 사전-충전된 점화 셀(120)로 신호를 공급한다. 점화 라인(214a, 214b)은 외부 회로로부터 점화 신호(FIRE1, FIRE2)를 수신한다.
부분(1820) 내의 라우팅 기법은 잉크 공급 슬롯(1704, 1706) 사이, 잉크 공급 슬롯(1706, 1708) 사이, 잉크 공급 슬롯(1704)과 프린트헤드 다이(1700)의 한 쪽 면(1700a) 사이, 및 잉크 공급 슬롯(1708)과 프린트헤드 다이(1700)의 다른 쪽 면(1700b) 사이에서 사용된다.
도 24는 프린트헤드 다이(1900)의 일실시예에 대한 예시적인 배치를 도시하는 도면이다. 프린트헤드 다이(1900)는 프린트헤드 다이(1700) 내의 구성 요소와 동일한 구성 요소를 포함하고, 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하였다. 프린트헤드 다이(1900)는 데이터 라인(208a-208h), 점화 라인(214a-214f), 잉크 공급 슬롯(1704, 1706, 1708), 및 6개의 점화 그룹(1702a-1702f)을 포함한다. 추가하여, 프린트헤드 다이(1900)는 어드레스 생성기(1902), 어드레스 래치(1904), 어드레스 라인(1908a-1908g) 및 래칭된 어드레스 라인(1910a-1910g)을 포함한다. 어드레스 생성기(1902)는 어드레스 라인(1908a-1908g)에 전기적으로 결합되고, 어드레스 래치(1904)는 래칭된 어드레스 라인(1910a-1910g)에 전기적으로 결합된다. 추가하여, 어드레스 생성기(1902)는 상호 접속 라인(1906a-1906g)을 통해 어드레스 래치(1904)에 전기적으로 결합된다.
어드레스 생성기(1902)의 일실시예는 도 15에 도시된 어드레스 생성기(1200) 와 동일하다. 따라서, 어드레스 생성기(1902)에 대한 적절한 실시예는 도 9 내지 도 12에 도시된 바와 같이 구현될 수 있다.
어드레스 래치(1904)는 어드레스 생성기의 일실시예이고, 프린트헤드 다이(1900) 상에서 제 2 어드레스 생성기 대신에 사용될 수 있다. 어드레스 생성기(1902)는 모든 외부 신호(예를 들면, CSYNC 및 타이밍 신호(T1-T6))에 기초하여 어드레스를 생성하지만, 어드레스 래치(1904)는 어드레스 생성기(1902)에 의해 제공되는 수신된 내부 어드레스 및 외부 타이밍 신호에 기초하여 어드레스를 생성한다. 어드레스 래치(1904)에 대한 적절한 실시예는 도 15에 도시된 래치 회로(1202)와 동일하고, 이 래치 회로는 도 16 및 도 17에 도시된 래치 레지스터(1220) 등과 같은 7개의 래치 레지스터를 포함한다.
어드레스 라인(1908a-1908g)은 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 첫 번째 부분 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 래칭된 어드레스 라인(1910a-1910g)은 점화 그룹(1702d-1702f) 및 점화 그룹(1702c)의 두 번째 부분 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 그룹(1702c)의 첫 번째 부분은 잉크 공급 슬롯(1706)과 잉크 공급 슬롯(1708) 사이에 배치되고, 데이터 라인 그룹(D1, D3, D5, D7)(1710c, 1714c, 1718c, 1722c)을 포함한다. 점화 그룹(1702c)의 두 번째 부분은 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1900b) 사이에 배치되고 데이터 라인 그룹(D2, D4, D6, D8)(1712c, 1716c, 1720c, 1724c)을 포함한다. 점화 그룹(1702c)의 첫 번째 부분은 점화 그룹(1702c) 내의 사전-충전된 점화 셀(120)의 절반을 포함하고, 점화 그룹(1702c)의 두 번째 부분은 점화 그룹(1702c) 내의 사전-충전된 점화 셀(120)의 나머지 절반을 포함한다. 어드레스 라인(1908a-1908g) 및 래칭된 어드레스 라인(1910a-1910g)은 각각 어드레스 라인(206a-206g)에 대해 상술된 것과 마찬가지로 행 서브그룹에 전기적으로 결합된다. 다시 말해서, 어드레스 라인(1908a/1910a)은 어드레스 라인(206a)이 행 서브그룹에 결합된 것과 마찬가지로 행 서브그룹에 전기적으로 결합되고, 어드레스 라인(1908b/1910b)은 어드레스 라인(206b)이 행 서브그룹에 결합된 것과 마찬가지로 행 서브그룹에 전기적으로 결합되며, 이러한 방식으로 어드레스 라인(1908g/1910g)까지 계속 적용되어 어드레스 라인(1908g/1910g)은 어드레스 라인(206g)이 행 서브그룹에 결합된 것과 마찬가지로 행 서브그룹에 전기적으로 결합된다.
어드레스 생성기(1902)는 어드레스 래치(1904)와, 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 첫 번째 부분에 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 어드레스 생성기(1902)는 상호 접속 라인(1906a-1906g)을 통해 어드레스 래치(1904)에 어드레스 신호(~A1, ~A2, ... ~A7)를 제공하고, 어드레스 라인(1908a-1908g)을 통해 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 첫 번째 부분에 어드레스 신호(~A1, ~A2, ... ~A7)를 제공한다. 어드레스 신호(~A1)는 상호 접속 라인(1906a) 및 어드레스 라인(1908a) 상에서 공급되고, 어드레스 신호(~A2)는 상호 접속 라인(1906b) 및 어드레스 라인(1908b) 상에서 공급되며, 이러한 방식으로 계속 적용되어 어드레스 신호(~A7)는 상호 접속 라인(1906g) 및 어드레스 라인(1908g) 상에서 공급된다.
어드레스 래치(1904)는 어드레스 신호(~A1, ~A2, ... ~A7)를 수신하고, 점화 그룹(1702d-1702f) 및 점화 그룹(1702c)의 두 번째 부분에 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)를 공급한다. 어드레스 래치(1904)는 상호 접속 라인(1906a-1906g) 상에서 어드레스 신호(~A1, ~A2, ... ~A7)를 수신한다. 수신된 신호(~A1, ~A2, ... ~A7)는 대응하는 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)를 공급하는 어드레스 래치(1904) 내부로 래칭된다. 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 래칭된 어드레스 라인(1910a-1910g)을 통해서 점화 그룹(1702d-1702f) 및 점화 그룹(1702c)의 두 번째 부분에 공급된다.
어드레스 래치(1904)는 상호 접속 라인(1906a) 상에서 어드레스 신호(~A1)를 수신하고, 어드레스 신호(~A1)를 래칭하여 래칭된 어드레스 신호(~B1)를 래칭된 어드레스 라인(1910a) 상에 공급한다. 어드레스 래치(1904)는 상호 접속 라인(1906b) 상에서 어드레스 신호(~A2)를 수신하고, 어드레스 신호(~A2)를 래칭하여 래칭된 어드레스 라인(1910b) 상에 래칭된 어드레스 신호(~B2)를 공급하며, 이러한 방식으로 계속 적용되어 어드레스 래치(1904)는 상호 접속 라인(1906g) 상에서 어드레스 신호(~A7)를 수신하고 어드레스 신호(~A7)를 래칭하여 래칭된 어드레스 신호(~B7)를 래칭된 어드레스 라인(1910g) 상에 제공한다.
어드레스 생성기(1902)는 3개의 시간 주기 동안 유효 어드레스 신호(~A1, ~A2, ... ~A7)를 공급한다. 이러한 3개의 시간 주기 동안에, 선택 신호(SEL1, SEL2, SEL3)는 각각 점화 그룹(1702a-1702c)에 공급되어, 시간 주기 당 하나의 선택 신호(SEL1, SEL2 또는 SEL3)가 공급된다. 어드레스 래치(1904)는 선 택 신호(SEL1)가 점화 그룹(1702a)에 공급될 때 유효 어드레스 신호(~A1, ~A2, ... ~A7)를 래칭한다. 어드레스 래치(1904)의 출력은 선택 신호(SEL2)가 점화 그룹(1702b)에 공급될 때 유효 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)로 결정된다. 유효 어드레스 신호(~A1, ~A2, ... ~A7) 및 유효 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 선택 신호(SEL3)가 점화 그룹(1702c)에 공급될 때 점화 그룹(1702c)에 공급된다. 어드레스 래치(1904)는 4개의 시간 주기 동안 유효 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)를 공급한다. 이러한 4개의 시간 주기 동안에, 선택 신호(SEL3, SEL4, SEL5, SEL6)는 각각 점화 그룹(1702c-1702f)에 공급되고, 시간 주기 당 하나의 선택 신호(SEL3, SEL4, SEL5 또는 SEL6)가 공급된다.
어드레스 생성기(1902)는 선택 신호(SEL3)를 포함하는 시간 주기 이후에, 어드레스 신호(~A1, ~A2, ... ~A7)를 변경하여 13개의 행 서브그룹 중 다음의 행 서브그룹을 어드레싱한다. 새로운 어드레스 신호(~A1, ~A2, ... ~A7)는 다음의 사이클 및 선택 신호(SEL1)를 포함하는 시간 주기가 시작하기 전에 유효하게 된다. 어드레스 래치(1904)는 선택 신호(SEL6)를 포함하는 시간 주기 이후에 새로운 어드레스 신호(~A1, ~A2, ... ~A7)를 래칭한다. 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 선택 신호(SEL3)를 포함하는 시간 주기 이전에 다음의 사이클 동안에 유효하게 된다.
점화 그룹(1702a-1702f)을 통과하는 하나의 사이클에서, 선택 신호(SEL1, SEL2, SEL3)가 점화 그룹(1702a, 1702b, 1702c)에 공급될 때 어드레스 생성기(1902)는 어드레스 신호(~A1, ~A2, ... ~A7)를 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 첫 번째 부분에 공급한다. 또한, 선택 신호(SEL3, SEL4, SEL5, SEL6)가 점화 그룹(1702c-1702f)에 공급될 때 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)는 점화 그룹(1702c)의 두 번째 부분 및 점화 그룹(1702d-1702f)에 공급된다. 어드레스 생성기(1902) 및 어드레스 래치(1904)는 점화 그룹(1702a-1702f)을 통과하는 하나의 사이클 동안에 어드레스 라인(1908a-1908g) 및 래칭된 어드레스 라인(1910a-1910g) 상에 동일한 어드레스를 공급한다.
어드레스 생성기(1902)는 프린트헤드 다이 면(1900b)과 프린트헤드 다이 면(1900c)이 만나는 프린트헤드 다이(1900)의 하나의 코너에서 어드레스 래치(1904)에 인접하게 배치된다. 어드레스 생성기(1902) 및 어드레스 래치(1904)가 서로에 대해 인접하게 되면, 어드레스 신호(~A1, ~A2, ... ~A7)가 더 긴 상호 접속 라인(1906a-1906g)을 통해 전달될 때에 비해서 어드레스 생성기(1902)로부터 어드레스 래치(1904)로의 어드레스 신호(~A1, ~A2, ... ~A7)의 전달의 신뢰성은 향상된다.
다른 실시예에서, 어드레스 생성기(1902) 및 어드레스 래치(1904)는 프린트헤드 다이(1900) 상에서 상이한 위치에 배치될 수 있다. 일실시예에서, 어드레스 생성기(1902)는 프린트헤드 다이 면(1900b)과 프린트헤드 다이 면(1900c)이 만나는 프린트헤드 다이(1900)의 코너에 배치될 수 있고, 어드레스 래치(1904)는 프린트헤드 다이 면(1900b)을 따라서 점화 그룹(1702c, 1702f) 사이에 배치될 수 있다. 이 실시예에서, 상호 접속 라인(1906a-1906g)은 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1900b) 사이의 점화 그룹(1702c)의 두 번째 부분에 어드레스 신호 (~A1, ~A2, ... ~A7)를 공급하는 데 이용된다. 어드레스 생성기(1902)는 3개의 점화 그룹(1702a-1702c)에 어드레스 신호(~A1, ~A2, ... ~A7)를 공급하고, 어드레스 래치(1904)는 3개의 점화 그룹(1702d-1702f)에 래칭된 어드레스 신호(~B1, ~B2, ... ~B7)를 공급한다.
예시적인 실시예에서, 7개의 어드레스 라인(1908a-1908g)은 프린트헤드 다이 면(1900c)을 따라서 잉크 공급 슬롯(1704)과 프린트헤드 다이 면(1900a) 사이로 라우팅된다. 추가하여, 어드레스 라인(1908a-1908g)은 잉크 공급 슬롯(1704, 1706) 사이, 및 잉크 공급 슬롯(1706, 1708) 사이에서 라우팅된다. 어드레스 라인(1908a-1908g)은 잉크 공급 슬롯(1704, 1706, 1708)의 1/2 길이만큼을 따라서 라우팅되어 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 첫 번째 부분 내의 사전-충전된 점화 셀(120)과 전기적으로 결합된다.
7개의 래칭된 어드레스 라인(1910a-1910g)은 잉크 공급 슬롯(1708)의 전체 길이를 따라서 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1900b) 사이까지 라우팅된다. 래칭된 어드레스 라인(1910a-1910g)은 또한 프린트헤드 다이 면(1900d)을 따라서 잉크 공급 슬롯(1704)과 프린트헤드 다이 면(1900a) 사이까지 라우팅된다. 추가하여, 어드레스 라인(1910a-1910g)은 잉크 공급 슬롯(1704, 1706) 사이와, 잉크 공급 슬롯(1706, 1708) 사이에서 라우팅된다. 어드레스 라인(1910a-1910g)은 잉크 공급 슬롯(1708)의 전체 길이를 따라서 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1900b) 사이까지 라우팅되고, 잉크 공급 슬롯(1704, 1706, 1708)의 나머지 절반을 따라서 라우팅되어 점화 그룹(1702c)의 두 번째 부분 및 점화 그룹(1702d, 1702e, 1702f) 내의 사전-충전된 점화 셀(120)과 전기적으로 결합된다.
데이터 라인(208a, 208c, 208e, 208g)은 프린트헤드 다이 면(1900a)과 잉크 공급 슬롯(1704) 사이, 및 잉크 공급 슬롯(1706, 1708) 사이에서 라우팅된다. 프린트헤드 다이 면(1900a)과 잉크 공급 슬롯(1704) 사이에서 라우팅되는 각각의 데이터 라인(208a, 208c, 208e, 208g)은 2개의 점화 그룹(1702a, 1702d) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 잉크 공급 슬롯(1706, 1708) 사이에서 라우팅되는 각각의 데이터 라인(208a, 208c, 208e, 208g)은 4개의 점화 그룹(1702b, 1702c, 1702e, 1702f) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 데이터 라인(208a)은 데이터 라인 그룹(D1)(1710) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D1)를 공급한다. 데이터 라인(208c)은 데이터 라인 그룹(D3)(1714) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D3)를 공급한다. 데이터 라인(208e)은 데이터 라인 그룹(D5)(1718) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D5)를 공급하고, 데이터 라인(208g)은 데이터 라인 그룹(D7)(1722) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D7)를 공급한다. 데이터 라인(208a, 208c, 208e, 208g)은 데이터 신호(~D1, ~D3, ~D5, ~D7)를 수신하고, 각각의 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)에 데이터 신호(~D1, ~D3, ~D5, ~D7)를 공급한다. 일실시예에서, 데이터 라인(208a, 208c, 208e, 208g)은 잉크 공급 슬롯(1704, 1706, 1708)의 전체 길이를 따라 라우팅되지 않는다. 그 대신에, 각각의 데이터 라인(208a, 208c, 208e, 208g)은 점화 그 룹(1702a-1702f) 내의 데이터 라인 그룹에 가장 근접한 프린트헤드 다이(1900)의 면을 따라서 위치된 접착 패드로부터 그 각각의 데이터 라인 그룹을 향해 라우팅된다. 데이터 라인(208a, 208c)은 프린트헤드 다이(1900)의 면(1900c)을 따라 접착 패드에 전기적으로 결합되고, 데이터 라인(208e, 208f)은 프린트헤드 다이(1900)의 면(1900d)을 따라서 접착 패드에 전기적으로 결합된다.
데이터 라인(208b, 208d, 208f, 208h)은 잉크 공급 슬롯(1704, 1706) 사이, 및 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1900b) 사이에서 라우팅된다. 잉크 공급 슬롯(1704, 1706) 사이에서 라우팅되는 각각의 데이터 라인(208b, 208d, 208f, 208h)은 4개의 점화 그룹(1702a, 1702b, 1702d, 1702e) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 잉크 공급 슬롯(1708)과 프린트헤드 다이 면(1900b) 사이에서 라우팅되는 각각의 데이터 라인(208b, 208d, 208f, 208h)은 2개의 점화 그룹(1702c, 1702f) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 데이터 라인(208b)은 데이터 라인 그룹(D2)(1712) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D2)를 공급한다. 데이터 라인(208d)은 데이터 라인 그룹(D4)(1716) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D4)를 공급한다. 데이터 라인(208f)은 데이터 라인 그룹(D6)(1720) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D6)를 공급하고, 데이터 라인(208h)은 데이터 라인 그룹(D8)(1724) 내의 사전-충전된 점화 셀(120)에 전기적으로 결합되어 데이터 신호(~D8)를 공급한다. 데이터 라인(208b, 208d, 208f, 208h)은 데이터 신호(~D2, ~D4, ~D6, ~D8)를 수신하고, 각각의 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)에 데이터 신호(~D2, ~D4, ~D6, ~D8)를 공급한다. 일실시예에서, 데이터 라인(208b, 208d, 208f, 208h)은 잉크 공급 슬롯(1704, 1706, 1708)의 전체 길이에 걸쳐 라우팅되지 않는다. 그 대신에, 각각의 데이터 라인(208b, 208d, 208f, 208h)은 점화 그룹(1702a-1702f) 내의 데이터 라인 그룹에 가장 근접한 프린트헤드 다이(1900)의 면을 따라서 위치된 접착 패드로부터 그 각각의 데이터 라인 그룹을 향해 라우팅된다. 데이터 라인(208b, 208d)은 프린트헤드 다이(1900)의 면(1900c)을 따라 접착 패드에 전기적으로 결합되고, 데이터 라인(208f, 208h)은 프린트헤드 다이(1900)의 면(1900d)을 따라서 접착 패드에 전기적으로 결합된다.
도전성 점화 라인(214a-214f)은 잉크 공급 슬롯(1704, 1706, 1708)을 따라 배치되어 각각 점화 그룹(1702a-1702f)에 에너지 신호(FIRE1, FIRE2, ... FIRE6)를 공급한다. 점화 라인(214a-214f)은 도전 상태의 사전-충전된 점화 셀(120) 내의 점화 저항(52)에 에너지를 공급하여 액적 생성기(60)로부터의 잉크를 가열 및 분사한다. 점화 그룹(1702a-1702f) 내의 각각의 액적 생성기(60)로부터 잉크를 균일하게 분사하기 위해서, 대응하는 점화 라인(214a-214f)은 점화 그룹(1702a-1702f) 내의 각각의 점화 저항(52)에 에너지를 균일하게 공급하도록 구성된다.
에너지 편차는 점화 그룹(1702a-1702f) 중 하나의 점화 그룹 내의 임의의 2개의 점화 저항(52)을 통해 소모된 전력의 최대 퍼센트 차이를 말한다. 최대 량의 전력은 단일 점화 저항(52)에만 에너지가 공급될 때 점화 그룹(1702a-1702f)의 제 1 점화 저항(52) 내에서 확인되고, 제 1 점화 저항(52)은 에너지 신호(FIRE1, FIRE2, ... FIRE6)를 수신하는 접착 패드에서 가장 가까운 점화 저항(52)이다. 행 서브그룹 내의 모든 점화 저항(52)에 에너지가 공급될 때 최소 량의 전력은 점화 그룹(1702a-1702f)의 최종 점화 저항(52)에서 확인된다. 에너지 편차에 대한 설계 기여도는 점화 라인 폭, 접지 라인 폭, 금속 두께 및 점화 라인(214a-214f)의 길이를 포함한다. 10 내지 15퍼센트의 에너지 편차는 바람직하고, 20퍼센트까지의 에너지 편차는 적절한 에너지 편차로 확인되고 있다.
점화 그룹(1702a-1702f) 및 점화 라인(214a-214f)은 잉크 공급 슬롯(1704, 1706, 1708)을 따라 배치되어 적절한 에너지 편차를 달성한다. 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)은 잉크 공급 슬롯(1704, 1706 또는 1708)의 대향하는 면을 따라서 위치된다. 점화 그룹(1702a-1702f) 내의 모든 사전-충전된 점화 셀(120)이 잉크 공급 슬롯(1704, 1706 또는 1708)의 한 면의 전체 길이를 따라서 배치되는 것 대신에, 점화 그룹(1702a-1702f) 내의 사전-충전된 점화 셀(120)은 잉크 공급 슬롯(1704, 1706 또는 1708)의 각각의 대향하는 면의 길이의 절반만큼을 따라서 배치된다. 대응하는 점화 라인(214a-214f)의 길이는, 잉크 공급 슬롯(1704, 1706, 1708)의 전체 길이에 비해서 잉크 공급 슬롯(1704, 1706, 1708)의 한 쪽 단으로부터 잉크 공급 슬롯(1704, 1706, 1708)의 길이의 절반만큼으로 감소된다. 각각의 점화 라인(214a-214f)은 잉크 공급 슬롯(1704, 1706 또는 1708)의 양 쪽 면 상에 배치되고, 잉크 공급 슬롯(1704, 1706 또는 1708)의 한 쪽 단에 전기적으로 결합되어 실질적으로 U자형 점화 라인(214a-214f)을 형성한다. 실질적으로 U자형의 점화 라인(214a-214f)은 사실상 잉크 공급 슬롯(1704, 1706, 1708)의 전체 길이에 걸쳐 연장되는 점화 라인의 길이의 1/2이다. 아래의 표는 실질적으로 U자형의 점화 라인(214a-214f)의 에너지 편차와 선형 점화 라인, 즉 잉크 공급 슬롯(1704, 1706, 1708)의 하나의 면의 전체 길이에 걸쳐 연장되는 점화 라인의 에너지 편차를 비교한다.
Figure 112006084373870-PCT00005
표에 나타난 바와 같이, 동일한 점화 라인, 접지 라인 및 다이 폭을 갖는 선형 점화 그룹을 이용하면, 더 크고 부적합한 에너지 편차가 획득된다(11퍼센트 대 52퍼센트). 에너지 편차 차이는 점화 라인 저항을 감소시키기 위해 4배만큼 금속 두께를 증가시키는 것에 의해 약간 향상된다. 그러나, 에너지 편차는 여전히 부적합하다(11퍼센트 대 36퍼센트). 이와 다르게, 선형 점화 그룹 배치 내에서 에너지 편차를 11퍼센트로 감소시키기 위해서는 다이 폭을 증가시킨다.
실질적으로 U자형의 점화 라인(214a-214f)은 잉크 공급 슬롯(1704, 1706, 1708)의 각각의 대향하는 면을 따라 배치된 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214a)은 FG1(1702a) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214a)은 잉크 공급 슬롯(1704)의 각각 의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1704)의 한 쪽 단으로부터 잉크 공급 슬롯(1704)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214a)은 FG1(1702a)에 에너지 신호(FIRE1) 및 에너지 펄스를 공급한다.
점화 라인(214b)은 FG2(1702b) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214b)은 잉크 공급 슬롯(1706)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1706)의 한 쪽 단으로부터 잉크 공급 슬롯(1706)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214b)은 FG2(1702b)에 에너지 신호(FIRE2) 및 에너지 펄스를 공급한다.
점화 라인(214c)은 FG3(1702c) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214c)은 잉크 공급 슬롯(1708)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1708)의 한 쪽 단으로부터 잉크 공급 슬롯(1708)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214c)은 FG3(1702c)에 에너지 신호(FIRE3) 및 에너지 펄스를 공급한다.
점화 라인(214d)은 FG4(1702d) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214d)은 잉크 공급 슬롯(1704)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1704)의 한 쪽 단으로부터 잉크 공급 슬롯(1704)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214d)은 FG4(1702d)에 에너지 신호(FIRE4) 및 에너지 펄스를 공급한다.
점화 라인(214e)은 FG5(1702e) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214e)은 잉크 공급 슬롯(1706)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1706)의 한 쪽 단으로부터 잉크 공급 슬롯(1706)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214e)은 FG5(1702e)에 에너지 신호(FIRE5) 및 에너지 펄스를 공급한다.
점화 라인(214f)은 FG6(1702f) 내의 각각의 사전-충전된 점화 셀(120)에 전기적으로 결합된다. 점화 라인(214f)은 잉크 공급 슬롯(1708)의 각각의 대향하는 면을 따라서 배치되고, 잉크 공급 슬롯(1708)의 한 쪽 단으로부터 잉크 공급 슬롯(1708)의 1/2 길이만큼 y-방향으로 연장된다. 점화 라인(214f)은 FG6(1702f)에 에너지 신호(FIRE6) 및 에너지 펄스를 공급한다.
도 21 내지 도 24는 프린트헤드 다이 상에서 어드레스 생성기 및/또는 어드레스 래치를 나타내는 설계를 도시하였으나, 어드레스 신호는 외부 공급원으로부터 공급될 수도 있다. 어드레스 신호가 외부 공급원으로부터 제공되는 경우에, 어드레스 생성기 및/또는 어드레스 래치는 프린트헤드 다이 상에 제공될 필요가 없다. 이러한 경우에, 도 21 내지 도 24에 도시된 설계는 정확히 동일할 것이다.
도 25a 및 도 25b를 참조하면, 외부 회로를 프린트헤드 다이(40)에 결합하는 데 이용될 수 있는 플렉스 회로(flex circuit)(2002)의 컨택트 영역(2000)을 도시하는 도면이 제시되어 있다. 컨택트 영역(2000)은 컨택트 경로(2004)를 통해 프린트헤드 다이에 대한 결합을 제공하는 컨택트(2006)에 전기적으로 결합된다.
인에이블 라인 컨택트 영역(E0-E6)은 외부 공급원으로부터 인에이블 신호를 수신하고, 예를 들면 선택 신호(SEL1-SEL6), 사전-충전 신호(PRE1-PRE6) 및 래치 신호 등과 같은 인에이블 신호를 제공하도록 구성된다. 그러나, 도 4 내지 도 8 및 도 11 내지 도 24와 관련하여 설명된 라인과 컨택트 영역(E0-E6) 사이의 관계가 반드시 일대일 관계가 되어야 하는 것이 아니기 때문에, 예를 들면, 신호(PRE1)가 반드시 컨택트 영역(E0)에 제공되어야 하는 것이 아니라는 것을 유의하라. 필수적인 것은 적절한 선택 라인 및 사전-충전 라인이 적절한 인에이블 컨택트 영역에 결합되어야 한다는 것이다.
데이터 라인 컨택트 영역(D1-D8)은 인쇄될 화상을 나타내는 인쇄 데이터를 제공하는 신호를 수신하고, 개별 데이터 라인 그룹, 예를 들면 데이터 라인 그룹(D1-D8)에 각각의 데이터 신호(D1-D8)를 제공하도록 구성된다. 점화 라인 컨택트 영역(F1-F6)은 에너지 펄스를 수신하고, 점화 라인(Fire1-Fire6)을 따라서 적절한 점화 그룹, 예를 들면 점화 그룹(202a-202f 및 1702a-1702f)에 에너지 신호를 제공하도록 구성된다. 접지 라인 컨택트 영역(GD1-GD6)은 점화 그룹, 예를 들면 점화 그룹(202a-202f) 또는 점화 그룹(1702a-1702f)으로부터 점화 저항에 의해 전달되는 신호의 리턴 경로(return path)를 제공하도록 구성된다. 제어 신호 컨택트 영역(C)은 프린트헤드 다이, 예를 들면 CSYNC 신호의 내부 동작을 제어하는 신호를 수신하도록 구성된다.
온도 감지 저항 컨택트 영역(TSR)은 잉크젯 카트리지에 결합된 프린터가 저항의 측정치에 기초하여 프린트헤드 다이의 온도를 결정하게 한다. 온도 감지 저항 리턴 컨택트 영역(TSR-RT)은 온도 감지 저항 컨택트 영역(TSR)에서 제공된 신호에 대한 리턴 경로를 제공한다. 온도 감지 저항을 이용하는 하나의 접근법은 공동 소유된 특허 출원 일련 번호 제 [미지정됨] 호에 개시되어 있다.
식별 비트 컨택트 영역(ID)은 프린트헤드 다이 및 인쇄 카트리지의 작동 파라미터를 결정할 수 있게 하는 프린트헤드 다이 상의 식별 회로에 결합되어 있다.
일실시예에서, 컨택트 영역(2000)과 사전-충전된 점화 셀(120) 사이의 전기적 경로는 도전 경로(2004)와, 컨택트(2006)와, 예를 들면 데이터 라인(208a-208h), 사전-충전 라인(210a-210f), 선택 라인(212a-212f), 또는 접지 라인 등의 적절한 신호 라인을 포함한다. 사전-충전 라인(210a-210f) 및 선택 라인(212a-212f)은 인에이블 라인 컨택트 영역(E0-E6)에 결합될 수 있다는 것을 유의하라.
특정한 실시예에서 본 명세서에서 설명된 하이 전압 레벨은 대략 4.0볼트이상이 되고, 본 명세서에서 설명된 로우 전압 레벨은 대략 1.0볼트이하가 된다는 것을 유의하라. 다른 실시예는 상술된 레벨과는 상이한 전압 레벨을 이용할 수 있다.
본 명세서에서는 특정한 실시예에 관해 도시하고 설명하였으나, 당업자라면 본 발명의 범주를 벗어나지 않으면서 도시 및 설명된 특정한 실시예를 다양한 교체물 및/또는 등가물로 대체할 수 있다는 것을 이해할 것이다. 본 특허 출원은 본 명세서에 설명된 특정한 실시예의 모든 변형 또는 변경을 포함하도록 의도되었다. 그러므로, 본 발명은 이하의 청구항 및 그 등가물에 의해서만 한정되도록 의도되었다.

Claims (22)

  1. 유체 분사 장치(fluid ejection device)로서,
    점화 셀(firing cells)과,
    일련의 펄스를 수신하도록 구성된 신호 라인과,
    상기 일련의 펄스로부터 펄스를 수신하고, 상기 수신된 펄스에 응답하여 어드레스 신호의 세트를 생성하도록 구성된 어드레스 생성기를 포함하되,
    상기 어드레스 신호의 세트는 상기 점화 셀이 활성화되도록 인에이블(enable)하는
    유체 분사 장치.
  2. 제 1 항에 있어서,
    상기 일련의 펄스는 반복되고,
    상기 어드레스 생성기는 상기 반복되는 일련의 펄스에 응답하여 일련의 어드레스 신호의 세트를 생성하도록 구성되는
    유체 분사 장치.
  3. 제 2 항에 있어서,
    상기 일련의 어드레스 신호의 세트는 대응하는 일련의 어드레스 타임 슬롯(address timeslots)에 제공되는
    유체 분사 장치.
  4. 제 1 항에 있어서,
    상기 신호 라인 중 각 신호 라인은 상기 일련의 펄스의 하나의 펄스를 수신하도록 구성되고,
    상기 어드레스 생성기는 상기 일련의 펄스 중에서 6개의 펄스를 수신하도록 구성되는
    유체 분사 장치.
  5. 제 1 항에 있어서,
    상기 어드레스 생성기는
    상기 수신된 펄스에 응답하여 활성 출력 신호를 제공하도록 구성된 메모리 소자와,
    상기 활성 출력 신호를 수신하고, 상기 어드레스 신호의 세트에 활성 어드레스 신호를 제공하도록 구성된 로직을 포함하는
    유체 분사 장치.
  6. 제 5 항에 있어서,
    상기 메모리 소자는 상기 일련의 펄스에 응답하여 일련의 활성 출력 신호를 제공하는
    유체 분사 장치.
  7. 제 6 항에 있어서,
    상기 로직은 상기 일련의 활성 출력 신호를 수신하고, 상기 일련의 활성 출력 신호에 응답하여 일련의 어드레스 신호의 세트를 제공하는
    유체 분사 장치.
  8. 유체 분사 장치로서,
    복수의 점화 셀과,
    에너지 펄스를 갖는 에너지 신호를 수신하는 점화 라인(fire line)과,
    일련의 어드레스 타임 슬롯에서 상기 복수의 점화 셀의 점화 셀을 인에이블하는 일련의 어드레스 신호를 제공하도록 구성되는 어드레스 생성기를 포함하고,
    상기 에너지 신호는 상기 일련의 어드레스 타임슬롯의 각 상기 어드레스 타임슬롯 동안에 적어도 하나의 에너지 펄스를 제공하여, 선택되고 인에이블된 점화 셀에 에너지를 공급하는
    유체 분사 장치.
  9. 제 8 항에 있어서,
    상기 어드레스 생성기는
    출력 신호를 제공하도록 구성되는 메모리 소자와,
    상기 출력 신호를 수신하고, 상기 출력 신호에 응답하여 상기 일련의 어드레스 신호를 제공하도록 구성된 로직을 포함하되,
    상기 로직은 상기 메모리 소자가 제 1 출력 시퀀스에 상기 일련의 어드레스 신호를 제공하는 것에 응답하여 상기 제 1 시퀀스에 상기 일련의 어드레스 신호를 제공하고, 상기 메모리 소자가 제 2 출력 시퀀스에 상기 출력 신호를 제공하는 것에 응답하여 상기 제 2 시퀀스에 상기 일련의 어드레스 신호를 제공하도록 구성되는
    유체 분사 장치.
  10. 제 8 항에 있어서,
    상기 어드레스 생성기는
    제 1 출력 신호를 제공하도록 구성되는 제 1 메모리 소자와,
    제 2 출력 신호를 제공하도록 구성되는 제 2 메모리 소자와,
    상기 제 1 출력 신호를 수신하고 상기 제 1 출력 신호에 응답하여 상기 제 1 시퀀스에 상기 일련의 어드레스 신호를 제공하도록 구성되는 제 1 로직과,
    상기 제 2 출력 신호를 수신하고, 상기 제 2 출력 신호에 응답하여 상기 제 2 시퀀스에 상기 일련의 어드레스 신호를 제공하도록 구성되는 제 2 로직을 포함하는
    유체 분사 장치.
  11. 제 8 항에 있어서,
    상기 어드레스 생성기는
    출력 신호를 제공하도록 구성되는 메모리 소자와,
    상기 출력 신호를 수신하고 상기 출력 신호에 응답하여 상기 제 1 시퀀스에 상기 일련의 어드레스 신호를 제공하도록 구성되는 제 1 로직과,
    상기 출력 신호를 수신하고, 상기 출력 신호에 응답하여 상기 제 2 시퀀스에 상기 일련의 어드레스 신호를 제공하도록 구성되는 제 2 로직을 포함하는
    유체 분사 장치.
  12. 제 8 항에 있어서,
    상기 어드레스 생성기는 상기 일련의 어드레스 타임슬롯의 각각의 상기 어드레스 타임슬롯 동안에 어드레스 신호의 세트에 2개의 활성 어드레스 신호를 제공하는
    유체 분사 장치.
  13. 제 8 항에 있어서,
    일련의 펄스를 수신하도록 구성된 신호 라인을 더 포함하며,
    상기 로직은 상기 일련의 펄스의 3개의 펄스를 수신하도록 구성되는
    유체 분사 장치.
  14. 제 13 항에 있어서,
    상기 로직은 상기 일련의 펄스의 3개의 연속적인 펄스 동안에 유효 어드레스 신호를 제공하는
    유체 분사 장치.
  15. 제 13 항에 있어서,
    상기 로직은 상기 일련의 펄스의 3개의 연속적인 펄스 동안에 무효 어드레스 신호를 제공하는
    유체 분사 장치.
  16. 프린트헤드 다이(printhead die)로서,
    신호의 세트를 생성하도록 구성되는 제어기와,
    제 1 펄스를 전달하는 제 1 라인과,
    제 2 펄스를 전달하는 제 2 라인과,
    상기 신호의 세트 및 상기 제 1 펄스에 기초하여 전달하도록 결합된 제 1 저항 그룹과,
    상기 신호의 세트 및 상기 제 2 펄스에 기초하여 전달하도록 결합된 제 2 저항 그룹
    을 포함하는 프린트헤드 다이.
  17. 제 16 항에 있어서,
    상기 제어기는 사전 결정된 패턴으로 상기 신호의 세트를 제공하는
    프린트헤드 다이.
  18. 제 17 항에 있어서,
    상기 사전 결정된 패턴은 임의의 시간 주기 동안에 상기 신호의 세트 중 적어도 2개의 신호를 순차적으로 제공하는 것을 포함하는
    프린트헤드 다이.
  19. 제 16 항에 있어서,
    상기 제어기는
    각각 적어도 하나의 출력 신호를 제공하도록 구성된 복수의 시프트 레지스터 셀을 포함하는 시프트 레지스터와,
    각각 상기 신호의 세트 중 하나를 제공하도록 구성된 복수의 출력단과,
    복수의 스위치를 포함하고,
    상기 복수의 스위치는 상기 복수의 스위치 중 적어도 2개의 스위치가 하나의 시프트 레지스터 셀의 출력을 수신하도록 결합되고,
    상기 복수의 스위치 중 하나의 스위치는 상기 복수의 출력단 중 하나의 출력단에 결합되는
    프린트헤드 다이.
  20. 제 16 항에 있어서,
    상기 제어기는
    출력 신호를 제공하도록 구성된 시프트 레지스터와,
    상기 출력 신호를 수신하고, 상기 출력 신호에 응답하여 상기 일련의 신호를 제공하도록 구성된 로직을 포함하는
    프린트헤드 다이.
  21. 제 16 항에 있어서,
    상기 신호의 세트는 적어도 제 1 상태 및 제 2 상태를 포함하고,
    상기 신호의 세트가 상기 제 1 상태에 있을 때 상기 제 1 저항 그룹만이 전달하도록 결합되고,
    상기 신호의 세트가 상기 제 2 상태에 있을 때 상기 제 2 저항 그룹만이 전달하도록 결합되는
    프린트헤드 다이.
  22. 제 16 항에 있어서,
    상기 신호의 세트는 복수의 상태를 포함하고,
    상기 상태는 상기 제어기에 의해 상기 신호의 세트로서 시퀀스에 제공되는
    프린트헤드 다이.
KR1020067024182A 2004-04-19 2005-04-06 유체 분사 장치 및 프린트헤드 다이 KR101160711B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/827,163 2004-04-19
US10/827,163 US7384113B2 (en) 2004-04-19 2004-04-19 Fluid ejection device with address generator
PCT/US2005/011729 WO2005105456A2 (en) 2004-04-19 2005-04-06 Fluid ejection device

Publications (2)

Publication Number Publication Date
KR20060133111A true KR20060133111A (ko) 2006-12-22
KR101160711B1 KR101160711B1 (ko) 2012-06-28

Family

ID=34964953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067024182A KR101160711B1 (ko) 2004-04-19 2005-04-06 유체 분사 장치 및 프린트헤드 다이

Country Status (17)

Country Link
US (2) US7384113B2 (ko)
EP (3) EP3318407B1 (ko)
JP (1) JP4496249B2 (ko)
KR (1) KR101160711B1 (ko)
CN (1) CN1972804B (ko)
AR (1) AR048610A1 (ko)
AU (1) AU2005237970B2 (ko)
BR (1) BRPI0509438B8 (ko)
ES (2) ES2738475T3 (ko)
HK (1) HK1105138A1 (ko)
MX (1) MXPA06011370A (ko)
NZ (1) NZ549756A (ko)
PL (2) PL3354462T3 (ko)
RU (1) RU2337010C2 (ko)
SG (2) SG134328A1 (ko)
TW (1) TWI319355B (ko)
WO (1) WO2005105456A2 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648227B2 (en) * 2005-10-31 2010-01-19 Hewlett-Packard Development Company, L.P. Fluid ejection device with data signal latch circuitry
BRPI0622069B1 (pt) * 2006-11-30 2015-07-21 Hewlett Packard Development Co Dispositivo de ejeção de fluido e método de operação do dispositivo de ejeção de fluido
US8651604B2 (en) 2007-07-31 2014-02-18 Hewlett-Packard Development Company, L.P. Printheads
US8109586B2 (en) * 2007-09-04 2012-02-07 Hewlett-Packard Development Company, L.P. Fluid ejection device
EP2240324B1 (en) * 2008-02-06 2016-02-03 Hewlett-Packard Development Company, L.P. Firing cell
US7815273B2 (en) * 2008-04-01 2010-10-19 Hewlett-Packard Development Company, L.P. Fluid ejection device
AU2008364944B2 (en) * 2008-12-08 2014-02-20 Hewlett-Packard Development Company, L.P. Fluid ejection device
US9289978B2 (en) 2008-12-08 2016-03-22 Hewlett-Packard Development Company, L.P. Fluid ejection device
CN102596574B (zh) * 2009-11-05 2015-05-20 佳能株式会社 液体排出头用基板以及液体排出头
JP5736744B2 (ja) * 2010-01-26 2015-06-17 セイコーエプソン株式会社 熱センサーデバイス及び電子機器
JP5610836B2 (ja) * 2010-05-10 2014-10-22 キヤノン株式会社 インクジェット記録ヘッド
JP5539030B2 (ja) * 2010-05-28 2014-07-02 キヤノン株式会社 半導体装置、液体吐出ヘッド、液体吐出ヘッドカートリッジ及び液体吐出装置
WO2015057202A1 (en) 2013-10-15 2015-04-23 Hewlett-Packard Development Company, L.P. Authentication value for print head die based on analog device electrical characteristics
EP3099492B1 (en) 2014-01-31 2021-03-03 Hewlett-Packard Development Company, L.P. Interdigitated primitives
WO2016018316A1 (en) * 2014-07-30 2016-02-04 Hewlett-Packard Development Company, L.P. Pre-charge line routed over pre-charge transistor
WO2016130157A1 (en) 2015-02-13 2016-08-18 Hewlett-Packard Development Company, L.P. Printhead employing data packets including address data
US10668720B2 (en) 2016-10-03 2020-06-02 Hewlett-Packard Development Company, L.P. Controlling recirculating of nozzles
KR102195430B1 (ko) * 2016-10-06 2020-12-28 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 신호 경로를 통해 전파되는 입력 제어 신호
CA3126057C (en) 2019-02-06 2023-08-22 Hewlett-Packard Development Company, L.P. Die for a printhead
PL3710260T3 (pl) * 2019-02-06 2021-12-06 Hewlett-Packard Development Company, L.P. Matryca do głowicy drukującej
BR112021014824A2 (pt) 2019-02-06 2021-10-05 Hewlett-Packard Development Company, L.P. Matriz para cabeçote de impressão
JP7162139B2 (ja) 2019-02-06 2022-10-27 ヒューレット－パッカード デベロップメント カンパニー エル．ピー． プリントヘッド用のダイ
AU2019428014B2 (en) 2019-02-06 2023-05-04 Hewlett-Packard Development Company, L.P. Die for a printhead
EP3743285A1 (en) * 2019-04-19 2020-12-02 Hewlett-Packard Development Company, L.P. Fluid ejection devices including a memory
WO2021101535A1 (en) * 2019-11-20 2021-05-27 Hewlett-Packard Development Company, L.P. Constant output power from sequentially-activated address lines
CN112776492B (zh) * 2020-12-31 2022-11-08 苏州工业园区鑫海胜电子有限公司 一种无物理光栅的打印方法
US11896971B2 (en) * 2021-03-18 2024-02-13 Punai Electric Co., Ltd. Fluid detection circuit for fluid ejection head
US11686696B2 (en) * 2021-09-13 2023-06-27 Funai Electric Co., Ltd. Fluid sense circuit with variable sensitivity

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US186265A (en) * 1877-01-16 Improvement in odorless receptacles
JP2845933B2 (ja) * 1989-04-24 1999-01-13 キヤノン株式会社 記録ヘッドユニット
EP0615847B1 (en) * 1989-04-28 2001-10-31 Canon Kabushiki Kaisha Image processing device
JPH0332844A (ja) 1989-06-30 1991-02-13 Canon Inc 液体噴射記録ヘッド
US5648804A (en) 1992-04-02 1997-07-15 Hewlett-Packard Company Compact inkjet substrate with centrally located circuitry and edge feed ink channels
EP0592221B1 (en) * 1992-10-08 2005-02-16 Hewlett-Packard Company, A Delaware Corporation Printhead with reduced connections to a printer
JPH06164854A (ja) * 1992-11-19 1994-06-10 Canon Inc 複写装置及びその方法
JP3174226B2 (ja) * 1994-10-28 2001-06-11 キヤノン株式会社 記録ヘッド補正方法及びその装置及びその装置によって補正された記録ヘッド及びその記録ヘッドを用いた記録装置
US6022094A (en) * 1995-09-27 2000-02-08 Lexmark International, Inc. Memory expansion circuit for ink jet print head identification circuit
US5757394A (en) * 1995-09-27 1998-05-26 Lexmark International, Inc. Ink jet print head identification circuit with programmed transistor array
US6162589A (en) 1998-03-02 2000-12-19 Hewlett-Packard Company Direct imaging polymer fluid jet orifice
US6310639B1 (en) 1996-02-07 2001-10-30 Hewlett-Packard Co. Printer printhead
US6270180B1 (en) * 1997-09-08 2001-08-07 Konica Corporation Ink jet printer
US6318828B1 (en) 1999-02-19 2001-11-20 Hewlett-Packard Company System and method for controlling firing operations of an inkjet printhead
KR100348038B1 (ko) * 1999-07-21 2002-08-09 세이코 엡슨 가부시키가이샤 서멀 프린터 및 그 열 이력 제어 방법
US6439697B1 (en) 1999-07-30 2002-08-27 Hewlett-Packard Company Dynamic memory based firing cell of thermal ink jet printhead
US6176569B1 (en) 1999-08-05 2001-01-23 Lexmark International, Inc. Transitional ink jet heater addressing
US6491377B1 (en) * 1999-08-30 2002-12-10 Hewlett-Packard Company High print quality printhead
US6234598B1 (en) 1999-08-30 2001-05-22 Hewlett-Packard Company Shared multiple terminal ground returns for an inkjet printhead
EP1212097B1 (en) * 1999-09-10 2005-11-16 The Procter & Gamble Company Enzyme inhibitors
US6582062B1 (en) 1999-10-18 2003-06-24 Hewlett-Packard Development Company, L.P. Large thermal ink jet nozzle array printhead
JP3432215B2 (ja) * 2000-07-19 2003-08-04 キヤノン株式会社 インクジェット記録装置
US6398347B1 (en) 2000-07-24 2002-06-04 Hewlett-Packard Company Energy balanced ink jet printhead
JP2002052725A (ja) 2000-08-07 2002-02-19 Sony Corp プリンタ、プリンタヘッド及びプリンタヘッドの製造方法
US6402279B1 (en) 2000-10-30 2002-06-11 Hewlett-Packard Company Inkjet printhead and method for the same
US6412917B1 (en) 2001-01-30 2002-07-02 Hewlett-Packard Company Energy balanced printhead design
US6478404B2 (en) 2001-01-30 2002-11-12 Hewlett-Packard Company Ink jet printhead
US6478396B1 (en) * 2001-03-02 2002-11-12 Hewlett-Packard Company Programmable nozzle firing order for printhead assembly
US6422676B1 (en) 2001-06-19 2002-07-23 Hewlett-Packard Company Compact ink jet printhead
US6543883B1 (en) 2001-09-29 2003-04-08 Hewlett-Packard Company Fluid ejection device with drive circuitry proximate to heating element
JP2003246066A (ja) * 2002-02-26 2003-09-02 Canon Inc 記録装置
TW539621B (en) * 2002-04-03 2003-07-01 Benq Corp Ink jet printer with independent driving circuit for preheat and heat maintance

Also Published As

Publication number Publication date
EP3354462A1 (en) 2018-08-01
TWI319355B (en) 2010-01-11
AU2005237970B2 (en) 2010-03-04
BRPI0509438B8 (pt) 2016-05-31
JP4496249B2 (ja) 2010-07-07
CN1972804A (zh) 2007-05-30
EP3318407A2 (en) 2018-05-09
ES2734428T3 (es) 2019-12-05
KR101160711B1 (ko) 2012-06-28
RU2006140805A (ru) 2008-05-27
JP2007532368A (ja) 2007-11-15
PL3354462T3 (pl) 2020-01-31
US20080204493A1 (en) 2008-08-28
NZ549756A (en) 2010-01-29
WO2005105456A8 (en) 2006-11-23
MXPA06011370A (es) 2007-04-25
HK1105138A1 (en) 2008-02-01
BRPI0509438B1 (pt) 2015-08-18
AR048610A1 (es) 2006-05-10
BRPI0509438A (pt) 2007-09-04
US20050230493A1 (en) 2005-10-20
EP3354462B1 (en) 2019-06-05
EP3318407B1 (en) 2019-06-05
US7384113B2 (en) 2008-06-10
EP3318407A3 (en) 2018-08-01
RU2337010C2 (ru) 2008-10-27
WO2005105456A3 (en) 2006-03-16
WO2005105456A2 (en) 2005-11-10
AU2005237970A1 (en) 2005-11-10
PL3318407T3 (pl) 2020-01-31
SG134327A1 (en) 2007-08-29
US7794057B2 (en) 2010-09-14
TW200536720A (en) 2005-11-16
SG134328A1 (en) 2007-08-29
ES2738475T3 (es) 2020-01-23
CN1972804B (zh) 2013-07-10
EP1737668A2 (en) 2007-01-03

Similar Documents

Publication Publication Date Title
KR101160711B1 (ko) 유체 분사 장치 및 프린트헤드 다이
KR101156382B1 (ko) 유체 분사 장치 및 유체 분사 방법
KR101150243B1 (ko) 유체 분사 장치
EP2188130B1 (en) Fluid ejection device
EP1737670B1 (en) Device with gates configured in loop structures
KR101274187B1 (ko) 데이터 신호 래치 회로를 갖는 유체 분사 장치
MXPA06012019A (en) Fluid ejection device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150611

Year of fee payment: 4