BRPI0509438B1

BRPI0509438B1 - Disposição de ejeção de fluído e pastilha de cabeçote de impressão

Info

Publication number: BRPI0509438B1
Application number: BRPI0509438-0A
Authority: BR
Inventors: Trudy L Benjamin; James P Axtell
Original assignee: Hewlett Packard Development Co
Priority date: 2004-04-19
Filing date: 2005-04-06
Publication date: 2015-08-18
Also published as: EP3354462A1; TWI319355B; AU2005237970B2; BRPI0509438B8; JP4496249B2; KR20060133111A; CN1972804A; EP3318407A2; ES2734428T3; KR101160711B1; RU2006140805A; JP2007532368A; PL3354462T3; US20080204493A1; NZ549756A; WO2005105456A8; MXPA06011370A; HK1105138A1; AR048610A1; BRPI0509438A

Description

"DISPOSITIVO DE EJEÇÃO DE FLUIDO E PASTILHA DE CABEÇOTE DE IMPRESSÃO" Antecedentes [001] Um sistema de impressão a jato de tinta, como uma configuração de um sistema de ejeção de fluido, pode incluir um cabeçote de impressão, um suprimento de tinta que fornece tinta liquida para o cabeçote de impressão, e um controlador eletrônico que controla o cabeçote de impressão. O cabeçote de impressão, como uma configuração de um dispositivo de ejeção de fluido, ejeta gotas de tinta através de uma pluralidade de orifícios ou bicos. A tinta é projetada contra um meio de impressão, tal como uma folha de papel, para imprimir uma imagem sobre o meio de impressão. Os bicos são tipicamente arranjados em uma ou mais séries, tal que ejeção corretamente seqüenciada de tinta a partir dos bicos faça caracteres ou outras imagens serem impressas sobre o meio de impressão à medida que o cabeçote de impressão e o meio de impressão são movidos entre si. [002] Em um sistema de impressão por jato de tinta térmico típico, o cabeçote de impressão ejeta gotas de tinta através de bicos aquecendo rapidamente pequenos volumes de tinta localizados em câmaras de vaporização. A tinta é aquecida com pequenos aquecedores elétricos, tal como resistores em película fina referidos aqui como resistores de disparo. O aquecimento da tinta faz a tinta vaporizar e ser ejetada através dos bicos. [003] Para ejetar uma gota de tinta, o controlador eletrônico que controla o cabeçote de impressão ativa uma corrente elétrica a partir de um suprimento de energia externo ao cabeçote de impressão. A corrente elétrica é passada por um resistor de disparo selecionado para aquecer a tinta em uma correspondente câmara de vaporização selecionada e ejetar a tinta através de um bico correspondente. Geradores de gota conhecidos incluem um resistor de disparo, uma correspondente câmara de vaporização, e um correspondente bico. [004] À medida que o cabeçote de impressão evoluiu, o número de geradores de gota em um cabeçote de impressão tem aumentado para melhorar a velocidade e/ou qualidade de impressão. O aumento no número de geradores de gota por cabeçote de impressão resultou em um aumento correspondente no número de sapatas de entrada requeridas em uma pastilha de cabeçote de impressão para energizar o número aumentado de resistores de disparo. Em um tipo de cabeçote de impressão, cada resistor de disparo é acoplado a uma correspondente sapara de entrada para prover energia para energizar o resistor de disparo. Uma sapata de entrada por resistor de disparo se torna impraticável à medida que o número de resistores de disparo aumenta. [005] O número de geradores de gota por sapata de entrada é significativamente aumentado em um outro tipo de cabeçote de impressão tendo primitivos. Um único terminal de energia fornece energia para todos os resistores de disparo em um primitivo. Cada resistor de disparo é acoplado em série com o terminal de energia e a trajetória dreno-fonte de um correspondente transistor de efeito de campo (FET). A porta de cada FET em um primitivo é acoplada a um terminal de endereço energizável separadamente que é compartilhado por múltiplos primitivos. [006] Os fabricantes continuam a reduzir o número de sapatas de entrada e a aumentar o número de geradores de gota em uma pastilha de cabeçote de impressão. Um cabeçote de impressão com poucas sapatas de entrada tipicamente custa menos do que um cabeçote de impressão com mais sapatas de entrada. Também, um cabeçote de impressão com mais geradores de gota tipicamente imprime com qualidade e/ou velocidade de impressão mais alta. Para manter custos e prover uma particular altura de carreira de impressão, o tamanho da pastilha do cabeçote de impressão não pode mudar significativamente com um número aumentado de geradores de gota. À medida que as densidades de geradores de gota aumentam e o número de sapatas de entrada diminui, os leiautes de pastilha de cabeçote de impressão podem se tornar crescentemente complexos. [007] Por estas e outras razões, existe uma necessidade da presente invenção.

Descrição resumida dos desenhos [008] A figura 1 ilustra uma configuração de um sistema de impressão a jato de tinta. [00 9] A figura 2 é um diagrama ilustrando uma porção de uma configuração de uma pastilha de cabeçote de impressão. [0010] A figura 3 é um diagrama ilustrando um leiaute de geradores de gota localizados ao longo de uma ranhura de alimentação em uma configuração de uma pastilha de cabeçote de impressão. [0011] A figura 4 é um diagrama ilustrando uma configuração de uma célula de disparo empregada em uma configuração de uma pastilha de cabeçote de impressão. [0012] A figura 5 é um diagrama esquemático ilustrando uma configuração de um arranjo de células de disparo de cabeçote de impressão de jato de tinta. [0013] A figura 6 é um diagrama esquemático ilustrando uma configuração de uma célula de disparo pré-carregada. [0014] A figura 7 é um diagrama esquemático ilustrando uma configuração de um arranjo de células de disparo de cabeçote de impressão de jato de tinta. [0015] A figura 8 é um diagrama de sincronismo ilustrando a operação de uma configuração de um arranjo de células de disparo. [0016] A figura 9 é um diagrama ilustrando uma configuração de um gerador de endereço em uma pastilha de cabeçote de impressão. [0017] A figura 10A é um diagrama ilustrando uma célula de registro de deslocamento em um registro de deslocamento. [0018] A figura 10B é um diagrama ilustrando um circuito de direção. [0019] A figura 11 é um diagrama ilustrando a operação de um gerador de endereço na direção para frente. [0020] A figura 12 é um diagrama de sincronismo ilustrando a operação de um gerador de endereço na direção reversa. [0021] A figura 13 é um diagrama de blocos ilustrando uma configuração de dois geradores de endereço e seis grupos de disparo em uma pastilha de cabeçote de impressão. [0022] A figura 14 é um diagrama de sincronismo ilustrando a operação para frente e reversa de geradores de endereço em uma pastilha de cabeçote de impressão. [0023] A figura 15 é um diagrama de blocos ilustrando uma configuração de um gerador de endereço, um circuito de travamento e seis grupos de disparo em uma pastilha de cabeçote de impressão. [0024] A figura 16 é um diagrama ilustrando uma configuração de um registro de travamento. [0025] A figura 17 é um diagrama de sincronismo ilustrando uma operação exemplo de uma configuração de um registro de travamento. [0026] A figura 18 é um diagrama ilustrando uma configuração de uma célula de registro de deslocamento de direção única. [0027] A figura 19 é um diagrama ilustrando um gerador de endereço que usa a célula de registro de deslocamento de direção única para fornecer endereços nas direções para frente e reversa. [0028] A figura 20 é um diagrama ilustrando um gerador de endereço que usa a célula de registro de deslocamento de direção única em um registro de deslocamento para fornecer endereços nas direções para frente e reversa. [0029] A figura 21 é um diagrama ilustrando um leiaute de exemplo de uma configuração de uma pastilha de cabeçote de impressão. [0030] A figura 22 é um diagrama ilustrando um outro aspecto do leiaute de exemplo de uma configuração de uma pastilha de cabeçote de impressão. [0031] A figura 23 é um diagrama ilustrando uma vista em planta de uma seção de uma configuração de uma pastilha de cabeçote de impressão. [0032] A figura 24 é um diagrama ilustrando um leiaute de exemplo de uma outra configuração de uma pastilha de cabeçote de impressão. [0033] As figuras 25A e 25B são diagramas ilustrando as áreas de contato de um circuito flexível que pode ser utilizado para acoplar circuitagem externa a uma pastilha de cabeçote de impressão.

Descrição detalhada [0034] Na descrição detalhada seguinte, referência é feita aos desenhos anexos, os quais formam uma parte aqui, e nos quais são mostradas por meio de ilustrações configurações especificas nas quais a invenção pode ser praticada. A este respeito, terminologia direcional, tal como "superior", "inferior", "frente", "traseira", "guia", "guiada", etc., é usada com referência à orientação da(s) figura(s) sendo descrita. Devido a componentes de configurações da presente invenção poderem ser posicionados em um número de diferentes orientações, a terminologia direcional é usada com propósitos de ilustração e não é de nenhum modo limitante. Deve ser entendido que outras configurações podem ser utilizadas e mudanças estruturais ou lógicas podem ser feitas sem se desviar do escopo da presente invenção. A descrição detalhada seguinte, portanto, não deve ser tomada em um senso limitante, e o escopo da presente invenção é definido pelas reivindicações anexas. [0035] A figura 1 ilustra uma configuração de um sistema de impressão a jato de tinta 20. O sistema de impressão a jato de tinta 20 constitui uma configuração de um sistema de ejeção de fluido que inclui um dispositivo de ejeção de fluido, tal como um conjunto de cabeçote de impressão a jato de tinta 22, e um conjunto de suprimento de tinta, tal como o conjunto de suprimento de tinta 24. O sistema de impressão a jato de tinta 20 também inclui um conjunto de montagem 26, um conjunto de transporte de midia 28, e um controlador eletrônico 30. Pelo menos um suprimento de energia 32 provê energia para os vários componentes elétricos do sistema de impressão a jato de tinta 20. [0036] Em uma configuração, o conjunto de cabeçote de impressão a jato de tinta 22 inclui pelo menos um cabeçote de impressão ou pastilha de cabeçote de impressão 40 que ejeta gotas de tinta através de uma pluralidade de orifícios ou bicos 34 contra um meio de impressão 36 de modo a imprimir sobre o meio de impressão 36. O cabeçote de impressão 40 é uma configuração de um dispositivo de ejeção de fluido. O meio de impressão 36 pode ser qualquer tipo de material em folha adequado, tal como papel, cartolina, transparências, Mylar, tecido, e similares. Tipicamente, os bicos 34 são arranjados em uma ou mais colunas ou séries tal que ejeção corretamente seqüenciada de tinta a partir dos bicos 34 faça caracteres, símbolos, e/ou outros gráficos ou imagens serem impressos sobre o meio de impressão 36 à medida que o conjunto de cabeçote de impressão a jato de tinta 22 e meio de impressão 36 são movidos entre si. Embora a descrição seguinte se refira à ejeção de tinta a partir do conjunto de cabeçote de impressão 22, é entendido que outros líquidos, fluidos ou materiais escoáveis, incluindo fluido límpido, podem ser ejetados a partir do conjunto de cabeçote de impressão 22. [0037] O conjunto de suprimento de tinta 24 como uma configuração de um conjunto de suprimento de fluido fornece tinta para um conjunto de cabeçote de impressão 22 e inclui um reservatório 38 para armazenar tinta. Como tal, tinta flui do reservatório 38 para o conjunto de cabeçote de impressão a jato de tinta 22. O conjunto de suprimento de tinta 24 e o conjunto de cabeçote de impressão a jato de tinta 22 podem formar quer um sistema de fornecimento de tinta de uma via ou um sistema de fornecimento de tinta recirculatório. Em um sistema de fornecimento de tinta de uma via, substancialmente toda a tinta provida para o conjunto de cabeçote de impressão a jato de tinta 22 é consumida durante a impressão. Em um sistema de fornecimento de tinta recirculatório, somente uma porção da tinta fornecida ao conjunto de cabeçote de impressão 22 é consumida durante a impressão. Como tal, tinta não consumida durante a impressão é retornada para o conjunto de suprimento de tinta 24. [0038] Em uma configuração, o conjunto de cabeçote de impressão a jato de tinta 22 e conjunto de fornecimento de tinta 24 são alojados juntos em um cartucho ou pena a jato de tinta. O cartucho ou pena a jato de tinta é uma configuração de um dispositivo de ejeção de fluido. Em uma outra configuração, o conjunto de fornecimento de tinta 24 é separado do conjunto de cabeçote de impressão a jato de tinta 22 e fornece tinta para o conjunto de cabeçote de impressão a jato de tinta 22 através de uma conexão de interface, tal como um tubo de suprimento (não mostrado) . Em qualquer configuração, o reservatório 38 do conjunto de suprimento de tinta 24 pode ser removido, substituído e/ou re-enchido. Em uma configuração, onde o conjunto de cabeçote de impressão a jato de tinta 22 e conjunto de suprimento de tinta 24 são alojados juntos em um cartucho de jato de tinta, o reservatório 38 inclui um reservatório local localizado dentro do cartucho e também pode incluir um reservatório maior localizado separadamente do cartucho. Como tal, o reservatório maior, separado, serve para reabastecer o reservatório local. Conseqüentemente, o reservatório maior, separado e/ou o reservatório local podem ser removidos, substituidos, e/ou reabastecidos. [0039] O conjunto de montagem 26 posiciona o conjunto de cabeçote de impressão a jato de tinta 22 em relação ao conjunto de transporte de midia 28 e o conjunto de transporte de midia 28 posiciona o meio de impressão 36 em relação ao conjunto de cabeçote de impressão a jato de tinta 22. Assim, uma zona de impressão 37 é definida adjacente aos bicos 34 em uma área entre o conjunto de cabeçote de impressão a jato de tinta 22 e o meio de impressão 36. Em uma configuração, o conjunto de cabeçote de impressão a jato de tinta 22 é um conjunto de cabeçote de impressão do tipo de varredura. Como tal, o conjunto de montagem 26 inclui um carrinho (não mostrado) para mover o conjunto de cabeçote de impressão a jato de tinta 22 em relação ao conjunto de transporte de midia 2 8 para varrer o meio de impressão 36. Em uma outra configuração, o conjunto de cabeçote de impressão a jato de tinta 22 é um conjunto de cabeçote de impressão do tipo não de varredura. Como tal, o conjunto de montagem 2 6 fixa o conjunto de cabeçote de impressão a jato de tinta 22 em uma posição prescrita em relação ao conjunto de transporte de midia 28. Portanto, o conjunto de transporte de midia 28 posiciona o meio de impressão 36 em relação ao conjunto de cabeçote de impressão a jato de tinta 22. [0040] O controlador eletrônico ou controlador de impressora 30 tipicamente inclui um processador, firmware [software de inicialização], e outros eletrônicos, ou qualquer combinação dos mesmos, para se comunicar com e controlar o conjunto de cabeçote de impressão a jato de tinta 22, conjunto de montagem 26, e conjunto de transporte de mídia 28. 0 controlador eletrônico 30 recebe dados 39 de um sistema hospedeiro, tal como um computador, e usualmente inclui memória para temporariamente armazenar dados 39. Tipicamente, dados 39 são enviados para o sistema de impressão a jato de tinta 20 ao longo de uma trajetória de transferência de informação eletrônica, infravermelha, óptica, ou outra. Os dados 39 representam, por exemplo, um documento e/ou arquivo a ser impresso. Como tal, os dados 39 formam um trabalho de impressão para o sistema de impressão a jato de tinta 20 e incluem um ou mais comandos de trabalho de impressão e/ou parâmetros de comando. [0041] Em uma configuração, o controlador eletrônico 30 controla o conjunto de cabeçote de impressão a jato de tinta 22 para ejeção de gotas de tinta a partir dos bicos 34. Como tal, o controlador eletrônico 30 define um padrão de gotas de tinta ejetadas que formam caracteres, símbolos, e/ou outros gráficos ou imagens sobre o meio de impressão 36. O padrão de gotas de tinta ejetadas é determinado pelos comandos do trabalho de impressão e/ou parâmetros de comando. [0042] Em uma configuração, o conjunto de cabeçote de impressão a jato de tinta 22 inclui um cabeçote de impressão 40. Em uma outra configuração, o conjunto de cabeçote de impressão a jato de tinta 22 é um arranjo amplo ou conjunto de cabeçote de impressão multicabeça. Em uma configuração de arranjo amplo, o conjunto de cabeçote de impressão a jato de tinta 22 inclui um carregador, o qual carrega pastilhas de cabeçote de impressão 40, provê comunicação elétrica entre as pastilhas de cabeçote de impressão 40 e o controlador eletrônico 30, e provê comunicação fluida entre as pastilhas de cabeçote de impressão 40 e o conjunto de suprimento de tinta 24. [0043] A figura 2 é um diagrama ilustrando uma porção de uma configuração de uma pastilha de cabeçote de impressão 40. A pastilha de cabeçote de impressão 40 inclui um arranjo de elementos de impressão ou ejetores de fluido 42. Os elementos de impressão 42 são formados sobre um substrato 44, o qual tem uma ranhura de alimentação de tinta 46 formada nele. Como tal, a ranhura de alimentação de tinta 46 provê um suprimento de tinta liquida para os elementos de impressão 42. A ranhura de alimentação de tinta 46 é uma configuração de uma fonte de alimentação de fluido. Outras configurações de fontes de alimentação de fluido incluem, mas não estão limitadas a correspondentes furos de alimentação de tinta individuais alimentando câmaras de vaporização correspondentes e múltiplos ramais de alimentação de tinta mais curtos onde cada um alimenta correspondentes grupos de elementos ejetores de fluido. Uma estrutura de película fina 48 tem um canal de alimentação de tinta 54 formado nela o qual se comunica com a ranhura de alimentação de tinta 46 formada no substrato 44. Uma camada de orifícios 50 tem uma face frontal 50a e uma abertura de bico 34 formada na face frontal 50a. A camada de orifícios 50 também tem uma câmara de bico ou câmara de vaporização formada nela a qual se comunica com a abertura de bico 34 e canal de alimentação de tinta 54 da estrutura de película fina 48. Um resistor de disparo 52 está posicionado dentro da câmara de vaporização 56 e terminais 58 acoplam eletricamente o resistor de disparo 52 a circuitagem controlando a aplicação de corrente elétrica através de resistores de disparo selecionados. Um gerador de gota 60 como referido aqui inclui o resistor de disparo 52, câmara de bico ou câmara de vaporização 56 e abertura de bico 34. [0044] Durante a impressão, tinta flui da ranhura de alimentação de tinta 46 para a câmara de vaporização 56 via canal de alimentação de tinta 54. A abertura de bico 34 está operativamente associada com o resistor de disparo 52 tal que goticulas de tinta dentro da câmara de vaporização 56 sejam ejetadas através da abertura de bico 34 (p. ex., substancialmente normais ao plano do resistor de disparo 52) e contra o meio de impressão 36 com a energização do resistor de disparo 52. [0045] Configurações exemplo de pastilhas de cabeçote de impressão 40 incluem um cabeçote de impressão térmico, um cabeçote de impressão piezelétrico, um cabeçote de impressão eletrostático, ou qualquer outro tipo de dispositivo de ejeção de fluido conhecido na técnica que possa ser integrado em uma estrutura multicamada. O substrato 44 é formado, por exemplo, de silício, vidro, cerâmica, ou um polímero estável e a estrutura de película fina 48 é formada para incluir uma ou mais camadas de passivação ou isolação de dióxido de silício, carbeto de silício, nitreto de silício, tântalo, vidro de polissilício, ou outro material adequado. A estrutura de película fina 48, também, inclui pelo menos uma camada condutiva, a qual define o resistor de disparo 52 e terminais 58. Em uma configuração, a camada condutiva compreende, por exemplo, alumínio, ouro, tântalo, tântalo-alumínio, ou outro metal ou liga metálica. Em uma configuração, a circuitagem da célula de disparo, tal como descrito em detalhes abaixo, é implementada em substrato e camadas de película fina, tal como o substrato 44 e estrutura de película fina 48. [0046] Em uma configuração, a camada de orifícios 50 compreende uma resina epóxi foto-formadora de imagens, por exemplo, um epóxi referido como SU8, comercializada por Micro-Chem, Newton, MA. Técnicas exemplares para fabricar a camada de orifícios 50 com SU8 ou outros polímeros são descritas em detalhes na patente U.S. N° 6.162.589, a qual é aqui incorporada por referência. Em uma configuração, a camada de orifícios 50 é formada de duas camadas separadas referidas como uma camada de barreira (p. ex., uma camada de barreira foto-resistente de película seca) e uma camada metálica de orifícios (p. ex., uma camada de níquel, cobre, ligas de ferro/níquel, paládio, ouro, ou ródio) formadas sobre a camada de barreira. Outros materiais adequados, entretanto, podem ser empregados para formar a camada de orifícios 50. [0047] A figura 3 é um diagrama ilustrando os geradores de gota 60 localizados ao longo da ranhura de alimentação de tinta 4 6 em uma configuração da pastilha de cabeçote de impressão 40. A ranhura de alimentação de tinta 40 inclui lados opostos de ranhura de alimentação de tinta 4 6a e 4 6b. Os geradores de gota 60 estão dispostos ao longo de cada um dos lados opostos de ranhura de alimentação de tinta 46a e 46b. Um total de n geradores de gota 60 estão localizados ao longo da ranhura de alimentação de tinta 46, com m geradores de gota 60 localizados ao longo do lado de ranhura de alimentação de tinta 46a, e n-m geradores de gota 60 localizados ao longo do lado de ranhura de alimentação de tinta 46b. Em uma configuração, n é igual a 200 geradores de gota 60 localizados ao longo da ranhura de alimentação de tinta 46 e m é igual a 100 geradores de gota 60 localizados ao longo de cada um dos lados opostos de ranhura de alimentação de tinta 46a e 46b. Em outras configurações, qualquer número adequado de geradores de gota 60 podem ser dispostos ao longo da ranhura de alimentação de tinta 46. [0048] A ranhura de alimentação de tinta 46 provê tinta para cada um dos n geradores de gota 60 dispostos ao longo da ranhura de alimentação de tinta 46. Cada um dos n geradores de gota 60 inclui um resistor de disparo 52, uma câmara de vaporização 56 e um bico 34. Cada uma das n câmaras de vaporização 56 está fluidicamente acoplada à ranhura de alimentação de tinta 4 6 por pelo menos um canal de alimentação de tinta 54. Os resistores de disparo 52 dos geradores de gota 60 são energizados em uma seqüência controlada para ejetar fluido a partir das câmaras de vaporização 56 e pelos bicos 34 para imprimir uma imagem sobre o meio de impressão 36. [0049] A figura 4 é um diagrama ilustrando uma configuração de uma célula de disparo 70 empregada em uma configuração de pastilha de cabeçote de impressão 40. A célula de disparo 70 inclui um resistor de disparo 52, um interruptor de acionamento de resistor 72, e um circuito de memória 74. O resistor de disparo 52 é parte de um gerador de gota 60. O interruptor de acionamento 72 e circuito de memória 74 são parte da circuitagem que controla a aplicação de corrente elétrica através do resistor de disparo 52. A célula de disparo 70 é formada na estrutura de película fina 48 e no substrato 44. [0050] Em uma configuração, o resistor de disparo 52 é um resistor de película fina e o interruptor de acionamento 72 é um transistor de efeito de campo (FET). O resistor de disparo 52 está eletricamente acoplado a uma linha de disparo 76 e a trajetória dreno-fonte do interruptor de acionamento 72. A trajetória dreno-fonte do interruptor de acionamento 72 também está eletricamente acoplada a uma linha de referência que está acoplada uma voltagem de referência, tal como o terra. A porta do interruptor de acionamento 72 está eletricamente acoplada ao circuito de memória 74 que controla o estado do interruptor de acionamento 72. [0051] O circuito de memória 74 está eletricamente acoplado a uma linha de dados 80 e habilita as linhas 82. A linha de dados 80 recebe um sinal de dados que representa parte de uma imagem e permite às linhas 82 receberem sinais para controlar a operação do circuito de memória 74. O circuito de memória 74 armazena um bit de dados à medida que ele é habilitado pelos sinais de habilitação. O nivel lógico do bit de dados armazenado define o estado (p. ex., ligado ou desligado, condutor ou não condutor) do interruptor de acionamento 72. Os sinais de habilitação podem incluir um ou mais sinais selecionados e um ou mais sinais de endereço. [0052] A linha de disparo 76 recebe um sinal de energia compreendendo pulsos de energia e provê um pulso de energia para o resistor de disparo 52. Em uma configuração, os pulsos de energia são providos pelo controlador eletrônico 30 para ter tempos de partida cronometrados e duração cronometrada para fornecer uma quantidade correta de energia para aquecer e vaporizar fluido na câmara de vaporização 56 de um gerador de gota 60. Se o interruptor de acionamento 72 estiver em Ligado (conduzindo) , o pulso de energia aquece o resistor de disparo 52 para aquecer e ejetar fluido a partir do gerador de gota 60. Se o interruptor de acionamento 72 estiver Desligado (não conduzindo), o pulso de energia não aquece o resistor de disparo 52 e o fluido permanece no gerador de gota 60. [0053] A figura 5 é um diagrama esquemático ilustrando uma configuração de um arranjo de células de disparo de cabeçote de impressão a jato de tinta, indicado em 100. O arranjo de células de disparo 100 inclui uma pluralidade de células de disparo 70 arranjadas em n grupos de disparo 102a-102n. Em uma configuração, as células de disparo 70 são arranjadas em seis grupos de disparo 102a-102n. Em outras configurações, as células de disparo 70 podem ser arranjadas em qualquer número adequado de grupos de disparo 102a-102n, tal como quatro ou mais grupos de disparo 102a-102n. [0054] As células de disparo 70 no arranjo 100 são esquematicamente arranjadas em L fileiras e m colunas. As L fileiras de células de disparo 70 são eletricamente acopladas para habilitar as linhas 104 que recebem os sinais de habilitação. Cada fileira de células de disparo 70, referidas aqui como um subgrupo de fileiras ou subgrupo de células de disparo 70, está eletricamente acoplada a um conjunto de linhas de habilitação de subgrupo 106a-106L. As linhas de habilitação de subgrupo 106a-106L recebem sinais de habilitação de subgrupo SG1, SG2,... SGL que habilitam o correspondente subgrupo de células de disparo 70. [0055] As m colunas estão eletricamente acopladas às m linhas de dados 108a-108m que recebem sinais de dados Dl, D2. . . Dm, respectivamente. Cada uma das m colunas inclui células de disparo 7 0 em cada um dos n grupos de disparo 102a-102n e cada coluna de células de disparo, referida aqui como um grupo de linha de dados ou grupo de dados, está eletricamente acoplada a uma das linhas de dados 108a-108m. Em outras palavras, cada uma das linhas de dados 108a-108m está eletricamente acoplada a cada uma das células de disparo 70 em uma coluna, incluindo as células de disparo 70 em cada um dos grupos de disparo 102a-102n. Por exemplo, a linha de dados 108a está eletricamente acoplada a cada uma das células de disparo 70 na coluna esquerda distante, incluindo as células de disparo 70 em cada um dos grupos de disparo 102a-102n. A linha de dados 108b está eletricamente acoplada a cada uma das células de disparo 70 na coluna adjacente e assim por diante, até e incluindo a linha de dados 108m que está eletricamente acoplada a cada uma das células de disparo 70 na coluna direita distante, incluindo as células de disparo 70 em cada um dos grupos de disparo 102a-102n. [0056] Em uma configuração, o arranjo 100 está disposto em seis grupos de disparo 102a-102n e cada um dos seis grupos de disparo 102a-102n inclui 13 subgrupos e oito grupos de linhas de dados. Em outras configurações, o arranjo 100 pode ser disposto em qualquer número adequado de grupos de disparo 102a-102n e em qualquer número adequado de subgrupos e grupos de linhas de dados. Em uma configuração, os grupos de disparo 102a-102n não estão limitados a ter o mesmo número de subgrupos e grupos de linhas de dados. Ao contrário, cada um dos grupos de disparo 102a-102n pode ter um número diferente de subgrupos e/ou grupos de linhas de dados se comparado com qualquer outro grupo de disparo 102a-102n. Em adição, cada subgrupo pode ter um número diferente de células de disparo 70 se comparado com qualquer outro subgrupo, e cada grupo de linha de dados pode ter um número diferente de células de disparo 70 se comparado com qualquer outro grupo de linha de dados. [0057] As células de disparo 70 em cada um dos grupos de disparo 102a-102n estão eletricamente acopladas a uma das linhas de disparo HOa-llOn. No grupo de disparo 102a, cada uma das células de disparo 70 está eletricamente acoplada à linha de disparo 110a que recebe sinal de disparo ou sinal de energia FIRE1. No grupo de disparo 102b, cada uma das células de disparo 70 está eletricamente acoplada à linha de disparo 110b que recebe sinal de disparo ou sinal de energia FIRE2 e assim por diante, até e incluindo o grupo de disparo 102n onde cada uma das células de disparo 70 está eletricamente acoplada à linha de disparo 110η que recebe sinal de disparo ou sinal de energia FIREn. Em adição, cada uma das células de disparo 7 0 em cada um dos grupos de disparo 102a-102n está eletricamente acoplada a uma linha de referência comum 112 que está conectada ao terra. [0058] Em operação, sinais de habilitação de subgrupo SG1, SG2,... SGl são providos nas linhas de habilitação de subgrupo 106a-106L para habilitar um subgrupo de células de disparo 70. As células de disparo habilitadas 70 armazenam sinais de dados Dl, D2. . . Dm providos nas linhas de dados 108a-108m. Os sinais de dados Dl, D2... Dm são armazenados nos circuitos de memóri 74 das células de disparo habilitadas 72 em uma das células de disparo habilitada 70. O interruptor de acionamento 72 é definido para conduzir ou não conduzir baseado no valor do sinal de dados armazenado. [0059] Após os estados dos interruptores de acionamento selecionados 72 serem definidos, um sinal de energia FIREl-FIREn é provido na linha de disparo HOa-llOn correspondente ao grupo de disparo 102a-102n que inclui o subgrupo selecionado de células de disparo 70. O sinal de energia FIREl-FIREn inclui um pulso de energia. O pulso de energia é provido na linha de disparo selecionada HOa-llOn para energizar os resistores de disparo 52 nas células de disparo 70 que têm interruptores de acionamento 72 conduzindo. Os resistores de disparo energizados 52 aquecem e ejetam tinta sobre o meio de impressão 36 para imprimir uma imagem representada pelos sinais de dados Dl, D2... Dm. O processo de habilitar um subgrupo de células de disparo 70, armazenar sinais de dados Dl, D2... Dm no subgrupo habilitado e prover um sinal de energia FIREl-FIREn para energizar os resistores de disparo 52 no subgrupo habilitado continua até que a impressão pare. [00 60] Em uma configuração, à medida que um sinal de energia FIREl-FIREn é provido para um grupo de disparo selecionado 102a-102n, sinais de habilitação de subgrupo SG1, SG2,...SGl mudam para selecionar e habilitar um outro subgrupo em um diferente grupo de disparo 102a-102n. 0 subgrupo recentemente habilitado armazena os sinais de dados Dl, D2...Dm providos nas linhas de dados 108a-108m e um sinal de energia FIREl-FIREn é provido em uma das linhas de disparo HOa-llOn para energizar os resistores de disparo 52 nas células de disparo recentemente habilitadas 70. Em qualquer instante, somente um subgrupo de células de disparo 70 é habilitado pelos sinais de habilitação de subgrupo SG1, SG2,...SGl para armazenar os sinais de dados Dl, D2... Dm providos nas linhas de dados 108a-108m. Neste aspecto, os sinais de dados Dl, D2. . . Dm nas linhas de dados 108a-108m são sinais de dados multiplexados por divisão de tempo. Também somente um subgrupo em um grupo de disparo selecionado 102a-102n inclui interruptores de acionamento 72 que são definidos para conduzir enquanto um sinal de energia FIREl-FIREn for provido para o grupo de disparo selecionado 102a-102n. Entretanto, os sinais de energia FIREl-FIREn providos para diferentes grupos de disparo 102a-102n podem e se sobrepõem. [0061] A figura 6 é um diagrama esquemático ilustrando uma configuração de uma célula de disparo pré-carregada 120. A célula de disparo pré-carregada 120 é uma configuração da célula de disparo 70. A célula de disparo pré-carregada 120 inclui um interruptor de acionamento 172 eletricamente acoplado ao resistor de disparo 52. Em uma configuração, o interruptor de acionamento 172 é um FET incluindo uma trajetória dreno-fonte eletricamente acoplada em uma extremidade a um terminal do resistor de disparo 52 e na outra extremidade a uma linha de referência 122. A linha de referência 122 está conectada a uma voltagem de referência, tal como o terra. O outro terminal do resistor de disparo 52 está eletricamente acoplado a uma linha de disparo 124 que recebe um sinal de disparo ou sinal de energia FIRE incluindo pulsos de energia. Os pulsos de energia energizam o resistor de disparo 52 se o interruptor de acionamento 172 estiver ligado (conduzindo). [0062] A porta do interruptor de acionamento 172 forma uma capacitância de nó de estocagem 12 6 que funciona como um elemento de memória para armazenar dados conforme a ativação seqüencial de um transistor de pré-carga 128 e um transistor de seleção 130. A trajetória dreno-fonte e porta do transistor de pré-carga 128 estão eletricamente acopladas a uma linha de pré-carga 132 que recebe um sinal de pré-carga. A porta do interruptor de acionamento 172 está eletricamente acoplada à trajetória dreno-fonte do transistor de pré-carga 128 e à trajetória dreno-fonte do transistor de seleção 130. A porta do transistor de seleção 130 está eletricamente acoplada à linha de seleção 134 que recebe um sinal de seleção. A capacitância de nó de estocagem 126 é mostrada em linhas tracejadas, uma vez que ela é parte do interruptor de acionamento 172. Alternativamente, um capacitor separado do interruptor de acionamento 172 pode ser usado como um elemento de memória. [0063] Um transistor de dados 136, um primeiro transistor de endereço 128 e um segundo transistor de endereço 140 incluem trajetórias dreno-fonte que estão eletricamente acopladas em paralelo. A combinação em paralelo do transistor de dados 136, primeiro resistor de endereço 138 e segundo transistor de endereço 140 está eletricamente acoplada entre a trajetória dreno-fonte do transistor de seleção 130 e linha de referência 122. O circuito serial incluindo o transistor de seleção 130 acoplado à combinação em paralelo do transistor de dados 136, primeiro transistor de endereço 138 e segundo transistor de endereço 140 está eletricamente acoplado através da capacitância de nó 126 do interruptor de acionamento 172. A porta do transistor de dados 136 está eletricamente acoplada à linha de dados 142 que recebe sinais de dados ~DATA. A porta do primeiro transistor de endereço 138 está eletricamente acoplada a uma linha de endereço 144 que recebe sinais de endereço ~ADDRESS1 e a porta do segundo transistor de endereço 140 está eletricamente acoplada a uma segunda linha de endereço 146 que recebe sinais de endereço ~ADDRESS2. Os sinais de dados ~DATA e sinais de endereço ~ADDRESS1 e ~ADDRESS2 estão ativos quando baixos como indicados pelo til (~) no inicio do nome do sinal. A capacitância de nó 126, transistor de pré-carga 128, transistor de seleção 130, transistor de dados 136 e transistores de endereço 138 e 140 formam uma célula de memória. [00 64] Em operação, a capacitância de nó 126 é pré-carregada pelo transistor de pré-carga 128 provendo um pulso de voltagem de nivel alto na linha de pré-carga 132. Em uma configuração, após o pulso de voltagem de nivel alto na linha de pré-carga 132, um sinal de dados ~DATA é provido na linha de dados 142 para definir o estado do transistor de dados 136 e sinais de endereço ~ADDRESS1 e ~ADDRESS2 são providos nas linhas de endereço 144 e 14 6 para definir os estados do primeiro transistor de endereço 138 e segundo transistor de endereço 140. Um pulso de voltagem de magnitude suficiente é provido na linha de seleção 134 para ligar o transistor de seleção 130 e a capacitância de nó 126 se descarrega se o transistor de dados 136, primeiro transistor de endereço 138 e/ou segundo transistor de endereço 140 estiverem ligados. Alternativamente, a capacitância de nó 126 permanece carregada se o transistor de dados 136, primeiro transistor de endereço 138 e segundo transistor de endereço 140 estiverem todos desligados. [0065] A célula de disparo pré-carregada 120 é uma célula de disparo endereçada se ambos os sinais de endereço ~ADDRESS1 e ~ADDRESS2 forem baixos e a capacitância de nó 126 quer se descarrega se o sinal ~DATA for alto ou permanece carregada se o sinal de dados ~DATA for baixo. A célula de disparo pré-carregada 120 não é uma célula de disparo endereçada se pelo menos um dos sinais de endereço ~ADDRESS1 e ~ADDRESS2 for alto e a capacitância de nó 126 se descarrega independente do nivel de voltagem do sinal de dados ~DATA. 0 primeiro e segundo transistores de endereço 138 e 140 compreendem um decodificador de endereços, e o transistor de dados 136 controla o nivel de voltagem na capacitância de nó 126 se a célula de disparo pré-carregada 120 for endereçada. [0066] A célula de disparo pré-carregada 120 pode utilizar qualquer número de outras topologias ou arranjos, desde que os relacionamentos operacionais descritos acima sejam mantidos. Por exemplo, uma porta OU pode ser acoplada às linhas de endereço 144 e 146, a saida da qual é acoplada a um único transistor. [0067] A figura 7 é um diagrama esquemático ilustrando uma configuração de um arranjo de células de disparo de cabeçote de impressão a jato de tinta 200. O arranjo de células de disparo 200 inclui uma pluralidade de células de disparo pré-carregadas 120 arranjadas em seis grupos de disparo 202a-202f. As células de disparo pré-carregadas 120 em cada grupo de disparo 202a-202f são esquematicamente dispostas em 13 fileiras e oito colunas. Os grupos de disparo 202a-202f e células de disparo pré-carregadas 120 em arranjo 200 estão esquematicamente dispostos em 78 fileiras e oito colunas, embora o número de células de disparo pré-carregadas e seu leiaute possa variar como desejado. [0068] As oito colunas de células de disparo pré-carregadas 120 estão eletricamente acopladas a oito linhas de dados 208a-208h que recebem sinais de dados ~D1, ~D2... ~D8, respectivamente. Cada uma das oito colunas, referida aqui como um grupo de linha de dados ou grupo de dados, inclui células de disparo pré-carregadas 120 em cada um dos seis grupos de disparo 202a-202f. Cada uma das células de disparo 120 em cada coluna de células de disparo pré-carregadas 120 está eletricamente acoplado a uma das linhas de dados 208a-208h. Todas as células de disparo pré-carregadas 120 em um grupo de linha de dados estão eletricamente acopladas à mesma linha de dados 208a-208h que está eletricamente acoplada às portas dos transistores de dados 136 nas células de disparo pré-carregadas 120 na coluna. [0069] A linha de dados 208a está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 na coluna esquerda distante, incluindo as células de disparo pré-carregadas em cada um dos grupos de disparo 202a-202f. A linha de dados 208b está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 na coluna adjacente e assim por diante, até e incluindo a linha de dados 208h que está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 na coluna direita afastada, incluindo as células de disparo pré-carregadas 120 em cada um dos grupos de disparo 202a-202f. [0070] As fileiras de células de disparo pré-carregadas 120 estão eletricamente acopladas às linhas de endereço 206a-206g que recebem sinais de endereço ~A1, ~A2... ~A7, respectivamente. Cada célula de disparo pré-carregada 120 em uma fileira de células de disparo pré-carregadas 120, referida aqui como um subgrupo de fileiras ou subgrupo de células de disparo pré-carregadas 120, está eletricamente acoplada a duas das linhas de endereço 206a-206g. Todas as células de disparo pré-carregadas 120 em um subgrupo de fileiras estão eletricamente acopladas às mesmas duas linhas de endereço 206a-206g. [0071] Os subgrupos dos grupos de disparo 202a-202f são identificados como subgrupos SG1-1 a SG1-13 no grupo de disparo um (FG1) 202a, os subgrupos SG2-1 a SG2-13 no grupo de disparo dois (FG2) 202b e assim por diante, até e incluindo os subgrupos SG6-1 a SG6-13 no grupo seis (FG6) 202f. Em outras configurações, cada grupo de disparo 202a-202f pode incluir qualquer número adequado de subgrupos, tal como 14 ou mais subgrupos. [0072] Cada subgrupo de células de disparo pré-carregadas 120 está eletricamente acoplado a duas linhas de endereço 206a-206g. As duas linhas de endereço 206a-206g correspondentes a um subgrupo estão eletricamente acopladas ao primeiro e segundo transistores de endereço 138 e 140 em todas as células de disparo pré-carregadas 120 do subgrupo. Uma linha de endereço 206a-206g está eletricamente acoplada à porta de um de o primeiro e o segundo transistores de endereço 138 e 140 e a outra linha de endereço 206a-206g está eletricamente acoplada à porta do outro um de o primeiro e o segundo transistores de endereço 138 e 140. As linhas de endereço 206a-206g recebem sinais de endereço ~A1, ~A2... ~A7 e estão acopladas para prover os sinais de endereço ~A1, ~A2... ~A7 para os subgrupos do arranjo 200 como segue: [0073] Os subgrupos de células de disparo pré-carregadas 120 são endereçados provendo sinais de endereço ~A1, ~A2... ~A? nas linhas de endereço 206a-206g. Em uma configuração, as linhas de endereço 206a-206g estão eletricamente acopladas a um ou mais geradores de endereço providos na pastilha de cabeçote de impressão 40. [0074] As linhas de pré-carga 210a-210f recebem sinais de pré-carga PREl, PRE2... PRE6 e proveem os sinais de pré-carga PREl, PRE2... PRE6 para os correspondentes grupos de disparo 202a-202f. A linha de pré-carga 210a está eletricamente acoplada a todas as células de disparo pré-carregadas 120 em FG1 202a. A linha de pré-carga 210b está eletricamente acoplada a todas as células de disparo pré-carregadas 120 em FG2 202b e assim por diante, até e incluindo a linha de pré-carga 210f que está eletricamente acoplada a todas as células de disparo pré-carregadas 120 na FG6 202f. Cada uma das linhas de pré-carga 210a-210f está eletricamente acoplada à porta e à trajetória dreno-fonte de todos os transistores de pré-carga 128 no correspondente grupo de disparo 202a-202f, e todas as células de disparo pré-carregadas 120 em um grupo de disparo 202a-202f estão eletricamente acopladas a somente uma linha de pré-carga 210a-210f. Portanto, as capacitâncias de nó 126 de todas as células de disparo pré-carregadas 120 em um grupo de disparo 202a-202f são carregadas provendo o correspondente sinal de pré-carga PRE1, PRE2... PRE6 à correspondente linha de pré-carga 210a-210f. [0075] As linhas de seleção 212a-212f recebem os sinais de seleção SELl, SEL2... SEL6 e fornecem os sinais de seleção SEL1, SEL2... SEL6 para os correspondentes grupos de disparo 202a-202f. A linha de seleção 212a está eletricamente acoplada a todas as células de disparo pré-carregadas 120 em FG1 202a. A linha de seleção 212b está eletricamente acoplada a todas as células de disparo pré-carregadas 120 em FG2 202b e assim por diante, até e incluindo a linha de seleção 212f que está eletricamente acoplada a todas as células de disparo pré-carregadas 120 em FG6 202f. Cada uma das linhas de seleção 212a-212f está eletricamente acoplada à porta de todos os transistores de seleção 130 no correspondente grupo de disparo 202a-202f, e todas as células de disparo pré-carregadas 120 em um grupo de disparo 202a-202f estão eletricamente acopladas a somente uma linha de seleção 212a-212f. [0076] As linhas de disparo 214a-214f recebem sinais de disparo ou sinais de energia FIREl, FIRE2... FIRE6 e fornecem os sinais de energia FIREl, FIRE2... FIRE6 para os correspondentes grupos de disparo 202a-202f. A linha de disparo 214a está eletricamente acoplada a todas as células de disparo pré-carregadas 120 em FG1 202a. A linha de disparo 214b está eletricamente acoplada a todas as células de disparo pré-carregadas 120 em FG2 202b e assim por diante, até e incluindo a linha de disparo 214f que está eletricamente acoplada a todas as células de disparo pré-carregadas 120 em FG6 202f. Cada uma das linhas de disparo 214a-214f está eletricamente acoplada a todos os resistores de disparo 52 no correspondente grupo de disparo 202a-202f, e todas as células de disparo pré-carregadas 120 em um grupo 202a-202f estão eletricamente acopladas a somente uma linha de disparo 214a-214f. As linhas de disparo 214a-214f estão eletricamente acopladas a circuitagem de suprimento externa por sapatas de interface apropriadas. (Veja as figuras 25A e 25B) . Todas as células de disparo pré-carregadas 120 em arranjo 200 estão eletricamente acopladas a uma linha de referência 216 que está conectada a uma voltagem de referência, tal como o terra. Portanto, as células de disparo pré-carregadas 120 em um subgrupo de fileiras de células de disparo pré-carregadas 120 estão eletricamente acopladas às mesmas linhas de endereço 206a-206g, linha de pré-carga 210a-210f, linha de seleção 212a-212f e linha de disparo 214a-214f. [0077] Em operação, em uma configuração os grupos de disparo 202a-202f são selecionados para disparo em sucessão. FG1 202a é selecionado antes que FG2 202b, que é selecionado antes que FG3 e assim por diante, até FG6 202f. Após FG6 202f, o ciclo de grupo de disparo começa de novo com FG1 202a. Entretanto, outras seqüências, e seleções não seqüenciais podem ser utilizadas. [0078] Os sinais de endereço ~A1, ~A2... ~a7 ciciam através dos 13 endereços de subgrupos de fileiras antes de repetir um endereço de subgrupo de fileira. Os sinais de endereço ~A1, ~A2... ~A7 providos nas linhas de endereço 206a-206g são definidos para um endereço de subgrupo de fileiras durante cada ciclo através dos grupos de disparo 202a-202f. Os sinais de endereço ~A1, ~A2... ~A7 selecionam um subgrupo de fileiras em cada um dos grupos de disparo 202a-202f para um ciclo através dos grupos de disparo 202a-202f. Para o ciclo seguinte pelos grupos de disparo 202a-202f, os sinais de endereço ~A1, ~A2... ~A7 são mudados para selecionar um outro subgrupo de fileiras em cada um dos grupos de disparo 202a-202f. Isto continua até que os sinais de endereço ~A1, ~A2.. ~A7 selecionem o último subgrupo de fileiras nos grupos de disparo 202a-202f. Após o último subgrupo de fileiras, os sinais de endereço ~A1, ~A2... ~A7 selecionam o primeiro subgrupo de fileiras para começar o ciclo de endereços novamente. [0079] Em um outro aspecto de operação, um dos grupos de disparo 202a-202f é operado provendo um sinal de pré-carga PRE1, PRE2... PRE6 na linha de pré-carga 210a-210f do um grupo de disparo 202a-202f. O sinal de pré-carga PREl, PRE2... PRE6 define um intervalo ou período de tempo de pré-carga durante cujo tempo a capacitância de nó 126 em cada interruptor de acionamento 172 no um grupo de disparo 202a-202f é carregado para um nível de voltagem alto, para pré-carregar o um grupo de disparo 202a-202f. [0080] Os sinais de endereço ~A1, ~A2... ~A7 são providos nas linhas de endereço 206a-206g para endereçar um subgrupo de fileiras em cada um dos grupos de disparo 202a-202f, incluindo um subgrupo de fileiras no grupo de disparo pré-carregado 202a-202f. Os sinais de dados ~D1, ~D2... ~D8 são providos nas linhas de dados 208a-208h para fornecer dados para todos os grupos de disparo 202a-202f, incluindo o subgrupo de fileiras endereçado no grupo de disparo pré-carregado 202a-202f. [0081] A seguir, um sinal de seleção SEL1, SEL2... SEL6 é provido na linha de seleção 212a-212f do grupo de disparo pré-carregado 202a-202f. O sinal de seleção SEL1, SEL2... SEL6 define um intervalo de tempo de descarga para descarregar a capacitância de nó 126 em cada interruptor de acionamento 172 em uma célula de disparo pré-carregada 120 que não está quer no subgrupo de fileiras endereçado no grupo de disparo selecionado 202a-202f ou endereçada no grupo de disparo selecionado 202a-202f e recebendo um sinal de dados de nivel alto ~D1, ~D2. . . ~D8. A capacitância de nó 12 6 não se descarrega nas células de disparo pré-carregadas 120 que estão endereçadas no grupo de disparo selecionado 202a-202f e recebendo um sinal de dados de nivel baixo ~D1, ~D2... ~D8. Um nivel de voltagem alto na capacitância de nó 126 liga o interruptor de acionamento 172 (condutor). [0082] Após os interruptores de acionamento 172 no grupo de disparo selecionado 202a-202f serem definidos para conduzir ou não conduzir, um pulso de energia ou pulso de voltagem é provido na linha de disparo 214a-214f do grupo de disparo selecionado 202a-202f. As células de disparo pré-carregadas 120 que têm interruptores de acionamento 172 conduzindo, conduzem corrente através do resistor de disparo 52 para aquecer tinta e ejetar tinta a partir do correspondente gerador de gota 60.

[0083] Com os grupos de disparo 202a-202f operados em sucessão, o sinal de seleção SELl, SEL2... SEL6 para um grupo de disparo 202a-202f é usado como o sinal de pré-carga PRE1, PRE2... PRE6 para o próximo grupo de disparo 202a-202f. O sinal de pré-carga PRE1, PRE2. . . PRE6 para um grupo de disparo 202a-202f precede o sinal de seleção SELl, SEL2... SEL6 e sinal de energia FIRE1, FIRE2... FIRE6 para um grupo de disparo 202a-202f. Apoós o sinal de pré-carga PREl, PRE2... PRE6, os sinais de dados ~D1, ~D2... ~D8 são multiplexados no tempo e armazenados no subgrupo de fileiras endereçado do um grupo de disparo 202a-202f pelo sinal de seleção SELl, SEL2.. . SEL6. 0 sinal de seleção SELl, SEL2. . . SEL6 para o grupo de disparo selecionado 202a-202f também é o sinal de pré-carga PREl, PRE2... PRE6 para o próximo grupo de disparo 202a-202f. Após o sinal de seleção SELl, SEL2... SEL6 para o grupo de disparo selecionado 202a-202f estar completo, o sinal de seleção SELl, SEL2... SEL6 para o próximo grupo de disparo 202a-202f é provido. As células de disparo pré-carregadas 120 em subgrupo selecionado disparam ou aquecem tinta baseado no sinal de dados armazenado ~D1, ~D2... ~D8 à medida que o sinal de energia FIRE1, FIRE2... FIRE6, incluindo um pulso de energia, é provido para o grupo de disparo selecionado 202a-202f. [0084] A figura 8 é um diagrama de sincronismo ilustrando a operação de uma configuração do arranjo de células de disparo 200. Os grupos de disparo 202a-202f são selecionados em sucessão para energizar as células de disparo pré-carregadas 120 baseado em sinais de dados ~D1, ~D2... ~D8, indicadas em 300. Os sinais de dados ~D1, ~D2. . . ~D8 em 300 são alterados dependendo dos bicos que devem ejetar fluido, indicados em 302, para cada combinação de endereço de subgrupo de fileiras e grupo de disparo 202a-202f. Os sinais de endereço ~A1, ~A2... ~A7 em 304 são providos nas linhas de endereço 206a-206g para endereçar um subgrupo de fileiras de cada um dos grupos de disparo 202a-202f. Os sinais de endereço ~A1, ~A2... ~A7 em 304 são definidos para um endereço, indicado em 306, para um ciclo através dos grupos de disparo 202a-202f. Após o ciclo estar completo, os sinais de endereço ~A1, ~A2... ~A7 em 304 são alterados em 308 para endereçar um subgrupo de fileiras diferente de cada um dos grupos de disparo 202a-202f. Os sinais de endereço ~A1, ~A2... ~A7 em 304 se incrementam através dos subgrupos de fileiras para endereçar os subgrupos de fileiras em ordem seqüencial de um para 13 e de volta para um. Em outras configurações, os sinais de endereço ~A1, ~A2... ~A7 em 304 podem ser definidos para endereçar subgrupos de fileiras em qualquer ordem adequada. [0085] Durante um ciclo através dos grupos de disparo 202a-202f, a linha de seleção 212f acoplada ao FG8 202f e linha de pré-carga 201a acoplada ao FG1 202a recebem o sinal SEL6/PRE1 309, incluindo o pulso de sinal SEL6/PRE1 310. Em uma configuração, a linha de seleção 212f e linha de pré-carga 210a estão eletricamente acopladas juntas para receber o mesmo sinal Em uma outra configuração, a linha de seleção 212f e linha de pré-carga 210a não estão eletricamente acopladas juntas, mas recebem sinais similares. [0086] O pulso de sinal SEL6/PRE1 310 na linha de pré-carga 210a, pré-carrega todas as células de disparo 120 em FG1 202a. A capacitância de nó 126 para cada uma das células de disparo pré-carregadas 120 em FG1 202a é carregada para um nivel de voltagem alto. As capacitâncias de nó 126 para as células de disparo pré-carregadas 120 em um subgrupo de fileiras SG1-K indicado em 311, são pré-carregadas para um nivel de voltagem alto em 312. 0 endereço de subgrupo de fileiras em 306 seleciona o subgrupo SG1-K, e um sinal de dados definindo em 314 é provido para os transistores de dados 136 em todas as células de disparo pré-carregadas 120 de todos os grupos de disparo 202a-202f, incluindo o endereço do subgrupo de fileira selecionado SGl-K. [0087] A linha de seleção 212a para FG1 202a e linha de pré-carga 210b para FG2 202b recebem o sinal SEL1/PRE2 315, incluindo o pulso de sinal SEL1/PRE2 316. O pulso de sinal SEL1/PRE2 316 na linha de seleção 212a liga o transistor de seleção 130 em cada uma das células de disparo pré-carregadas 120 em FG1 2 02a. A capacitância de nó 126 é descarregada em todas as células de disparo pré-carregadas 120 em FG1 202a que não estão no endereço do subgrupo de fileiras selecionado SGl-K. No endereço do subgrupo de fileiras selecionado SGl-K, os dados em 314 são armazenados, indicados em 318, nas capacitâncias de nó 126 dos interruptores de acionamento 172 no subgrupo de fileiras SGl-K para quer ligar o interruptor de acionamento (conduzir) ou desligar (não conduzir). [0088] O pulso de sinal SEL1/PRE2 em 316 na linha de pré-carga 210b, pré-carrega todas as células de disparo 120 em FG2 202b. A capacitância de nó 126 para cada uma das células de disparo pré-carregadas 120 em FG2 202b é carregada para um nivel de voltagem alto. As capacitâncias de nó 12 6 para as células de disparo pré-carregadas 120 em um subgrupo de fileiras SG2-K indicado em 319, são pré-carregadas para um nivel de voltagem alto em 320. O endereço de subgrupo de fileiras em 306 seleciona o subgrupo SG2-K, e um sinal de dados definido em 328 é provido para os transistores de dados 136 em todas as células de disparo pré-carregadas 120 de todos os grupos de disparo 202a-202f, incluindo o endereço do subgrupo de fileiras selcionado SG2-K. [0089] A linha de disparo 214a recebe o sinal de energia FIRE1, indicado em 323, incluindo um pulso de energia em 322 para energizar os resistores de disparo 52 nas células de disparo pré-carregadas 120 que têm interruptores de acionamento condutivos 172 em FG1 202a. O pulso de energia FIRE1 322 sobe enquanto o pulso de sinal SEL1/PRE2 316 está alto e enquanto a capacitância de nó 126 nos interruptores de acionamento não conduzindo 172 está sendo ativamente puxado para baixo, indicado no sinal de energia FIRE1 323 em 324. A comutação do pulso de energia 322 para alto enquanto as capacitâncias de nó 126 são ativamente puxadas para baixo, impede as capacitâncias de nó 126 de serem inadvertidamente carregadas pelo interruptor de acionamento 172 à medida que o pulso de energia 322 sobe. O sinal SEL1/PRE2 315 abaixa e o pulso de energia 322 é provido para FG1 202a por um tempo predeterminado para aquecer tinta e ejetar a tinta através dos bicos 34 correspondentes às células de disparo pré-carregadas 120 conduzindo. [0090] A linha de seleção 212b para FG2 202b e linha de pré-carga 210c para FG3 202c recebem o sinal SEL2/PRE3 325, incluindo o pulso de sinal SEL2/PRE3 326. Após o pulso de sinal SEL1/PRE2 316 abaixar e enquanto o pulso de energia 322 está alto, o pulso de sinal SEL2/PRE3 326 na linha de seleção 212b liga o transistor de seleção 130 em cada uma das células de disparo pré-carregadas 120 em FG2 202b. A capacitância de nó 126 é descarregada em todas as células de disparo pré-carregadas 120 em FG2 202b que não estão no endereço do subgrupo de fileiras selecionado SG2-K. O sinal de dados definido 328 para o subgrupo SG2-K é armazenado nas células de disparo pré-carregadas 120 do subgrupo SG2-K, indicado em 330, para quer ligar os interruptores de acionamento 172 (conduzindo) ou desligar (não conduzindo). O pulso de sinal SEL2/PRE3 na linha de pré-carga 210c pré-carrega todas as células de disparo pré-carregadas 120 em FG3 202c. [0091] A linha de disparo 214b recebe o sinal de energia FIRE2, indicado em 331, incluindo o pulso de energia 332, para energizar os resistores de disparo 52 nas células de disparo pré-carregadas 120 de FG2 202b que têm interruptores de acionamento conduzindo 172. O pulso de energia FIRE2 332 sobe enquanto o pulso de sinal SEL2/PRE3 326 está alto, indicado em 334. 0 pulso de sinal SEL2/PRE3 326 abaixa e o pulso de energia FIRE 2 332 permanece alto para aquecer e ejetar tinta a partir do correspondente gerador de gota 60. [0092] Depois que o pulso de sinal SEL2/PRE3 326 abaixa e enquanto o pulso de energia 332 está alto, um sinal SEL3/PRE4 é provido para selecionar FG3 202c e pré-carregar FG4 202d. O processo de pré-carregar, selecionar e prover um sinal de energia, incluindo um pulso de energia, continua até e incluindo FG6 202f. [0093] O pulso de sinal SEL5/PRE6 na linha de pré-carga 210f, pré-carrega todas as células de disparo pré-carregadas 120 em FG6 202f. A capacitância de nó 126 para cada uma das células de disparo pré-carregadas 120 em FG6 202f é carregada para um nivel de voltagem alto. As capacitâncias de nó 12 6 para as células de disparo pré-carregadas 120 em um subgrupo de fileiras SG6-K, indicado em 339, são pré-carregadas para um nivel de voltagem alto em 341. O endereço de subgrupo de fileiras em 306 seleciona o subgrupo SG6-K, e o conjunto de sinais de dados 338 é provido para os transistores de dados 136 em todas as células de disparo pré-carregadas 120 de todos os grupos de disparo 202a-202f, incluindo o endereço do subgrupo de fileiras selecionado SG6-K. [0094] A linha de seleção 212f para FG6 202f e linha de pré-carga 210a para FG1 202a recebem um segundo sinal de pulso SEL6/PRE1 em 336. 0 segundo sinal de pulso SEL6/PRE1 336 na linha de seleção 212f liga o transistor de seleção 130 em cada uma das células de disparo pré-carregadas 120 em FG6 202f. A capacitância de nó 126 é descarregada em todas as células de disparo pré-carregadas 120 em FG6 202f que não estão no endereço do subgrupo de fileiras selecionado SG6-K. No endereço do subgrupo de fileiras selecionado sG6-K, os dados 338 são armazenados em 340 nas capacitâncias de nó 126 de cada interruptor de acionamento 172 para quer ligar o interruptor de acionamento ou desligar. [0095] O sinal SEL6/PRE1 na linha de pré-carga 210a, pré-carrega as capacitâncias de nó 126 em todas as células de disparo 120 em FG1 202a, incluindo as células de disparo 120 em subgrupo de fileiras SG1-K, indicado em 342, para um nível de voltagem alto. As células de disparo 120 em FG1 202a são pré-carregadas enquanto os sinais de endereço ~A1, ~A2... ~A7 304 selecionam subgrupos de fileiras SG1-K, SG2-K e assim por diante, até o subgrupo de fileiras SG6-K. [0096] A linha de disparo 214f recebe o sinal de energia FIRE6, indicado em 343, incluindo um pulso de energia em 344 para energizar os resistores de disparo 52 nas células de disparo pré-carregadas 120 que têm interruptores de acionamento condutivos 172 em FG6 202f. O pulso de energia 344 sobe enquanto o pulso de sinal SEL6/PRE1 336 está alto e as capacitâncias de nó 126 nos interruptores de acionamento não condutivos 172 estão sendo ativamente puxadas para baixo, indicado em 346. Comutar o pulso de energia 344 para cima enquanto as capacitâncias de nó 126 são ativamente puxadas para baixo, impede as capacitâncias de nó 12 6 de serem inadvertidamente carregadas pelo interruptor de acionamento 172 à medida que o pulso de energia 344 sobe. 0 pulso de sinal SEL6/PRE1 336 abaixa e o pulso de energia 344 é mantido alto por um tempo predeterminado para aquecer tinta e ejetar tinta através dos bicos 34 correspondentes às células de disparo pré-carregadas 120. [0097] Após o pulso de sinal SEL6/PRE1 336 abaixar e enquanto o pulso de energia 344 está alto, os sinais de endereço ~A1, ~A2... ~A7 304 são alterados em 308 para selecionar um outro conjunto de subgrupos SG1-K+1, SG2-K+1 e assim por diante, até SG6-K+1. A linha de seleção 212a para FG1 202a e linha de pré-carga 210b para FG2 202b recebem um pulso de sinal SEL1/PRE2, indicado em 348. O pulso de sinal SEL1/PRE2 na linha de seleção 212a liga o transistor de seleção 130 em cada uma das células de disparo pré-carregadas 120 em FG1 202a. A capacitância de nó 126 é descarregada em todas as células de disparo pré-carregadas 120 em FG1 202a que não estão no endereço de subgrupo selecionado SG1-K+1. O conjunto de sinal de dados 350 para o subgrupo de fileiras SG1-K+1 é armazenado nas células de disparo pré-carregadas 120 do subgrupo SG1-K+1 para quer ligar os interruptores de acionamento 172 ou desligá-los. O pulso de sinal SEL1/PRE2 348 na linha de pré-carga 210b pré-carrega todas as células de disparo 120 em FG2 202b. [0098] A linha de disparo 214a recebe pulso de energia 352 para energizar os resistores de disparo 52 e células de disparo pré-carregadas 120 de FG1 202a que têm interruptores de acionamento conduzindo 172. O pulso de energia 352 sobe enquanto o pulso de sinal SEL1/PRE2 está alto. O pulso de sinal SEL1/PRE2 348 abaixa e o pulso de energia 352 permanece alto para aquecer e ejetar tinta a partir de correspondentes geradores de gota 60. O processo continua até que a impressão esteja completa. [00 99] A figura 9 é um diagrama ilustrando uma configuração de um gerador de endereço 400 na pastilha de cabeçote de impressão 40. O gerador de endereço 400 inclui um registro de deslocamento 402, um circuito de direção 404 e um arranjo lógico 406. O registro de deslocamento 402 está eletricamente acoplado ao circuito de direção 404 pelas linhas de controle de direção 408. Também, o registro de deslocamento 402 está eletricamente acoplado ao arranjo lógico 406 pelas linhas de saida de registro de deslocamento 410a-410m. [00100] Nas configurações descritas abaixo, o gerador de endereço 400 provê sinais de endereço para as células de disparo 120. Em uma configuração, o gerador de endereço 400 recebe sinais externos, veja as figuras 25A e 25B, incluindo um sinal de controle CSYNC e seis sinais de sincronismo Tl-T6, e em resposta provê sete sinais de endereço ~A1, ~A2,... ~A7. Os sinais de endereço ~A1, ~A2, ... ~A7 estão ativos quando eles estão no nivel de voltagem baixo, como indicado pelo til precedente em cada nome de sinal. Em uma configuração, os sinais de sincronismo T1-T6 são providos nas linhas de seleção (p. ex., linhas de seleção 212a-212f mostradas na figura 7) . O gerador de endereço 400 é uma configuração de um circuito de controle configurado para responder a um sinal de controle (p. ex., CSYNC) para iniciar uma seqüência (p. ex., uma seqüência de endereços ~A1, ~A2... ~A7 em ordem crescente ou reversa) para habilitar as células de disparo 120 para ativação. [00101] O gerador de endereço 400 inclui redes de divisão de resistor 412, 414 e 416 que recebem os sinais de sincronismo T2, T4 e T6. A rede de divisão de resistor 412 recebe o sinal de sincronismo T2 pela linha de sinal de sincronismo 418 e divide abaixando o nível de voltagem do sinal de sincronismo T2 para prover um sinal de sincronismo T2 de nível de voltagem reduzido na primeira linha de sinal de avaliação 420. A rede de divisão de resistor 414 recebe o sinal de sincronismo T4 pela linha de sinal de sincronismo 422 e divide abaixando o nível de voltagem do sinal de sincronismo T4 para prover um sinal de sincronismo T4 de nível de voltagem reduzido na segunda linha de sinal de avaliação 424. A rede de divisão de resistor 416 recebe o sinal de sincronismo T6 através da linha de sinal de sincronismo 426 e divide abaixando o nível de voltagem do sinal de sincronismo T6 para prover um sinal de sincronismo T6 de nível de voltagem reduzido na terceira linha de sinal de avaliação 428. [00102] O registro de deslocamento 402 recebe o sinal de controle CSYNC através da linha de sinal de controle 430 e sinais de direção pelas linhas de sinal de direção 408. Também, o registro de deslocamento 402 recebe o sinal de sincronismo TI pela linha de sinal de sincronismo 432 como primeiro sinal de pré-carga PREl. O sinal de sincronismo T2 de nível de voltagem reduzido é recebido pela primeira linha de sinal de avaliação 420 como primeiro sinal de avaliação EVAL-1. 0 sinal de sincronismo T3 é recebido pela linha de sinal de sincronismo 434 como segundo sinal de pré-carga PRE2, e o sinal de sincronismo T4 de nível de voltagem reduzido é recebido pela segunda llinha de sinal de avaliação 424 como segundo sinal de avaliação EVAL2. 0 registro de deslocamento 402 provê sinais de saída de registro de deslocamento S01-S013 nas linhas de saída de registro de deslocamento 410a-410m. [00103] O registro de deslocamento 402 inclui treze células de registro de deslocamento 403a-403m que fornecem os treze sinais de saída de registro de deslocamento S01-S013. Cada célula de registro de deslocamento 403a-403m fornece um dos sinais de saída de registro de deslocamento S01-S013. As treze células de registro de deslocamento 403a-403m estão eletricamente acopladas em série para prover deslocamento na direção para frente e na direção reversa. Em outras configurações, o registro de deslocamento 402 pode incluir qualquer número adequado de células de registro de deslocamento 403 para prover qualquer número adequado de sinais de saída de registro de deslocamento, para fornecer qualquer número de sinais de endereço desejados. [00104] A célula de registro de deslocamento 403a fornece sinal de saída de registro de deslocamento SOI na linha de saída de registro de deslocamento 410a. A célula de registro de deslocamento 403b provê sinal de saída de registro de deslocamento S02 na linha de saída de registro de deslocamento 410b. A célula de registro de deslocamento 403c fornece sinal de saída de registro de deslocamento S03 na linha de saída de registro de deslocamento 410c. A célula de registro de deslocamento 403d provê sinal de saída de registro de deslocamento S04 na linha de saida de registro de deslocamento 410d. A célula de registro de deslocamento 403e provê sinal de saida de registro de deslocamento S05 na linha de saida de registro de deslocamento 410e. A célula de registro de deslocamento 403f provê sinal de saida de registro de deslocamento S06 na linha de saida de registro de deslocamento 410f. A célula de registro de deslocamento 403g provê sinal de saida de registro de deslocamento S06 na linha de saida de registro de deslocamento 410f. A célula de registro de deslocamento 403g provê sinal de saida de registro de deslocamento S07 na linha de saida de registro de deslocamento 410g. A célula de registro de deslocamento 403h provê sinal de saida de registro de deslocamento S08 na linha de saida de registro de deslocamento 410h. A célula de registro de deslocamento 403i provê sinal de saida de registro de deslocamento S09 na linha de saida de registro de deslocamento 410i. A célula de registro de deslocamento 403j provê sinal de saida de registro de deslocamento SOIO na linha de saida de registro de deslocamento 410j. A célula de registro de deslocamento 403k provê sinal de saida de registro de deslocamento SOll na linha de saida de registro de deslocamento 410k. A célula de registro de deslocamento 4031 provê sinal de saida de registro de deslocamento S012 na linha de saida de registro de deslocamento 4101 e a célula de registro de deslocamento 403m provê sinal de saida de registro de deslocamento S013 na linha de saida de registro de deslocamento 410m. [00105] O circuito de direção 404 recebe o sinal de controle CSYNC na linha de sinal de controle 430. O sinal de sincronismo T3 é recebido na linha de sinal de sincronismo 434 como o quarto sinal de pré-carga PRE4. O sinal de sincronismo T4 de nivel de voltagem reduzido é recebido na linha de sinal de avaliação 424 como quarto sinal de avaliação EVAL4. 0 sinal de sincronismo T5 é recebido na linha de sinal de sincronismo 436 como terceiro sinal de pré-carga PRE3, e o sinal de sincronismo T6 de nivel de voltagem reduzido é recebido na linha de sinal de avaliação 428 como terceiro sinal de avaliação EVAL3. 0 circuito de direção 404 provê sinais de direção para o registro de deslocamento 402 através das linhas de sinal de direção 408. [00106] O arranjo lógico 406 inclui os transistores de pré-carga de linha de endereço 438a-438g, transistores de avaliação de endereço 440a-440m, transistores de prevenção de avaliação 442a e 442b, e transistor de pré-carga de avaliação lógica 444. Também, o arranjo lógico 406 inclui pares de transistores de endereço 446, 448,... 470 que decodificam sinais de saída de registro de deslocamento S01-S013 nas linhas de saída de registro de deslocamento 410a-410m para fornecer os sinais de endereço ~A1, ~A2,... ~A7. O arranjo lógico 406 inclui transistores de endereço um 446a e 446b, transistores de endereço dois 448a e 448b, transistores de endereço três 450a e 450b, transistores de endereço quatro 452a e 452b, transistores de endereço cinco 454a e 454b, transistores de endereço seis 456a e 456b, transistores de endereço sete 458a e 458b, transistores de endereço oito 460a e 460b, transistores de endereço nove 462a e 462b, transistores de endereço dez 464a e 464b, transistores de endereço onze 466a e 466b, transistores de endereço doze 468a e 468b e transistores de endereço treze 470a e 470b. [00107] Os transistores de pré-carga de linha de endereço 438a-438g estão eletricamente acoplados à linha de sinal T3 434 e linhas de endereço 472a-472g. A porta e um lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438 estão eletricamente acoplados à linha de sinal T3 434. O outro lado da trajetória de drenagem do transistor de pré-carga de linha de endereço 438a está eletricamente acoplado à linha de endereço 472a. A porta e um lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438b estão eletricamente acoplados à linha de sinal T3 434. 0 outro lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438b está eletricamente acoplado à linha de endereço 472b. A porta e um lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438c estão eletricamente acoplados à linha de sinal T3 434. 0 outro lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438c está eletricamente acoplado à linha de endereço 472c. A porta e um lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438d estão eletricamente acoplados à linha de sinal T3 434. 0 outro lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438d está eletricamente acoplado à linha de endereço 4 72d. A porta e um lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438e estão eletricamente acoplados à linha de sinal T3 434. 0 outro lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438e está eletricamente acoplado à linha de endereço 472e. A porta e um lado do trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438f estão eletricamente acoplados à linha de sinal T3 434. 0 outro lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438f está eletricamente acoplado à linha de endereço 4 72f. A porta e um lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438g estão eletricamente acoplados à linha de sinal T3 434. O outro lado da trajetória dreno-fonte do transistor de pré-carga de linha de endereço 438g está eletricamente acoplado à linha de endereço 472g. Em uma configuração, os transistores de pré-carga de linha de endereço 438a-438g estão eletricamente acoplados à linha de sinal T4 422, ao invés da linha de sinal T3 434. A linha de sinal T4 422 está eletricamente acoplada à porta e um lado da trajetória dreno-fonte de cada um dos transistores de pré-carga de linha de endereço 438a-438g.

[00108] A porta de cada um dos transistores de avaliação de endereço 440a-440m está eletricamente acoplada à linha de sinal de avaliação lógica 474. Um lado da trajetória dreno-fonte de cada um dos transistores de avaliação de endereço 440a-440m está eletricamente acoplado ao terra. Em adição, a trajetória dreno-fonte do transistor de avaliação de endereço 440a está eletricamente acoplada à linha de avaliação 476a. A trajetória dreno-fonte do transistor de avaliação de endereço 440b está eletricamente acoplada à linha de avaliação 476b. A trajetória dreno-fonte do transistor de avaliação de endereço 440c está eletricamente acoplada à linha de avaliação 476c. A trajetória dreno-fonte do transistor de avaliação de endereço 440d está eletricamente acoplada à linha de avaliação 476d. A trajetória dreno-fonte do transistor de avaliação de endereço 440e está eletricamente acoplada à linha de avaliação 476e. A trajetória dreno-fonte do transistor de avaliação de endereço 440f está eletricamente acoplada à linha de avaliação 476f. A trajetória dreno-fonte do transistor de avaliação de endereço 440g está eletricamente acoplada à linha de avaliação 476g. A trajetória dreno-fonte do transistor de avaliação de endereço 440h está eletricamente acoplada à linha de avaliação 476h. A trajetória dreno-fonte do transistor de avaliação de endereço 440i está eletricamente acoplada à linha de avaliação 476i. A trajetória dreno-fonte do transistor de avaliação de endereço 440j está eletricamente acoplada à linha de avaliação 476j. A trajetória dreno-fonte do transistor de avaliação de endereço 440k está eletricamente acoplada à linha de avaliação 476k. A trajetória dreno-fonte do transistor de avaliação de endereço 4401 está eletricamente acoplada à linha de avaliação 4761. A trajetória dreno-fonte do transistor de avaliação de endereço está eletricamente acoplada à linha de avaliação 476m. [00109] A porta e um lado da trajetória dreno-fonte do transistor de pré-carga de avaliação lógica 444 estão eletricamente acoplados à linha de sinal T5 436 e o outro lado da trajetória dreno-fonte está eletricamente acoplado à linha de sinal de avaliação lógica 474. A porta do transistor de prevenção de avaliação 442a está eletricamente acoplada à linha de sinal T3 434. A trajetória dreno-fonte do transistor de prevenção de avaliação 442a está eletricamente acoplada à linha de sinal de avaliação lógica 474 e no outro lado à referência em 478. A porta do transistor de prevenção de avaliação 442b está eletricamente acoplada à linha de sinal T4 422. A trajetória dreno-fonte do transistor de prevenção de avaliação 442b está eletricamente acoplada em um lado à linha de sinal de avaliação 474 e no outro lado à referência em 478. [00110] As trajetórias dreno-fonte dos pares de transistores de endereço 446, 448, . . . 470 estão eletricamente acopladas entre as linhas de endereço 472a-472g e linhas de avaliação 476a-476m. As portas dos pares de transistores de endereço 446, 448, . . . 470 são acionadas por sinais de saida de registro de deslocamento S01-S013 através das linhas de sinal de saida de registro de deslocamento 410a-410m. [00111] As portas dos transistores de um endereço 446a e 446b estão eletricamente acopladas à linha de sinal de saida de registro de deslocamento 410a. A trajetória dreno-fonte do transistor de endereço um 446a está eletricamente acoplada em um lado à linha de endereço 4 72a e no outro lado à linha de avaliação 476a. A trajetória dreno-fonte do transistor de endereço um 44 6b está eletricamente acoplada em um lado à linha de endereço 4 72b e no outro lado à linha de avaliação 476a. Um sinal de saida de registro de deslocamento de nivel alto SOI na linha de sinal de saida de registro de deslocamento 410a liga os transistores de endereço um 446a e 446b à medida que o transistor de avaliação de endereço 440a é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL na linha de sinal de avaliação lógica 474. O transistor de endereço um 4 4 6a e o transistor de avaliação de endereço 440a se conduzem para ativamente puxar a linha de endereço 472a para um nivel de voltagem baixo. O transistor de endereço um 446b e transistor de avaliação de endereço 440a se conduzem para ativamente puxar a linha de endereço 474 para um nivel de voltagem baixo. [00112] As portas dos transistores de endereço dois 448a e 448b estão eletricamente acopladas à linha de saida de registro de deslocamento 410b. A trajetória dreno-fonte do transistor de endereço dois 448a está eletricamente acoplada em um lado à linha de endereço 472a e no outro lado à linha de avaliação 476b. A trajetória dreno-fonte do transistor de endereço dois 448b está eletricamente acoplada em um lado à linha de endereço 472c e no outro lado à linha de avaliação 476b. Um sinal de saida de registro de deslocamento de nivel alto S02 na linha de sinal de saida de registro de deslocamento 410b liga os transistores de endereço dois 448a e 448b à medida que o transistor de avaliação de endereço 440b é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL na linha de sinal de avaliação lógica 474. O transistor de endereço dois 448a e transistor de avaliação de endereço 440b se conduzem para ativamente puxar a linha de endereço 472a para um nivel de voltagem baixo. O transistor de endereço dois 448b e transistor de avaliação de endereço 440b se conduzem para ativamente puxar a linha de endereço 472c para um nivel de voltagem baixo.

[00113] As portas dos transistores de endereço três 450a e 450b estão eletricamente acopladas à linha de sinal de saida de registro de deslocamento 410c. A trajetória dreno-fonte do transistor de endereço três 450a está eletricamente acoplada em um lado à linha de endereço 472a e no outro lado à linha de avaliação 476c. A trajetória dreno-fonte do transistor de endereço três 450b está eletricamente acoplada em um lado à linha de endereço 472d e no outro lado à linha de avaliação 476c. Um sinal de saida de registro de deslocamento de nivel alto S03 na linha de sinal de saida de registro de deslocamento 410c liga os transistores de endereço três 450a e 450b à medida que o transistor de avaliação de endereço 440c é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL na linha de sinal de avaliação lógica 474. O transistor de endereço três 450a e o transistor de avaliação de endereço 440c se conduzem para ativamente puxar a linha de endereço 472a para um nível de voltagem baixo. O transistor de endereço três 450b e transistor de avaliação de endereço 440c se conduzem para ativamente puxar a linha de endereço 472d para um nível de voltagem baixo. [00114] As portas dos transistores de endereço quatro 452a e 452b estão eletricamente acopladas à linha de sinal de saída de registro de deslocamento 410d. A trajetória dreno-fonte do transistor de endereço quatro 452a está eletricamente acoplada em um lado à linha de endereço 472a e no outro lado à linha de avaliação 476d. A trajetória dreno-fonte do transistor de endereço quatro 452b está eletricamente acoplada em um lado à linha de endereço 472e e no outro lado à linha de avaliação 476d. Um sinal de saída de registro de deslocamento de nível alto S04 na linha de sinal de saída de registro de deslocamento 410d liga os transistores de endereço quatro 452a e 452b à medida que o transistor de avaliação de endereço 440d é ligado por um sinal de avaliação de nível de voltagem alto LEVAL na linha de sinal de avaliação lógica 474. O transistor de endereço quatro 452a e o transistor de avaliação de endereço 440d se conduzem para ativamente puxar a linha de endereço 472a para um nível de voltagem baixo. O transistor de endereço quatro 452b e transistor de avaliação de endereço 440d se conduzem para ativamente puxar a linha de endereço 472e para um nível de voltagem baixo. [00115] As portas dos transistores de endereço cinco 454a e 454b estão eletricamente acopladas à linha de sinal de saída de registro de deslocamento 410e. A trajetória dreno-fonte do transistor de endereço cinco 454a está eletricamente acoplada em um lado à linha de endereço 472a e no outro lado à linha de avaliação 476e. A trajetória dreno-fonte do transistor de endereço cinco 454b está eletricamente acoplada em um lado à linha de endereço 472f e no outro lado à linha de avaliação 476e. Um sinal de saida de registro de deslocamento de nivel alto S05 na linha de sinal de saida de registro de deslocamento 410e liga os transistores de endereço cinco 454a e 454b à medida que o transistor de avaliação de endereço 440e é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL. 0 transistor de endereço cinco 454a e o transistor de avaliação de endereço 440e se conduzem para ativamente puxar a linha de endereço 472a para um nivel de voltagem baixo. 0 transistor de endereço cinco 454b e transistor de avaliação de endereço 440e se conduzem para ativamente puxar a linha de endereço 472f para um nivel de voltagem baixo. [00116] As portas dos transistores de endereço seis 456a e 456b estão eletricamente acopladas à linha de sinal de saida de registro de deslocamento 410f. A trajetória dreno-fonte do transistor de endereço seis 456a está eletricamente acoplada em um lado à linha de endereço 472a e no outro lado à linha de avaliação 476f. A trajetória dreno-fonte do transistor de endereço seis 456b está eletricamente acoplada em um lado à linha de endereço 472g e no outro lado à linha de avaliação 476f. Um sinal de saida de registro de deslocamento de nivel alto S06 na linha de sinal de saida de registro de deslocamento 410f liga os transistores de endereço seis 456a e 456b à medida que o transistor de avaliação de endereço 440f é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL. O transistor de endereço seis 456a e o transistor de avaliação de endereço 440f se conduzem para ativamente puxar a linha de endereço 472a para um nível de voltagem baixo. 0 transistor de endereço seis 456b e transistor de avaliação de endereço 440f se conduzem para ativamente puxar a linha de endereço 472f para um nível de voltagem baixo. [00117] As portas dos transistores de endereço sete 458a e 458b estão eletricamente acopladas à linha de sinal de saída de registro de deslocamento 410g. A trajetória dreno-fonte do transistor de endereço sete 458a está eletricamente acoplada em um lado à linha de endereço 472b e no outro lado à linha de avaliação 476g. A trajetória dreno-fonte do transistor de endereço sete 458b está eletricamente acoplada em um lado à linha de endereço 472c e no outro lado à linha de avaliação 476g. Um sinal de saída de registro de deslocamento de nível alto S07 na linha de sinal de saída de registro de deslocamento 410g liga os transistores de endereço sete 458a e 458b à medida que o transistor de avaliação de endereço 440g é ligado por um sinal de avaliação de nível de voltagem alto LEVAL. O transistor de endereço sete 458a e o transistor de avaliação de endereço 440g se conduzem para ativamente puxar a linha de endereço 4 72b para um nível de voltagem baixo. O transistor de endereço sete 458b e transistor de avaliação de endereço 440g se conduzem para ativamente puxar a linha de endereço 472c para um nível de voltagem baixo. [00118] As portas dos transistores de endereço oito 460a e 460b estão eletricamente acopladas à linha de sinal de saída de registro de deslocamento 410h. A trajetória dreno-fonte do transistor de endereço oito 460a está eletricamente acoplada em um lado à linha de endereço 472b e no outro lado à linha de avaliação 476h. A trajetória dreno-fonte do transistor de endereço oito 4 60b está eletricamente acoplada em um lado à linha de endereço 472d e no outro lado à linha de avaliação 476h. Um sinal de saida de registro de deslocamento de nivel alto S08 na linha de sinal de saida de registro de deslocamento 410h liga os transistores de endereço oito 460a e 460b à medida que o transistor de avaliação de endereço 440h é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL. O transistor de endereço oito 460a e o transistor de avaliação de endereço 440h se conduzem para ativamente puxar a linha de endereço 472b para um nivel de voltagem baixo. O transistor de endereço oito 460b e transistor de avaliação de endereço 440h se conduzem para ativamente puxar a linha de endereço 472d para um nivel de voltagem baixo. [00119] As portas dos transistores de endereço nove 462a e 462b estão eletricamente acopladas à linha de sinal de saida de registro de deslocamento 410i. A trajetória dreno-fonte do transistor de endereço nove 462a está eletricamente acoplada em um lado à linha de endereço 472b e no outro lado à linha de avaliação 476i. A trajetória dreno-fonte do transistor de endereço nove 4 62b está eletricamente acoplada em um lado à linha de endereço 472e e no outro lado à linha de avaliação 476i. Um sinal de saida de registro de deslocamento de nivel alto S09 na linha de sinal de saida de registro de deslocamento 410i liga os transistores de endereço nove 462a e 462b à medida que o transistor de avaliação de endereço 440i é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL. O transistor de endereço nove 462a e o transistor de avaliação de endereço 440i se conduzem para ativamente puxar a linha de endereço 4 72b para um nivel de voltagem baixo. O transistor de endereço nove 462b e transistor de avaliação de endereço 440h se conduzem para ativamente puxar a linha de endereço 472e para um nivel de voltagem baixo. [00120] As portas dos transistores de endereço dez 464a e 464b estão eletricamente acopladas à linha de sinal de saida de registro de deslocamento 410j. A trajetória dreno-fonte do transistor de endereço dez 464a está eletricamente acoplada em um lado à linha de endereço 472b e no outro lado à linha de avaliação 476j. A trajetória dreno-fonte do transistor de endereço dez 4 64b está eletricamente acoplada em um lado à linha de endereço 472f e no outro lado à linha de avaliação 476j. Um sinal de saida de registro de deslocamento de nivel alto SOIO na linha de sinal de saida de registro de deslocamento 410i liga os transistores de endereço dez 464a e 464b à medida que o transistor de avaliação de endereço 440j é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL. O transistor de endereço dez 4 64a e o transistor de avaliação de endereço 440j se conduzem para ativamente puxar a linha de endereço 472b para um nivel de voltagem baixo. O transistor de endereço dez 464b e transistor de avaliação de endereço 440j se conduzem para ativamente puxar a linha de endereço 472f para um nivel de voltagem baixo. [00121] As portas dos transistores de endereço onze 466a e 466b estão eletricamente acopladas à linha de sinal de saida de registro de deslocamento 410k. A trajetória dreno-fonte do transistor de endereço onze 466a está eletricamente acoplada em um lado à linha de endereço 472b e no outro lado à linha de avaliação 476k. A trajetória dreno-fonte do transistor de endereço onze 4 66b está eletricamente acoplada em um lado à linha de endereço 472g e no outro lado à linha de avaliação 476k. Um sinal de saida de registro de deslocamento de nivel alto S011 na linha de sinal de saida de registro de deslocamento 410k liga os transistores de endereço onze 466a e 466b à medida que o transistor de avaliação de endereço 440k é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL. 0 transistor de endereço onze 466a e o transistor de avaliação de endereço 440k se conduzem para ativamente puxar a linha de endereço 472b para um nivel de voltagem baixo. 0 transistor de endereço onze 466b e transistor de avaliação de endereço 44Ok se conduzem para ativamente puxar a linha de endereço 472g para um nivel de voltagem baixo. [00122] As portas dos transistores de endereço doze 468a e 468b estão eletricamente acopladas à linha de sinal de saida de registro de deslocamento 4101. A trajetória dreno-fonte do transistor de endereço doze 468a está eletricamente acoplada em um lado à linha de endereço 472c e no outro lado à linha de avaliação 4761. A trajetória dreno-fonte do transistor de endereço doze 4 68b está eletricamente acoplada em um lado à linha de endereço 472d e no outro lado à linha de avaliação 4761. Um sinal de saida de registro de deslocamento de nivel alto S012 na linha de sinal de saida de registro de deslocamento 4101 liga os transistores de endereço doze 468a e 468b à medida que o transistor de avaliação de endereço 4401 é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL. O transistor de endereço doze 468a e o transistor de avaliação de endereço 4401 se conduzem para ativamente puxar a linha de endereço 472c para um nivel de voltagem baixo. O transistor de endereço doze 468b e transistor de avaliação de endereço 4401 se conduzem para ativamente puxar a linha de endereço 472d para um nivel de voltagem baixo. [00123] As portas dos transistores de endereço treze 470a e 470b estão eletricamente acopladas à linha de sinal de saida de registro de deslocamento 410m. A trajetória dreno-fonte do transistor de endereço treze 470a está eletricamente acoplada em um lado à linha de endereço 472c e no outro lado à linha de avaliação 476m. A trajetória dreno-fonte do transistor de endereço treze 470b está eletricamente acoplada em um lado à linha de endereço 472e e no outro lado à linha de avaliação 476m. Um sinal de saida de registro de deslocamento de nivel alto S013 na linha de sinal de saida de registro de deslocamento 410m liga os transistores de endereço treze 470a e 470b à medida que o transistor de avaliação de endereço 440m é ligado por um sinal de avaliação de nivel de voltagem alto LEVAL. 0 transistor de endereço treze 470a e o transistor de avaliação de endereço 440m se conduzem para ativamente puxar a linha de endereço 472c para um nivel de voltagem baixo. O transistor de endereço treze 470b e transistor de avaliação de endereço 440m se conduzem para ativamente puxar a linha de endereço 472e para um nivel de voltagem baixo. [00124] O registro de deslocamento 402 desloca um único sinal de saida de nivel de voltagem alto a partir de uma linha de sinal de saida de registro de deslocamento 410a-410m para a próxima linha de sinal de saida de registro de deslocamento 410a-410m. O registro de deslocamento 402 recebe um pulso de controle no sinal de controle CSYNC na linha de controle 430 e uma série de pulsos de sincronismo a partir dos sinais de sincronismo T1-T4 para deslocar o pulso de controle recebido no registro de deslocamento 402. Em resposta, o registro de deslocamento 402 provê um único sinal de saída de registro de deslocamento de nível de voltagem alto SOI ou S013. Todos os outros sinais de saída de registro de deslocamento S01-S013 são providos em níveis de voltagem baixos. 0 registro de deslocamento 402 recebe uma outra série de pulsos de sincronismo a partir dos sinais de sincronismo T1-T4 e desloca o único sinal de saída de nível de voltagem alto a partir de um sinal de saída de registro de deslocamento S01-S013 para o próximo sinal de saída de registro de deslocamento S01-S013, com todos os outros sinais de saída de registro de deslocamento S01-S013 providos em níveis de voltagem baixos. O registro de deslocamento 402 recebe uma série repetida de pulsos de sinais e em resposta a cada série de pulsos de sincronismo, o registro de deslocamento 402 desloca o único sinal de saída de nível de voltagem alto para prover uma série de até treze sinais de saída de registro de deslocamento de nível de voltagem alto S01-S013. Cada sinal de saída de registro de deslocamento de nível de voltagem alto S01-S013 liga dois pares de transistores de endereço 446, 448,... 470 para prover sinais de endereço ~A1, ~A2,... ~A7 para as células de disparo 120. Os sinais de endereço ~A1, ~A2,... ~A7 são providos em treze intervalos de tempo de endereço que correspondem a treze sinais de saída de registro de deslocamento S01-S013. Em uma outra configuração, o registro de deslocamento 402 pode incluir qualquer número adequado de sinais de saída de registro de deslocamento, tal como quatorze, para prover sinais de endereço ~A1, ~A2,... ~A7 em qualquer número adequado de intervalos de tempo de endereço, tal como quatorze intervalos de tempo de endereço. [00125] O registro de deslocamento 402 recebe sinais de direção do circuito de direção 404 através das linhas de sinal de direção 408. Os sinais de direção definem a direção de deslocamento no registro de deslocamento 402. O registro de deslocamento 402 pode ser definido para deslocar o sinal de saida de nivel de voltagem alto em uma direção para frente, a partir do sinal de saida de registro de deslocamento SOI até o sinal de saida de registro de deslocamento S013, ou em uma direção reversa, a partir do sinal de saida de registro de deslocamento S013 até o sinal de saida de registro de deslocamento SOI. [00126] Na direção para frente, o registro de deslocamento 402 recebe o pulso de controle no sinal de controle CSYNC e provê um sinal de saida de registro de deslocamento de nivel de voltagem alto SOI. Todos os outros sinais de saida de registro de deslocamento S02-S013 são providos em niveis de voltagem baixos. 0 registro de deslocamento 402 recebe a próxima série de pulsos de sincronismo e provê um sinal de saida de registro de registro de deslocamento de nivel de voltagem alto S02, com todos os outros sinais de saida de registro de deslocamento SOI e S03-S013 providos em niveis de voltagem baixos. O registro de deslocamento 402 recebe a próxima série de pulsos de sincronismo e provê um sinal de saida de registro de deslocamento de nivel de voltagem alto S03, com todos os outros sinais de saida de registro de deslocamento SOI, S02, e S04-S013 providos em niveis de voltagem baixos. 0 registro de deslocamento 402 continua a deslocar o sinal de saida de nivel alto em resposta a cada série de pulsos de sincronismo até e incluindo prover um sinal de saida de registro de deslocamento de nivel de voltagem alto S013, com todos os outros sinais de saida de registro de deslocamento S01-S012 providos em níveis de voltagem baixos. Após prover o sinal de saída de registro de deslocamento de nível de voltagem alto S013, o registro de deslocamento 402 recebe a série seguinte de pulsos de sincronismo e provê sinais de nível de voltagem baixos para todos os sinais de saída de registro de deslocamento SOl-S013. Um outro pulso de controle no sinal de controle CSYNC é provido para partir ou iniciar o deslocamento de registro de deslocamento 402 na série de direção para frente de sinais de saída de nível de voltagem altos a partir do sinal de saída de registro de deslocamento SOI até o sinal de saída de registro S013. [00127] Na direção reversa, o registro de deslocamento 402 recebe um pulso de controle no sinal de controle CSYNC e provê um sinal de saída de registro de deslocamento de nível alto S013. Todos os outros sinais de saída de registro de deslocamento S01-S012 são fornecidos em níveis de voltagem baixos. O registro de deslocamento 402 recebe a série seguinte de pulsos de sincronismo e provê um sinal de saída de registro de deslocamento de nível de voltagem alto S012, com todos os outros sinais de saída de registro de deslocamento SOl-SOll e S013 providos em níveis de voltagem baixos. O registro de deslocamento 402 recebe a próxima série de pulsos de sincronismo e provê um sinal de saída de registro de deslocamento de nível de voltagem alto SOll, com todos os outros sinais de saída de registro de deslocamento SO1-SO10, S012 e S013 fornecidos em níveis de voltagem baixos. O registro de deslocamento 402 continua a deslocar o sinal de saída de nível de voltagem alto em resposta a cada série de pulsos de sincronismo, até e incluindo prover um sinal de saida de registro de deslocamento de nivel de voltagem alto SOI com todos os outros sinais de saida de registro de deslocamento S02-S013 providos em níveis de voltagem baixos. Após prover o sinal de saída de registro de deslocamento de nível de voltagem alto SOI, o registro de deslocamento 402 recebe a próxima série de pulsos de sincronismo e fornece sinais de nível de voltagem alto para todos os sinais de saída de registro de deslocamento SOl-S013. Um outro pulso de controle no sinal de controle CSYNC é provido para partir ou iniciar o deslocamento do registro de deslocamento 402 na série de direção reversa de sinais de saída de voltagem alta a partir do sinal de saída de registro de deslocamento S013 até o sinal de saída de registro de deslocamento SOI. [00128] O circuito de direção 404 provê dois sinais de direção pelas linhas de sinal de direção 408. Os sinais de direção definem a direção de deslocamento para frente/reversa no registro de deslocamento 402. Também, os sinais de direção podem ser usados para liberar o sinal de saída de nível de voltagem alto do registro de deslocamento 402. [00129] O circuito de direção 404 recebe uma série repetida de pulsos de sincronismo a partir dos sinais de sincronismo T3-T6. Em adição, o circuito de direção 404 recebe pulsos de controle no sinal de controle CSYNC na linha de controle 430. O circuito de direção 404 provê sinais de direção para frente em resposta a receber um pulso de controle coincidente com um pulso de sincronismo a partir do sinal de sincronismo T4. Os sinais de direção para frente definem o registro de deslocamento 402 para deslocamento na direção para frente a partir do sinal de saída de registro de deslocamento SOI até o sinal de saida de registro de deslocamento S013. 0 circuito de direção 404 provê sinais de direção reversa em resposta a receber um pulso de controle coincidente com um pulso de sincronismo a partir do sinal de sincronismo T6. Os sinais de direção reversa definem o registro de deslocamento 402 para deslocamento na direção reversa, a partir do sinal de saida de registro de deslocamento S013 até o sinal de saida de registro de deslocamento SOI. O circuito de direção 404 provê sinais de direção que liberam o registro de deslocamento 402 em resposta ao circuito de direção 404 receber pulsos de controle coincidentes com tanto um pulso de sincronismo a partir do sinal de sincronismo T4 quanto um pulso de sincronismo a partir do sinal de sincronismo T6. [00130] O arranjo lógico 406 recebe sinais de saida de registro de deslocamento S01-S013 nas linhas de sinal de saida de registro de deslocamento 410a-410m e pulsos de sincronismo a partir dos sinais de sincronismo T3-T5 nas linhas de sinal de sincronismo 434,422 e 436. Em resposta a um único sinal de saida de nivel de voltagem alto nos sinais de saida de registro de deslocamento S01-S013 e os pulsos de sincronismo a partir dos sinais de sincronismo T3-T5, o arranjo lógico 406 provê dois sinais de endereço de nivel de voltagem baixo a partir dos sete sinais de endereço ~A1, ~A2,... ~A7. [00131] O arranjo lógico 406 recebe um sinal de sincronismo a partir do sinal de sincronismo T3 que liga o transistor de prevenção de avaliação 442a para puxar a linha de sinal de avaliação 474 para um nivel de voltagem baixo e desligar os transistores de avaliação de endereço 440. Também, o pulso de sincronismo a partir do sinal de sincronismo T3 carrega as linhas de endereço 472a-472g para niveis de voltagem altos pelos transistores de pré-carga de linha de endereço 438. Em uma configuração, o pulso de sincronismo a partir do sinal de sincronismo T3 é substituído pelo pulso de sincronismo a partir do sinal de sincronismo T4 para carregar as linhas de endereço 472a-472g para níveis de voltagem altos pelos transistores de pré-carga de linha de endereço 438. [00132] O pulso de sincronismo a partir do sinal de sincronismo T4 liga o transistor de prevenção de avaliação 442b para puxar o sinal de avaliação 474 para um nível de voltagem baixo e desligar os transistores de avaliação 440. Os sinais de saída de registro de deslocamento S01-S013 se consolidam para validar os sinais de saída durante o pulso de sincronismo a partir do sinal de sincronismo T4. Um único sinal de saída de nível de voltagem alto nos sinais de saída de registro de deslocamento S01-S013 é provido para as portas de um par de transistores de endereço 446, 448, . . . 470 no arranjo lógico 406. Um pulso de sincronismo a partir do sinal de sincronismo T5 carrega a linha de sinal de avaliação 474 para um nível de voltagem alto para ligar os transistores de avaliação de endereço 440. À medida que os transistores de avaliação 440 são ligados, um par de transistores de endereço 446, 448, ... ou 470 no arranjo lógico 406 que recebem o sinal de saída de registro de deslocamento de nível de voltagem alto S01-S013 se conduzem para descarregar as correspondentes linhas de endereço 472. As correspondentes linhas de endereço 472 são ativamente puxadas para baixo pelos pares de transistores de endereço conduzindo 446, 448,... 470 e um transistor de avaliação de endereço conduzindo 440. As outras linhas de endereço 472 permanecem carregadas em um nível de voltagem alto. [00133] O arranjo lógico 406 provê dois sinais de endereço de nivel de voltagem baixo a partir dos sete sinais de endereço ~A1, ~A2, . . . ~A7 em cado intervalo de tempo de endereço. Se o sinal de saida de registro de deslocamento SOI está em um nivel de voltagem alto, os transistores de um endereço 44 6a e 44 6b se conduzem para puxar as linhas de endereço 472a e 472b para níveis de voltagem baixos e provêem sinais de endereço baixos ativos ~A1 e ~A2. Se o sinal de saída de registro de deslocamento S02 está em um nível de voltagem alto, os transistores de endereço dois 448a e 448b se conduzem para puxar as linhas de endereço 472a e 472c para níveis de voltagem baixos e provêem sinais de endereço baixos ativos ~A1 e ~A3. Se o sinal de saída de registro de deslocamento S03 está em um nível de voltagem alto, os transistores de endereço três 450a e 450b se conduzem para puxar as linhas de endereço 472a e 472d para níveis de voltagem baixos e provêem sinais de endereço baixos ativos ~A1 e ~A4, e assim por diante para cada sinal de saída de registro de deslocamento S04-S013. Os sinais de endereço ~A1, ~A2, . . . ~A7 para cada uma das treze intervalos de tempo de endereço, que se correlacionam com os sinais de saída de registro de deslocamento S01-S013, são definidos na tabela seguinte: [00134] Em uma outra configuração, o arranjo lógico 406 provê sinais de endereço ativos ~A1, ~A2,... -A7 para cada uma das treze intervalos de tempo de endereço como definido na tabela seguinte: [00135] Também, em outras configurações, o arranjo lógico 406 pode incluir transistores de endereço que proveem qualquer número adequado de sinais de endereço de nível de voltagem baixo ~A1, ~A2, ... ~A7 para cada sinal de saída de nível de voltagem alto S01-S013 e em qualquer seqüência adequada dos sinais de endereço de nível de voltagem baixo ~Α1, ~Α2,... ~Α7. Isto pode ser feito, por exemplo, localizando apropriadamente cada par de transistores 446, 448,... 470 para descarregar quaisquer duas linhas de endereço desejadas 672a-g. [00136] Em adição, em outras configurações, o arranjo lógico 406 pode incluir qualquer número adequado de linhas de endereço para prover qualquer número adequado de sinais de endereço em qualquer número adequado de intervalos de tempo de endereço. [00137] Em operação, uma série repetida de seis pulsos de sincronismo é provida a partir dos sinais de sincronismo Tl-T6. Cada um dos sinais de sincronismo T1-T6 provê um pulso de sincronismo em cada série de seis pulsos de sincronismo. O pulso de sincronismo a partir do sinal de sincronismo TI é seguido pelo pulso de sincronismo a partir do sinal de sincronismo T2, seguido pelo pulso de sincronismo a partir do sinal de sincronismo T3, seguido pelo pulso de sincronismo a partir do sinal de sincronismo T4, seguido pelo pulso de sincronismo a partir do sinal de sincronismo T5, o qual é seguido pelo pulso de sincronismo a partir do sinal de sincronismo T6. A série de seis pulsos de sincronismo é repetida na série repetida de seis pulsos de sincronismo. [00138] Em uma série dos seis pulsos de sincronismo, o circuito de direção 404 recebe um pulso de sincronismo a partir do sinal de sincronismo T3 no quarto sinal de pré-carga PRE4. O pulso de sincronismo no quarto sinal de pré-carga PRE4 carrega uma primeira das linhas de direção 408 para um nivel de voltagem alto. O circuito de direção 404 recebe um pulso de sincronismo de nivel de voltagem reduzido a partir do sinal de sincronismo T4 no quarto sinal de avaliação EVAL4. Se o circuito de direção 404 receber um pulso de controle no sinal de controle CSYNC coincidente com (no mesmo instante que) o quarto sinal de avaliação EVAL4, o circuito de direção 404 descarrega a primeira linha de direção 408. Se o circuito de direção 404 receber um sinal de controle de nivel de voltagem baixo CSYNC coincidente com o pulso de sincronismo no quarto sinal de avaliação EVAL4, a primeira linha de direção 408 permanece carregada em um nivel de voltagem alto. [00139] A seguir, o circuito de direção 404 recebe um pulso de sincronismo a partir do sinal de sincronismo T5 no terceiro sinal de pré-carga PRE3. O pulso de sincronismo no terceiro sinal de pré-carga PRE3 carrega uma segunda das linhas de direção 408. O circuito de direção 404 recebe um pulso de sincronismo de nivel de voltagem reduzido a partir do sinal de sincronismo T6 no terceiro sinal de avaliação EVAL3. Se o circuito de direção 404 receber um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no terceiro sinal de avaliação EVAL3, o circuito de direção 404 descarrega a segunda linha de direção 408 para um nivel de voltagem baixo. Se o circuito de direção 404 receber um sinal de controle de nivel de voltagem baixo CSYNC coincidente com o pulso de sincronismo no terceiro sinal de avaliação EVAL 3, a segunda linha de direção 408 permanece carregada em um nivel de voltagem alto. [00140] Se a primeira linha de direção 408 é descarregada para um nivel de voltagem baixo e a segunda linha de direção 408 permanece em um nivel de voltagem alto, os niveis de sinais na primeira e segunda linhas de direção 408 definem o registro de deslocamento 402 para deslocar na direção para frente. Se a primeira linha de direção 408 permanece em um nível de voltagem alto e a segunda linha de direção 408 é descarregada para um nível de voltagem baixo, os níveis de sinais nas linhas de direção 408 definem o registro de deslocamento 402 para deslocar na direção reversa. Se tanto a primeira quanto a segunda linhas de direção 408 são descarregadas para níveis de voltagem baixos, o registro de deslocamento 402 é impedido de prover um sinal de saída de registro de deslocamento de nível de voltagem alto S01-S013. Os sinais de direção nas linhas de direção 408 são definidos durante cada série de seis pulsos de sincronismo. [00141] Para começar, a direção é definida em uma série de seis pulsos de sincronismo e o registro de deslocamento 402 é iniciado na próxima série de seis pulsos de sincronismo. Para iniciar o registro de deslocamento 402, o registro de deslocamento 402 recebe um pulso de sincronismo a partir do sinal de sincronismo TI no primeiro sinal de pré-carga PRE1. O pulso de sincronismo no primeiro sinal de pré-carga PREl pré-carrega um nó interno em cada uma das treze células de registro de deslocamento, indicadas em 403a-403m. O registro de deslocamento 402 recebe um pulso de sincronismo de nível de voltagem reduzido T2 no primeiro sinal de avaliação EVALl. Se um pulso de controle no sinal de controle CSYNC é recebido pelo registro de deslocamento 402 coincidente com o pulso de sincronismo no primeiro sinal de avaliação EVALl, o registro de deslocamento 402 descarrega o nó interno de uma das treze células de registro de deslocamento para prover um nível de voltagem baixo no nó interno descarregado. Se o sinal de controle CSYNC permanece em um nível de voltagem baixo coincidente com o pulso de sincronismo no primeiro sinal de avaliação EVAL1, o nó interno em cada uma das treze células de registro de deslocamento permanece em um nivel de voltagem alto. [00142] O registro de deslocamento 402 recebe um pulso de sincronismo a partir do sinal de sincronismo T3 no segundo sinal de pré-carga PRE2. O pulso de sincronismo no segundo sinal de pré-carga PRE2 pré-carrega cada uma das treze linhas de saída de registro de deslocamento 410a-410m para prover sinais de saída de registro de deslocamento de nível de voltagem alto S01-S013. O registro de deslocamento 402 recebe um pulso de sincronismo de nível de voltagem reduzido a partir do sinal de sincronismo T4 no segundo sinal de avaliação EVAL2. Se o nó interno em uma célula de registro de deslocamento 403 está em um nível de voltagem baixo, tal como após receber o pulso de controle a partir do sinal de controle CSYNC coincidente com o pulso de sincronismo no primeiro sinal de avaliação, o registro de deslocamento 402 mantém o sinal de saída de registro de deslocamento S01-S013 no nível de voltagem alto. Se o nó interno em uma célula de registro de deslocamento 403 está em um nível de voltagem alto, tal como em todas as outras células de registro de deslocamento 403, o registro de deslocamento 402 descarrega para a linha de saída de registro de deslocamento 410a-410m para prover sinais de saída de registro de deslocamento de nível de voltagem baixo S01-S013. O registro de deslocamento 402 é iniciado em uma série dos seis pulsos de sincronismo. Os sinais de saída de registro de deslocamento S01-S013 se tornam válidos durante o pulso de sincronismo a partir do sinal de sincronismo T4 no segundo sinal de avaliação EVAL2 e permanecem válidos até o pulso de sincronismo a partir do sinal de sincronismo T3 na próxima série de seis pulsos de sincronismo. Em cada série subseqüente dos seis pulsos de sincronismo, o registro de deslocamento 402 desloca o sinal de saida de registro de deslocamento de nivel de voltagem alto S01-S013 de uma célula de registro de deslocamento 403 para a próxima célula de registro de deslocamento 403. [00143] O arranjo lógico 406 recebe os sinais de saida de registro de deslocamento S01-S013. Em uma configuração, o arranjo lógico 406 recebe o pulso de sincronismo a partir do sinal de sincronismo T3 para pré-carregar as linhas de endereço 472 e desligar os transistores de avaliação de endereço 440. Em uma configuração, o arranjo lógico 406 recebe o pulso de sincronismo a partir do sinal de sincronismo T3 para desligar os transistores de avaliação de endereço 440 e um pulso de sincronismo a partir do sinal de sincronismo T4 para pré-carregar as linhas de endereço 472. [00144] O arranjo lógico 406 recebe o pulso de sincronismo a partir do sinal de sincronismo T4 para desligar os transistores de avaliação de endereço 440 à medida que os sinais de saida de registro de deslocamento S01-S013 se consolidam para validar os sinais de saida de registro de deslocamento S01-S013. Se o registro de deslocamento 402 é iniciado, um sinal de saida de registro de deslocamento SOl-S013 permanece em um nivel de voltagem alto após o pulso de sincronismo a partir do sinal de sincronismo T4. O arranjo lógico 406 recebe o pulso de sincronismo a partir do sinal de sincronismo T5 para carregar a linha de sinal de avaliação 474 e ligar o transistor de avaliação de endereço 440. O par de transistores de endereço 446, 448,... 470 que recebem o sinal de saida de registro de deslocamento de nivel de voltagem alto S01-S013 são ligados para puxar duas das sete linhas de endereço 472a-472g para níveis de voltagem baixos. Os dois sinais de endereço de nível de voltagem baixo nos sinais de endereço ~A1, ~A2,... ~A7 são usados para habilitar as células de disparo 120 e subgrupos de células de disparo para ativação. Os sinais de endereço ~A1, ~A2,... ~A7 se tornam válidos durante o pulso de sincronismo a partir do sinal de sincronismo T5 e permanecem válidos até o pulso de sincronismo a partir do sinal de sincronismo T3 na próxima série de seis pulsos de sincronismo. [00145] Se o registro de deslocamento 402 não é iniciado, todas as linhas de saída de registro de deslocamento 410 são descarregadas para prover sinais de saída de registro de deslocamento de nível de voltagem baixo S01-S013. Os sinais de saída de registro de deslocamento de nível de voltagem baixo S01-S013 desligam os pares de transistores de endereço 446, 448, . . . 470 e as linhas de endereço 472 permanecem carregadas para prover sinais de endereço de nível de voltagem alto ~A1, ~A2, . . . ~A7. Os sinais de endereço de nível de voltagem alto ~A1, ~A2,... ~A7 impedem as células de disparo 120 e subgrupos de células de disparo de serem habilitados para ativação. [00146] Embora a figura 9 descreva uma configuração de um circuito de endereço, outras configurações empregando diferentes elementos lógicos e componentes podem ser utilizadas. Por exemplo, um controlador que recebe os sinais de entrada descritos acima, p. ex., sinal T1-T6 e provê sinais de endereço ~A1, ~A2,... ~A7 pode ser utilizado. [00147] A figura 10A é um diagrama ilustrando uma célula de registro de deslocamento 403 no registro de deslocamento 402. 0 registro de deslocamento 402 inclui treze células de registro de deslocamento 403a-403m que proveem os treze sinais de saida de registro de deslocamento S01-S013. Cada célula de registro de deslocamento 403a-403m provê um dos sinais de saida de registro de deslocamento S01-S013 e cada célula de registro de deslocamento 403a-403m é similar à célula de registro de deslocamento 403a. As treze células de registro de deslocamento 403 estão eletricamente acopladas em série para prover deslocamento nas direções para frente e reversa. Em outras configurações, o registro de deslocamento 402 pode incluir qualquer número adequado de células de registro de deslocamento 403 para prover qualquer número adequado de sinais de saida de registro de deslocamento. [00148] A célula de registro de deslocamento 403a inclui um primeiro estágio que é um estágio de entrada, indicado com linhas tracejadas em 500, e um segundo estágio que é um estágio de saida, indicado com linhas tracejadas em 502. O primeiro estágio 500 inclui um primeiro transistor de pré-carga 504, um primeiro transistor de avaliação 506, um transistor de entrada para frente 508, um transistor de entrada reverso 510, um transistor de direção para frente 512 e um transistor de direção reversa 514. O segundo estágio 502 inclui um segundo transistor de pré-carga 516, um segundo transistor de avaliação 518 e um transistor de nó interno 520. [00149] No primeiro estágio 500, a porta e um lado da trajetória dreno-fonte do primeiro transistor de pré-carga 504 estão eletricamente acoplados à linha de sinal de sincronismo 432. A linha de sinal de sincronismo 432 provê sinal de sincronismo Tl para o registro de deslocamento 402 como o primeiro sinal de pré-carga PRE1. O outro lado da trajetória dreno-fonte do primeiro transistor de pré-carga 504 está eletricamente acoplado a um lado da trajetória dreno-fonte do primeiro transistor de avaliação 506 e a porta do transistor de nó interno 420 pelo nó interno 522. O nó interno 522 provê o sinal de nó interno de registro de deslocamento SN1 entre os estágios 500 e 502 para a porta do transistor de nó interno 520. [00150] A porta do primeiro transistor de avaliação 506 está eletricamente acoplada à primeira linha de sinal de avaliação 420. A primeira linha de sinal de avaliação 420 provê o sinal de sincronismo T2 de nivel de voltagem reduzido para o registro de deslocamento 402 como o primeiro sinal de avaliação EVALl. O outro lado da trajetória dreno-fonte do primeiro transistor de avaliação 506 está eletricamente acoplado a um lado da trajetória dreno-fonte do transistor de entrada para frente 508 e um lado da trajetória dreno-fonte do transistor de entrada reversa 510 através da trajetória interna 524. [00151] O outro lado da trajetória dreno-fonte do transistor de entrada para frente 508 está eletricamente acoplado a um lado da trajetória dreno-fonte do transistor de direção para frente 512 em 526, e o outro lado da trajetória dreno-fonte do transistor de entrada reversa 510 está eletricamente acoplado a um lado da trajetória dreno-fonte do transistor de direção reversa 514 em 528. As trajetórias dreno-fonte do transistor de direção para frente 512 e transistor de direção reversa 514 estão eletricamente acopladas a uma referência, tal como o terra, em 530. [00152] A porta do transistor de direção para frente 512 está eletricamente acoplada à linha de direção 408a que recebe o sinal de direção para frente DIRF a partir do circuito de direção 404. A porta do transistor de direção reversa 514 está eletricamente acoplada à linha de direção 408b que recebe o sinal de direção reversa DIRR a partir do circuito de direção 404. [00153] No segundo estágio 502, a porta e um lado da trajetória dreno-fonte do segundo transistor de pré-carga 516 estão eletricamente acoplados à linha de sinal de sincronismo 434. A linha de sinal de sincronismo 434 provê o sinal de sincronismo T3 para o registro de deslocamento 402 como o segundo sinal de pré-carga PRE2. O outro lado da trajetória dreno-fonte do segundo transistor de pré-carga 516 está eletricamente acoplado a um lado da trajetória dreno-fonte do segundo transistor de avaliação 518 e à linha de saida de registro de deslocamento 410a. O outro lado da trajetória dreno-fonte do segundo transistor de avaliação 518 está eletricamente acoplado a um lado da trajetória dreno-fonte do transistor de nó interno 520 em 532. A porta do segundo transistor de avaliação 518 está eletricamente acoplada à segunda linha de sinal de avaliação 424 para prover o sinal de sincronismo T4 de nível de voltagem reduzido para o registro de deslocamento 402 como o segundo sinal de avaliação EVAL2. A porta do transistor de nó interno 520 está eletricamente acoplada ao nó interno 522 e o outro lado da trajetória dreno-fonte do transistor de nó interno 520 está eletricamente acoplado a uma referência, tal como o terra, em 534. A porta do transistor de nó interno 520 inclui uma capacitância em 536 para armazenar o sinal de nó interno de célula de registro de deslocamento SNl. A linha de sinal de saida de registro de deslocamento 410a inclui uma capacitância 538 para armazenar o sinal de saida de registro de deslocamento SOI. [00154] Cada uma das células de registro de deslocamento 403a-403m na série de treze células de registro de deslocamento 403 é similar à célula de registro de deslocamento 403a. A porta do transistor de direção para frente 508 em cada célula de registro de deslocamento 403a-403m está eletricamente acoplada à linha de controle 430 ou uma das linhas de saida de registro de deslocamento 410a-4101 para deslocar na direção para frente. A porta do transistor de direção reversa 510 em cada célula de registro de deslocamento 403a-403m está eletricamente acoplada à linha de controle 430 ou uma das linhas de saida de registro de deslocamento 410b-410m para deslocamento na direção reversa. As linhas de sinal de saida de registro de deslocamento 410 estão eletricamente acopladas a um transistor de direção para frente 508 e um transistor reverso 510, exceto para as linhas de sinal de saida de registro de deslocamento 410a-410m. A linha de sinal de saida de registro de deslocamento 410a está eletricamente acoplada a um transistor de direção para frente 508 na célula de registro de deslocamento 403b, mas não um transistor de direção reversa 510. A linha de sinal de saida de registro de deslocamento 410m está eletricamente acoplada a um transistor de direção reversa 510 em uma célula de registro de deslocamento 4031, mas não um transistor de direção para frente 508. [00155] A célula de registro de deslocamento 403a é o primeiro registro de deslocamento 403 na série de treze registros de deslocamento 403 à medida que o registro de deslocamento 402 se desloca na direção para frente. A porta do transistor de entrada para frente 508 na célula de registro de deslocamento 403a está eletricamente acoplada à linha de sinal de controle 430 para receber o sinal de controle CSYNC. A segunda célula de registro de deslocamento 403b inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410a para receber o sinal de saida de registro de deslocamento SOI. A terceira célula de registro de deslocamento 403c inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410b para receber o sinal de saida de registro de deslocamento S02. A quarta célula de registro de deslocamento 403d inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410c para receber o sinal de saida de registro de deslocamento S03. A quinta célula de registro de deslocamento 403e inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410d para receber o sinal de saida de registro de deslocamento S04. A sexta célula de registro de deslocamento 403f inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410e para receber o sinal de saida de registro de deslocamento S05. A sétima célula de registro de deslocamento 403g inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410f para receber o sinal de saida de registro de deslocamento S06. A oitava célula de registro de deslocamento 403h inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410g para receber o sinal de saida de registro de deslocamento S07. A nona célula de registro de deslocamento 403i inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 41 Oh para receber o sinal de saida de registro de deslocamento S08. A décima célula de registro de deslocamento 403j inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410i para receber o sinal de saida de registro de deslocamento S09. A décima primeira célula de registro de deslocamento 403k inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410j para receber o sinal de saida de registro de deslocamento SOIO. A décima segunda célula de registro de deslocamento 4031 inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 410k para receber o sinal de saida de registro de deslocamento SOll. A décima terceira célula de registro de deslocamento 403m inclui a porta do transistor de entrada para frente eletricamente acoplada à linha de saida de registro de deslocamento 4101 para receber o sinal de saida de registro de deslocamento S012 . [00156] A célula de registro de deslocamento 403a é a última célula de registro de deslocamento 403 na série de treze células de registro de deslocamento 403 à medida que o registro de deslocamento 402 se desloca na direção reversa. A porta do transistor de entrada reverso 510 na célula de registro de deslocamento 403a está eletricamente acoplada à linha de saída de registro de deslocamento precedente 410b para receber o sinal de saída de registro de deslocamento S02. A célula de registro de deslocamento 403b inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410c para receber o sinal de saída de registro de deslocamento S03. A célula de registro de deslocamento 403c inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410d para receber o sinal de saída de registro de deslocamento S04. A célula de registro de deslocamento 403d inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410e para receber o sinal de saída de registro de deslocamento S05. A célula de registro de deslocamento 403e inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410f para receber o sinal de saída de registro de deslocamento S06. A célula de registro de deslocamento 403f inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410g para receber o sinal de saída de registro de deslocamento S07. A célula de registro de deslocamento 403g inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410h para receber o sinal de saída de registro de deslocamento S08. A célula de registro de deslocamento 403h inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410i para receber o sinal de saída de registro de deslocamento S09. A célula de registro de deslocamento 403i inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410j para receber o sinal de saída de registro de deslocamento SOIO. A célula de registro de deslocamento 403j inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410k para receber o sinal de saída de registro de deslocamento S011. A célula de registro de deslocamento 403k inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 4101 para receber o sinal de saída de registro de deslocamento S012. A célula de registro de deslocamento 4031 inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de saída de registro de deslocamento 410m para receber o sinal de saída de registro de deslocamento S013. A célula de registro de deslocamento 403m inclui a porta do transistor de entrada reversa eletricamente acoplada à linha de sinal de controle 430 para receber o sinal de controle CSYNC. As linhas de saída de registro de deslocamento 410a-410m também estão eletricamente acopladas ao arranjo lógico 406. [00157] O registro de deslocamento 402 recebe um pulso de controle no sinal de controle CSYNC e provê um único sinal de saída de nível de voltagem baixo. Como descrito acima e descrito em detalhes abaixo, a direção de deslocamento do registro de deslocamento 402 é definida em resposta aos sinais de direção DIRF e DIRR, que são gerados durante os pulsos de sincronismo nos sinais de sincronismo T3-T6 baseado no sinal de controle CSYNC na linha de sinal de controle 430. Se o registro de deslocamento 402 está se deslocando na direção para frente, o registro de deslocamento 402 define a linha de saída de registro de deslocamento 410a e sinal de saída de registro de deslocamento SOI para um nível de voltagem alto em resposta ao pulso de controle e pulsos de sincronimso nos sinais de sincronismo T1-T4. Se o registro de deslocamento 402 está se deslocando na direção reversa, o registro de deslocamento 402 define a linha de saída de registro de deslocamento 410m e sinal de saída de registro de deslocamento S013 para um nível de voltagem alto em resposta ao pulso de controle e pulsos de sincronismo no sinal de sincronismo T1-T4. O sinal de saída de nível de voltagem alto SOI ou S013 é deslocado pelo registro de deslocamento 402 de uma célula de registro de deslocamento 403 para a próxima célula de registro de deslocamento 403 em resposta a pulsos de sincronismo nos sinais de sincronismo T1-T4. [00158] O registro de deslocamento 402 se desloca no pulso de controle e desloca o sinal de saída de nível alto único de uma célula de registro de deslocamento 403 para a próxima célula de registro de deslocamento 403 usando duas operações de pré-carga e duas operações de avaliação. O primeiro estágio 500 de cada célula de registro de deslocamento 403 recebe o sinal de direção para frente DIRF e sinal de direção reversa DIRR. Também, o primeiro estágio 500 de cada célula de registro de deslocamento 403 recebe um sinal de entrada de registro de deslocamento para frente SIF e um sinal de entrada de registro de deslocamento reverso SIR. Todas as células de registro de deslocamento 403 no registro de deslocamento 402 são definidas para deslocar na mesma direção e ao mesmo tempo que pulsos de sincronismo são recebidos nos sinais de sincronismo T1-T4. [00159] O primeiro estágio 500 de cada célula de registro de deslocamento 403 se desloca em quer o sinal de entrada de registro de deslocamento para frente SIF ou o sinal de entrada de registro de deslocamento reverso SIR. O nivel de voltagem alto ou baixo do sinal de entrada de registro de deslocamento selecionado SIF ou SIR é provido como o sinal de saida de registro de deslocamento S01-S013. O primeiro estágio 500 de cada célula de registro de deslocamento 403 pré-carrega o nó interno 522 durante um pulso de sincronismo a partir do sinal de sincronismo Tl e avalia o sinal de entrada de registro de deslocamento selecionado SIF ou SIR durante um pulso de sincronismo a partir do sinal de sincronismo T2. O segundo estágio 502 em cada célula de registro de deslocamento 403 pré-carrega as linhas de saida de registro de deslocamento 410a-410m durante um pulso de sincronismo a partir do sinal de sincronismo T3 e avalia o sinal de nó interno SN (p. ex., SN1) durante um pulso de sincronismo a partir do sinal de sincronismo T4. [00160] Os sinais de direção DIRF e DIRR definem a direção para frente/reversa de deslocamento na célula de registro de deslocamento 403a e todas as outras células de registro de deslocamento 403 no registro de deslocamento 402. O registro de deslocamento 402 se desloca na direção para frente se o sinal de direção para frente DIRF está em um nivel de voltagem alto e sinal de direção reversa DIRR está em um nivel de voltagem baixo. O registro de deslocamento 402 se desloca na direção reversa se o sinal de direção reversa DIRR está em um nivel de voltagem alto e o sinal de direção para frente DIRF está em um nivel de voltagem baixo. Se ambos os sinais de direção DIRF e DIRR estão em níveis de voltagem baixos, o registro de deslocamento 402 não se desloca em qualquer direção e todos os sinais de saida de registro de deslocamento S01-S013 são liberados para níveis de voltagem baixa inativos. [00161] Em operação de deslocamento da célula de registro de deslocamento 403a na direção para frente, o sinal de direção para frente DIRF é definido para um nível de voltagem alto e o sinal de direção reversa DIRR é definido para um nível de voltagem baixo. O sinal de direção para frente de nível de voltagem alto DIRF liga o transistor de direção para frente 512 e o sinal de direção reversa de nível de voltagem baixo DIRR desliga o transistor de direção reversa 514. Um pulso de sincronismo a partir do sinal de sincronismo TI é provido para o registro de deslocamento 402 no primeiro sinal de pré-carga PRE1 para carregar o nó interno 522 para um nível de voltagem alto através do primeiro transistor de pré-carga 504. A seguir, um pulso de sincronismo a partir do sinal de sincronismo T2 é provido para a rede de divisão de resistor 412 e um pulso de sincronismo T2 de nível de voltagem reduzido é provido para o registro de deslocamento 402 no primeiro sinal de avaliação EVAL1. O pulso de sincronismo no primeiro sinal de avaliação EVALl liga o primeiro transistor de avaliação 506. Se o sinal de entrada de registro de deslocamento para frente SIF está em um nível de voltagem alto, o transistor de entrada para frente 508 é ligado e com o transistor de direção para frente 512 já ligado, o nó interno 522 é descarregado para prover um sinal de nó interno de nível de voltagem baixo SNl. O nó interno 522 é descarregado pelo primeiro transistor de avaliação 506, transistor de entrada para frente 508 e transistor de direção para frente 512. Se o sinal de entrada de registro de deslocamento para frente SIF está em um nivel de voltagem baixo, o transistor de entrada para frente 508 é desligado e o nó interno 522 permanece carregado para prover um sinal de nó interno de nivel de voltagem alto SN1. O sinal de registro de entrada de registro de deslocamento SIR controla o transistor de entrada reversa 510. Entretanto, o transistor de direção reversa 514 é desligado tal que o nó interno 522 não possa ser descarregado pelo transistor de entrada reversa 510. [00162] O sinal de nó interno SN1 no nó interno 522 controla o transistor de nó interno 520. Um sinal de nó interno de nivel de voltagem baixo SN1 desliga o transistor de nó interno 52 0 e um sinal de nó interno de nivel de voltagem alto SN1 liga o transistor de nó interno 520. [00163] Um pulso de sincronismo a partir do sinal de sincronismo T3 é provido para o registro de deslocamento 402 como segundo sinal de pré-carga PRE2. O pulso de sincronismo no segundo sinal de pré-carga PRE2 carrega a linha de saida de registro de deslocamento 410a para um nivel de voltagem alto através do segundo transistor de pré-carga 516. A seguir, um pulso de sincronismo a partir do sinal de sincronismo T4 é provido para a rede de divisão de resistor 414 e um pulso de sincronismo T4 de nivel de voltagem reduzido é provido para o registro de deslocamento 402 como segundo sinal de avaliação EVAL2. O pulso de sincronismo no segundo sinal de avaliação EVAL2 liga o segundo transistor de avaliação 518. Se o transistor de nó interno 520 está desligado, a linha de saida de registro de deslocamento 410a permanece carregada em um nivel de voltagem alto. Se o transistor de nó interno 520 está ligado, a linha de saída de registro de deslocamento 410a é descarregada para um nível de voltagem baixo. O sinal de saída de registro de deslocamento SOI é o inverso alto/baixo do sinal de nó interno SNl, o qual era o inverso alto/baixo do sinal de entrada de registro de deslocamento para frente SIF. 0 nível do sinal de entrada de registro de deslocamento para frente SIF foi deslocado para o sinal de saída de registro de deslocamento SOI. [00164] Na célula de registro de deslocamento 403a, o sinal de entrada de registro de deslocamento para frente SIF é o sinal de controle CSYNC na linha de controle 430. Para descarregar o nó interno 522 para um nível de voltagem baixo, um pulso de controle no sinal de controle CSYNC é provido ao mesmo tempo que o pulso de sincronismo no primeiro sinal de avaliação EVAL1. O pulso de controle no sinal de controle CSYNC que é coincidente com o pulso de sincronismo a partir do sinal de sincronismo T2 inicia o registro de deslocamento 402 para deslocamento na direção para frente. [00165] Na operação de deslocamento da célula de registro de deslocamento 403a na direção reversa, o sinal de direção para frente DIRF é definido para um nível de voltagem baixo e o sinal de direção reversa DIRR é definido para um nível de voltagem alto. O sinal de direção para frente de nível de voltagem baixo DIRF desliga o transistor de direção 512 e o sinal de direção reversa de nível de voltagem alto DIRR liga o transistor de direção reversa 514. Um pulso de sincronismo a partir do sinal de sincronismo TI é provido no primeiro sinal de pré-carga PRE1 para carregar o nó interno 522 para um nível de voltagem alto pelo primeiro transistor de pré-carga 504. A seguir, um pulso de sincronismo a partir do sinal de sincronismo T2 é provido para a rede de divisão de resistor 412 e um pulso de sincronismo T2 de nivel de voltagem reduzido é provido no primeiro sinal de avaliação EVAL1. 0 pulso de sincronismo no primeiro sinal de avaliação EVAL1 liga o primeiro transistor de avaliação 506. Se o sinal de entrada de registro de deslocamento reverso SIR está em um nivel de voltagem alto, o transistor de entrada reverso 510 é ligado, e com o transistor de direção reversa 514 já ligado, o nó interno 522 é descarregado para prover um sinal de nó interno de nivel de voltagem baixo SNl. O nó interno 522 é descarregado pelo primeiro transistor de avaliação 506, transistor de entrada reversa 510 e transistor de direção reversa 514. Se o sinal de entrada de registro de deslocamento reverso SIR está em um nivel de voltagem baixo, o transistor de entrada reversa 510 é desligado e o nó interno 522 permanece carregado para prover um sinal de nó interno de nivel de voltagem alto SNl. O sinal de entrada de registro de deslocamento para frente SIF controla o transistor de entrada para frente 508. Entretanto, o transistor de direção para frente 512 é desligado tal que o nó interno 522 não possa ser descarregado pelo transistor de entrada para frente 508. [00166] Um pulso de sincronismo a partir do sinal de sincronismo T3 é provido no segundo sinal de pré-carga PRE2. O pulso de sincronismo no segundo sinal de pré-carga PRE2 carrega a linha de saída de registro de deslocamento 410a para um nível de voltagem alto pelo segundo transistor de pré-carga 516. A seguir um pulso de sincronismo a partir do sinal de sincronismo T4 é provido para a rede de divisão de resistor 414 e um pulso de sincronismo T4 de nível de voltagem reduzido é provido no segundo sinal de avaliação EVAL2. 0 pulso de sincronismo no segundo sinal de avaliação EVAL2 liga o segundo transistor de avaliação 518. Se o transistor de nó interno 520 está desligado, a linha de saída de registro de deslocamento 410a permanece carregada em um nível de voltagem alto. Se o transistor de nó interno 520 está ligado, a linha de saída de registro de deslocamento 410a é descarregada para um nível de voltagem baixo. O sinal de saída de registro de deslocamento SOI é o inverso alto/baixo do sinal de nó interno SNl, que era o inverso alto/baixo do sinal de entrada de registro de deslocamento reverso SIR. O nível do sinal de entrada de registro de deslocamento reverso SIR foi deslocado para o sinal de saída de registro de deslocamento SOI. [00167] Na célula de registro de deslocamento 403a, o sinal de entrada de registro de deslocamento reverso SIR é o sinal de saída de registro de deslocamento S02 na linha de saída de registro de deslocamento 410b. Na célula de registro de deslocamento 403m, o sinal de entrada de registro de deslocamento reverso SIR é o sinal de controle CSYNC na linha de controle 430. Para descarregar o nó interno 522 na célula de registro de deslocamento 403m para um nível de voltagem baixo, um pulso de controle no sinal de controle CSYNC é provido ao mesmo tempo em que um pulso de sincronismo no primeiro sinal de avaliação EVAL1. O pulso de controle no sinal de controle CSYNC que é coincidente com o pulso de sincronismo a partir do sinal de sincronismo T2 inicia o registro de deslocamento 402 para deslocamento na direção reversa a partir da célula de registro de deslocamento 403m no sentido da célula de registro de deslocamento 403a. [00168] Na operação de liberação da célula de registro de deslocamento 403a e todas as células de registro de deslocamento 403 no registro de deslocamento 402, os sinais de direção DIRF e DIRR são definidos para níveis de voltagem baixos. Um sinal de direção para frente de voltagem baixa DIRF desliga o transistor de direção para frente 512 e um sinal de direção reversa de nível de voltagem baixo DIRR desliga o transistor de direção reversa 514. Um pulso de sincronismo a partir do sinal de sincronismo TI é provido no primeiro sinal de pré-carga PREl para carregar o nó interno 522 e prover um sinal de nó interno de nivel de voltagem alto SNl. Um pulso de sincronismo a partir do sinal de sincronismo T2 é provido como um pulso de sincronismo T2 de nível de voltagem reduzido no primeiro sinal de avaliação EVALl para ligar o primeiro transistor de avaliação 506. Tanto o transistor de direção para frente 512 quanto o transistor de direção reversa 514 são desligados tal que o nó interno 522 não seja descarregado por quer o transistor de entrada para frente 508 ou transistor de entrada reversa 510. [00169] O sinal de nó interno de nível de voltagem alto SNl liga o transistor de nó interno 520. Um pulso de sincronismo a partir do sinal de sincronismo T3 é provido no segundo sinal de pré-carga PRE2 para carregar a linha de sinal de saída de registro de deslocamento 510a e todas as linhas de sinal de saída de registro de deslocamento 410. A seguir, um pulso de sincronismo a partir do sinal de sincronismo T4 é provido como um pulso de sincronismo T4 de nível de voltagem reduzido no segundo sinal de avaliação EVAL2 para ligar o segundo transistor de avaliação 518. A linha de salda de registro de deslocamento 410a é descarregada pelo segundo transistor de avaliação 518 e transistor de nó interno 520 para prover um sinal de saida de registro de deslocamento de nivel de voltagem baixo SOI. Também, todas as outras linhas de saida de registro de deslocamento 410 são descarregadas para prover sinais de saida de registro de deslocamento de nivel de voltagem baixo S02-S013. [00170] A figura 10B é um diagrama ilustrando o circuito de direção 404. O circuito de direção 404 inclui um circuito de sinal de direção para frente 550 e um circuito de sinal de direção reversa 552. O circuito de sinal de direção para frente 550 inclui um terceiro transistor de pré-carga 554, um terceiro transistor de avaliação 556 e um primeiro transistor de controle 558. O circuito de sinal de direção reversa 552 inclui um quarto transistor de pré-carga 560, um quarto transistor de avaliação 562 e um segundo transistor de controle 564.

[00171] A porta e um lado da trajetória dreno-fonte do terceiro transistor de pré-carga 554 estão eletricamente acoplados à linha de sinal de sincronismo 436. A linha de sinal de sincronismo 436 provê sinal de sincronismo T5 para o circuito de direção 404 como terceiro sinal de pré-carga PRE3. O outro lado da trajetória dreno-fonte do terceiro transistor de pré-carga 554 está eletricamente acoplado a um lado da trajetória dreno-fonte do terceiro transistor de avaliação 556 pela linha de sinal de direção 408a. A linha de sinal de direção 408a provê o sinal de direção para frente DIRF para a porta do transistor de direção para frente em cada célula de registro de deslocamento 403 no registro de deslocamento 402, tal como a porta do transistor de direção para frente 512 na célula de registro de deslocamento 403a. A porta do terceiro transistor de avaliação 556 está eletricamente acoplada à terceira linha de sinal de avaliação 428 que provê o sinal de sincronismo T6 de nivel de voltagem reduzido para o circuito de direção 404. O outro lado da trajetória dreno-fonte do terceiro transistor de avaliação 556 está eletricamente acoplado à trajetória dreno-fonte do transistor de controle 558 em 566. A trajetória dreno-fonte do transistor de controle 558 também está eletricamente acoplada a uma referência, tal como o terra, em 568. A porta do transistor de controle 558 está eletricamente acoplada à linha de controle 430 para receber o sinal de controle CSYNC. [00172] A porta e um lado da trajetória dreno-fonte do quarto transistor de pré-carga 560 estão eletricamente acoplados a uma linha de sinal de sincronismo 434. A linha de sinal de sincronismo 434 provê o sinal de sincronismo T3 para o circuito de direção como o quarto sinal de pré-carga PRE4. O outro lado da trajetória dreno-fonte do quarto transistor de pré-carga 5 60 está eletricamente acoplada a um lado da trajetória dreno-fonte do quarto transistor de avaliação 562 pela linha de sinal de direção 408b. A linha de sinal de direção 408b provê o sinal de direção reversa DIRR para a porta do transistor de direção reversa em cada célula de registro de deslocamento 403 no registro de deslocamento 402, tal como a porta do transistor de direção reversa 514 na célula de registro de deslocamento 403a. A porta do quarto transistor de avaliação 562 está eletricamente acoplada à quarta linha de sinal de avaliação 424 que provê o sinal de sincronismo T4 de nivel de voltagem reduzido para o circuito de direção 404. O outro lado da trajetória dreno-fonte do quarto transistor de avaliação 562 está eletricamente acoplado à trajetória dreno-fonte do transistor de controle 564 em 570. A trajetória dreno-fonte do transistor de controle 564 está também eletricamente acoplada a uma referência, tal como o terra, em 572. A porta do transistor de controle 564 está eletricamente acoplada à linha de controle 430 para receber o sinal de controle CSYNC. [00173] Os sinais de direção DIRF e DIRR definem a direção de deslocamento no registro de deslocamento 402. Se o sinal de direção para frente DIRF está definido para um nivel de voltagem alto e o sinal de direção reversa DIRR está definido para um nivel de voltagem baixo, os transistores de direção para frente, tal como o transistor de direção para frente 512, são ligados e os transistores de direção reversa, tal como o transistor de direção reversa 514, são desligados. O registro de deslocamento 402 se desloca na direção para frente. Se o sinal de direção para frente DIRF está definido para um nivel de voltagem baixo e o sinal de direção reversa DIRR está definido para um nivel de voltagem alto, os transistores de direção para frente, tal como o transistor de direção para frente 512, são desligados e os transistores de direção reversa, tal como o transistor de direção reversa 514 são ligados. O registro de deslocamento 402 se desloca na direção reversa. Os sinais de direção DIRF e DIRR são definidos durante cada série de pulsos de sincronismo a partir do sinal de sincronismo T3-T6 à medida que o registro de deslocamento 402 ativamente se desloca quer na direção para frente ou reversa. Para terminar o deslocamento ou impedir o deslocamento do registro de deslocamento 402, os sinais de direção DIRF e DIRR são definidos para níveis de voltagem baixos. Isto libera o único sinal de nivel de voltagem baixo dos sinais de saída de registro de deslocamento S01-S013, tal que todos os sinais de saída de registro de deslocamento S01-S013 estejam em níveis de voltagem baixos. Os sinais de saída de registro de deslocamento de nível de voltagem baixo S01-S013 desligam todos os pares de transistores de endereço 446, 448, . . . 470 e os sinais de endereço ~A1, ~A2,... ~A7 permanecem em níveis de voltagem altos que não habilitam as células de disparo 120. [00174] Em operação, a linha de sinal de sincronismo 434 provê um pulso de sincronismo a partir do sinal de sincronismo T3 para o circuito de direção 404 no quarto sinal de pré-carga PRE4. O pulso de sincronismo no quarto sinal de pré-carga PRE4 carrega a linha de sinal de direção reversa 408b para um nível de voltagem alto. Um pulso de sincronismo a partir do sinal de sincronismo T4 é provido para a rede de divisão de resistor 414 que provê um pulso de sincronismo T4 de nível de voltagem reduzido para o circuito de direção 404 no quarto sinal de avaliação EVAL4. O pulso de sincronismo no quarto sinal de avaliação EVAL4 liga o quarto transistor de avaliação 562. Se um pulso de controle a partir do sinal de controle CSYNC é provido para a porta do transistor de controle 564 ao mesmo tempo que o pulso de sincronismo no quarto sinal de avaliação EVAL4 é provido para o quarto transistor de avaliação 562, a linha de sinal de direção reversa 408b se descarrega para um nível de voltagem baixo. Se o sinal de controle CSYNC permanece em um nível de voltagem baixo à medida que o pulso de sincronismo no quarto sinal de avaliação EVAL4 é provido para o quarto transistor de avaliação 562, a linha de sinal de direção reversa 408b permanece carregada em um nivel de voltagem alto. [00175] A linha de sinal de sincronismo 436 provê um pulso de sincronismo a partir do sinal de sincronismo T5 para o circuito de direção 404 no terceiro sinal de pré-carga PRE3. O pulso de sincronismo no terceiro sinal de pré-carga PRE3 carrega a linha de sinal de direção para frente 408a para um nivel de voltagem alto. Um pulso de sincronismo a partir do sinal de sincronismo T6 é provido para a rede de divisão de resistor 414 que provê um pulso de sincronismo T6 de nivel de voltagem reduzido para o circuito de direção 404 no terceiro circuito de avaliação EVAL3. O pulso de sincronismo no terceiro sinal de avaliação EVAL3 liga o terceiro transistor de avaliação 556. Se um pulso de controle a partir do sinal de controle CSYNC é provido para a porta do transistor de controle 558 ao mesmo tempo em que o pulso de sincronismo no terceiro sinal de avaliação EVAL3 é provido para o terceiro transistor de avaliação 556, a linha de sinal de direção para frente 408a se descarrega para um nivel de voltagem baixo. Se o sinal de controle CSYNC permanece em um nivel de voltagem baixo à medida que o pulso de sincronismo no terceiro sinal de avaliação EVAL3 é provido para o terceiro transistor de avaliação 556, a linha de sinal de direção para frente 408a permanece carregada em um nivel de voltagem alto. [00176] A figura 11 é um diagrama de sincronismo ilustrando a operação de um gerador de endereço 400 na direção para frente. Os sinais de sincronismo T1-T6 provêem uma série de seis pulsos repetidos. Cada um dos sinais de sincronismo Tl-T6 provê um pulso na série de seis pulsos. [00177] Em uma série de seis pulsos, o sinal de sincronismo Tl em 600 inclui o pulso de sincronismo 602, o sinal de sincronismo T2 em 604 inclui o pulso de sincronismo 606, o sinal de sincronismo T3 em 608 inclui o pulso de sincronismo 610, o sinal de sincronismo T4 em 612 inclui o pulso de sincronismo 614, o sinal de sincronismo T5 em 616 inclui o pulso de sincronismo 618 e o sinal de sincronismo T6 em 620 inclui o pulso de sincronismo 622. O sinal de controle CSYNC em 624 inclui pulsos de controle que definem a direção de deslocamento no registro de deslocamento 402 e inicia o registro de deslocamento 402 para gerar os sinais de endereço ~A1, ~A2,... ~A7, indicados em 625. [00178] O pulso de sincronismo 602 do sinal de sincronismo Tl em 600 é provido para o registro de deslocamento 402 no primeiro sinal de pré-carga PRE1. Durante o pulso de sincronismo 602, o nó interno 522, em cada uma das células de registro de deslocamento 403a-403m, se carrega para prover sinais de nó interno de nivel de voltagem alto SN1-SN13. Todos os sinais de nó interno de registro de deslocamento SN, indicados em 626, são definidos para niveis de voltagem altos em 628. Os sinais de nó interno de nivel de voltagem alto SN 626 ligam o transistor de nó interno 520 em cada uma das células de registro de deslocamento 403a-403m. Neste exemplo, a série de seis pulsos de sincronismo foi provida antes do pulso de sincronismo 602 e o registro de deslocamento 402 não foi iniciado, tal que todos os sinais de saída de registro de deslocamento SO, indicados em 630, estão descarregados para níveis de voltagem baixos, indicados em 632 e todos os sinais de endereço ~A1, ~A2, . . . ~A7 em 625 permanecem em níveis de voltagem altos, indicados em 633. [00179] O pulso de sincronismo 606 do sinal de sincronismo T2 em 604 é provido para o registro de deslocamento 402 no primeiro sinal de avaliação EVAL1. 0 pulso de sincronismo 606 liga o primeiro transistor de avaliação 506 em cada uma das células de registro de deslocamento 403a-403m. Enquanto o sinal de controle CSYNC 624 permanece em um nivel de voltagem baixo em 634 e todos os sinais de saida de registro de deslocamento SO 630 permanecem em níveis de voltagem baixos em 636, o transistor de entrada para frente 508 e transistor de entrada reversa 510 em cada uma das células de registro de deslocamento 403a-403m está desligado. Os transistores de entrada para frente não conduzindo 508 e transistores de entrada reversa não conduzindo 510 impedem o nó interno 522 em cada uma das células de registro de deslocamento 403a-403m de se descarregar para um nível de voltagem baixo. Todos os sinais de nó interno de registro de deslocamento SN 62 6 permanecem em níveis de voltagem altos em 638. [00180] O pulso de sincronismo 610 do sinal de sincronismo T3 em 608 é provido para o registro de deslocamento 402 no segundo sinal de pré-carga PRE2, para o circuito de direção no quarto sinal de pré-carga PRE4 e para os transistores de pré-carga de linha de endereço 438 e transistor de prevenção de avaliação 442a no arranjo lógico 406. Durante o pulso de sincronismo 610 no segundo sinal de pré-carga PRE2, todos os sinais de saída de registro de deslocamento SO 630 se carregam para níveis de voltagem altos em 640. Também, durante o pulso de sincronismo 610 no quarto sinal de pré-carga PRE4, o sinal de direção reversa DIRR 642 se carrega para um nível de voltagem alto em 644. Em adição, o pulso de sincronismo 610 carrega todos os sinais de endereço 625 para níveis de voltagem altos em 646 e liga o transistor de prevenção de avaliação 442a para puxar o sinal de avaliação lógica LEVAL 648 para um nivel de voltagem baixo em 650. [00181] O pulso de sincronismo 614 do sinal de sincronismo T4 em 612 é provido para o registro de deslocamento 402 no segundo sinal de avaliação EVAL2, para o circuito de direção 404 no quarto sinal de avaliação EVAL4 e para o transistor de prevenção de avaliação 442b no arranjo lógico 406. O pulso de sincronismo 614 no segundo sinal de avaliação EVAL2 liga o segundo transistor de avaliação 518 em cada uma das células de registro de deslocamento 403a-403m. Com os sinais de nó interno SN 626 em níveis de voltagem altos tendo ligado o transistor de nó interno 520 em cada uma das células de registro de deslocamento 403a-403m, todos os sinais de saída de registro de deslocamento SO 630 se descarregam para níveis de voltagem baixos em 652. Também, o pulso de sincronismo 614 no quarto sinal de avaliação EVAL4 liga o quarto transistor de avaliação 562. Um pulso de controle em 654 do sinal de controle CSYNC 624 liga o transistor de controle 564. Com o quarto transistor de avaliação 562 e transistor de controle 564 ligados, o sinal de direção DIRR 642 é descarregado para um nível de voltagem baixo em 565. Em adição, o pulso de sincronismo 614 liga o transistor de prevenção de avaliação 422b para reter o sinal de avaliação lógica LEVAL 648 em um nível de voltagem baixo em 658. O sinal de avaliação lógica de nível de voltagem baixo LEVAL 648 desliga os transistores de avaliação de endereço 440. [00182] O pulso de sincronismo 618 do sinal de sincronismo T5 em 616 é provido para o circuito de direção 404 no terceiro sinal de pré-carga PRE3 e para o transistor de pré-carga de avaliação lógica 444 no arranjo lógico 406. Durante o pulso de sincronismo 618 no terceiro sinal de pré-carga PRE3, o sinal de direção para frente DIRF 658 se carrega para um nível de voltagem alto em 660. O sinal de direção para frente de nível de voltagem alto DIRF 658 liga o transistor de direção para frente 512 em cada uma das células de registro de deslocamento 403a-403m para definir o registro de deslocamento 402 para deslocamento na direção para frente. Também, durante o pulso de sincronismo 618, o sinal de avaliação lógica LEVAL 648 se carrega para um nível de voltagem alto em 662, o que liga todos os transistores de avaliação lógica 440. Com todos os sinais de saída de registro de deslocamento SO 630 em níveis de voltagem baixos, todos os pares de transistores de endereço 446, 448, . . . 470 são desligados e todos os sinais de endereço ~A1, ~A2,... ~A7 em 625 permanecem em níveis de voltagem altos. [00183] O pulso de sincronismo 622 a partir do sinal de sincronismo T6 em 620 é provido para o circuito de direção 404 como o terceiro sinal de avaliação EVAL3. O pulso de sincronismo 622 liga o terceiro transistor de avaliação 556. Desde que o sinal de controle CSYNC 624 permaneça em um nível de voltagem baixo em 664, o transistor de controle 558 se desliga e o sinal de direção para frente DIRF 658 permanece em um nível de voltagem alto. O sinal de direção para frente de nivel de voltagem alto DIRF 658 e sinal de direção reversa de nivel de voltagem baixo DIRR 642 definem cada uma das células de registro de deslocamento 403a-403m para deslocamento na direção para frente. [00184] Na próxima série de seis pulsos de sincronismo, o pulso de sincronismo 666 carrega todos os sinais de nó interno SN 626 para níveis de voltagem altos. O pulso de sincronismo 668 liga o primeiro transistor de avaliação 506 em cada uma das células de registro 403a-403m. 0 sinal de controle CSYNC 624 provê um pulso de controle em 670 para o transistor de entrada para frente 508 na célula de registro de deslocamento 403a. Com o transistor de direção para frente 512 já ligado, o sinal de nó interno SN1 na célula de registro de deslocamento 403a se descarrega para um nivel de voltagem baixo, indicado em 672. Os sinais de saída de registro de deslocamento SO 630 estão em níveis de voltagem baixos em 674, o que desliga o transistor de entrada para frente nas células de registro de deslocamento 403b-403m. Com os transistores de entrada para frente desligados, cada um dos outros sinais de nó interno SN2-SN13 nas células de registro de deslocamento 403b-403m permanece em nível de voltagem alto, indicados em 676. [00185] Durante o pulso de sincronismo 678, todos os sinais de saída de registro de deslocamento SO 630 são carregados para níveis de voltagem altos em 680 e o sinal de direção reversa DIRR 642 é carregado para um nível de voltagem alto em 682. Em adição, durante o pulso de sincronismo 678 todos os sinais de endereço ~A1, ~A2,... ~A7 625 são carregados para níveis de voltagem altos em 684 e o sinal de avaliação lógica LEVAL 648 é descarregado para um nível de voltagem baixo em 68 6. O sinal de avaliação lógica de nível de voltagem baixo LEVAL 648 desliga os transistores de avaliação de endereço 440, o que impede os pares de transistores de endereço 446, 448, . . . 470 de puxar os sinais de endereço ~A1, ~A2,... ~A7 625 para níveis de voltagem baixos. [00186] Durante o pulso de sincronismo 688, os sinais de saída de registro de deslocamento S02-S013 se descarregam para níveis de voltagem baixos em 690. O sinal de saída de registro de deslocamento SOI permanece em um nivel de voltagem alto, indicado em 692, devido ao sinal de nó interno SN1 em 672 desligar o transistor de nó interno 520 na célula de registro de deslocamento 403a. Também, o pulso de sincronismo 688 liga o segundo transistor de avaliação 562 e o pulso de controle 694 liga o transistor de controle 564 para descarregar o sinal de direção reversa DIRR 642 para um nivel de voltagem baixo em 696. Em adição, o pulso de sincronismo 688 liga o transistor de prevenção de avaliação 442b para puxar o sinal de avaliação lógica LEVAL 648 para um nivel de voltagem baixo em 698 e manter os transistores de avaliação 440 desligados. [00187] Durante o pulso de sincronismo 700 o sinal de direção para frente DIRF 658 é mantido em um nivel de voltagem alto e o sinal de avaliação lógica LEVAL 648 é carregado para um nivel de voltagem alto em 702. O sinal de avaliação lógica de nivel de voltagem alto LEVAL 648 em 702 liga os transistores de avaliação 440. O sinal de saida de registro de deslocamento de nivel alto SOI em 692 liga os pares de transistores de endereço 446a e 446b e os sinais de endereço ~A1 e ~A2 em 625 são ativamente puxados para níveis de voltagem baixos em 704. Os outros sinais de saída de registro de deslocamento S02-S013 são puxados para níveis de voltagem baixos em 690, tal que os transistores de endereço 448, 450,... 470 sejam desligados e os sinais de endereço ~A3-~A7 permaneçam em níveis de voltagem altos, indicados em 706. Os sinais de endereço ~A1, ~A2,... ~A7 em 625 se tornam válidos durante o pulso de sincronismo 700 no sinal de sincronismo T5 em 616. O pulso de sincronismo 708 liga o terceiro transistor de avaliação 556. Entretanto, o sinal de controle CSYNC 624 está em um nível de voltagem baixo em 710 e o sinal de direção para frente DIRF 658 permanece em um nível de voltagem alto em 712. [00188] Na próxima série de seis pulsos de sincronismo, o pulso de sincronismo 714 carrega todos os sinais de nó interno SN 626 para níveis de voltagem altos em 716. O pulso de sincronismo 718 liga o primeiro transistor de avaliação 506 em cada uma das células de registro de deslocamento 403a-403m para permitir a descarga do nó 522, se o sinal de entrada para frente SIF em cada uma das células de registro de deslocamento 403a-403m está em um nível de voltagem alto. O sinal de entrada para frente SIF na célula de registro de deslocamento 403a é o sinal de controle CSYNC 624, o qual está em um nível de voltagem baixo em 720. O sinal de entrada para frente SIF em cada uma das outras células de registro de deslocamento 403b-403m é o sinal de saída de registro de deslocamento SO 630 da célula de registro de deslocamento precedente 403. O sinal de saída de registro de deslocamento SOI está em um nível de voltagem alto em 692 e é o sinal de entrada para frente SIF da segunda célula de registro de deslocamento 403b. Os sinais de saída de registro de deslocamento S02-S013 estão todos em níveis de voltagem baixos em 690. [00189] As células de registro de deslocamento 403a e 403c-403m recebem sinais de entrada para frente de nível de voltagem baixo SIF que desligam o transistor de entrada para frente 308 em cada uma das células de registro de deslocamento 403a-403m, tal que os sinais de nó interno SNl e SN3-SN13 permaneçam altos em 722. A célula de registro de deslocamento 403b recebe o sinal de saída de registro de deslocamento de nível de voltagem alto SOI como um sinal de entrada para frente SIF que liga o transistor de entrada para frente para descarregar o sinal de nó interno SN2 em 724. [00190] Durante o pulso de sincronismo 726 todos os sinais de saída de registro de deslocamento SO 630 são carregados para níveis de voltagem altos em 727 e o sinal de direção reversa DIRR 642 para um nível de voltagem alto em 730. Também, o pulso de sincronismo 7266 carrega todos os sinais de endereço ~A1, ~A2, . . . ~A7 625 para um nível de voltagem alto em 732 e liga o transistor de prevenção de avaliação 442a para puxar LEVAL 648 para um nível de voltagem baixo em 734 . [00191] Os sinais de endereço ~A1, ~A2,... ~A7 625 ficaram válidos a partir do momento em que os sinais de endereço ~A1 e ~A2 foram puxados para baixo em 704, até que todos os sinais de endereço ~A1, ~A2,... ~A7 625 são puxados para alto em 732. Os sinais de endereço ~A1, ~A2, . . . ~A7 625 são válidos durante o pulso de sincronismo 708 a partir do sinal de sincronismo T6 em 620 da série precedente de seis pulsos de sincronismo e os pulsos de sincronismo 714 e 718 a partir dos sinais de sincronismo TI em 660 e T2 em 604 da presente série de seis pulsos de sincronismo. [00192] O pulso de sincronismo 736 liga o segundo transistor de avaliação 518 em cada uma das células de registro de deslocamento 403a-403m para avaliar os sinais de nó interno SN 62 6. Os sinais de nó interno SN1 e SN3-SN13 estão em níveis de voltagem altos em 722 e descarregam os sinais de saída de registro de deslocamento SOI e S03-S013 para níveis de voltagem baixos em 738. O sinal de nó interno SN2 está em um nível de voltagem baixo em 724 que desliga o transistor de nó interno da célula de registro de deslocamento 403b e mantém o sinal de saida de registro de deslocamento S02 em um nivel de voltagem alto em 740. [00193] Quando o quarto transistor de avaliação 562 é ligado, pelo pulso de sincronismo 736, e o pulso de controle 742 em CSYNC 624 liga o transistor de controle 564, o sinal de direção reversa DIRR 642 se descarrega para um nivel de voltagem baixo em 744. Os sinais de direção DIRR 642 e DIRF 658 são definidos durante cada série de seis pulsos de sincronismo. Em adição, o pulso de sincronismo 736 liga o transistor de prevenção de avaliação 442b para manter LEVAL 648 em um nivel de voltagem baixo em 746. [00194] Durante o pulso de sincronismo 748 o sinal de direção para frente DIRF 658 é mantido em um nivel de voltagem alto em 750 e LEVAL 648 se carrega para um nivel de voltagem alto em 752. O sinal de avaliação lógica de nivel de voltagem alto LEVAL 678 em 752 liga os transistores de avaliação 440. O sinal de saida de registro de deslocamento de nivel de voltagem alto S02 em 750 liga os transistores de endereço 448a e 448b para puxar os sinais de endereço ~A1 e ~A3 para níveis de voltagem baixos em 754. Os outros sinais de endereço ~A2 e ~A4-~A7 são mantidos em níveis de voltagem altos em 756. [00195] O pulso de sincronismo 758 liga o terceiro transistor de avaliação 556. O sinal de controle CSYNC 624 permanece em um nível de voltagem baixo em 780 para desligar o transistor de controle 558 e manter o sinal de direção para frente DIRF 642 em um nível de voltagem alto. [00196] A próxima série de seis pulsos de sincronismo desloca o sinal de saída de registro de deslocamento de nível de voltagem baixo S02 para a próxima célula de registro de deslocamento 403c que provê um sinal de saida de registro de deslocamento de nivel de voltagem alto S03. O deslocamento continua com cada série de seis pulsos de sincronismo até que cada sinal de saida de registro de deslocamento S01-S013 tenha estado alto uma vez. Após o sinal de saida de registro de deslocamento S013 ter estado alto, a série de sinais de saida de registro de deslocamento de nivel de voltagem alto SO 630 pára. O registro de deslocamento 402 pode ser iniciado novamente provendo um pulso de controle no sinal de controle CSYNC, tal como o pulso de controle 670, coincidente com um pulso de sincronismo a partir do sinal de sincronismo T2 em 604. [00197] Em operação na direção para frente, um pulso de controle no sinal de controle CSYNC 624 é provido coincidente com um pulso de sincronismo a partir do sinal de sincronismo T4 em 612 para definir a direção de deslocamento para a direção para frente. Também, um pulso de controle a partir do sinal de controle CSYNC 624 é provido coincidente com um pulso de sincronismo a partir do sinal de sincronismo T2 em 604 para partir ou iniciar o registro de deslocamento 402 deslocando um sinal de voltagem alta através dos sinais de saida de registro de deslocamento S01-S013. [00198] A figura 12 é um diagrama de sincronismo ilustrando a operação do gerador de endereço 400 na direção reversa. Os sinais de sincronismo T1-T6 provêem a série repetida de seis pulsos. Cada um dos sinais de sincronismo T1-T6 provê um pulso em uma série de seis pulsos. Em uma série de seis pulsos, o sinal de sincronismo TI em 800 inclui o pulso de sincronismo 802, o sinal de sincronismo T2 em 804 inclui o pulso de sincronismo 806, o sinal de sincronismo T3 em 808 inclui o pulso de sincronismo 810, o sinal de sincronismo T4 em 812 inclui o pulso de sincronismo 814, o sinal de sincronismo T5 em 816 inclui o pulso de sincronismo 818 e o sinal de sincronismo T6 em 820 inclui o pulso de sincronismo 822. O sinal de controle CSYNC em 824 inclui pulsos de controle que definem a direção de deslocamento no registro de deslocamento 402 e iniciam o registro de deslocamento 402 para gerar sinais de endereço ~A1, ~A2,... ~A7 indicados em 825. [00199] O pulso de sincronismo 802 é provido para o registro de deslocamento 402 no primeiro sinal de pré-carga PRE1. Durante o pulso de sincronismo 802, o nó interno 522 em cada uma das células de registro de deslocamento 403a-403m se carrega para prover correspondentes sinais de nó interno de nível de voltagem alto SN1-SN13. Os sinais de nó interno de registro de deslocamento SN 826 são definidos para níveis de voltagem altos em 828. Os sinais de nó interno de nível de voltagem alto SN 828 ligam os transistores de nó interno 520 nas células de registro de deslocamento 403. Neste exemplo, uma série de seis pulsos de sincronismo foi provida antes para o pulso de sincronismo 802 e sem iniciar o registro de deslocamento 402, tal que todos os sinais de saída de registro de deslocamento SO 830 sejam descarregados para níveis de voltagem baixos, indicados em 832 e todos os sinais de endereço ~A1, ~A2,... ~A7 em 825 permaneçam em níveis de voltagem altos, indicados em 833. [00200] O pulso de sincronismo 806 é provido para o registro de deslocamento 402 no primeiro sinal de avaliação EVAL1. O pulso de sincronismo 806 liga o primeiro transistor de avaliação 506 em cada uma das células de registro 403a-403m. O sinal de controle CSYNC 824 permanece em um nivel de voltagem baixo em 834 e todos os sinais de saida de registro de deslocamento SO 830 permanecem em niveis de voltagem baixos em 836 para desligar o transistor de entrada para frente 508 e transistor de entrada reversa 510 em cada uma das células de registro de deslocamento 403a-403m. Os transistores de entrada para frente e reversa não conduzindo 508 e 510 impedem o nó interno 522 em cada uma das células de registro de deslocamento 403a-403m de se descarregar para um nivel de voltagem baixo. Todos os sinais de nó interno de registro de deslocamento SN 826 permanecem em niveis de voltagem altos em 838. [00201] O pulso de sincronismo 810 é provido para o registro de deslocamento 402 no segundo sinal de pré-carga PRE2, para o circuito de direção 404 no quarto sinal de pré-carga PRE4 e para os transistores de pré-carga de linha de endereço 438 e transistor de prevenção de avaliação 442a no arranjo lógico 406. Durante o pulso de sincronismo 810, todos os sinais de saida de registro de deslocamento SO 830 são carregados para niveis de voltagem altos em 840. Também, durante o pulso de sincronismo 810, o sinal de direção reversa DIRR 842 se carrega para um nivel de voltagem alto em 844. Em adição, o pulso de sincronismo 810 mantém todos os sinais de endereço 825 em niveis de voltagem altos e liga o transistor de prevenção de avaliação 442a para puxar o sinal de avaliação lógica LEVAL 848 para um nivel de voltagem baixo em 850. [00202] O pulso de sincronismo 814 é provido para o registro de deslocamento 402 no segundo sinal de avaliação EVAL2, para o circuito de direção 404 no quarto sinal de avaliação EVAL4 e para o transistor de prevenção de avaliação 442b no arranjo lógico 406. O pulso de sincronismo 814 liga o segundo transistor de avaliação 518 em cada uma das células de registro de deslocamento 403a-403m. Com os sinais de nó interno SN 826 em níveis de voltagem altos que ligam o transistor de nó interno 520 em cada uma das células de registro de deslocamento 403a-403m, todos os sinais de saída de registro de deslocamento SO 830 se descarregam para níveis de voltagem baixos em 852. Também, o pulso de sincronismo 814 liga o quarto transistor de avaliação 563 e o sinal de controle CSYNC 824 provê uma voltagem baixa pra desligar o transistor de controle 564. Com o transistor de controle 564 desligado, o sinal de direção reversa DIRR 842 permanece carregado em um nível de voltagem alto. Em adição, o pulso de sincronismo 814 liga o transistor de prevenção de avaliação 442b para manter o sinal de avaliação LEVAL 848 em um nível de voltagem baixo em 858. 0 sinal de avaliação lógica de nível de voltagem baixo LEVAL 848 desliga os transistores de avaliação de endereço 440. [00203] O pulso de sincronismo 818 é provido para o circuito de direção 404 no terceiro sinal de pré-carga PRE3 e para o transistor de pré-carga de avaliação lógica 444 no arranjo lógico 406. Durante o pulso de sincronismo 818, o sinal de direção para frente DIRF 858 se carrega para um nível de voltagem alto em 860 . Também, durante o pulso de sincronismo 818 o sinal de avaliação lógica LEVAL 848 se carrega para um nível de voltagem alto em 862 para ligar todos os transistores de avaliação lógica 440. Com os sinais de saída de registro de deslocamento SO 830 em níveis de voltagem baixos, todos os pares de transistores de endereço 446, 448,... 470 são desligados e todos os sinais de endereço ~A1, ~A2,... ~A7 em 825 permanecem em níveis de voltagem altos. [00204] O pulso de sincronismo 822 é provido para o circuito de direção 303 como terceiro sinal de avaliação EVAL3. O pulso de sincronismo 822 liga o terceiro transistor de avaliação 556. O sinal de controle CSYNC 824 provê um pulso de controle 864 para ligar o transistor de controle 558 e o sinal de direção para frente DIRF 858 é descarregado para um nível de voltagem baixo em 865. O sinal de direção para frente de nível de voltagem baixo DIRF 858 e o sinal de direção reversa de nível de voltagem alto DIRR 842 definem cada uma das células de registro de deslocamento 403a-403m para deslocamento na direção reversa. [00205] Na próxima série de seis pulsos de sincronismo, durante o pulso de sincronismo 866, todos os sinais de nó interno SN 826 são carregados para niveis de voltagem altos. O pulso de sincronismo 868 liga o primeiro transistor de avaliação 506 em cada uma das células de registro de deslocamento 403a-403m. Um pulso de controle 870, que pode estar no sinal de controle CSYNC, é provido para ligar o transistor de entrada reversa na célula de registro de deslocamento 403m e com o transistor de direção reversa ligado, o sinal de nó interno SN13 se descarrega para um nível de voltagem baixo, indicado em 872. Os sinais de saída de registro de deslocamento SO 830 estão em niveis de voltagem baixos em 874, o que desliga o transistor de entrada reversa nas células de registro de deslocamento 403a-4031. Com os transistores de entrada reversa desligados, cada um dos outros sinais de nó interno SN1-SN12 permanecem em niveis de voltagem altos, indicado em 876. [00206] Durante o pulso de sincronismo 878, todos os sinais de saída de registro de deslocamento SO 830 são carregados para níveis de voltagem altos em 880 e o sinal de direção reversa DIRR 842 é mantido em um nível de voltagem alto em 882. Em adição, o pulso de sincronismo 878 mantém todos os sinais de endereço ~A1, ~A2,... ~A7 825 em níveis de voltagem altos em 884 e puxa o sinal de avaliação lógica LEVAL 848 para um nível de voltagem baixo em 886. O sinal de avaliação lógica de nível de voltagem baixo LEVAL 848 desliga os transistores de avaliação 440, o que impede os pares de transistores de endereço 446, 448,... 470 de puxarem os sinais de endereço ~A1, ~A2,... ~A7 825 para níveis de voltagem baixos. [00207] Durante o pulso de sincronismo 888, os sinais de saída de registro de deslocamento S01-S012 são descarregados para níveis de voltagem baixos em 890. O sinal de saída de registro de deslocamento S013 permanece em um nível de voltagem alto, indicado em 892, baseado no sinal de nó interno de nível de voltagem baixo SN13 em 8782 que desliga o transistor de nó interno 520 da célula de registro de deslocamento 403m. Também, o pulso de sincronismo 888 liga o segundo transistor de avaliação e o sinal de controle CSYNC 824 desliga o transistor de controle 564 para manter o sinal de direção reversa DIRR 842 em um nível de voltagem alto em 896. Em adição, o pulso de sincronismo 888 liga o transistor de prevenção de avaliação 442b para manter o sinal de avaliação lógica LEVAL 848 em um nível de voltagem baixo em 898 e manter os transistores de avaliação 440 desligados. Os sinais de saída de registro de deslocamento SO 830 se consolidam durante o pulso de sincronismo 888, tal que um sinal de saída de registro de deslocamento S013 esteja em um nível de voltagem alto e todos os outros sinais de saída de registro de deslocamento S01-S012 estejam em níveis de voltagem baixos. [00208] Durante o pulso de sincronismo 900, o sinal de direção para frente DIRF 858 se carrega para um nível de voltagem alto em 901 e o sinal de avaliação lógica LEVAL 848 se carrega para um nível de voltagem alto em 902. O sinal de avaliação lógica de nível de voltagem alto LEVAL 848 em 902 liga os transistores de avaliação 440. O sinal de saída de registro de deslocamento de nível de voltagem alto S013 em 892 liga os transistores de endereço 470a e 470b e os sinais de endereço ~A3 e ~A5 são ativamente puxados para níveis de voltagem baixos, indicados em 904. Os outros sinais de saída de registro de deslocamento S01-S012 são puxados para níveis de voltagem baixos em 890, tal que os pares de transistores de endereço 446, 448... 470 sejam desligados e os sinais de endereço ~A1, ~A2, ~A4, ~A6 e ~A7 permaneçam em níveis de voltagem altos, indicados em 906. Os sinais de endereço ~A1, ~A2,... ~A7 825 se tornam válidos durante o pulso de sincronismo 900. O pulso de sincronismo 908 liga o terceiro transistor de avaliação 556 e o pulso de controle 910 no sinal de controle CSYNC 824 liga o transistor de controle 558 para descarregar o sinal de direção para frente DIRF 858 para uma voltagem baixa em 912. [00209] Na próxima série de seis pulsos de sincronismo, durante o pulso de sincronismo 914 todos os sinais de nó interno SN 826 são carregados para níveis de voltagem altos em 916. 0 pulso de sincronismo 918 liga o primeiro transistor de avaliação 506 em cada uma das células de registro de deslocamento 403a-403m para descarregar o nó 522 se o sinal de entrada reversa SIR em cada uma das células de registro de deslocamento 403a-403m estiver em um nível de voltagem alto. O sinal de entrada reversa na célula de registro de deslocamento 403m é o sinal de controle CSYNC 824, o qual está em um nível de voltagem baixo em 920. O sinal de entrada reversa SIR em cada uma das outras células de registro de deslocamento 403a-403i é o sinal de saída de registro de deslocamento SO 830 da célula de registro de deslocamento 403 seguinte. O sinal de saída de registro de deslocamento S013 está em um nível de voltagem alto em 8 92 e é o sinal de entrada reversa SIR da célula de registro de deslocamento 4031. Os sinais de saída de registro de deslocamento S01-S012 estão em níveis de voltagem baixos em 890. As células de registro de deslocamento 403a-403k e 403m têm sinais de entrada reversa de nível de voltagem baixo SIR que desligam o transistor de entrada reversa 510, tal que os sinais de nó interno SNl-SNll e SN13 permaneçam em níveis de voltagem baixos em 922. A célula de registro de deslocamento 4031 recebe o sinal de saída de registro de deslocamento de nivel de voltagem alto S013 como o sinal de entrada reversa SIR que liga o transistor de entrada reversa para descarregar o sinal de nó interno SN12 em 924. [00210] Durante o pulso de sincronismo 926, todos os sinais de saída de registro de deslocamento SO 830 são carregados para níveis de voltagem altos em 928 e o sinal de direção reversa DIRR 842 é mantido em um nível de voltagem alto em 930. Também, durante o pulso de sincronismo 926, todos os sinais de endereço ~A1, ~A2,... ~A7 825 são carregados para um nível de voltagem alto em 932 e o transistor de prevenção de avaliação 442a é ligado para puxar LEVAL 848 para um nível de voltagem baixo em 934. Os sinais de endereço ~A1, ~A2,... ~A7 825 foram válidos a partir do momento que os sinais de endereço ~A3 e ~A5 foram puxados para baixo em 904 até que todos os sinais de endereço ~A1, ~A2,... ~A7 825 foram puxados para alto em 932. Os sinais de endereço ~A1, ~A2,... ~A7 825 são válidos durante os pulsos de sincronismo 908, 914 e 918. [00211] O pulso de sincronismo 936 liga o segundo transistor de avaliação 518 em cada uma das células de registro de deslocamento 403a-403m para avaliar os sinais de nó interno SN 82 6. Os sinais de nó interno SN1-SN11 e SN13 estão em níveis de voltagem altos em 922 para descarregar os sinais de saída de registro de deslocamento SOl-SOll e S013 para níveis de voltagem baixos em 938. O sinal de nó interno SN12 está em um nível de voltagem baixo em 924 que desliga o transistor de nó interno da célula de registro de deslocamento 4031 e mantém o sinal de saída de registro de deslocamento S012 em um nível de voltagem alto em 940. [00212] Também, o pulso de sincronismo 936 liga o quarto transistor de avaliação 562 e o sinal de controle CSYNC está em um nível de voltagem baixo para desligar o transistor de controle 564 para manter o sinal de direção reversa DIRR 842 em um nível de voltagem alto em 944. Em adição, o pulso de sincronismo 936 liga o transistor de prevenção de avaliação 442b para manter LEVAL 848 em um nível de voltagem baixo em 946. [00213] Durante o pulso de sincronismo 948, o sinal de direção para frente DIRF 858 é carregado para um nível de voltagem alto em 950 e LEVAL 848 é carregado pra um nível de voltagem alto em 952. O sinal de avaliação lógica de nível de voltagem alto LEVAL 848 em 952 liga os transistores de avaliação 440. O sinal de saída de registro de deslocamento de nível de voltagem alto S012 em 940 liga os transistores de endereço 4 68a e 4 68b para puxar os sinais de endereço ~A3 e ~A4 para níveis de voltagem baixos em 954. Os sinais de endereço ~A1, ~A2 e ~A5 e ~A7 são mantidos em níveis de voltagem altos em 956. [00214] O pulso de sincronismo 958 liga o terceiro transistor de avaliação 556. Um pulso de controle no sinal de controle CSYNC 824 liga o transistor de controle 558 e o sinal de direção para frente DIRF 858 se descarrega para um nível de voltagem baixo em 962. [00215] A próxima série de seis pulsos de sincronismo desloca o sinal de saída de registro de deslocamento de nível de voltagem alto S012 para a próxima célula de registro de deslocamento 403k que provê um sinal de saída de registro de deslocamento de nível de voltagem alto SOll. O deslocamento continua com cada série de seis pulsos de sincronismo até que cada sinal de saída de registro de deslocamento S01-S013 tenha estado alto uma vez. Após o sinal de saída de registro de deslocamento SOI estar alto, a série de sinais de saída de registro de deslocamento de nivel de voltagem alto SO 830 pára. O registro de deslocamento 402 pode ser iniciado novamente provendo um pulso de controle, tal como o pulso de controle 870, coincidente com um pulso de sincronismo a partir do sinal de sincronismo T2 804. [00216] Em operação de direção reversa, um pulso de controle a partir de CSYNC 824 é provido coincidente com um pulso de sincronismo a partir do sinal de sincronismo T6 em 820 para definir a direção de deslocamento para a direção reversa. Também, um pulso de controle a partir de CSYNC 824 é provido coincidente com um pulso de sincronismo a partir do sinal de sincronismo T2 804 para partir ou iniciar o registro de deslocamento 402 deslocando um sinal de nivel de voltagem alto através dos sinais de saida de registro de deslocamento S01-S013. [00217] A figura 13 é um diagrama de blocos ilustrando uma configuração de dois geradores de endereço 1000 e 1002 e seis grupos de disparo 1004a-1004f. Cada um dos geradores de endereço 1000 e 1002 é similar ao gerador de endereço 400 da figura 9 e os grupos de disparo 1004a-1004f são similares aos grupos de disparo 202a-202f ilustrados na figura 7. O gerador de endereço 1000 está eletricamente acoplado aos grupos de disparo 1004a-1004c pela primeira linha de endereço 1006. A linha de endereço 1006 provê sinais de endereço ~A1, ~A2,... ~A7 a partir do gerador de endereço 1000 para cada um dos grupos de disparo 1004a-1004c. Também, o gerador de endereço 1000 está eletricamente acoplado à linha de controle 1010. A linha de controle 1010 recebe e conduz o sinal de controle CSYNC para o gerador de endereço 1000. Em uma configuração, o sinal CSYNC é provido por um controlador externo para uma pastilha de cabeçote de impressão na qual dois geradores de endereço 1000 e 1002 e seis grupos de disparo 1004a-1004f são fabricados. Em adição, o gerador de endereço 1000 está eletricamente acoplado às linhas de seleção 1008a-1008f. As linhas de seleção 1008a-1008f são similares às linhas de seleção 212a-212f ilustradas na figura 7. As linhas de seleção 1008a-1008f conduzem os sinais de seleção SELl, SEL2, . . . SEL6 para o gerador de endereço 1000, bem como os correspondentes grupos de disparo 1004a-1004f (não mostrados). [00218] A linha de seleção 1008a que conduz o sinal de seleção SELl para o gerador de endereço 1000, em uma configuração é o sinal de sincronismo T3 sinal de sincronismo T6. A linha de seleção 1008b que conduz o sinal de seleção SEL2 para o gerador de endereço 1000, em uma configuração é o sinal de sincronismo T4 sinal de sincronismo Tl. A linha de seleção 1008c que conduz o sinal de seleção SEL3 para o gerador de endereço 1000 em uma configuração é o sinal de sincronismo T5 sinal de sincronismo T2. A linha de seleção 1008d que conduz o sinal de seleção SEL4 para o gerador de endereço 1000, em uma configuração é o sinal de sincronismo T6 sinal de sincronismo T3. A linha de seleção 1008e que conduz o sinal de seleção SEL5 para o gerador de endereço 1000, em uma configuração é o sinal de sincronismo Tl sinal de sincronismo T4, e a linha de seleção 1008f que conduz o sinal de seleção SEL6 para o gerador de endereço 1000, em uma configuração é o sinal de sincronismo T2 sinal de sincronismo T5. [00219] O gerador de endereço 1002 está eletricamente acoplado aos grupos de disparo 1004d-1004f pela segunda linha de endereço 1012. A linha de endereço 1012 provê os sinais de endereço ~B1, ~B2,... ~B7 a partir do gerador de endereço 1002 para cada um dos grupos de disparo 1004d-1004f. Também, o gerador de endereço 1002 está eletricamente acoplado à linha de controle 1010 que conduz o sinal de controle CSYNC para o gerador de endereço 1002. Em adição, o gerador de endereço 1002 está eletricamente acoplado às linhas de seleção 1008a-1008f. As linhas de seleção 1008a-1008f conduzem os sinais de seleção SELl, SEL2,... SEL6 para o gerador de endereço 1002, bem como para os correspondentes grupos de disparo 1004a-1004f (não mostrados). [00220] A linha de seleção 1008a conduz o sinal de seleção SEL1 para o gerador de endereço 1002, o qual em uma configuração é o sinal de sincronismo T3. A linha de seleção 1008b conduz o sinal de seleção SEL 2 para o gerador de endereço 1002, o qual em uma configuração é o sinal de sincronismo T4. A linha de seleção 1008c conduz o sinal de seleção SEL3 para o gerador de endereço 1002, o qual em uma configuração é o sinal de sincronismo T5. A linha de seleção 1008d conduz o sinal de seleção SEL4 para o gerador de endereço 1002, o qual em uma configuração é o sinal de sincronismo T6. A linha de seleção 1008e conduz o sinal de seleção SEL5 para o gerador de endereço 1002, o qual em uma configuração é o sinal de sincronismo Tl, e a linha de seleção 1008f conduz o sinal de seleção SEL6 para o gerador de endereço 1002, o qual em uma configuração é o sinal de sincronismo T2. [00221] Os sinais de seleção SELl, SEL2,... SEL6 incluem uma série de seis pulsos que se repetem em uma série repetida de seis pulsos. Cada um dos sinais de seleção SELl, SEL2,... SEL6 inclui um pulso na série de seis pulsos. Em uma configuração, um pulso no sinal de seleção SELl é seguido por um pulso no sinal de seleção SEL2, que é seguido por um pulso no sinal de seleção SEL3, que é seguido por um pulso no sinal de seleção SEL4, que é seguido por um pulso no sinal de seleção SEL5, que é seguido por um pulso no sinal de seleção SEL6. Depois do pulso no sinal de seleção SEL6, a série se repete começando com um pulso no sinal de seleção SELl. 0 sinal de controle CSYNC inclui pulsos coincidentes com pulsos nos sinais de seleção SELl, SEL2,... SEL6 para iniciar os geradores de endereço 1000 e 1002 e para definir a direção de deslocamento ou geração de endereço nos geradores de endereço 1000 e 1002, por exemplo como discutido com relação às figuras 11 e 12. Para iniciar a geração de endereço a partir do gerador de endereço 1000, o sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T2 que corresponde ao pulso de sincronismo no sinal de seleção SEL3. [00222] O gerador de endereço 1000 gera os sinais de endereço ~A1, ~A2,... ~A7 em resposta aos sinais de seleção SELl, SEL2,. . . SEL6 e sinal de controle CSYNC. Os sinais de endereço ~A1, ~A2,... ~A7 são providos pela primeira linha de endereço 1006 para os grupos de disparo 1004a-1004c. [00223] No gerador de endereço 1000, os sinais de endereço ~A1, ~A2,... ~A7 825 são válidos durante pulsos de sincronismo em sinais de sincronismo T6, TI e T2 que correspondem aos pulsos de sincronismo nos sinais de seleção SELl, SEL2 e SEL3. O sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T4 que corresponde ao pulso de sincronismo no sinal de seleção SEL5 para definir o gerador de endereço 1000 para deslocamento na direção para frente. O sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T6 que corresponde ao pulso de sincronismo no sinal de seleção SELl para definir o gerador de endereço 1000 para deslocamento na direção reversa. [00224] Os grupos de disparo 1004a-1004c recebem sinais de endereço válidos ~A1, ~A2,... ~A7 durante os pulsos nos sinais de seleção SELl, SEL2 e SEL3. Quando o grupo de disparo um (FG1) em 1004A recebe os sinais de endereço ~A1, ~A2,... ~A7 e o pulso no sinal de seleção SELl, as células de disparo 120 em subgrupo de fileiras selecionado SG1 são habilitadas para ativação pelo sinal de disparo FIREl. Quando o grupo de disparo dois (FG2) em 1004b recebe os sinais de endereço ~A1, ~A2,... ~A7 e o pulso no sinal de seleção SEL2, as células de disparo 120 em subgrupo de fileiras selecionado SG2 são habilitadas para ativação pelo sinal de disparo FIRE2. Quando o grupo de disparo três (FG3) em 1004c recebe os sinais de endereço ~A1, ~A2, . . . ~A7 e o pulso no sinal selecionado SEL3, as células de disparo 120 em subgrupo de fileiras selecionado SG3 são habilitadas para ativação pelo sinal de disparo FIRE3. [00225] O gerador de endereço 1002 gera os sinais de endereço ~B1, ~B2,. . . ~B7 em resposta aos sinais de seleção SELl, SEL2,. . . SEL6 e sinal de controle CSYNC. Os sinais de endereço ~B1, ~B2, . . . ~B7 são providos através da segunda linha de endereço 1012 para os grupos de disparo 1004d-1004f. No gerador de endereço 1002, os sinais de endereço ~B1, ~B2,... ~B7 são válidos durante os pulsos de sincronismo nos sinais de sincronismo T6, TI e T2 que correspondem aos pulsos de sincronismo nos sinais de seleção SEL4, SEL5 e SEL6. O sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de seleção SEL2 para definir o gerador de endereço 1002 para deslocamento na direção para frente. O sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T6 que corresponde ao pulso de sincronismo no sinal de seleção SEL4 para definir o gerador de endereço 1002 para deslocamento na direção reversa. Para iniciar a geração de endereço a partir do gerador de endereço 1002, o sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T2 que corresponde ao pulso de sincronismo no sinal de seleção SEL6. [00226] Os grupos de disparo 1004d-1004f recebem sinais de endereço válidos ~B1, ~B2,... ~B7 durante os pulsos nos sinais de seleção SEL4, SEL5 e SEL6. Quando o grupo de disparo quatro (FG4) em 1004d recebe os sinais de endereço ~B1, ~B2,... ~B7 e o pulso no sinal de seleção SEL4, as células de disparo 120 em subgrupo de fileiras selecionado SG4 são habilitadas para ativação pelo sinal de disparo FIRE4. Quando o grupo de disparo cinco (FG5) em 1004e recebe os sinais de endereço ~B1, ~B2,... ~B7 e o pulso no sinal de seleção SEL5 as células de disparo 120 em subgrupo de fileiras selecionado SG5 são habilitadas para ativação pelo sinal de disparo FIRE5. Quando o grupo seis (FG6) em 1004f recebe os sinais de endereço ~B1, ~B2, . . . ~B7 e o pulso no sinal de seleção SEL6, as células de disparo 120 em subgrupo de fileiras selecionado SG6 são habilitadas para ativação pelo sinal de disparo FIRE6. [00227] Em uma operação de exemplo, durante uma série de seis pulsos, o sinal de controle CSYNC inclui pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SEL2 e SEL5 para definir os geradores de endereço 1000 e 1002 para deslocamento na direção para frente. O pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL2 define o gerador de endereço 1002 para deslocamento na direção para frente. O pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL5 define o gerador de endereço 1000 para deslocamento na direção para frente. [00228] Na próxima série de seis pulsos, o sinal de controle CSYNC inclui pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SEL2, SEL3, SEL5 e SEL6. Os pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SEL2 e SEL5 definem a direção de deslocamento para a direção para frente nos geradores de endereço 1000 e 1002. Os pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SEL3 e SEL6 iniciam os geradores de endereço 1000 e 1002 para gerar os sinais de endereço ~A1, ~A2,... ~A7 e ~B1, ~B2, . . . ~B7. O pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL3 inicia o gerador de endereço 1000 e o pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL6 inicia o gerador de endereço 1002. [00229] Durante a terceira série de pulsos de sincronismo, o gerador de endereço 1000 gera os sinais de endereço ~A1, ~A2,... ~A7 que são válidos durante os pulsos de sincronismo nos sinais de seleção SEL1, SEL2 e SEL3. Os sinais de endereço válidos ~A1, ~A2,... ~A7 são usados para habilitar as células de disparo 120 nos subgrupos de fileiras SG1, SG2 e SG3 nos grupos de disparo FG1, FG2 e FG3 em 1004a-1004c para ativação. Durante a terceira série de pulsos de sincronismo, o gerador de endereço 1002 gera os sinais de endereço ~B1, ~B2,... ~B7 que são válidos durante os pulsos de sincronismo nos sinais de seleção SEL4, SEL5 e SEL6. Os sinais de endereço válidos ~B1, ~B2,... ~B7 são usados para habilitar as células de disparo 120 nos subgrupos de fileiras SG4, SG5 e SG6 nos grupos de disparo FG4, FG5 e FG6 em 1004d-1004f para ativação. [00230] Durante a terceira série de pulsos de sincronismo nos sinais de seleção SELl, SEL2,... SEL6, os sinais de endereço ~A1, ~A2,... ~A7 incluem sinais de nivel de voltagem baixo que correspondem a um dos treze endereços e sinais de endereço ~B1, ~B2,... ~B7 incluem sinais de nivel de voltagem baixo que correspondem ao mesmo um dos treze endereços. Durante cada série subseqüente de pulsos de sincronismo a partir de sinais de seleção SELl, SEL2,... SEL6, os sinais de endereço ~A1, ~A2, . . . ~A7 e os sinais de endereço ~B1, ~B2,... ~B7 incluem sinais de nivel de voltagem baixo que correspondem ao mesmo um dos treze endereços. Cada série de pulsos de sincronismo é um intervalo de tempo de endereço, tal que um dos treze endereços seja provido durante cada série de pulsos de sincronismo. [00231] Em operação na direção para frente, o endereço um é provido primeiro pelos geradores de endereço 1000 e 1002, seguido pelo endereço dois e assim por diante até o endereço treze. Após o endereço treze, os geradores de endereço 1000 e 1002 proveem todos os sinais de endereço de nivel de voltagem alto ~A1, ~A2, . . . ~A7 e ~B1, ~B2,... ~B7. Também, durante cada série de pulsos de sincronismo a partir dos sinais de seleção SELl, SEL2,. . . SEL6, os pulsos de controle são providos coincidentes com os pulsos de sincronismo nos sinais de seleção SEL2 e SEL5 para continuar o deslocamento na direção para frente. [00232] Em uma outra operação exemplo, durante uma série de seis pulsos, o sinal de controle CSYNC inclui pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SEL1 e SEL4 para preparar os geradores de endereço 1000 e 1002 para deslocamento na direção reversa. O pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SELl prepara o gerador de endereço 1000 para deslocamento na direção reversa. O pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL4 prepara o gerador de endereço 1002 para deslocamento na direção reversa. [00233] Na próxima série de seis pulsos, o sinal de controle CSYNC inclui pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SELl, SEL3, SEL4 e SEL6. Os pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SELl e SEL4 preparam a direção de deslocamento para a direção reversa nos geradores de endereço 1000 e 1002. Os pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SEL3 e SEL6 iniciam os geradores de endereço 1000 e 1002 para gerar sinais de endereço ~A1, ~A2, . . . ~A7 e ~B1, ~B2,... ~B7 . Os pulsos de controle coincidentes com o pulso de sincronismo no sinal de seleção SEL3 inicial o gerador de endereço 1000 e o pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL6 inicia o gerador de endereço 1002. [00234] Durante a terceira série de pulsos de sincronismo, o gerador de endereço 1000 gera os sinais de endereço ~A1, ~A2,... ~A7 que são válidos durante os pulsos de sincronismo nos sinais de seleção SELl, SEL2 e SEL3. Os sinais de endereço válidos ~A1, ~A2,... ~A7 são usados para habilitar as células de disparo 120 nos subgrupos de fileiras SG1, SG2 e SG3 nos grupos de disparo FG1, FG2 e FG3 em 1004a-1004c para ativação. O gerador de endereço 1002 gera sinais de endereço ~B1, ~B2,... ~B7 que são válidos durante pulsos de sincronismo nos sinais de seleção SEL4, SEL5 e SEL6 durante a terceira série de pulsos de sincronismo. Os sinais de endereço válidos ~B1, ~B2,... ~B7 são usados para habilitar as células de disparo 120 nos subgrupos de fileiras SG4, SG5 e SG6 nos grupos de disparo FG4, FG5 e FG6 em 1004d-1004f para ativação. [00235] Durante a terceira série de pulsos de sincronismo nos sinais de seleção SEL1, SEL2,... SEL6 em operação de direção reversa, os sinais de endereço ~A1, ~A2,... ~A7 incluem sinais de nível de voltagem baixo que correspondem a um de treze endereços e os sinais de endereço ~B1, ~B2, . . . ~B7 incluem sinais de nível de voltagem baixo que correspondem ao mesmo um de treze endereços. Durante cada série subseqüente de pulsos de sincronismo a partir dos sinais de seleção SEL1, SEL2,... SEL6, os sinais de endereço ~A1, ~A2, . . . ~A7 e ~B1, ~B2, . . . ~B7 incluem sinais de nível de voltagem baixo que correspondem ao mesmo um de treze sinais de endereços. Cada série de pulsos de sincronismo é um intervalo de tempo de endereço, tal que um dos treze endereços seja provido durante cada série de pulsos de sincronismo. [00236] Em operação de direção reversa, o endereço treze é provido primeiro pelo geradores de endereço 1000 e 1002, seguido pelo endereço doze e assim por diante até o endereço um. Após o endereço um, os geradores de endereço 1000 e 1002 provêem todos os sinais de endereço de nível de voltagem alto ~A1, ~A2, . . . ~A7 e ~B1, ~B2,... ~B7. Também, durante cada série de pulsos de sincronismo a partir dos sinais de seleção SELl, SEL2,... .SEL6 os pulsos de controle são providos coincidentes com os pulsos de sincronismo nos sinais de seleção SELl e SEL4 para continuar o deslocamento na direção reversa. [00237] Para terminar ou impedir a geração de endereço, o sinal de controle CSYNC inclui pulsos de controle coincidentes com os pulsos de sincronismo nos sinais de seleção SELl, SEL2, SEL4 e SEL5. Isto libera os registros de deslocamento, tal como o registro de deslocamento 402, nos geradores de endereço 1000 e 1002. Um nível de voltagem alto constante, ou uma série de pulsos de voltagem altos, no sinal de controle CSYNC também termina ou impede a geração de endereço e um nivel de voltagem baixo constante no sinal de controle CSYNC não iniciará os geradores de endereço 1000 e 1002. [00238] A figura 14 é um diagrama de sincronismo ilustrando a operação para frente e reversa dos geradores de endereço 1000 e 1002. O sinal de controle usado para deslocamento na direção para frente é CSYNC (FWD) em 1124 e o sinal de controle usado para deslocamento na direção reversa é CSYNC(REV) em 1126. Os sinais de endereço ~A1, ~A2,... ~A7 em 1128 são providos pelo gerador de endereço 1000 e incluem referências de endereço de operação tanto para frente quanto reversa. Os sinais de endereço ~B1, ~B2, . . . ~B7 em 1130 são providos pelo gerador de endereço 1002 e incluem referências de endereço de operação tanto para frente quanto reversa. [00239] Os sinais de seleção SELl, SEL2,... SEL6 provêem uma série repetida de seis pulsos. Cada um dos sinais de seleção SELl, SEL2, SEL6 inclui um pulso na série de seis pulsos. Em uma série da série repetida de seis pulsos, o sinal de seleção SELl em 1100 inclui o pulso de sincronismo 1102, o sinal de seleção SEL2 em 1104 inclui o pulso de sincronismo 1106, o sinal de seleção SEL3 em 1108 inclui o pulso de sincronismo 1110, o sinal de seleção SEL4 em 1112 inclui o pulso de sincronismo 1114, o sinal de seleção SEL5 em 1116 inclui o pulso de sincronismo 1118 e o sinal de seleção SEL6 em 1120 inclui o pulso de sincronismo 1122. [00240] Em operação em direção para frente, o sinal de controle CSYNC(FWD) 1124 inclui o pulso de controle 1132 coincidente com o pulso de sincronismo 1106 no sinal de seleção SEL2 em 1104. O pulso de controle 1132 prepara o gerador de endereço 1002 para deslocamento na direção para frente. Também, o sinal de controle CSYNC(FWD) 1124 inclui o pulso de controle 1134 coincidente com o pulso de sincronismo 1118 no sinal de seleção SEL5 em 1116. O pulso de controle 1134 prepara o gerador de endereço 1000 para deslocamento na direção para frente. [00241] Na próxima série repetida de seis pulsos, o sinal de seleção SELl em 1100 inclui o pulso de sincronismo 1136, o sinal de seleção SEL2 em 1104 inclui o pulso de sincronismo 1138, o sinal de seleção SEL3 m 1108 inclui o pulso de sincronismo 1130, o sinal de seleção SEL4 em 1112 inclui o pulso de sincronismo 1142, o sinal de seleção SEL5 em 1116 inclui o pulso de sincronismo 1144 e o sinal de seleção SEL6 em 1120 inclui o pulso de sincronismo 1146. [00242] O sinal de controle CSYNC(FWD) 1124 inclui o pulso de controle 1148 coincidente com o pulso de sincronismo 1138 para continuar o gerador de endereço 1002 para deslocamento na direção para frente e o pulso de controle 1152 coincidente com o pulso de sincronismo 1144 para continuar a definir o gerador de endereço 1000 para deslocamento na direção para frente. Também, o sinal de controle CSYNC(FWD) 1124 inclui o pulso de controle 1150 coincidente com o pulso de sincronismo 1140 no sinal de seleção SEL3 em 1108. O pulso de controle 1150 inicia o gerador de endereço 1000 para gerar sinais de endereço ~A1, ~A2,... ~A7 em 1128. Em adição, o sinal de controle CSYNC(FWD) 1124 inclui o pulso de controle 1154 coincidente com o pulso de sincronismo 1146 no sinal de seleção SEL6 em 1120. O pulso de controle 1154 inicia o gerador de endereço 1002 para gerar os sinais de endereço ~B1, ~B2,...~B7 em 1130. [00243] Na próxima ou terceira série de seis pulsos, o sinal de seleção SELl em 1100 inclui o pulso de sincronismo 1156, o sinal de seleção SEL2 em 1104 inclui o pulso de sincronismo 1158, o sinal de seleção SEL3 em 1108 inclui o pulso de sincronismo 1160, o sinal de seleção SEL4 em 1112 inclui o pulso de sincronismo 1162, o sinal de seleção SEL5 em 1116 inclui o pulso de sincronismo 1164 e o sinal de seleção SEL6 em 1120 inclui o pulso de sincronismo 1166. O sinal de controle CSYNC(FWD) 1124 inclui o pulso de controle 1168 coincidente com o pulso de sincronismo 1158 para continuar a definir o gerador de endereço 1002 para deslocamento na direção para frente e o pulso de controle 1170 coincidente com o pulso de sincronismo 1164 para continuar a definir o gerador de endereço 1000 para deslocamento na direção para frente. [00244] O gerador de endereço 1000 provê os sinais de endereço ~A1, ~A2, . . . ~A7 em 1128. Após ser iniciado em operação de direção para frente, o gerador de endereço 1000 e os sinais de endereço ~A1, ~A2, . . . ~A7 em 1128 proveem o endereço um em 1172. O endereço um em 1172 se torna válido durante o pulso de sincronismo 1146 no sinal de seleção SEL6 em 1120 e permanece válido até o pulso de sincronismo 1162 no sinal de seleção SEL4 em 1112. O endereço um em 1172 é válido durante os pulsos de sincronismo 1156, 1158 e 1160 nos sinais de seleção SEL1, SEL2 e SEL3 em 1100, 1104 e 1108. [00245] O gerador de endereço 1002 provê os sinais de endereço ~B1, ~B2, . . . ~B7 em 1130. Após ser iniciado em operação de direção para frente, o gerador de endereço 1002 e sinais de endereço ~B1, ~B2,... ~B7 em 1130 provêem o endereço um em 1174. O endereço um em 1174 se torna válido durante o pulso de sincronismo 1160 no sinal de seleção SEL3 em 1108 e permanece válido até o pulso de sincronismo 1176 no sinal de seleção SEL1 em 1100. O endereço um em 1174 é válido durante os pulsos de sincronismo 1162, 1164 e 1166 nos sinais de seleção SEL4, SEL5 e SEL6 em 1112, 1116 e 1120. [00246] Os sinais de endereço ~A1, ~A2, . . . ~A7 em 1128 e ~B1, ~B2,...~B7 em 1130 provêem o mesmo endereço, endereço um em 1172 e 1174. O endereço um é provido durante a série de seis pulsos de sincronismo começando com o pulso de sincronismo 1156 e terminando com o pulso de sincronismo 1166, que é o intervalo de tempo de endereço para o endereço um. Durante a próxima série de seis pulsos, começando com o pulso de sincronismo 1176, os sinais de endereço ~A1, ~A2,... ~A7 em 1128 provêem o endereço dois em 1178 e os sinais de endereço ~B1, ~B2,...~B7 em 1130 provêem o endereço dois também. Deste modo, os geradores de endereço 1000 e 1002 provêem endereços a partir do endereço um até o endereço treze na direção para frente. Após o endereço treze, os geradores de endereço 1000 e 1002 são reiniciados para ciciar através dos endereços válidos novamente do mesmo modo. [00247] Em operação de direção reversa, o sinal de controle CSYNC(REV) 1126 inclui o pulso de controle 1180 coincidente com o pulso de sincronismo 1102 no sinal de seleção SEL1 em 1100. O pulso de controle 1180 prepara o gerador de endereço 1000 para deslocamento na direção reversa. Também, o sinal de controle CSYNC(REV) 1126 inclui o pulso de controle 1182 coincidente com o pulso de sincronismo 1114 no sinal de seleção SEL4 em 1112. O pulso de controle 1182 prepara o gerador de endereço 1002 para deslocamento na direção reversa. [00248] O sinal de controle CSYNC(REV) 1126 inclui o pulso de controle 1184 coincidente com o pulso de sincronismo 1136 para continuar a definir o gerador de endereço 1000 para deslocamento na direção reversa e o pulso de controle 1188 coincidente com o pulso de sincronismo 1142 para continuar a definir o gerador de endereço 1002 para deslocamento na direção reversa. Também, o sinal de controle CSYNC(REV) 1126 inclui o pulso de controle 1186 coincidente com o pulso de sincronismo 1140 no sinal de seleção SEL3 em 1108. O pulso de controle 1186 inicia o gerador de endereço 1000 para gerar sinais de endereço ~A1, ~A2,... ~A7 em 1128. Em adição, o sinal de controle CSYNC(REV) 1126 inclui o pulso de controle 1190 coincidente com o pulso de sincronismo 1146 no sinal de seleção SEL6 em 1120. O pulso de controle 1190 inicia o gerador de endereço 1002 para gerar os sinais de endereço ~Bl, ~B2,... ~B7 em 1130. [00249] O sinal de controle CSYNC(REV) 1126 inclui o pulso de controle 1192 coincidente com o pulso de sincronismo 1156 para continuar a definir o gerador de endereço 1000 para deslocamento na direção reversa e o pulso de controle 1194 coincidente com o pulso de sincronismo 1162 para continuar a definir o gerador de endereço 1002 para deslocamento na direção reversa. [00250] O gerador de endereço 1000 provê os sinais de endereço ~A1, ~A2, . . . ~A7 em 1128. Após ser iniciado em operação de direção reversa, o gerador de endereço 1000 e os sinais de endereço ~A1, ~A2,... ~A7 em 1128 proveem o endereço treze em 1172. O endereço treze em 1172 se torna válido durante o pulso de sincronismo 1146 e permanece válido até o pulso de sincronismo 1162. O endereço treze em 1172 é válido durante os pulsos de sincronismo 1156, 1158 e 1160 nos sinais de seleção SELl, SEL2 e SEL3 em 1100, 1104 e 1108. [00251] O gerador de endereço 1002 provê os sinais de endereço ~B1, ~B2, . . . ~B7 em 1130. Após ser iniciado em operação de direção reversa, o gerador de endereço 1002 e os sinais de endereço ~B1, ~B2,... ~B7 em 1130 provêem o endereço treze em 1174. O endereço treze em 1174 se torna válido durante o pulso de sincronismo 1160 e permanece válido até o pulso de sincronismo 1176. O endereço treze em 1174 é válido durante os pulsos de sincronismo 1162, 1164 e 1166 nos sinais de seleção SEL4, SEL5 e SEL6 em 1112, 1116 e 1120. [00252] Os sinais de endereço ~A1, ~A2, . . . ~A7 em 1128 e ~B1, ~B2,... ~B7 em 1130 provêem o mesmo endereço, endereço treze em 1172 e 1174. O endereço treze é provido durante a série de seis pulsos de sincronismo começando com o pulso de sincronismo 1156 e terminando com o pulso de sincronismo 1166, que é o intervalo de tempo de endereço para o endereço treze. Durante a próxima série de seis pulsos, começando com o pulso de sincronismo 1176, os sinais de endereço ~A1, ~A2,... ~A7 em 1128 provêem o endereço doze em 1178 e os sinais de endereço ~B1, ~B2,... ~B7 em 1130 provêem o endereço doze também. Os geradores de endereço 1000 e 1002 provêem endereços a partir do endereço treze até o endereço um na direção reversa. Após o endereço um, os geradores de endereço 1000 e 1002 são reiniciados para prover endereços válidos novamente. [00253] A figura 15 é um diagrama de blocos ilustrando uma configuração de um gerador de endereço 1200, um circuito de travamento 1202 e seis grupos de disparo 1204a-1204f em uma pastilha de cabeçote de impressão 40. O gerador de endereço 1200 é similar ao gerador de endereço 400 da figura 9 e os grupos de disparo 1204-1204f são similares aos grupos de disparo 202a-202f ilustrados na figura 7. [00254] 0 gerador de endereço 1200 está eletricamente acoplado aos grupos de disparo 1204a-1204c e ao circuito de travamento 1202 pelas linhas de endereço 1206. Também, o gerador de endereço 1200 está eletricamente acoplado à linha de controle 1210 que conduz o sinal de controle CSYNC para o gerador de endereço 1200. Em adição, o gerador de endereço 1200 está eletricamente acoplado às linhas de seleção 1208a-1208f. As linhas de seleção 1208a-1208f são similares às linhas de seleção 212a-212f ilustradas na figura 7. As linhas de seleção 1208a-1208f conduzem os sinais de seleção SEL1, SEL2. . . SEL6 para o gerador de endereço 1200, bem como para os correspondentes grupos de disparo 1204a-1204f (não mostrados). [00255] A linha de seleção 1208a conduz o sinal de seleção SELl para o gerador de endereço 1200, o qual em uma configuração é o sinal de sincronismo T6. A linha de seleção 1208b conduz o sinal de seleção SEL2 para o gerador de endereço 1200, o qual em uma configuração é o sinal de sincronismo Tl. A linha de seleção 1208c conduz o sinal de seleção SEL3 para o gerador de endereço 1200, o qual em uma configuração é o sinal de sincronismo T2. A linha de seleção 1208d conduz o sinal de seleção SEL4 para o gerador de endereço 1200, o qual em uma configuração é o sinal de sincronismo T3. A linha de seleção 1208e conduz o sinal de seleção SEL5 para o gerador de endereço 1200, o qual em uma configuração é o sinal de sincronismo T4, e a linha de seleção 1208f conduz o sinal de seleção SEL6 para o gerador de endereço 1200, o qual em uma configuração é o sinal de sincronismo T5. [00256] O circuito de travamento 1202 está eletricamente acoplado aos grupos de disparo 1204c-1204f pelas linhas de endereço 1212. Também, o circuito de travamento 1202 está eletricamente acoplado às linhas de seleção 1208a-1208f e à linha de sinal de avaliação 1214. As linhas de seleção 1208a-1208f recebem os sinais de seleção SELl e SEL6 e provêem os sinais de seleção recebidos SELl e SEL6 para o circuito de travamento 1202. A linha de avaliação 1214 conduz o sinal de avaliação EVAL, o qual é similar ao inverso do sinal de seleção SELl, para o circuito de travamento 1202. Em adição, o circuito de travamento 1202 está eletricamente acoplado à linha de endereço 1206 que conduz os sinais de endereço ~A1, ~A2,... ~A7 para o circuito de travamento 1202. Em uma configuração, o sinal de avaliação EVAL é gerado, na pastilha de cabeçote de impressão 40 a partir dos sinais de seleção SEL1, SEL2,... SEL6. [00257] Os sinais de seleção SEL1, SEL2,... SEL6 proveem uma série de seis pulsos que se repetem em uma série repetida de seis pulsos, como descrito com relação às figuras 13 e 14. O sinal de controle CSYNC inclui pulsos coincidentes com os pulsos nos sinais de seleção SEL1, SEL2,... SEL6 para iniciar o gerador de endereço 1200 e para preparar a direção de deslocamento e a geração de endereço no gerador de endereço 1200. [00258] O gerador de endereço 1200 gera os sinais de endereço ~A1, ~A2,... ~A7 em resposta aos sinais de seleção SEL1, SEL2,... SEL6 e o sinal de controle CSYNC. Os sinais de endereço ~A1, ~A2,... ~A7 são providos através das linhas de endereço 1206 para os grupos de disparo 1204a-1204c. No gerador de endereço 1200, os sinais de endereço ~A1, ~A2,... ~A7 são válidos durante os pulsos de sincronismo nos sinais de sincronismo T6, Tl e T2 que correspondem a pulsos de sincronismo nos sinais de seleção SEL1, SEL2 e SEL3. O sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T4 que corresponde ao pulso de sincronismo no sinal de seleção SEL5 para preparar o gerador de endereço 1200 para deslocamento na direção para frente. O sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T6 que corresponde ao pulso de sincronismo no sinal de seleção SEL1 para preparar o gerador de endereço 1200 para deslocamento na direção reversa. Para iniciar a geração de endereço a partir do gerador de endereço 1200, o sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T2 que corresponde com o pulso de sincronismo no sinal de seleção SEL3. [00259] O circuito de travamento 1202 provê os sinais de endereço ~B1, ~B2,... ~B7 em resposta a receber os sinais de endereço ~A1, ~A2, . . . ~A7, sinais de seleção SELl e SEL6 e sinal de avaliação EVAL. O circuito de travamento 1202 recebe os sinais de endereço ~A1, ~A2,... ~A7 válidos durante o pulso de sincronismo no sinal de seleção SELl e se trava nos sinais de endereço ~A1, ~A2,... ~A7 válidos para prover os sinais de endereço ~B1, ~B2, . . . ~B7 . Os sinais de endereço ~A1, ~A2,... ~A7 e ~B1, ~B2,... ~B7 provêem o mesmo endereço para os grupos de disparo 1204a-1204f durante um intervalo de tempo de endereço. Os sinais de endereço ~B1, ~B2,... ~B7 são providos através das linhas de endereço 1212 para os grupos de disparo 1024c-1204f. Os sinais de endereço ~B1, ~B2,... ~B7 são válidos durante os pulsos de sincronismo nos sinais de seleção SEL3, SEL4, SEL5 e SEL6. [00260] Em uma operação exemplo, durante uma série de seis pulsos, o sinal de controle CSYNC inclui um pulso de controle coincidente com um pulso de sincronismo no sinal de seleção SEL5 para preparar o gerador de endereço 1200 para deslocamento na direção para frente ou coincidente com um pulso de sincronismo no sinal de seleção SELl para deslocamento na direção reversa. O gerador de endereço 1200 não é iniciado durante esta série de seis pulsos e, neste exemplo, provê sinais de endereço de nivel de voltagem alto ~A1, ~A2, . . . ~A7 para prover os sinais de endereço de nivel de voltagem alto ~B1, ~B2,... B7. [00261] Na próxima série de seis pulsos de sincronismo, o sinal de controle CSYNC inclui um pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL5 ou sinal de seleção SEL1 para preparar a direção selecionada de deslocamento no gerador de endereço 1200. Também, o sinal de controle CSYNC inclui um pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL3 para iniciar o gerador de endereço 1200 para gerar sinais de endereço ~A1, ~A2,... ~A7 válidos. Durante esta segunda série de seis pulsos, o gerador de endereço 1200 provê todos os sinais de endereço ~A1, ~A2, . . . ~A7 de nível de voltagem alto e o travamento 1202 se trava nos sinais de endereço ~A1, ~A2,... ~A7 para prover os sinais de endereço ~B1, ~B2,... ~B7 de nível de voltagem alto. [00262] Na próxima série de seis pulsos de sincronismo, o sinal de controle CSYNC inclui um pulso de controle coincidente com o pulso de sincronismo no sinal de seleção SEL5 ou SEL1 para preparar a direção selecionada de deslocamento no gerador de endereço 1200. Durante esta terceira série de seis pulsos, o gerador de endereço 1200 provê sinais de endereço ~Al, ~A2,... ~A7 válidos incluindo sinais de nível de voltagem baixo durante os pulsos de sincronismo a partir dos sinais de seleção SELl, SEL2 e SEL3. Os sinais de endereço ~A1, ~A2,... ~A7 válidos são usados para habilitar as células de disparo 120 nos subgrupos de fileiras SG1, SG2 e SG3 nos grupos de disparo FGl, FG2 e FG3 em 1204a-1204c para ativação. 0 circuito de travamento 1202 se trava nos sinais de endereço ~A1, ~A2,... ~A7 válidos e provê sinais de endereço ~B1, ~B2,... ~B7 válidos. O circuito de travamento 1202 provê os sinais de endereço ~B1, ~B2,... ~B7 durante os pulsos de sincronismo a partir dos sinais de seleção SEL3, SEL4, SEL5 e SEL6. Os sinais de endereço ~B1, ~B2,... ~B7 válidos são usados para habilitar as células de disparo 120 nos subgrupos de fileiras SG3, SG4, SG5 e SG6 nos grupos de disparo FG3, FG4, FG5 e FG6 em 1204c-1204f para ativação. [00263] Durante a terceira série de pulsos de sincronismo a partir dos sinais de seleção SEL1, SEL2,.. . SEL6, os sinais de endereço ~A1, ~A2,... ~A7 incluem sinais de nivel de voltagem baixo que correspondem a um de treze endereços e os sinais de endereço ~B1, ~B2,... ~B7 incluem sinais de nivel de voltagem baixo que correspondem ao mesmo um de treze endereços. Durante cada série subseqüente de seis pulsos a partir dos sinais de seleção SEL1, SEL2,... SEL6, os sinais de endereço ~A1, ~A2, . . . ~A7 e ~B1, ~B2, . . . ~B7 incluem sinais de nivel de voltagem baixo que correspondem ao mesmo um de treze endereços. Cada série de pulsos de sincronismo é um intervalo de tempo de endereço, tal que um dos treze endereços seja provido durante cada série de seis pulsos. [00264] Em operação de direção para frente, o endereço um é provido primeiro pelo gerador de endereço 1200 e circuito de travamento 1202, seguido pelo endereço dois e assim por diante até o endereço treze. Após o endereço treze, o gerador de endereço 1200 e o circuito de travamento 1200 provêem todos os sinais de endereço ~A1, ~A2, . . . ~A7 e ~B1, ~B2, . . . ~B7 de nivel de voltagem alto. [00265] Em operação em direção reversa, o endereço treze é provido primeiro pelo gerador de endereço 1200 e circuito de travamento 1200, seguido pelo endereço doze e assim por diante até o endereço um. Após o endereço um, o gerador de endereço 1200 e circuito de travamento 1202 provêem todos os sinais de endereço ~A1, ~A2, . . . ~A7 e ~B1, ~B2,... ~B7.

Também, durante cada série de seis pulsos a partir dos sinais de seleção SEL1, SEL2,... SEL6, um pulso de controle é provido coincidente com um pulso de sincronismo no sinal de seleção SEL5 ou SEL1 para continuar o deslocamento na direção selecionada. [00266] A figura 16 é um diagrama ilustrando uma configuração de um registro de travamento 1220. O circuito de travamento 1202 inclui sete registros de travamento, tal como o registro de travamento 1220. Cada registro de travamento 1220 trava em um dos sete sinais de endereço ~A1, ~A2,... ~A7 e provê os correspondentes sinais de endereço ~B1, ~B2,... ~B7 travados. O registro de travamento 1220 inclui um primeiro estágio de travamento 1222, um segundo estágio de travamento 1224 e um transistor de travamento 1226. O primeiro estágio de travamento 1222 está eletricamente acoplado em 122 8 a um lado da trajetória dreno-fonte do transistor de travamento 1226 e o segundo estágio de travamento 1224 está eletricamente acoplado em 1230 ao outro lado da trajetória dreno-fonte do transistor de travamento 1226. A porta do transistor de travamento 1226 está eletricamente acoplada à linha de sinal 1208a que conduz o sinal de seleção SEL1 para o transistor de travamento 122 6 como o sinal de travamento LATCH. [00267] O primeiro estágio de travamento 1222 inclui um primeiro transistor de pré-carga 1234, um transistor de seleção 1236, um transistor de endereço 1238 e um capacitor de nó de endereço 1240. A porta do primeiro transistor de pré-carga 1234 está eletricamente acoplada ao dreno do primeiro transistor de pré-carga 1234 e a uma linha de sinal 1208f que conduz o sinal de seleção SEL6 para o primeiro transistor de pré-carga 1234 como primeiro sinal de pré-carga PREl. A fonte do primeiro transistor de pré-carga 1234 está eletricamente acoplada em 1228 a um lado da trajetória dreno-fonte do transistor de travamento 122 6 e a um lado do capacitor de nó de endereço 1240. O outro lado do capacitor de nó de endereço 1240 está eletricamente acoplado a uma voltagem de referência, tal como o terra. Em adição, a fonte do primeiro transistor de pré-carga 1234 está eletricamente acoplada a um lado da trajetória dreno-fonte do transistor de seleção 1236. A porta do transistor de seleção 1236 está eletricamente acoplada à linha de seleção 1208a que conduz o sinal de seleção SEL1 para o transistor de seleção 1236. O outro lado da trajetória dreno-fonte do transistor de seleção 1236 está eletricamente acoplado a um lado da trajetória dreno-fonte do transistor de endereço 1238. O outro lado da trajetória dreno-fonte do transistor de endereço 1238 está eletricamente acoplado a uma voltagem de referência, tal como o terra. A porta do transistor de endereço 1238 está eletricamente acoplada a uma das linhas de endereço 1206. [00268] O segundo estágio de travamento 1224 inclui um segundo transistor de pré-carga 1246, um transistor de avaliação 1248, um transistor de endereço travado 1250 e um capacitor de nó de endereço travado 1252. A porta do segundo transistor de pré-carga 1246 está eletricamente acoplada ao dreno do segundo transistor de pré-carga 1246 e à linha de sinal 1208a que conduz o sinal de seleção SEL1 para o segundo transistor de pré-carga 1246 como o segundo sinal de pré-carga PRE2. A fonte do segundo transistor de pré-carga 1246 está eletricamente acoplada a um lado da trajetória dreno- fonte do transistor de avaliação 1248 e a um lado das linhas de endereço travado 1212. A porta do transistor de avaliação 1248 está eletricamente acoplada a uma linha de sinal de avaliação 1214. 0 outro lado da trajetória dreno-fonte do transistor de avaliação 1248 está eletricamente acoplado à trajetória dreno-fonte do transistor de endereço travado 1250. O outro lado da trajetória dreno-fonte do transistor de endereço travado 1250 está eletricamente acoplado a uma voltagem de referência, tal como o terra. A porta do transistor de endereço travado 1250 está eletricamente acoplada em 1230 à trajetória dreno-fonte do transistor de travamento 1226. Em adição, a porta do transistor de endereço travado 1250 está eletricamente acoplada em 1230 a um lado do capacitor de nó de endereço travado 1252. O outro lado do capacitor de nó de endereço travado 1252 está eletricamente acoplado a uma voltagem de referência, tal como o terra. [00269] O primeiro transistor de pré-carga 1234 recebe o sinal de pré-carga PREl através da linha de sinal 1208f, e o transistor de seleção 1236 recebe o sinal de seleção SEL1 através da linha de sinal 1208a. Se o sinal de seleção SELl está definido para um nivel de voltagem baixo e o sinal de pré-carga PREl está definido para um nivel de voltagem alto, o transistor de seleção 1236 é desligado (não conduzindo) e o capacitor de nó de endereço 1240 muda para um nivel de voltagem alto através do transistor de pré-carga 1234. [00270] O transistor de endereço 1238 recebe um dos sinais de endereço ~A1, ~A2,... ~A7 através da linha de endereço 1206. Se o sinal recebido ~A1, ~A2,... ~A7 está definido para um nivel de voltagem alto, o transistor de endereço 1238 é ligado (conduzindo) e se o sinal de endereço ~A1, ~A2,... ~A7 está definido para um nível de voltagem baixo, o transistor de endereço 1238 é desligado (não conduzindo). 0 transistor de seleção 1236 é ligado à medida que o sinal de seleção SEL1 faz a transição para um nível de voltagem alto. Se o transistor de endereço 1238 está ligado, o capacitor de nó de endereço 1240 é descarregado para um nível de voltagem baixo. Se o transistor de endereço 1238 está desligado e o capacitor de nó de endereço 1240 está carregado para um nível de voltagem alto, o capacitor de nó de endereço 1240 não está descarregado e permanece no nível de voltagem alto. [00271] O transistor de travamento 1226 recebe o sinal de travamento LATCH através da linha de sinal 1208a. Se o sinal de travamento LATCH está definido para um nível de voltagem alto, o transistor de travamento 1226 é ligado e se o sinal de travamento LATCH está definido para um nível de voltagem baixo, o transistor de travamento 1226 é desligado. O transistor de travamento 1226 é ligado para passar o nível de voltagem no capacitor de nó de endereço 1240 para o capacitor de nó de endereço travado 1252. A capacitância do capacitor de nó de endereço 1240 é cerca de três vezes maior do que a capacitância do capacitor de nó de endereço travado 1252 tal que quando carga é movida entre o capacitor de nó de endereço 1240 e o capacitor de nó de endereço travado 1252, níveis de voltagens adequados alto ou baixo permanecem nos capacitores 1240 e 1252. [00272] Se o transistor de travamento 1226 é desligado à medida que o capacitor de nó de endereço 1240 se carrega para um nível de voltagem alto através do primeiro transistor de pré-carga 1234, o nível de voltagem no capacitor de nó de endereço 1252 permanece inalterado. O capacitor de nó de endereço 1240 é pré-carregado sem afetar o segundo estágio de travamento 1224 do registro de travamento 1220, incluindo o sinal de endereço travado na linha de endereço travada 1212. Se o transistor de travamento 122 6 é ligado à medida que o capacitor de nó de endereço 1240 se carrega para um nivel de voltagem alto através do primeiro transistor de pré-carga 1234, o capacitor de nó de endereço travado 1252 é carregado para um nivel de voltagem alto e o transistor de endereço travado 1250 é ligado. O segundo estágio de travamento 1212 é afetado à medida capacitor de nó de endereço 1240 e capacitor de nó de endereço travado 1252 são carregados para um nivel de voltagem alto através do primeiro transistor de pré-carga 1234. Em uma configuração, o transistor de travamento 1226 é removido entre o primeiro estágio de travamento 1222 e o segundo estágio de travamento 1224. Em adição, o capacitor de nó de endereço travado 1252 pode ser removido e o valor da capacitância do capacitor de nó de endereço 1240 pode ser reduzido uma vez que o capacitor de nó de endereço 1240 não mais necessita carregar ou descarregar o capacitor de nó de endereço travado 1252. Nesta configuração, o capacitor de nó de endereço 1240 é pré-carregado através do primeiro transistor de pré-carga 1234 para ligar o transistor de endereço travado 1250 no segundo estágio de travamento 1224 e a pré-carga do capacitor de nó de endereço 1240 não é isolada do segundo estágio de travamento 1224. [00273] O segundo transistor de pré-carga 1246 recebe o sinal de pré-carga PRE2 pela linha de sinal 1208a, e o transistor de avaliação 1248 recebe um sinal de avaliação EVAL pela linha de sinal de avaliação 1214. Se o sinal de avaliação EVAL está definido para um nivel de voltagem baixo e o sinal de pré-carga PRE2 está definido para um nível de voltagem alto, o transistor de avaliação 1248 é desligado e a linha de endereço travado 1212 se carrega para um nível de voltagem alto pelo transistor de pré-carga 1246. [00274] O transistor de travamento 1226 é ligado para passar o nível de voltagem no capacitor de nó de endereço 1240 para o capacitor de nó de endereço travado 1252. Um nível de voltagem alto liga o transistor de endereço travado 1250 e um nível de voltagem baixo desliga o transistor de endereço travado 1250. O sinal de avaliação EVAL é definido para um nível de voltagem alto para ligar o transistor de avaliação 1248 e descarregar o sinal de endereço travado para um nível de voltagem baixo se o transistor de endereço travado 1250 for ligado. Se o transistor de endereço travado 1250 está desligado à medida que o transistor de avaliação 1248 é ligado, a linha de endereço travado 1212 permanece em um nível de voltagem alto. O transistor de travamento 1226 é desligado para travamento no nível de voltagem no capacitor de nó de endereço travado 1252 e o estado do transistor de endereço travado 1250. [00275] Em uma operação exemplo de uma configuração do registro de travamento 1220, o primeiro sinal de pré-carga PRE1, sinal de seleção SEL1 e sinal de travamento LATCH são definidos para um nível de voltagem baixo. Em adição, o segundo sinal de pré-carga PRE2 é definido para um nível de voltagem baixo e o sinal de avaliação EVAL é definido para um nível de voltagem alto. Com o sinal de travamento LATCH em um nível de voltagem baixo, o transistor de travamento 1226 é desligado para travamento no nível de voltagem no capacitor de nó de endereço travado 1252 que define o estado ligado/desligado do transistor de endereço travado 1250. Com o sinal de avaliação EVAL definido para um nivel de voltagem alto, o transistor de avaliação 1248 é ligado para descarregar o sinal de endereço travado se o transistor de endereço travado 1250 for ligado. Com o sinal de pré-carga PRE2 definido para um nivel de voltagem baixo, o nivel de voltagem na linha de endereço travada 1212 corresponde ao estado do transistor de endereço travado 1250. Se o transistor de endereço travado 1250 está ligado, o sinal de endereço travado ~B1, ~B2,... ~B7 na linha de endereço travado 1212 é ativamente acionado para um nivel de voltagem baixo. Se o transistor de endereço travado 1250 está desligado, o sinal de endereço travado ~B1, ~B2,... ~B7 na linha de endereço travado 1212 permanece em um nivel de voltagem alto pré-carregado. [00276] O primeiro sinal de pré-carga PRE1 é definido para um nivel de voltagem alto para pré-carregar o capacitor de nó de endereço 1240 para um nivel de voltagem alto. À medida que o capacitor de nó de endereço 1240 é carregado para um nivel de voltagem alto, um sinal de endereço válido ~A1, ~A2,... ~A7 é provido na linha de endereço 1206 para o transistor de endereço 1238. O sinal de endereço válido ~A1, ~A2,... ~A7 define o estado ligado/desligado do transistor de endereço 1238 e o sinal de pré-carga PREl faz a transição para um nivel de voltagem baixo no fim do primeiro período de tempo de pré-carga. [00277] A seguir, o sinal de seleção SEL1, sinal de travamento LATCH e sinal de pré-carga PRE2 são definidos para um nível de voltagem alto e o sinal de avaliação EVAL é definido para um nível de voltagem baixo. O sinal de seleção SEL1 liga o transistor de seleção 1236 e o sinal de travamento LATCH liga o transistor de travamento 1226. Se o sinal de endereço válido ~A1, ~A2,... ~A7 na linha de sinal 1206 está em um nivel de voltagem alto, o transistor de endereço 1238 é ligado e o capacitor de nó de endereço 1240 e capacitor de nó de endereço travado 1252 são descarregados para um nivel de voltagem baixo. Se o sinal de endereço válido ~A1, ~A2, . . . ~A7 na linha de sinal 1206 está em um nivel de voltagem baixo, o transistor de endereço 1238 é desligado e o capacitor de nó de endereço 1240 carrega o capacitor de nó de endereço travado 1252 para um nivel de voltagem alto. O inverso do sinal de endereço válido ~A1, ~A2,... ~A7 recebido na linha de sinal 1206 é armazenado nos capacitores 1240 e 1252. [00278] O nivel de voltagem no capacitor de endereço travado 1252 define o estado ligado/desligado do transistor de endereço travado 1250. Com o sinal de avaliação EVAL definido para um nivel de voltagem baixo e o sinal de pré-carga PRE2 definido para um nivel de voltagem alto, o transistor de avaliação 1248 é desligado e a linha de endereço de travamento 1212 é carregada para um nivel de voltagem alto. O sinal de seleção SELl, sinal de travamento LATCH e sinal de pré-carga PRE2 são definidos para um nivel de voltagem baixo no fim do período de tempo de seleção. Com o sinal de travamento LATCH em um nível de voltagem baixo, o transistor de travamento 1226 é desligado para travamento no estado do transistor de endereço travado 1250. [00279] A seguir, o sinal de avaliação EVAL é definido para um nível de voltagem alto para ligar o transistor de avaliação 1248. Se o capacitor de nó de endereço 1252 está carregado para um nível de voltagem alto para ligar o transistor de endereço de travamento 1250, a linha de endereço travado 1212 é descarregada para um nível de voltagem baixo. Se o capacitor de nó de endereço 1252 está em um nível de voltagem baixo para desligar o transistor de endereço travado 1250, a linha de endereço travado 1212 permanece carregada para um nível de voltagem alto. Assim, o inverso do sinal de endereço ~A1, ~A2,... ~A7 está presente no capacitor de nó de endereço travado 1252 e o inverso do nível de voltagem no capacitor de nó de endereço travado 1252 está presente na linha de endereço travado 1212 como o sinal de endereço travado ~B1, ~B2, . . . ~B7. O sinal de endereço ~A1, ~A2,... ~A7 é travado no registro de travamento 1220 e provido como o sinal de endereço travado ~B1, ~B2,... ~B7 na linha de endereço travado 1212. O sinal de endereço travado ~B1, ~B2,... ~B7 permanece válido à medida que o sinal de pré-carga PRE1 é comutado para alto para carregar o capacitor de nó de endereço 1240 com o transistor de travamento 1226 desligado. O sinal de endereço travado ~B1, ~B2,... ~B7 se torna inválido à medida que o sinal de seleção SELl, sinal de travamento LATCH e sinal de pré-carga PRE2 são definidos para um nível de voltagem alto e o sinal de avaliação EVAL é definido para um nível de voltagem baixo. [00280] A figura 17 é um diagrama de sincronismo ilustrando uma operação exemplo de uma configuração do registro de travamento 1220. Os sinais de endereço ~A1, ~A2,... ~A7 em 1300 estão em transição em 1302. O sinal de pré-carga PREl em 1304 é definido para um nível de voltagem alto em 1306 por um período de tempo, indicado em 1308. Durante o período de tempo 1308, o sinal de seleção SELl em 1310 e o sinal de travamento LATCH em 1312 são definidos para um nivel de voltagem baixo para desligar o transistor de seleção 1236 e transistor de travamento 1226, respectivamente. 0 nivel de voltagem alto do sinal de pré-carga PREl em 1306, carrega o capacitor de nó de endereço 1240 através do transistor de pré-carga 1234. Com o transistor de travamento 1226 desligado, o nivel de voltagem no capacitor de nó de endereço 1252 permanece inalterado. Em adição, durante o período de tempo 1308, o sinal de pré-carga PRE2 em 1314 está em um nível de voltagem baixo e o sinal de avaliação EVAL em 1316 está em um nível de voltagem alto para ligar o transistor de avaliação 1248. 0 sinal de endereço travado ~B1, ~B2,... ~B7 em 1318 permanece inalterado. [00281] Os sinais de endereço ~A1, ~A2,... ~A7 em 1300 são providos pelo gerador de endereço 1200 e se tornam sinais de endereço válidos ~A1, ~A2,... ~A7 em 1320. Um dos sinais de endereço válidos ~A1, ~A2,... ~A7 em 1320 é provido na linha de sinal 1206 para definir o estado ligado/desligado do transistor de endereço 1238. O sinal de pré-carga PREl em 1304 faz a transição para baixo em 1322 no fim do período de tempo 1308. [00282] Os sinais de endereço ~A1, ~A2, . . . ~A7 em 1300 permanecem válidos em 1324 durante o próximo período de tempo, indicado em 1326. Durante o período de tempo em 1326, o sinal de pré-carga PREl em 1304 permanece em um nível de voltagem baixo enquanto o sinal de seleção SELl em 1310 faz a transição para um nível de voltagem alto em 1328, o sinal de travamento LATCH em 1312 faz a transição para um nível de voltagem alto em 1330, o sinal de pré-carga PRE2 em 1314 faz a transição para um nível de voltagem alto em 1332 e o sinal de avaliação EVAL em 1316 faz a transição para um nível de voltagem baixo em 1334. 0 sinal de endereço válido ~A1, ~A2,... ~A7 em 1324 define o estado ligado/desligado do transistor de endereço 1238. Com o sinal de seleção SELl em 1310 definido para um nível de voltagem alto e o sinal de travamento LATCH em 1312 definido para um nível de voltagem alto, o nível de voltagem no capacitor de nó de endereço 1240 e capacitor de nó de endereço travado 1252 é baseado no estado do transistor de endereço 1238. Se o transistor de endereço 1238 for ligado pelo sinal de endereço válido ~A1, ~A2, . . . ~A7 em 1324, o capacitor de nó de endereço 1240 e capacitor de nó de endereço travado 1252 são descarregados para um nível de voltagem baixo. Se o transistor de endereço 1238 for desligado pelo sinal de endereço válido ~A1, ~A2,... ~A7 em 1324, o capacitor de nó de endereço 1240 e capacitor de nó de endereço travado 1252 permanecem em um nível de voltagem alto. [00283] Com o sinal de pré-carga PRE2 em 1314 definido para um nível de voltagem alto em 1332 e sinal de avaliação EVAL em 1316 definido para um nível de voltagem baixo em 1334, o transistor de avaliação 1248 é desligado e a linha de endereço travado 1212 é carregada para um nível de voltagem alto pelo segundo transistor de pré-carga 1246. À medida que o sinal de avaliação EVAL em 1316 faz a transição para um nível de voltagem baixo em 1334 e o sinal de pré-carga PRE2 em 1314 faz a transição para um nível de voltagem alto em 1332, os sinais de endereço travado ~B1, ~B2,... ~B7 em 1318 fazem a transição para os sinais de endereço travado inválidos em 1336. No fim do período de tempo 1326, o sinal de seleção SELl em 1310 faz a transição para um nível de voltagem baixo em 1338 para desligar o transistor de seleção 1236, o sinal de travamento LATCH em 1312 faz a transição para um nivel de voltagem baixo em 1340 para desligar o transistor de travamento 1226 e o sinal de pré-carga PRE2 em 1314 faz a transição para um nivel de voltagem baixo em 1342 para parar de carregar a linha de endereço travado 1212 pelo transistor de pré-carga 1246. Desligar o transistor de travamento 1226, trava o nivel de voltagem no capacitor de nó de endereço travado 1252 para ligar ou desligar o transistor de endereço travado 1250. [00284] O sinal de avaliação EVAL em 1316 faz a transição para um nivel de voltagem alto em 1344, durante o próximo periodo de tempo, indicado em 1346. À medida que o sinal de avaliação EVAL em 1316 faz a transição para um nivel de voltagem alto em 1344, os sinais de endereço travados ~B1, ~B2,... ~B7 em 1318, incluindo o sinal na linha de endereço travado 1212, se tornam válidos em 1348. Os sinais de endereço ~A1, ~A2, . . . ~A7 em 1300 providos pelo gerador de endereço 1200 permanecem válidos durante o periodo de tempo 1346. Em adição, tanto os sinais de endereço ~A1, ~A2,... ~A7 em 1300 quanto os sinais de endereço travados ~B1, ~B2,... ~B7 em 1318 permanecem válidos para o periodo de tempo seguinte, indicado em 1350. [00285] Os sinais de endereço ~A1, ~A2, . . . ~A7 em 1300 se tornam sinais de endereço inválidos em 1352, no começo do periodo de tempo indicado em 1354. Em adição, os sinais de endereço ~A1, ~A2,... ~A7 permanecem válidos durante o periodo de tempo indicado em 1356. Os sinais de endereço travados ~B1, ~B2,... ~B7 permanecem válidos durante os períodos de tempo 1354 e 1356. [00286] Os sinais de endereço ~A1, ~A2,... ~A7 em 1300 estão em transição em 1358, durante o período de tempo indicado em 1360, e se tornam sinais de endereço válidos ~A1, ~A2,... ~A7 em 1362. O sinal de pré-carga PREl em 1304 faz a transição para um nível de voltagem alto em 1364 e os sinais de endereço travado ~B1, ~B2,... ~B7 são válidos durante o período de tempo 1360. O período de tempo 1360 é similar ao período de tempo 1308 e o ciclo se auto-repete pelos períodos de tempo 1326, 1346, 1350, 1354 e 1356. [00287] Nesta configuração, o ciclo inclui seis períodos de tempo, tal como os períodos de tempo 1326, 1346, 1350, 1354, 1356 e 1360. Os sinais de endereço ~A1, ~A2, . . . ~A7 em 1300 são válidos por três períodos de tempo 1326, 1346 e 1350 e os sinais de endereço travado ~Bl, ~B2, . . . ~B7 em 1328 são válidos por quatro períodos de tempo 1350, 1354, 1356 e 1360. Os sinais de endereço ~A1, ~A2, . . . ~A7 em 1300 e sinais de endereço travado ~B1, ~B2,... ~B7 em 1318 são ambos válidos durante o período de tempo 1350. O registro de travamento 1220 trava nos sinais de endereço ~A1, ~A2, . . . ~A7 em 1300 enquanto os sinais de endereço travado ~B1, ~B2,. . . ~B7 são inválidos para dois períodos de tempo, tais como os períodos de tempo 1326 e 1346. Em outras configurações, o número de períodos de tempo em um ciclo pode ser definido para qualquer número adequado de períodos de tempo e o circuito de travamento 1202 pode travar nos sinais de endereço ~A1, ~A2,... ~A7 em 1300 em dois ou mais períodos de tempo. [00288] A figura 18 é um diagrama ilustrando uma configuração de uma célula de registro de deslocamento de direção única 1400 para uso em outras configurações de registro de deslocamento que provêem endereços nas direções para frente e reversa. A célula de registro de deslocamento 1400 inclui um primeiro estágio que é um estágio de entrada, indicado com linhas tracejadas em 1402, e um segundo estágio que é um estágio de saída, indicado com linhas tracejadas em 1404. O primeiro estágio 1402 inclui um primeior transistor de pré-carga 1406, um primeiro transistor de avaliação 1408 e um transistor de entrada 1410. O segundo estágio 1404 inclui um segundo transistor de pré-carga 1412, um segundo transistor de avaliação 1414 e um transistor de nó interno 1416. [00289] No primeiro estágio 1402, a porta e um lado da trajetória dreno-fonte do primeiro transistor de pré-carga 1406 estão eletricamente acoplados à primeira linha de pré-carga 1418. A primeira linha de pré-carga 1418 conduz pulsos de sincronismo no primeiro sinal de pré-carga PRE1 para a célula de registro de deslocamento 1400. O outro lado da trajetória dreno-fonte do primeiro transistor de pré-carga 1406 está eletricamente acoplada a um lado da trajetória dreno-fonte do primeiro transistor de avaliação 1408 e à porta do transistor de nó interno 1416 através do nó interno 1420. O nó interno 1420 provê sinal de nó interno SN entre os estágios 1402 e 1404 para a porta do transistor de nó interno 1416. [00290] A porta do primeiro transistor de avaliação 1408 está eletricamente acoplada à primeira linha de sinal de avaliação 1422 que conduz pulsos de sincronismo no primeiro sinal de avaliação EVAL1 para a célula de registro de deslocamento 1400. O outro lado da trajetória dreno-fonte do primeiro transistor de avaliação 1408 está eletricamente acoplado a um lado da trajetória dreno-fonte do transistor de entrada 1410 em 1424. A porta do transistor de entrada 1410 está eletricamente acoplada à linha de entrada 1411. O outro lado da trajetória dreno-fonte do transistor de saida 1410 está eletricamente acoplado a uma referência, tal como o terra, em 1426. [00291] No segundo estágio 1404, a porta e um lado da trajetória dreno-fonte do segundo transistor de pré-carga 1412 estão eletrifcamente acoplados à segunda linha de pré-carga 1428. A segunda linha de pré-carga 1428 conduz pulsos de sincronismo em um segundo sinal de pré-carga PRE2 para a célula de registro de deslocamento 1400. O outro lado da trajetória dreno-fonte do segundo transistor de pré-carga 1412 está eletricamente acoplado a um lado da trajetória dreno-fonte do segundo transistor de avaliação 1414 e linha de saida de registro de deslocamento 1430. A porta do segundo transistor de avaliação 1414 está eletricamente acoplada à segunda linha de sinal de avaliação 1432 que conduz o segundo sinal de avaliação EVAL2 para a célula de registro de deslocamento 1400. O outro lado da trajetória dreno-fonte do segundo transistor de avaliação 1414 está eletricamente acoplado a um lado da trajetória dreno-fonte do transistor de nó interno 1316 em 1434. O outro lado da trajetória dreno-fonte do transistor de nó interno 1416 está eletricamente acoplado a uma referência, tal como o terra, em 1436. A porta do transistor de nó interno 1416 inclui uma capacitância 1438 para armazenar o sinal de nó interno SN. A linha de saida de célula de registro de deslocamento em 1430 inclui uma capacitância 1440 que armazena o sinal de saida de célula de registro de deslocamento SO. [00292] A célula de registro de deslocamento 1400 recebe um sinal de entrada SI e através de uma série de operações de pré-carga e avaliação, armazena o valor do sinal de entrada SI como sinal de saida SO. 0 primeiro estágio 1402 recebe o sinal de entrada SI e armazena o inverso do sinal de entrada SI como o sinal de nó interno SN. O segundo estágio 1404 recebe o sinal de nó interno SN e armazena o inverso do sinal de nó interno SN como sinal de saida SO. [00293] Em operação, a célula de registro de deslocamento 1400 recebe um pulso de sincronismo no primeiro sinal de pré-carga PREl que pré-carrega o nó interno 1420 e sinal de nó interno SN para um nível de voltagem alto através do primeiro transistor de pré-carga 1406. A seguir, a célula de registro de deslocamento 1400 recebe um pulso de sincronismo no primeiro sinal de avaliação EVALl que liga o primeiro transistor de avaliação 1408. Se o sinal de entrada SI está em um nível de voltagem baixo que desliga o transistor de entrada 1410, o nó interno 1420 e sinal de nó interno SN permanecem carregados em um nível de voltagem alto. Se o sinal de entrada SI está em um nível de voltagem alto que liga o transistor de entrada 1410, o nó interno 1420 e sinal de nó interno SN se descarregam para um nível de voltagem baixo. [00294] A célula de registro de deslocamento 1400 recebe um pulso de sincronismo no segundo sinal de pré-carga PRE2 que pré-carrega a linha de sinal de saída 1430 e sinal de saída SO para um nível de voltagem alto. Antes do pulso de sincronismo no segundo sinal de pré-carga PRE2 a linha de saída 1430 pode armazenar um sinal de saída válido SO. A seguir, a célula de registro de deslocamento 1400 recebe um pulso de sincronismo no segundo sinal de avaliação EVAL2 que liga o segundo transistor de avaliação 1414. Se o sinal de nó interno SN está em um nivel de voltagem baixo que desliga o transistor de nó interno 1416, a linha de saida 1430 e sinal de saida SO permanecem carregados para um nivel de voltagem alto. Se o sinal de nó interno SN está em um nivel de voltagem alto que liga o transistor de nó interno 1416, a linha de saida 1430 e sinal de saida SO são descarregados para um nivel de voltagem baixo. [00295] A figura 19 é um diagrama ilustrando um gerador de endereço 1500 que usa a célula de registro de deslocamento 1400 para prover endereços nas direções para frente e reversa. O gerador de endereço 1500 inclui um primeiro registro de deslocamento 1502, um segundo registro de deslocamento 1504, um primeiro circuito lógico 1506, um segundo circuito lógico 1508 e um circuito de direção 1510. [00296] 0 primeiro registro de deslocamento 1502 está eletricamente acoplado ao primeiro circuito lógico 1506 pelas linhas de saida de registro de deslocamento 1512a-1512m. As linhas de saida de registro de deslocamento 1512a-1512m provêem sinais de saida de registro de deslocamento S01-S013 para o circuito lógico 1506 como sinais de entrada de circuito lógico AI1-AI13, respectivamente. Também o primeiro registro de deslocamento 1502 está eletricamente acoplado à linha de sinal de controle 1514 que conduz o sinal de controle CSYNC para o primeiro registro de deslocamento 1502. Em adição, o primeiro registro de deslocamento 1502 recebe pulsos de sincronismo a partir dos sinais de sincronismo Tl-T4. [00297] O primeiro registro de deslocamento 1502 está eletricamente acoplado à primeira linha de sinal de sincronismo 1516 que conduz o sinal de sincronismo TI para o primeiro registro de deslocamento 1502 como primeiro sinal de pré-carga PRE1. O primeiro registro de deslocamento 1502 está eletricamente acoplado à primeira rede de divisão de resistor 1518 pela primeira linha de sinal de avaliação 1520. A primeira rede de divisão de resistor 1518 está eletricamente acoplada à segunda linha de sinal de sincronismo 1522 que conduz o sinal de sincronismo T2 para a primeira rede de divisão de resistor 1518. A primeira rede de divisão de resistor 1518 provê um sinal de sincronismo T2 de nível de voltagem reduzido para o primeiro registro de deslocamento 1502 através da primeira linha de sinal de avaliação 1520 como primeiro sinal de avaliação EVAL1. O primeiro registro de deslocamento 1502 está eletricamente acoplado à terceira linha de sinal 1524 que conduz o sinal de sincronismo T3 para o primeiro registro de deslocamento 1502 como o segundo sinal de pré-carga PRE2. O primeiro registro de deslocamento 1502 está eletricamente acoplado à segunda rede de divisão de resistor através da segunda linha de sinal de avaliação 1528. A segunda rede de divisão de resistor 1526 está eletricamente acoplada à quarta linha de sinal de sincronismo 1530 que provê o sinal de sincronismo T4 para a segunda rede de divisão de resistor 1526. A segunda rede de divisão de resistor 1526 provê um sinal de sincronismo T4 de nível de voltagem reduzido para o primeiro registro de deslocamento 1502 pela segunda linha de sinal de avaliação 1528 como o segundo sinal de avaliação EVAL2. [00298] O segundo registro de deslocamento 1504 está eletricamente acoplado ao segundo circuito lógico 1508 através das linhas de saída de registro de deslocamento 1532a-1532m. As linhas de saída de registro de deslocamento 1532a-1532m conduzem sinais de saída de registro de deslocamento S01-S013 para o circuito lógico 1508 como sinais de entrada de circuito lógico AI13-AI1, respectivamente. Também, o segundo registro de deslocamento 1504 está eletricamente acoplado à linha de sinal de controle 1514 que conduz o sinal de controle CSYNC para o segundo registro de deslocamento 1504. Em adição, o segundo registro de deslocamento 1504 recebe pulsos de sincronismo a partir dos pulsos de sincronismo T1-T4. [00299] O segundo registro de deslocamento 1504 está eletricamente acoplado à primeira linha de sinal de sincronismo 1516 que conduz o sinal de sincronismo TI para o segundo registro de deslocamento 1504 como o primeiro sinal de pré-carga PRE1. O segundo registro de deslocamento 1504 está eletricamente acoplado à primeira linha de sinal de avaliação 1520 que conduz um sinal de sincronismo T2 de nível de voltagem reduzido para o segundo registro de deslocamento 1504 como o primeior sinal de avaliação EVAL1. O segundo registro de deslocamento 1504 está eletricamente acoplado à terceira linha de sinal de sincronismo 1524 que conduz o sinal de sincronismo T3 para o segundo registro de deslocamento 1504 como o segundo sinal de pré-carga PRE2. O segundo registro de deslocamento 1504 está eletricamente acoplado à segunda linha de sinal de avaliação 1528 que conduz um sinal de sincronismo T4 de nível de voltagem reduzido para o segundo registro de deslocamento 1504 como o segundo sinal de avaliação EVAL2. [00300] O circuito de direção 1510 está eletricamente acoplado ao primeiro registro de deslocamento 1502 pela linha de sinal de direção para frente 1540 e ao segundo registro de deslocamento 1504 pela linha de sinal de direção reversa 1542. A linha de sinal de direção para frente 1540 conduz o sinal de direção para frente DIRF a partir do circuito de direção 1510 para o primeiro registro de deslocamento 1502. A linha de sinal de direção reversa 1542 conduz o sinal de direção reversa DIRR do circuito de direção 1510 para o segundo registro de deslocamento 1504. Também, o circuito de direção 1510 está eletricamente acoplado à linha de sinal de controle 1514 que conduz o sinal de controle CSYNC para o circuito de direção 1510. Em adição, o circuito de direção 1510 recebe pulsos de sincronismo a partir dos sinais de sincronismo T3-T6. [00301] O circuito de direção 1510 está eletricamente acoplado à terceira linha de sinal de sincronismo 1524 que conduz o sinal de sincronismo T3 para o circuito de direção 1510 como quarto sinal de pré-carga PRE4. O circuito de direção 1510 está eletricamente acoplado à segunda linha de sinal de avaliação 1528 que conduz o sinal de sincronismo T4 de nível de voltagem reduzido para o circuito de direção 1510 como quarto sinal de avaliação EVAL4. Também, o circuito de direção 1510 está eletricamente acoplado à quinta linha de sinal de sincronismo 1544 que conduz o sinal de sincronismo T5 para o circuito de direção 1510 como terceiro sinal de pré-carga PRE3. Em adição, o circuito de direção 1510 está eletricamente acoplado à terceira rede de divisão de resistor 1546 pela terceira linha de sinal de avaliação 1548. A terceira rede de divisão de resistor 1546 está eletricamente acoplada à sexta linha de sinal de sincronismo 1550 que conduz o sinal de sincronismo T6 para a terceira rede de divisão de resistor 1546. A terceira rede de divisão de resistor 1546 provê um sinal de sincronismo T6 de voltagem reduzida para o circuito de direção 1510 como terceiro sinal de avaliação EVAL3. [00302] O primeiro circuito lógico 1506 está eletricamente acoplado às linhas de saida de registro de deslocamento 1512a-1512m para receber os sinais de saida de registro de deslocamento S01-S013 como sinais de entrada AI1-AI13, respectivamente. Também o primeiro circuito lógico 1506 está eletricamente acoplado às linhas de endereço 1552a-1552g para prover os sinais de endereço ~A1, ~A2,... ~A7 respectivamente. O segundo circuito lógico 1508 está eletricamente acoplado às linhas de saida de registro de deslocamento 1532a-1532m para receber os sinais de saida de registro de deslocamento S01-S013 como sinais de entrada AI13-AI1, respectivamente. Também, o segundo circuito lógico 1508 está eletricamente acoplado às linhas de endereço 1552a-1552g para prover os sinais de endereço ~A1, ~A2, . . . ~A7, respectivamente. [00303] O primeiro registro de deslocamento 1502 e primeiro circuito lógico 1506 provêem sinais de nível de voltagem baixo nos sinais de endereço ~A1, ~A2, . . . ~A7 para prover treze sinais de endereço como descrito anteriormente. O primeiro registro de deslocamento 1502 e primeiro circuito lógico 1506 provêem os treze endereços em uma direção para frente a partir do endereço um para o endereço treze. O segundo registro de deslocamento 1504 e segundo circuito lógico 1508 provêem sinais de nível de voltagem baixo nos sinais de endereço ~A1, ~A2, . . . ~A7 para prover os treze endereços em uma direção reversa a pratir do endereço treze para o endereço um. 0 circuito de direção 1510 conduz os sinais de direção DIRF e DIRR que habilitam quer o primeiro registro de deslocamento 1502 para operação em direção para frente ou segundo registro de deslocamento 1504 para operação em direção reversa. [00304] Os sinais de sincronismo T1-T6 provêem uma série de seis pulsos em uma série repetida de seis pulsos. Cada sinal de sincronismo T1-T6 inclui um pulso na série de seis pulsos e os sinais de sincronismo T1-T6 provêem pulsos a partir do sinal de sincronismo Tl para o sinal de sincronismo T6. [00305] O primeiro registro de deslocamento 1502 inclui treze células de registro de deslocamento, tal como a célula de registro de deslocamento 1400. As treze células de registro de deslocamento 1400 estão eletricamente acopladas em série com a linha de saída 1430 de uma eletricamente acoplada à linha de entrada 1411 da célula de registro de deslocamento seguinte na linha 1400. A primeira célula de registro de deslocamento 1400 na série recebe o sinal de controle CSYNC como sinal de entrada SI e provê o sinal de saida SOI. A próxima célula de registro de deslocamento 1400 recebe o sinal de saída SOI como sinal de entrada SI e provê o sinal de saída S02 e assim por diante, até e incluindo a última célula de registro de deslocamento 1400 que recebe o sinal de saída anterior S012 como sinal de entrada SI e provê o sinal de saída S013. [00306] O primeiro registro de deslocamento 1502 é iniciado recebendo um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T2. Em resposta, um único sinal de nível de voltagem alto é provido em SOI. Durante cada série subseqüente de seis pulsos, o primeiro registro de deslocamento 1502 desloca o único sinal de nivel de voltagem alto para a próxima célula de registro de deslocamento 1400 e sinal de saida de registro de deslocamento S02-S013. O único sinal de nivel de voltagem alto é deslocado do sinal de saida de registro de deslocamento SOI para o sinal de saida de registro de deslocamento S02 e assim por diante, até e incluindo o sinal de saida de registro de deslocamento S013. Após o sinal de saida de registro de deslocamento S013 ter sido definido para um nivel de voltagem alto, todos os sinais de saida de registro de deslocamento S01-S013 são definidos para níveis de voltagem baixos. [00307] O primeiro circuito lógico 1506 é similar ao circuito lógico 406 (mostrado na figura 9). O primeiro circuito lógico 1506 recebe o único sinal de nível de voltagem alto como um sinal de entrada AI1-AI13 e provê os correspondentes sinais de endereço de nível de voltagem baixo nos sinais de endereço ~A1, ~A2,... ~A7. Em resposta ao sinal de nível de voltagem alto AI1, o primeiro circuito lógico 150 6 provê sinais de endereço ~A1 e ~A2 de endereço um em níveis de voltagem baixos. Em resposta a um sinal de entrada de nível de voltagem alto AI2, o primeiro circuito lógico 150 6 provê os sinais de endereço de endereço dois ~A1 e ~A3 em níveis de voltagem baixos e assim por diante, até e incluindo um sinal de entrada de nível de voltagem alto AI13 e o primeiro circuito lógico 1506 provendo os sinais de endereço de endereço do endereço treze ~A3 e ~A5 em níveis de voltagem baixos. [00308] O segundo registro de deslocamento 1504 é similar ao primeiro registro de deslocamento 1502. O segundo registro de deslocamento 1502 provê um único sinal de nivel de voltagem alto com o sinal de saida de registro de deslocamento SOI em resposta a ser iniciado por um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T2. Em resposta a cada série subseqüente de seis pulsos, o sinal de nivel de voltagem alto é deslocado para a próxima célula de registro de deslocamento 1400 e sinal de saida de registro de deslocamento S02-S013. O sinal de nivel de voltagem alto é deslocado do sinal de saida de registro de deslocamento SOI para o sinal de saida de registro de deslocamento S02 e assim por diante, até e incluindo o sinal de saida de registro de deslocamento S013. Após o sinal de saida de registro de deslocamento S013 ter sido definido para um nivel de voltagem alto, todos os sinais de saida de registro de deslocamento S01-S013 estão em níveis de voltagem baixos. [00309] O segundo circuito lógico 1508 é similar ao circito lógico 406 (mostrado na figura 9) e recebe os sinais de saída de nível de voltagem alto S01-S013 como sinais de entrada AI13-AI1. O segundo circuito lógico 1508 provê os treze endereços em ordem reversa a partir do endereço treze para o endereço um. Em resposta a um sinal de nível de voltagem alto SOI, que é recebido como sinal de entrada AI13, o segundo circuito lógico 1508 provê os sinais de endereço de nível de voltagem baixo do endereço treze ~A3 e ~A5. A seguir, em resposta a um sinal de nível de voltagem alto S02, que é recebido como sinal de entrada AI12, o segundo circuito lógico 1508 provê sinais de endereço de nível de voltagem baixo do endereço doze ~A3 e ~A4 e assim por diante, até e incluindo em resposta a um sinal de nível de voltagem alto S013, que é recebido como sinal de entrada AI1, o segundo circuito lógico 1508 provê sinais de endereço de nível de voltagem baixo ~A1 e ~A2. [00310] O circuito de direção 1510 é similar ao circuito de direção 404 da figura 10B. Se o circuito de direção 1510 recebe um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T4, o circuito de direção 1510 provê um sinal de direção de nível de voltagem baixo DIRR e um sinal de direção de nível de voltagem alto DIRF para deslocamento na direção para frente, a partir do endereço um para o endereço treze. Se o circuito de direção 1510 recebe um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T6, o circuito de direção 1510 provê um sinal de direção de nível de voltagem baixo DIRF e um sinal de direção de nível de voltagem alto DIRR para deslocamento na direção reversa, do endereço treze para o endereço um. [00311] Cada registro de deslocamento 1502 e 1504 inclui um transistor de direção (não mostrado) na primeira célula de registro de deslocamento 1400 na série de células de registro de deslocamento 1400. O transistor de direção está situado em série com o transistor de entrada 1410, similar ao acoplamento em série dos transistores de direção 512 e 5114 na célula de registro de deslocamento 403a ilustrada na figura 10A. O transistor de direção está eletricamente acoplado entre a trajetória dreno-fonte do transistor de entrada 1410 e referência 1426. O transistor de direção na primeira célula de registro de deslocamento 1400 na série de células de registro de deslocamento 1400 opera similar aos transistores de direção 512 e 514 na célula de registro de deslocamento 403a da figura 10A. Um sinal de direção de nivel de voltagem alto DIRF ou DIRR liga o transistor de direção para permitir o registro de deslocamento 1502 ou 1504 ser iniciado por um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T2. Um sinal de direção de nivel de voltagem baixo DIRF ou DIRR desliga o transistor de direção para desabilitar o registro de deslocamento 1502 ou 1504. [00312] Em operação para frente, em uma série de seis pulsos o circuito de direção 1510 recebe um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T4 para prover os sinais de endereço ~A1, ~A2,... ~A7 na direção para frente. O sinal de direção de nivel de voltagem alto DIRF habilita o primeiro registro de deslocamento 1502 e o sinal de direção de nivel de voltagem baixo DIRR desabilita o segundo registro de deslocamento 1504. [00313] Na próxima série de seis pulsos, um pulso de controle no sinal de controle CSYNC é provido coincidente com o pulso de sincronismo no sinal de sincronismo T2. O pulso de controle coincidente com o pulso de sincronismo no sinal de sincronismo T2 inicia o primeiro registro de deslocamento 1502 descarregando o nó interno 1420 através do primeiro transistor de avaliação 1408, transistor de entrada 1410 e o transistor de direção (não mostrado). O segundo registro de deslocamento 1504 não é iniciado uma vez que ele está desabilitado. [00314] O primeiro registro de deslocamento 1502 provê um único sinial de saida de nivel de voltagem alto SOI para o primeiro circuito lógico 1506 que provê sinais de endereço do endereço um ~A1, ~A2,. . . ~A7. Cada série subseqüente de seis pulsos, desloca o sinal de nivel de voltagem alto para o próximo sinal de sarda de registro de deslocamento S02-S013. 0 primeiro circuito lógico 1506 recebe cada sinal de sarda de nivel de voltagem alto S01-S013 e provê os endereços correspondentes, a partir do endereço um até o endereço treze nos sinais de endereço ~A1, ~A2, . . . ~A7. Após o sinal de sarda de registro de deslocamento S013 ter estado alto, todos os sinais de sarda de registro de deslocamento S01-S013 são definidos para niveis de voltagem baixos e todos os sinais de endereço ~A1, ~A2,... ~A7 são definidos para niveis de voltagem altos. [00315] Em operação reversa, em uma série de seis pulsos de direção o circuito de direção 1510 recebe um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T6 para prover os sinais de endereço ~A1, ~A2,... ~A7 na direção reversa. O sinal de direção de nivel de voltagem baixo DIRF desabilita o primeiro registro de deslocamento 1502 e o sinal de direção de nivel de voltagem alto DIRR habilita o segundo registro de deslocamento 1504. [00316] Na próxima série de seis pulsos, um pulso de controle no sinal de controle CSYNC é provido coincidente com o pulso de sincronismo no sinal de sincronismo T2. O pulso de controle coincidente com o pulso de sincronismo no sinal de sincronismo T2 inicia o segundo registro de deslocamento 1504 descarregando o nó interno 1420 através do primeiro transistor de avaliação 1408, transistor de entrada 1410 e o transistor de direção (não mostrado). O primeiro registro de deslocamento 1052 não é iniciado uma vez que ele está desabilitado. [00317] O segundo registro de deslocamento 1504 provê um sinal de saida de nivel de voltagem alto SOI para o segundo circuito lógico 1508 que provê os sinais de endereço do endereço treze ~A1, ~A2,... ~A7. Cada série subseqüente de seis pulsos, desloca o sinal de nivel de voltagem alto para o próximo sinal de saida de registro de deslocamento S02-S013. O segundo circuito lógico 1508 recebe cada sinal de saida de nivel de voltagem alto S01-S013 e provê os correspondentes endereços, a partir do endereço treze até o endereço um nos sinais de endereço ~A1, ~A2,... ~A7. Após cada sinal de saida de registro de deslocamento SOI ter estado alto, todos os sinais de saida de registro de deslocamento S01-S013 são definidos para níveis de voltagem baixos e todos os sinais de endereço ~A1, ~A2,... ~A7 são definidos para níveis de voltagem altos. [00318] A figura 20 é um diagrama ilustrando um gerador de endereço 1600 que usa a célula de registro de deslocamento 1400 em um registro de deslocamento 1602 para prover endereços em uma direção para frente e uma direção reversa. O gerador de endereço 1600 inclui o registro de deslocamento 1602, um circuito de lógica para frente 1604 e um circuito de lógica reversa 1606 e um circuito de direção 1608. [00319] O registro de deslocamento 1602 está eletricamente acoplado ao circuito de lógica para frente 1604 e circuito de lógica reversa 1606 pelas linhas de saída de registro de deslocamento 1610a-1610m. As linhas de saída de registro de deslocamento 1610a-1610m provêem os sinais de saída de registro de deslocamento S01-S013 para o circuito de lógica para frente 1604 como sinais de entrada AI1-AI13, respectivamnete. As linhas de salda de registro de deslocamento 1610a-1610m provêem sinais de saida de registro de deslocamento S01-S013 para o circuito de lógica reversa 1606 como sinais de entrada AI13-AI1, respectivamente. Também, o registro de deslocamento 1602 está eletricamente acoplado à linha de sinal de controle 1612 que provê o sinal de controle CSYNC para o registro de deslocamento 1602. Em adição, o registro de deslocamento 1602 recebe pulsos de sincronismo a partir dos sinais de sincronismo T1-T4. [00320] O registro de deslocamento 1602 está eletricamente acoplado à primeira linha de sinal de sincronismo 1614 que provê o sinal de sincronismo TI para o registro de deslocamento 1602 como primeiro sinal de pré-carga PRE1. O registro de deslocamento 1602 está eletricamente acoplado à primeira rede de divisão de resistor 1616 através da primeira linha de sinal de avaliação 1618. A primeira rede de divisão de resistor 1616 está eletricamente acoplada à segunda linha de sinal de sincronismo 1620 que conduz o sinal de sincronismo T2 para a primeira rede de divisão de resistor 1616. A primeira rede de divisão de resistor 1616 provê um sinal de sincronismo T2 de nível de voltagem reduzido para o registro de deslocamento 1602 através da primeira linha de sinal de avaliação 1618 como o primeiro sinal de avaliação EVALl. O registro de deslocamento 1602 está eletricamente acoplado à terceira linha de sinal de sincronismo 1622 que provê o sinal de sincronismo T3 para o registro de deslocamento 1602 como segundo sinal de pré-carga PRE2. O registro de deslocamento 1602 está eletricamente acoplado à segunda rede de divisão de resistor 1624 através da segunda linha de sinal de avaliação 1626. A segunda rede de divisão de resistor está eletricamente acoplada à quarta linha de sinal de sincronismo 1628 que conduz o sinal de sincronismo T4 para a segunda rede de divisão de resistor 1624. A segunda rede de divisão de resistor 1624 provê um sinal de sincronismo T4 de nível de voltagem reduzido para o registro de deslocamento 1602 através da segunda linha de sinal de avaliação 1626 como o segundo sinal de avaliação EVAL2. [00321] O circuito de direção 1608 está eletricamente acoplado ao circuito de lógica para frente 1604 através da linha de sinal de direção para frente 1630 e ao circuito de lógica reversa 1606 através da linha de sinal de direção reversa 1632. A linha de sinal de direção para frente 1630 provê o sinal de direção para frente DIRF a partir do circuito de direção 1608 para o circuito de lógica para frente 1604. A linha de sinal de direção reversa 1632 provê o sinal de direção reversa DIRR a partir do circuito de direção 1608 para o circuito de lógica reversa 1606. Também, o circuito de direção 1608 está eletricamente acoplado à linha de sinal de controle 1612 que provê o sinal de controle CSYNC para o circuito de direção 1608. Em adição, o circuito de direção 1608 recebe pulsos de sincronismo a partir do sinal de sincronismo T3-T6. [00322] O circuito de direção 1608 está eletricamente acoplado à treceira linha de sinal de sincronismo 1622 para receber o sinal de sincronismo T3 como o quarto sinal de pré-carga PRE4 e à segunda linha de sinal de avaliação 1626 para receber o sinal de sincronismo T4 de voltagem reduzida como quarto sinal de avaliação EVAL4. Também, o circuito de direção 1608 está eletricamente acoplado à quinta linha de sinal de sincronismo 1634 que provê o sinal de sincronismo T5 para o circuito de direção 1608 como o terceiro sinal de pré-carga PRE3. Em adição, o circuito de direção 1608 está eletricamente acoplado à terceira rede de divisão de resistor 1636 através da terceira linha de sinal de avaliação 1638. A terceira rede de divisão de resistor 1636 está eletricamente acoplada à sexta linha de sinal de sincronismo 1640 que provê o sinal de sincronismo T6 para a terceira rede de divisão de resistor 1636. A terceira rede de divisão de resistor 1636 provê um sinal de sincronismo T6 de voltagem reduzida para o circuito de direção 1608 como terceiro sinal de avaliação EVAL3. [00323] O circuito de lógica para frente 1604 está eletricamente acoplado às linhas de saída de registro de deslocamento 1610a-1610m para receber os sinais de saída de registro de deslocamento S01-S013 como sinais de entrada AI1-AI13, respectivamente. Também, o circuito de lógica para frente 1604 está eletricamente acoplado às linhas de endereço 1642a-1642g para prover os sinais de endereço ~A1, ~A2,... ~A7, respectivamente. O circuito de lógica reversa 1606 está eletricamente acoplado às linhas de saída de registro de deslocamento 1610a-1610m para receber os sinais de saída de registro de deslocamento S01-S013 como sinais de entrada AI13-AI1, respectivamente. Também, o circuito de lógica reversa 1606 está eletricamente acoplado às linhas de endereço 1642a-1642g para prover os sinais de endereço ~A1, ~A2,... ~A7, respectivamente. [00324] O registro de deslocamento 1602 e os circuitos lógicos para frente e reverso 1604 e 1606 provêem sinais de nível de voltagem baixo nos sinais de endereço ~A1, ~A2,... ~A7 para prover treze endereços como descrito anteriormente. 0 registro de deslocamento 1602 e circuito de lógica para frente 1604 provêem os treze endereços em uma direção para frente a partir do endereço um para o endereço treze. O registro de deslocamento 1602 e circuito de lógica reversa 1606 provêem os treze endereços em uma direção reversa a partir do endereço treze para o endereço um. O circuito de direção 1608 provê os sinais de direção DIRF e DIRR que habilitam quer o circuito de lógica para frente 1604 para operação em direção para frente ou circuito de lógica reversa 1606 para operação em direção reversa. [00325] Os sinais de sincronismo T1-T6 provêem uma série de seis pulsos. Cada sinal de sincronismo T1-T6 provê um pulso na série de seis pulsos e os sinais de sincronismo T1-T6 provêem pulsos em ordem a partir do sinal de sincronismo TI até o sinal de sincronismo T6. [00326] O registro de deslocamento 1602 inclui treze células de registro de deslocamento tais como a célula de registro de deslocamento 1400. As treze células de registro de deslocamento 1400 estão eletricamente acopladas em série com a linha de saida 1430 de uma eletricamente acoplada à linha de entrada 1411 da célula de registro de deslocamento seguinte na linha 1400. A primeira célula de registro de deslocamento 1400 na série recebe o sinal de controle CSYNC como sinal de entrada SI e provê o sinal de saida SOI. A próxima célula de registro de deslocamento 1400 recebe o sinal de saida SOI como sinal de entrada SI e provê o sinal de saida S02 e assim por diante, até e incluindo a última célula de registro de deslocamento 1400 que recebe o sinal de saida anterior S012 como sinal de entrada SI e provê sinais de saida S013. [00327] O registro de deslocamento 1602 é iniciado por um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T2. Em resposta, um único sinal de nivel de voltagem alto é provido em SOI. Durante cada série subseqüente de seis pulsos de sincronismo, o registro de deslocamento 1602 desloca o único sinal de nivel de voltagem alto para a próxima célula de registro de deslocamento 1400 e sinal de saida de registro de deslocamento S01-S013. O único sinal de nivel de voltagem alto é deslocado do sinal de saida de registro de deslocamento SOI para o sinal de saida de registro de deslocamento S02 e assim por diante, até e incluindo o sinal de saida de registro de deslocamento S013. Após o sinal de saida de registro de deslocamento S013 ter sido definido para um nivel de voltagem alto, todos os sinais de saida de registro de deslocamento S01-S013 são definidos para niveis de voltagem baixos. [00328] O circuito de lógica para frente 1604 é similar ao circuito lógico 406 (mostrado na figura 9). O circuito lógico 1604 recebe o único sinal de nivel de voltagem alto como um sinal de entrada AI1-AI13 e provê os correspondentes sinais de endereço nos sinais de endereço ~A1, ~A2,... ~A7. Em resposta a um sinal de entrada de nivel de voltagem alto AI1, o circuito de lógica para frente 1604 provê os sinais de endereço do endereço um ~A1 e ~A2 em niveis de voltagem baixos. Em resposta a um sinal de entrada de nivel de voltagem alto AI2, o circuito lógico para frente 1604 provê os sinais de endereço do endereço dois ~A1 e ~A3 em niveis de voltagem baixos, e assim por diante até e incluindo um sinal de entrada de nivel de voltagem alto AI13 e o circuito de lógica para frente 1604 provê os sinais de endereço do endereço treze ~A3 e ~A5 em níveis de voltagem baixos. [00329] O circuito de lógica reversa 1606 é similar ao circuito lógico 406 (mostrado na figura 9) e recebe os sinais de saída de nível de voltagem alto S01-S013 como sinais de entrada AI13-AI1, respectivamente. O circuito de lógica reversa 1606 provê os treze endereços em ordem reversa a partir do endereço treze até o endereço um. Em resposta a um sinal de nível de voltagem alto SOI, que é recebido como sinal de entrada AI13, o circuito de lógica reversa 1606 provê os sinais de endereço do endereço treze ~A3 e ~A5 em níveis de voltagem baixos. A seguir, em resposta a um sinal de nível de voltagem alto S02, que é recebido como sinal de entrada AI12, o circuito de lógica reversa 1606 provê so sinais de endereço do endereço doze ~A3 e ~A4 em níveis de voltagem baixos, e assim por diante até e incluindo em resposta ao nível de voltagem alto S013, que é recebido com sinal de entrada AIl, o circuito de lógica reversa 1606 provê os sinais de endereço do endereço um ~A1 e ~A2 em níveis de voltagem baixo. [00330] O circuito de direção 1608 é similar ao circuito de direção 404 da figura 10B. Se o circuito de direção 1608 recebe um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T4, o circuito de direção 1608 provê um sinal de direção de nível de voltagem baixo DIRR e um sinal de direção de nível de voltagem alto DIRF para deslocamentno na direção para frente, a partir do endereço um até o endereço treze. Se o circuito de direção 1608 recebe um pulso de controle coincidente com um pulso de sincronismo no sinal de sincronismo T6, o circuito de direção 1608 provê um sinal de direção de nível de voltagem baixo DIRF e um sinal de direção de nível de voltagem alto DIRR para deslocamento na direção reversa do endereço treze para o endereço um. [00331] Em uma configuração, cada circuito lógico 1604 e 1606 inclui um transistor de direção situado em série com o transistor de pré-carga de linha de avaliação lógica 444. Em cada circuito lógico 1604 e 1606, a trajetória dreno-fonte do transistor de direção está eletricamente acoplada entre a trajetória dreno-fonte do transistor de pré-carga de linha de avaliação lógica 444 e linha de sinal de avaliação lógica 474. A porta do transistor de direção no circuito de lógica para frente 1604 está eletricamente acoplada à linha de direção para frente 1630 para receber o sinal de direção para frente DIRF. A porta do transistor de direção no transistor de lógica reversa 1606 está eletricamente acoplada à linha de direção reversa 1632 para receber o sinal de direção reversa DIRR. Em uma outra configuração, cada circuito lógico 1604 e 1606 inclui um transistor de direção situado em série com os transistores de avaliação lógica 440. Em cada circuito lógico 1604 e 1606, a trajetória dreno-fonte do transistor de direção está eletricamente acoplada entre cada uma das trajetórias dreno-fonte dos transistores de avaliação lógica 440 e referência 478. [00332] Em uma configuração, um sinal de direção de nível de voltagem alto DIRF liga o transistor de direção no circuito de lógica para frente 1604 para habilitar o pulso de sincronismo no sinal de sincronismo T5 para carregar a linha de sinal de avaliação lógica 474, que liga os transistores de avaliação lógica 440 no circuito de lógica para frente 1604 para prover os sinais de endereço ~A1, ~A2,... ~A7 na direção para frente. Um sinal de direção de nível de voltagem baixo DIRF desliga o transistor de direção para desabilitar o circuito de lógica para frente 1604. Um sinal de direção de nível de voltagem alto DIRR liga o transistor de direção no circuito de lógica reversa 1606 para habilitar o pulso de sincronismo no sinal de sincronismo T5 para carregar a linha de sinal de avaliação lógica 474, o que liga os transistores de avaliação lógica 440 no circuito de lógica reversa 1606 para prover os sinais de endereço ~A1, ~A2,... ~A7 na direção reversa. Um sinal de direção de nível de voltagem baixo DIRR desliga o transistor de direção no circuito de lógica reversa 1606 para desabilitar o circuito de lógica reversa 1606. [00333] Em operação para frente, em uma série de seis pulsos, o circuito de direção 1608 recebe um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T4 para prover os sinais de endereço ~A1, ~A2,... ~A7 na direção para frente. O sinal de direção de nível de voltagem alto DIRF habilita o circuito de lógica para frente 1604 e o sinal de direção de nível de voltagem baixo DIRR habilita o circuito de lógica reversa 1606. [00334] Na próxima série de seis pulsos, um pulso de controle no sinal de controle CSYNC é provido coincidente com o pulso de sincronismo no sinal de sincronismo T2. O pulso de controle coincidente com o pulso de sincronismo no sinal de sincronismo T2 inicia o registro de deslocamento 1602. O registro de deslocamento 1602 provê um único sinal de saída de nível de voltagem alto SOI para o circuito de lógica para frente 1604 que provê os sinais de endereço do endereço um ~Α1, ~Α2,... ~Α7. Um pulso de controle no sinal de controle CSYNC também é provido coincidente com o pulso de sincronismo no sinal de sincronismo T4 para continuar a prover os sinais de endereço ~A1, ~A2,... ~A7 na direção para frente. [00335] Em cada série subseqüente de seis pulsos, um pulso de controle no sinal de controle CSYNC é provido coincidente com o pulso de sincronismo no sinal de sincronismo T4 para continuar a prover os sinais de endereço ~A1, ~A2,... ~A7 na direção para frente. Também, em cada série subseqüente de seis pulsos, o registro de deslocamento 1602 desloca o sinal de nivel de voltagem alto do sinal de saida de registro de deslocamento um S01-S013 para o próximo sinal de saida de registro de deslocamento S01-S013. O circuito de lógica para frente 1604 recebe cada sinal de saida de nivel alto S01-S013 e provê o endereço correspondente, do endereço um até o endereço treze nos sinais de endereço ~A1, ~A2,... ~A7. Após o sinal de saida de registro de deslocamento S013 ter estado alto, todos os sinais de saida de registro de deslocamento S01-S013 são definidos para níveis de voltagem baixos e todos os sinais de endereço ~A1, ~A2,... ~A7 são definidos para níveis de voltagem altos. [00336] Em operação reversa, em uma série de seis pulsos o circuito de direção 1608 recebe um pulso de controle no sinal de controle CSYNC coincidente com um pulso de sincronismo no sinal de sincronismo T6 para prover os sinais de endereço ~A1, ~A2,... ~A7 na direção reversa. O sinal de direção de nível de voltagem baixo DIRF desabilita o circuito de lógica para frente 1604 e o sinal de direção de nível de voltagem alto DIRR habilita o circuito de lógica reversa 1606. [00337] Na série seguinte de seis pulsos, um pulso de controle no sinal de controle CSYNC é provido coincidente com o pulso de sincronismo no sinal de sincronismo T2. O pulso de controle coincidente com o pulso de sincronismo no sinal de sincronismo T2 inicia o registro de deslocamento 1602. O registro de deslocamento 1602 provê um único sinal de saida de nivel de voltagem alto SOI para o circuito de lógica reversa 1606 como sinal de entrada AI13. O circuito de lógica reversa 1606 provê os sinais de endereço do endereço treze ~A1, ~A2, . . . ~A7. Também, um pulso de controle no sinal de controle CSYNC é provido coincidente com o pulso de sincronismo no sinal de sincronismo T6 para continuar a prover os sinais de endereço ~A1, ~A2,... ~A7 na direção reversa. [00338] Em cada série subseqüente de seis pulsos, um pulso de controle no sinal de controle CSYNC é provido coincidente com o pulso de sincronismo no sinal de sincronismo T6 para continuar a prover os sinais de endereço ~A1, ~A2,... ~A7 na direção reversa. Também, em cada série subseqüente de seis pulsos, o registro de deslocamento 1602 desloca o sinal de nivel de voltagem alto do sinal de saida de registro de deslocamento um S01-S013 para o próximo sinal de saida de registro de deslocamento S01-S013. O circuito de lógica reversa 1606 recebe cada sinal de saida de nivel de voltagem alto S01-S013 e provê os correspondentes endereços do endereço treze até o endereço um nos sinais de endereço ~A1, ~A2, . . . ~A7. Após o sinal de saida de registro de deslocamento SOI ter estado alto, todos os sinais de saida de registro de deslocamento S01-S013 são definidos para níveis de voltagem baixos e todos os sinais de endereço ~A1, ~A2,... ~A7 são definidos para níveis de voltagem altos. [00339] A figura 21 é um diagrama ilustrando um leiaute de exemplo de uma configuração de uma pastilha de cabeçote de impressão 1700. A pastilha de cabeçote de impressão 1700 inclui seis grupos de disparo 1702a-1702f dispostos ao longo de três fontes de alimentação de fluido, aqui representadas como ranhuras de alimentação 1704, 1706 e 1708. Os grupos de disparo 1702a e 1702d estão dispostos ao longo da ranhura de alimentação de tinta 1704, os grupos de disparo 1702b e 1702e estão dispostos ao longo da ranhura de alimentação de tinta 1706 e grupos de disparo 1702c e 1702f estão dispostos ao longo da ranhura de alimentação de tinta 1708. As ranhuras de alimentação de tinta 1704, 1706 e 1708 são localizadas paralelas entre si e cada ranhura de alimentação de tinta 1704, 1706 e 1708 inclui um comprimento que se estende ao longo da direção Y da pastilha de cabeçote de impressão 1700. Em uma configuração, cada uma das ranhuras de alimentação de tinta 1704, 1706 e 1708 fornece uma tinta de cor diferente para os geradores de gota 60 nos grupos de disparo 1702a-1702f. Nesta configuração, a ranhura de alimentação de tinta 1704 fornece tinta colorida amarela, a ranhura de alimentação de tinta 1706 fornece tinta colorida magenta e a ranhura de alimentação de tinta 1708 fornece tinta colorida ciano. Em outras configurações, as ranhuras de alimentação de tinta 1704, 1706 e 1708 podem fornecer qualquer tinta adequadamente colorida da mesma ou de diferentes cores. [00340] Os grupos de disparo 1702a-1702f são divididos em oito grupos de linhas de dados, indicados em D1-D8. Cada grupo de linha de dados D1-D8 inclui as células de disparo pré-carregadas 120 de cada um dos grupos de disparo 1702a-1702f. Cada uma das células de disparo pré-carregadas 120 em grupo de linha de dados D1-D8 está eletricamente acoplado a uma linha de dados 208a-208h. 0 grupo de linha de dados Dl, indicado em 1710a-1710f, inclui as células de disparo pré-carregadas 120 eletricamente acopladas à linha de dados 208a. O grupo de linha de dados D2, indicado em 1712a-1712f, inclui as células de disparo pré-carregadas 120 eletricamente acopladas à linha de dados 208b. O grupo de linha de dados D3, inciado em 1714a-1714f, inclui as células de disparo pré-carregadas 120 eletricamente acopladas à linha de dados 208c. O grupo de linha de dados D4, indicado em 1716a-1716f, inclui as células de disparo pré-carregadas 120 eletricamente acopladas à linha de dados 208d. O grupo de linha de dados D5, indicado em 1718a-1718f, inclui as células de disparo pré-carregadas 120 eletricamente acopladas à linha de dados 208e. O grupo de linha de dados D6, indicado em 1720a-1720f, inclui as células de disparo pré-carregadas 120 eletricamente acopladas à linha de dados 208f. O grupo de linha de dados D7, indicado em 1722a-1722f, inclui as células de disparo pré-carregadas 120 eletricamente acopladas à linha de dados 208g e o grupo de linha de dados D8, indicado em 1724a-1724f, inclui as células de disparo pré-carregadas 120 eletricamente acopladas à linha de dados 208h. Cada uma das células de disparo pré-carregadas 120 na pastilha de cabeçote de impressão 1700 está eletricamente acoplada a somente uma linha de dados 208a-208h. Cada linha de dados 208a-208h está eletricamente acoplada a todas as portas dos transistores de dados 136 nas células de disparo pré-carregadas 120 do correspondente grupo de linha de dados D1-D8. [00341] O grupo de disparo um (FG1) 1702a está disposto ao longo de metado do comprimento da ranhura de alimentação de tinta 1704. A ranhura de alimentação de tinta 1704 inclui lados opostos 1704a e 1704b que se estendem ao longo da direção Y da pastilha de cabeçote de impressão 1700. As células de disparo pré-carregadas 120 na pastilha de cabeçote de impressão 1700 incluem os resistores de disparo 52 que são parte dos geradores de gota 60. Os geradores de gota 60 em FG1 1702a estão dispostos ao longo de cada um dos lados opostos 1704a e 1704b da ranhura de alimentação de tinta 1704. Os geradores de gota 60 em FG1 1702a estão fluidicamente acoplados à ranhura de alimentação de tinta 1704 para receber tinta da ranhura de alimentação de tinta 1704. [00342] Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7, indicados em 1710a, 1714a, 1718a e 1722a estão dispostos ao longo de um lado 1704 da ranhura de alimentação de tinta 17 04 e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8, indicados em 1712a, 1716a, 1720a e 1724a, estão dispostos ao longo do lado oposto 1704b da ranhura de alimentação de tinta 1704. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710a, 1714a, 1718a e 1722a estão dispostos entre um lado 1700a da pastilha de cabeçote de impressão 1700 e ranhura de alimentação de tinta 1704, e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8 em 1712a, 1716a, 1720a e 1724a estão dispostos ao longo de um canal interno de roteamento da pastilha de cabeçote de impressão 1700 entre a ranhura de alimentação de tinta 1704 e a ranhura de alimentação de tinta 1708. Em uma configuração, os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710a, 1714a, 1718a e 1722a estão dispostos ao longo do comprimento de um lado 1704a da ranhura de alimentação de tinta 1704 e os geradores de gota 60 para os grupos de linhas de dados D2, D4, D6 e D8 em 1712a, 1716a, 1720a e 1724a estão dispostos ao longo do lado oposto 1704b da ranhura de alimentação de tinta 1704. Os geradores de gota 60 no grupo de linha de dados Dl em 1710a são geradores de gota opostos 60 no grupo de linha de dados D2 em 1712a. Os geradores de gota 60 no grupo de linha de dados D3 em 1714a são geradores de gota opostos 60 no grupo de linha de dados D4 em 1716a. Os geradores de gota 60 no grupo de linha de dados D5 em 1718a são geradores de gota opostos 60 no grupo de linha de dados D6 em 1720a, e os geradores de gota 60 no grupo de linha de dados D7 em 1722a são geradores de gota opostos 60 no grupo de linha de dados D8 em 1724a. [00343] O grupo de disparo quatro (FG4) 1702d está disposto ao longo da outra metade do comprimento da ranhura de alimentação de tinta 1704. Os geradores de gota 60 em FG4 1702d estão dispostos ao longo de lados opostos 1704a e 1704b da ranhura de alimentação de tinta 1704 e fluidicamente acoplados à ranhura de alimentação de tinta 1704 para receber tinta da ranhura de alimentação de tinta 1704. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7, indicados em 1710d, 1714d, 1718d e 1722d, estão dispostos ao longo de um lado 17 04a da ranhura de alimentação de tinta 1704 e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8, indicados em 1712d, 1716d, 1720d e 1724d, estão dispostos ao longo do lado oposto 1704b da ranhura de alimentação de tinta 1704. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710d, 1714d, 1718d e 1722d estão dispostos entre um lado 1700a da pastilha de cabeçote de impressão 1700 e ranhura de alimentação de tinta 1704, e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8 em 1712d, 1716d, 1720d e 1724d estão dispostos ao longo de um canal interno de roteamento da pastilha de cabeçote de impressão 1700 entre a ranhura de alimentação de tinta 1704 e ranhura de alimentação de tinta 1706. Em uma configuração, os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710d, 1714d, 1718d e 1722d estão dispostos ao longo do comprimento de um lado 1704a da ranhura de alimentação de tinta 1704 e os geradores de gota 60 para os grupos de linhas de dados D2, D4, D6 e D8 em 1712d, 1716d, 1720d e 1724d estão dispostos ao longo do lado oposto 1704b da ranhura de alimentação de tinta 1704. Os geradores de gota 60 no grupo de linhas de dados Dl em 1710d são geradores de gota opostos 60 no grupo de linha de dados D2 em 1712d. Os geradores de gota 60 no grupo de linha de dados D3 em 1714 são geradores de gota opostos 60 no grupo de linha de dados D4 em 1716d. Os geradores de gota 60 nos grupos de linhas de dados D5 em 1718d são geradores de gota opostos 60 no grupo de linhas de dados D6 em 1720d, e os geradores de gota 60 no grupo de linhas de dados D7 em 1722d são geradores de gota opostos 60 no grupo de linha de dados D8 em 1724d. [00344] O grupo de disparo dois (FG2) 1702b está disposto ao longo de metade do comprimento da ranhura de alimentação de tinta 1706. A ranhura de alimentação de tinta 1706 inclui lados opostos 1706a e 1706b que se estendem ao longo da direção Y da pastilha de cabeçote de impressão 1700. Os geradores de gota 60 em FG2 1702b estão dispostos ao longo de cada um dos lados opostos 1706a e 1706b da ranhura de alimentação de tinta 1706. Os geradores de gota 60 em FG2 1702b estão fluidicamente acoplados à ranhura de alimentação de tinta 1706 para receber tinta da ranhura de alimentação de tinta 1706. [00345] Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7, indicados em 1710b, 1714b, 1718b e 1722b, estão dispostos ao longo de um lado 1706b da ranhura de alimentação de tinta 1706, e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8, indicados em 1712b, 1716b, 1720b e 1724b, estão dispostos ao longo do lado oposto 1706a da ranhura de alimentação de tinta 1706. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710b, 1714b, 1718b e 1722b estão dispostos ao longo de um canal interno entre a ranhura de alimentação de tinta 1706 e a ranhura de alimentação de tinta 1708, e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8 em 1712b, 1716b, 1720b e 1724b estão dispostos ao longo de um canal interno entre a ranhura de alimentação de tinta 1704 e ranhura de alimentação de tinta 1706. Em uma configuração, os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710b, 1714b, 1718b e 1722b estão dispostos ao longo do comprimento de um lado 1706b da ranhura de alimentação de tinta 1706 e os geradores de gota 60 para os grupos de linhas de dados D2, D4, D6 e D8 em 1712b, 1716b, 1720b e 1724b estão dispostos ao longo do lado oposto 1706a da ranhura de alimentação de tinta 170 6. Os geradores de gota 60 no grupo de linhas de dados Dl em 1710b são geradores de gota opostos 60 no grupo de linha de dados D2 em 1712b. Os geradores de gota 60 no grupo de linhas de dados D3 em 1714b são geradores de gota opostos 60 no grupo de linhas de dados D4 em 1716b.

Os geradores de gota 60 no grupo de linhas de dados D5 em 1718b são geradores de gota opostos 60 no grupo de linhas de dados D6 em 1720b, e os geradores de gotas 60 no grupo de linhas de dados D7 em 1722b são geradores de gotas opostos 60 no grupo de linhas de dados D8 em 1724b. [00346] O grupo de disparo cinco (FG5) 1702 está disposto ao longo da outra metade do comprimento da ranhura de alimentação de tinta 170 6. Os geradores de gotas 60 em FG5 1702e estão dispostos ao longo de lados opostos 1706a e 1706b da ranhura de alimentação de tinta 1706 e fluidicamente acoplados à ranhura de alimentação de tinta 1706 para receber tinta da ranhura de alimentação de tinta 1706. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7, indicados em 1710e, 1714e, 1718e e 1722e, estão dispostos ao longo de um lado 1706b da ranhura de alimentação de tinta 1706 e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8, indicados em 1712e, 1716e, 1720e e 1724e, estão dispostos ao longo do lado oposto 1706a da ranhura de alimentação de tinta 1706. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710e, 1714e, 1718e e 1722e estão dispostos ao longo de um canal interno entre a ranhura de alimentação de tinta 1706 e a ranhura de alimentação de tinta 1708, e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8 em 1712e, 1716e, 1720e e 1724e estão dispostos ao longo de um canal interno da pastilha de cabeçote de impressão 1700 entre a ranhura de alimentação de tinta 1704 e a ranhura de alimentação de tinta 1706. Em uma configuração, os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710e, 1714e, 1718e e 1722e estão dispostos ao longo do comprimento de um lado 1706b da ranhura de alimentação de tinta 1706 e os geradores de gota 60 para os grupos de linhas de dados D2, D4, D6 e D8 em 1712e, 1716e, 1720e e 1724e estão dispostos ao longo do lado oposto 1706a da ranhura de alimentação de tinta 1706. Os geradores de gota 60 no grupo de linhas de dados Dl em 1710e são geradores de gota opostos 60 no grupo de linhas de dados D2 em 1712e. Os geradores de gota 60 no grupo de linhas de dados D3 em 1714e são geradores de gota opostos 60 no grupo de linhas de dados D4 em 1716e. Os geradores de gota 60 no grupo de linhas de dados D5 em 1718e são geradores de gota opostos 60 no grupo de linhas de dados D6 em 1720e, e os geradores de gota 60 no grupo de linhas de dados D7 em 1722e são geradores de gota opostos 60 no grupo de linhas de dados D8 em 1724e. [00347] O grupo de disparo três (FG3) 1702c está disposto ao longo de metade do comprimento da ranhura de alimentação de tinta 1708. A ranhura de alimentação de tinta 1708 inclui lados opostos 1708a e 1708b que se estendem ao longo da direção Y da pastilha de cabeçote de impressão 1700. Os geradores de gota 60 em FG3 1702c estão dispostos ao longo de cada um dos lados opostos 1708a e 1708b da ranhura de alimentação de tinta 1708 . Os geradores de gota 60 em FG3 1702c estão fluidicamente acoplados à ranhura de alimentação de tinta 1708 para receber tinta da ranhura de alimentação de tinta 1708. [00348] Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7, indicados em 1710c, 1714c, 1718c e 1722c, estão dispostos ao longo de um lado 1708a da ranhura de alimentação de tinta 1708, e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8, indicados em 1712c, 1716c, 1720c e 1724c, estão dispostos ao longo do lado oposto 1708b da ranhura de alimentação de tinta 1708. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710c, 1714c, 1718c e 1722c estão dispostos ao longo de um canal interno entre a ranhura de alimentação de tinta 1706 e a ranhura de alimentação de tinta 1708, e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8 em 1712c, 1716c, 1720c e 1724c estão dispostos entre um lado 1700b da pastilha de cabeçote de impressão 1700 e ranhura de alimentação de tinta 1708. Em uma configuração, os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710c, 1714c, 1718c e 1722c estão dispostos ao longo do comprimento de um lado 1708a da ranhura de alimentação de tinta 1708 e os geradores de gota 60 para os grupos de linhas de dados D2, D4, D6 e D8 em 1712c, 1716c, 1720c e 1724c estão dispostos ao longo do lado oposto 1708b da ranhura de alimentação de tinta 1708. Os geradores de gota 60 no grupo de linhas de dados Dl em 1710c são geradores de gota opostos 60 no grupo de linhas de dados D2 em 1712c. Os geradores de gota 60 no grupo de linhas de dados D3 em 1714c são geradores de gota opostos 60 no grupo de linhas de dados D4 em 1716c. Os geradores de gota 60 no grupo de linhas D5 em 1718c são geradores de gota opostos 60 no grupo de linhas de dados D6 em 1720c, e os geradores de gota 60 no grupo de linhas de dados D7 em 1722c são geradores de gota opostos 60 no grupo de linhas de dados D8 em 1724c. [00349] O grupo de disparo seis (FG6) 1702f é disposto ao longo da outra metade do comprimento da ranhura de alimentação de tinta 1708. Os geradores de gota 60 em FG6 1702f estão dispostos ao longo de lados opostos 1708a e 1708b da ranhura de alimentação de tinta 1708 e fluidicamente acoplados à ranhura de alimentação de tinta 1708 para receber tinta a partir da ranhura de alimentação de tinta 1708. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7, indicados em 1710f, 1714f, 1718f e 1722f, estão dispostos ao longo de um lado 1708a da ranhura de alimentação de tinta 1708 e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8, indicados em 1712f, 1716f, 1720f e 1724f, estão dispostos ao longo do lado oposto 1708b da ranhura de alimentação de tinta 1708. Os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710f, 1714f, 1718f e 1722f estão dispostos ao longo de um canal interno entre a ranhura de alimentação de tinta 1706 e a ranhura de alimentação de tinta 1708, e os geradores de gota 60 nos grupos de linhas de dados D2, D4, D6 e D8 em 1712f, 1716f, 1720f e 1724f estão dispostos entre um lado 1700b da pastilha de cabeçote de impressão 1700 e ranhura de alimentação de tinta 1708. Em uma configuração, os geradores de gota 60 nos grupos de linhas de dados Dl, D3, D5 e D7 em 1710f, 1714f, 1718f e 1722f estão dispostos ao longo do comprimento de um lado 1708a da ranhura de alimentação de tinta 1708 e os geradores de gota 60 para os grupos de linhas de dados D2, D4, D6 e D8 em 1712f, 1716f, 1720f e 1724f estão dispostos ao longo do lado oposto 1708b da ranhura de alimentação de tinta 1708. Os geradores de gota 60 no grupo de linhas de dados Dl em 1710f são geradores de gota opostos 60 no grupo de linhas de dados D2 em 1712f. Os geradores de gota 60 no grupo de linhas de dados D3 em 1714f são geradores de gota opostos 60 no grupo de linha de dados D4 em 1716f. Os geradores de gota 60 no grupo de linhas de dados D5 em 1718f são geradores de gota opostos 60 no grupo de linhas de dados D6 em 1720f, e os geradores de gota 60 no grupo de linhas de dados 1722f são geradores de gota opostos 60 no grupo de linhas de dados D8 em 1724f. [00350] Os geradores de gota 60 entre a ranhura de alimentação de tinta 1704 e um lado 1700a da pastilha de cabeçote de impressão 1700 estão nos grupos de linhas de dados Dl em 1710a e 1710d, D3 em 1714a e 1714d, D5 em 1718a e 1718d e D7 em 1722a e 1722d. Os geradores de gota 60 entre a ranhura de alimentação de tinta 1708 e o outro lado 1700b da pastilha de cabeçote de impressão 1700 estão nos grupos de linhas de dados D2 em 1712c e 1712f, D4 em 1716c e 1716f, D6 em 1720c e 1720f e D8 em 1724c e 1724f. Portanto, as quatro linhas de dados 208a, 208c, 208e e 208g são roteadas entre a ranhura de alimentação de tinta 1704 e um lado 1700a da pastilha de cabeçote de impressão 1700, em oposição a rotear todas as oito linhas de dados 208a-208h. Também, as quatro linhas de dados 208b, 208d, 208f e 208h são roteadas entre a ranhura de alimentação de tinta 1708 e o outro lado 1700b da pastilha de cabeçote de impressão 1700, em oposição a rotear todas as oito linhas 208a-208h. [00351] Em adição, os geradores de gota 60 entre as ranhuras de alimentação de tinta 1704 e 1706 estão nos grupos de linhas de dados D2 em 1712a, 1712b, 1712d e 1712e, D4 em 1716a, 1716b, 1716d e 1716e, D6 em 1720a, 1720b, 1720d e 1720e, e D8 em 1724a, 1724b, 1724d e 1724e. Também, os geradores de gota 60 entre as ranhuras de alimentação de tinta 1706 e 1708 estão nos grupos de linhas de dados Dl em 1710b, 1710c, 1710e e 1710f, D3 em 1714b, 1714c, 1714e e 1714f, D5 em 1718b, 1718c, 1718e e 1718f, e D7 em 1722b, 1722c, 1722e e 1722f. Assim, quatro linhas de dados 208a, 208d, 208f e 208h são roteadas entre as ranhuras de alimentação de tinta 1704 e 1706 e as quatro linhas 208a, 208c, 208e e 208g são roteadas entre as ranhuras de alimentação de tinta 1706 e 1708, em oposição a rotear todas as oito linhas de dados 208a-208h entre as ranhuras de alimentação de tinta 1704 e 1706, e as ranhuras de alimentação de tinta 1706 e 1708. O tamanho da pastilha de cabeçote de impressão 1700 é reduzido roteando quatro linhas de dados ao invés de oito linhas de dados 208a-208h. [00352] Em uma configuração, a pastilha de cabeçote de impressão 1700 inclui 600 geradores de gota 60. Cada um dos seis grupos de disparo 1702a-1702f inclui 100 geradores de gota 60. Seis grupos de linhas de dados em cada um dos grupos de disparo 1702a-1702f incluem 13 geradores de gota 60 e dois dos grupos de linhas de dados em cada um dos grupos de disparo 1702a-1702f inclui 11 geradores de gota 60. Em outras configurações, a pastilha de cabeçote de impressão 1700 pode incluir qualquer número adequado de geradores de gota 60, tal como 400 geradores de gota 60 ou mais que 600 geradores de gota 60. Em adição, a pastilha de cabeçote de impressão 1700 pode incluir qualquer número adequado de grupos de disparo, grupos de linhas de dados e geradores de gota 60 em cada grupo de disparo e grupo de linhas de disparo. Adicionalmente, a pastilha de cabeçote de impressão pode incluir um número menor ou maior de fontes de alimentação de fluido. [00353] A figura 22 é um diagrama ilustrando um outro aspecto do leiaute de exemplo de uma configuração da pastilha de cabeçote de impressão 1700. A pastilha de cabeçote de impressão 1700 inclui as linhas de dados 208a-208h, linhas de disparo 214a-214f, fontes de alimentação de tinta, p. ex., ranhuras de alimentação de tinta 1704, 1706 e 1708 e os seis grupos de disparo 1702a-1702f. Em adição, a pastilha de cabeçote de impressão 1700 inclui os geradores de endereço 1800a e 1800b e dois conjuntos de linhas de endereços 1806a-1806g e 1808a-1808g. O gerador de endereço 1800a está eletricamente acoplado às linhas de endereço 1806a-1806g, e o gerador de endereço 1800b está eletricamente acoplado às linhas de endereço 1080a-1808g. As linhas de endereço 1806a-1806g estão eletricamente acopladas às células de disparo pré-carregadas 120 nos subgrupos de fileiras nos grupos de disparo 1702a-1702c, e as linhas de endereço 1808a-1808g estão eletricamente acopladas às células de disparo pré-carregadas 120 em subgrupos de fileiras nos grupos de disparo 1702d-1702f. As linhas de endereço 1808a-1806g e 1808a-1808g estão eletricamente acopladas às células de disparo pré-carregadas 120 em subgrupos de fileiras como descritos anteriormente para as linhas de endereço 206a-206g, respectivamente. [00354] Os geradores de endereço 1800a e 1800b são similares aos geradores de endereço 1000 e 1002 ilustrados na figura 13. Conseqüentemente, configurações adequadas dos geradores de endereços 1800a e 1800b podem ser implementadas como ilustradas nas figura 9-12. [00355] Os geradores de endereço 1800a-1800b fornecem os sinais de endereço ~A1, ~A2, . . . ~A7 e ~B1, ~B2,... ~B7 para os grupos de disparo 1702a-1702f através das linhas de endereço 1806a-1806g e 1808a-1808g. O gerador de endereço 1800a fornece os sinais de endereço ~A1, ~A2,... ~A7 para os grupos de disparo 1702a-1702c através das linhas de endereço 1806a-1806g. 0 gerador de endereço 1800b fornece os sinais de endereço ~B1, ~B2,... ~B7 para os grupos de disparo 1702d-1702f através das linhas de endereço 1808a-1808g. Os sinais de endereço ~A1, ~A2,... ~A7 são fornecidos pelo gerador de endereço 1800a para os grupos de disparo 1702a-1702c à medida que os sinais de seleção SEL1, SEL2 e SEL3 são providos nas linhas de seleção 212a-212c. Os sinais de endereço ~B1, ~B2,. . . ~B7 são fornecidos pelo gerador de endereço 1800b para os grupos de disparo 1702d-1702f à medida que os sinais de seleção SEL4, SEL5 e SEL6 são providos nas linhas de seleção 212d-212f. Em um ciclo através dos grupos de disparo 1702a-1702f, o gerador de endereço 1800a fornece os sinais de endereço ~A1, ~A2,... ~A7 para metade dos grupos de disparo 1702a-1702c e o gerador de endereço 1800b fornece os sinais de endereço ~B1, ~B2,... ~B7 para a outra metade dos grupos de disparo 1702d-1702f. Em uma configuração, os geradores de endereço 1800a e 1800b são sincronizados para prover o mesmo endereço nas linhas de endereço 1806a-1806g e 1808a-1808g durante um ciclo através dos grupos de disparo 1702a-1702f. Após cada ciclo através dos grupos de disparo 1702a-1702f, os geradores de endereço 1800a e 1800b mudam os sinais de endereço ~A1, ~A2,... ~A7 e ~B1, ~B2,... ~B7 para endereçar o próximo subgrupo seqüencial de fileiras na seqüência de treze subgrupos de fileiras. [00356] Os geradores de endereço 1800a e 1800b estão localizados em cantos opostos da pastilha de cabeçote de impressão 1700. O gerador de endereço 1800a está localizado no canto limitado pelos lados da pastilha de cabeçote de impressão 1700b e 1700c. 0 gerador de endereço 1800b está localizado no canto limitado pelos lados de pastilha de cabeçote de impressão 1700a e 1700d. [00357] As sete linhas de endereço 1806a-1806g são roteadas entre a ranhura de alimentação de tinta 1708 e lado de pastilha de cabeçote de impressão 1700b, e ao longo do lado de pastilha de cabeçote de impressão 1700c até entre a ranhura de alimentação de tinta 1704 e lado de pastilha de cabeçote de impressão 1700a. Em adição, as linhas de endereço 1806a-1806g são roteadas entre as ranhuras de alimentação de tinta 1704 e 1706, e entre as ranhuras de alimentação de tinta 1706 e 1708. As linhas de endereço 1806a-1806g são roteadas ao longo de metade do comprimento das ranhuras de alimentação de tinta 1704, 1706 e 1708 para eletricamente se acoplar com as células de disparo pré-carregadas 120 nos grupos de disparo 1702a-1702c. O leiaute dos geradores de endereço 1800a e 1800b pode variar, e pode ser utilizado para aumentar a freqüência de operação reduzindo o comprimento das trajetórias de sinal até as células de disparo pré-carregadas 120. [00358] As sete linhas de endereço 1808a-1808g são roteadas entre a ranhura de alimentação de tinta 1704 e o lado de pastilha de cabeçote de impressão 1700a, e ao longo do lado de pastilha de cabeçote de impressão 1700d até entre a ranhura de alimentação de tinta 1708 e lado de pastilha de cabeçote de impressão 1700b. Em adição, as linhas de endereço 1808a-1808g são roteadas entre as ranhuras de alimentação de tinta 1704 e 1706, e entre as ranhuras de alimentação de tinta 1706 e 1708. As linhas de endereço 1808a-1808g são roteadas entre a outra metade do comprimento das ranhuras de alimentação de tinta 1704, 1706 e 1708 para eletricamente se acoplar com as células de disparo pré-carregadas 120 nos grupos de disparo 1702d-1702f. [00359] As linhas de dados 208a, 208c, 208e e 208g são roteadas entre o lado de pastilha de cabeçote de impressão 1700a e a ranhura de alimentação de tinta 1704 e entre as ranhuras de alimentação de tinta 1706 e 1708 . Cada uma das linhas de dados 208a, 208c, 208e e 208g que são roteadas entre o lado de pastilha de cabeçote de impressão 1700a e ranhura de alimentação de tinta 1704 está eletricamente acoplada às células de disparo pré-carregadas 120 em dois grupos de disparo 1702a e 1702d. Cada uma das linhas de dados 208a,208c, 208e e 208g que são roteadas entre as ranhuras de alimentação de tinta 1706 e 1708 está eletricamente acoplada às células de disparo pré-carregadas 120 em quatro grupos de disparo 1702b, 1702c, 1702e e 1702f. A linha de dados 208a está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados Dl em 1710 para prover o sinal de dados ~D1. A linha de dados 208c está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D3 em 1714 para prover o sinal de dados ~D3. A linha de dados 208e está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D5 em 1718 para prover o sinal de dados ~D5, e a linha de dados 208g está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D7 em 1722 para prover o sinal de dados ~D7. As linhas de dados 208a, 208c, 208e e 208g recebem os sinais de dados ~D1, ~D3, ~D5 e ~D7 e provêem os sinais de dados ~D1, ~D3, ~D5 e ~D7 para as células de disparo pré-carregadas 120 em cada um dos grupos de disparo 1702a-1702f. Em uma configuração, as linhas de dados 208a, 208c, 208e e 208g não são roteadas toda a extensão das ranhuras de alimentação de tinta 1704, 1706 e 1708. Ao contrário, cada uma das linhas de dados 208a, 208c, 208e e 208g é roteada até seu respectivo grupo de linhas de dados a partir de uma sapata de ligação localizada ao longo do lado da pastilha de cabeçote de impressão 1700 mais próximo do grupo de linhas de dados nos grupos de disparo 1702a-1702f. As linhas de dados 208a e 208c estão eletricamente acopladas a uma sapata de ligação ao longo do lado 1700c da pastilha de cabeçote de impressão 1700, e as linhas de dados 208e e 208g estão eletricamente acopladas a uma sapata de ligação ao longo do lado 1700d da pastilha de cabeçote de impressão 1700. [00360] As linhas de dados 208b, 208d, 208f e 208h são roteadas entre as ranhuras de alimentação de tinta 1704 e 1706 e entre a ranhura de alimentação de tinta 1708 e lado de pastilha de cabeçote de impressão 1700b. Cada uma das linhas 208b, 208d, 208f e 208h que são roteadas entre as ranhuras de alimentação de tinta 1704 e 1706 está eletricamente acoplada às células de disparo pré-carregadas 120 nos quatro grupos de disparo 1702a, 1702b, 1702d e 1702e. Cada uma das linhas de dados 208b, 208d, 208f e 208h que são roteadas entre a ranhura de alimentação de tinta 1708 e lado de pastilha de cabeçote de impressão 1700b está eletricamente acoplada às células de disparo pré-carregadas 120 em dois grupos de disparo 1702c e 1702f. A linha de dados 208b está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D2 em 1712 para prover o sinal de dados ~D2. A linha de dados 208d está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D4 em 1716 para prover o sinal de dados ~D4. A linha de dados 208f está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D6 em 1720 para prover o sinal de dados ~D6, e a linha de dados 208h está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D8 em 1724 para prover o sinal de dados ~D8. As linhas de dados 208b, 208d, 208f e 208h recebem os sinais de dados ~D2, ~D4, ~D6 e ~D8 e provêem os sinais de dados ~D2, ~D4, ~D6 e ~D8 para as células de disparo pré-carregadas 120 em cada um dos grupos de disparo 1702a-1702f. Em uma configuração, as linhas de dados 208b, 208d, 208f e 208h não são roteadas todo o comprimento das ranhuras de alimentação de tinta 1704, 1706 e 1708. Ao contrário, cada uma das linhas de dados 208b, 208d, 208f e 208h é roteada até seu respectivo grupo de linhas de dados a partir de uma sapata de ligação localizada ao longo do lado da pastilha de cabeçote de impressão 1700 mais próximo do grupo de linha de dados nos grupos de disparo 1702a-1702f. As linhas de dados 208b e 208d estão eletricamente acopladas a uma sapata de ligação ao longo do lado 1700c da pastilha de cabeçote de impressão 1700, e as linhas de dados 208f e 208h estão eletricamente acopladas a uma sapata de ligação ao longo do lado 1700d da pastilha de cabeçote de impressão 1700. [00361] As linhas de disparo condutivas 214a-214f estão localizadas ao longo das ranhuras de alimentação de tinta 1704, 1706 e 1708 para fornecer sinais de energia FIRE1, FIRE2... FIRE6 para os grupos de disparo 1702a-1702f, respectivamente. As linhas de disparo 214a-214f fornecem energia para os resistores de disparo 52 nas células de disparo pré-carregadas conduzindo 120 para aquecer e ejetar tinta a partir dos geradores de gota 60. Para ejetar tinta uniformemente a partir de cada gerador de gota 60 em um grupo de disparo 1702a-1702f, a correspondente linha de disparo 214a-214f é configurada para fornecer uniformemente energia para cada resistor de disparo 52 no grupo de disparo 1702a-1702f. [00362] A variação de energia é a máxima diferença porcentual em energia dissipada através de quaisquer dois resistores de disparo 52 em um dos grupos de disparo 1702a-1702f. A quantidade mais alta de energia é encontrada no primeiro resistor de disparo 52 de um grupo de disparo 1702a-1702f, o resistor de disparo 52 mais próximo da sapata de ligação recebendo o sinal de energia FIREl, FIRE2... FIRE6, uma vez que somente um único resistor de disparo 52 está energizado. A quantidade mais baixa de energia é encontrada no último resistor de disparo 52 de um grupo de disparo 1702a-1702f uma vez que todos os resistores de disparo 52 em um subgrupo de fileiras estão energizados. As contribuições de leiaute para variação de energia incluem largura da linha de disparo, largura da linha de terra, espessura do metal e o comprimento da linha de disparo 214a-214f. Uma configuração de um leiaute e dimensionamento de linha de terra está representada e divulgada no pedido de patente co-pendente número de série [ainda não concedido], intitulado "Fluid Ejection Device" [Dispositivo de ejeção de fluido], depositado na mesma data que o presente pedido de patente e cedido ao cessionário deste pedido de patente, os conteúdos do qual são incorporados aqui por referência em sua totalidade. Variações de energia de 10 a 15 por cento são preferidas e variações de energia até 20 por cento foram descobertas a serem variações de energia adequadas. [00363] Os grupos de disparo 1702a-1702f e linhas de disparo 214a-214f são depositados ao longo das ranhuras de alimentação de tinta 1704, 1706 e 1708 para conseguir uma variação de energia adequada. As células de disparo pré-carregadas 120 em um grupo de disparo 1702a-1702f estão localizadas ao longo de lados opostos de uma ranhura de alimentação de tinta 1704, 1706 e 1708. Ao invés de ter todas as células de disparo pré-carregadas 120 em um grupo de disparo 1702a-1702f ao longo de todo o comprimento de um lado da ranhura de alimentação de tinta 1704, 1706 ou 1708, as células de disparo pré-carregadas 120 em um grupo de disparo 1702a-1702f são localizadas ao longo de metade do comprimento de cada um dos lados opostos de uma ranhura de alimentação de tinta 1704, 1706 ou 1708. A extensão da correspondente linha de disparo 214a-214f é reduzida para metade do comprimento de uma ranhura de alimentação de tinta 1704, 1706 ou 1708 a partir de uma extremidade da ranhura de alimentação de tinta 1704, 1706 e 1708, se comparada com toda a extensão de uma ranhura de alimentação de tinta 1704, 1706 e 1708. Cada uma das linhas de disparo 214a-214f são dispostas em ambos os lados de uma ranhura de alimentação de tinta 1704, 1706 ou 1708 e eletricamente acopladas em uma extremidade da ranhura de alimentação de tinta 1704, 1706 ou 1708 para formar uma linha de disparo com formato substancialmente de U 214a-214f. As linhas de disparo com formato de U 214a-214f têm efetivamente metade do comprimento de uma linha de disparo que se estende todo o comprimento de uma ranhura de alimentação de tinta 1704, 1706 e 1708. A tabela abaixo compara a variação de energia para linhas de disparo substancialmente com formato de U 214a-214 f com aquela de linhas de disparo lineares, isto é, linhas de disparo que correm toda a extensão de um lado de uma ranhura de alimentação de tinta 1704, 1706 e 1708. [00364] Como mostrado na tabela, usar um grupo de disparo linear com a mesma linha de disparo, linha de terra e largura de pastilha resulta em uma variação de energia maior e não adequada (11 por cento versus 52 por cento). A diferença de variação de energia é melhorada levemente aumentando a espessura metálica em quatro vezes para reduzir a resistência da linha de disparo. Entretanto, a variação de energia ainda é inadequada (11 por cento versus 36 por cento). Alternativamente, para reduzir a variação de energia para 11 por cento em um arranjo de grupo de disparo linear, a largura da pastilha é aumentada. [00365] As linhas de disparo substancialmente com formato de U 214a-2l4f estão eletricamente acopladas às células de disparo pré-carregadas 120 localizadas ao longo de cada um dos lados opostos das ranhuras de alimentação de tinta 1705, 1706 e 1708. A linha de disparo 214a está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG1 em 1702a. A linha de disparo 214a está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 1704 e se estende de uma extremidade da ranhura de alimentação de tinta 1704 até metade da extensão da ranhura de alimentação de tinta 1704 na direção Y. A linha de disparo 214a fornece o sinal de energia FIREl e pulsos de energia para FG1 em 1702a. [00366] A linha de disparo 214b está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG2 em 17 02b. A linha de disparo 214b está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 17 0 6 e se estende de uma extremidade da ranhura de alimentação de tinta 1706 até metade da extensão da ranhura de alimentação de tinta 1706 na direção Y. A linha de disparo 214b fornece o sinal de energia FIRE 2 e pulsos de energia para FG2 em 1702b. [00367] A linha de disparo 214c está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG3 em 17 02c. A linha de disparo 214c está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 1708 e se estende de uma extremidade da ranhura de alimentação de tinta 1708 até a metade do comprimento da ranhura de alimentação de tinta 1708 na direção Y. A linha de disparo 214c fornece o sinal de energia FIRE3 e pulsos de energia para FG3 em 1702c. [00368] A linha de disparo 214d está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG4 em 1702d. A linha de disparo 214d está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 1704 e se estende de uma extremidade da ranhura de alimentação de tinta 1704 até a metade do comprimento da ranhura de alimentação de tinta 1704 na direção Y. A linha de disparo 214d fornece o sinal de energia FIRE4 e pulsos de energia para FG4 em 1702d. [00369] A linha de disparo 214e está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG5 em 1702e. A linha de disparo 214e está disposta ao longo de cada um dos lados opsotos da ranhura de alimentação de tinta 170 6 e se estende de uma extremidade da ranhura de alimentação de tinta 1706 até a metade do comprimento da ranhura de alimentação de tinta 1706 na direção Y. A linha de disparo 214e fornece o sinal de energia FIRE5 e pulsos de energia para FG5 em 1702e. [00370] A linha de disparo 214f está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG6 em 1702f. A linha de disparo 214f está disposta ao longo de cada um dos lados opsotos da ranhura de alimentação de tinta 17 08 e se estende de uma extremidade da ranhura de alimentação de tinta 1708 até a metade do comprimento da ranhura de alimentação de tinta 1708 na direção Y. A linha de disparo 214f fornece o sinal de energia FIRE6 e pulsos de energia para FG6 em 1702f. [00371] A figura 23 é um diagrama ilustrando uma vista em planta de uma seção 182 9 de uma configuração da pastilha de cabeçote de impressão 1700. A seção 1820 está localizada no canal entre as ranhuras de alimentação de tinta 1704 e 1706, e adjacente aos grupos de linhas de dados D6 em 1720a e 1720b. A seção 1820 inclui as linhas de endereço 1806a-1806g, linhas de disparo 214a e 214b e linhas de dados 208b, 208d, 208f e 208h. Em adição, a seção 1820 inclui as linhas de conexão transversal 1822a-1822c. As linhas de endereço 1806a-1806g, linhas de dados 208b, 208d, 208f e 208h e linhas de disparo 214a e 214b são dispostas paralelas entre si e paralelas ao comprimento das ranhuras de alimentação de tinta 1704, 1706 e 1708. As linhas de conexão transversal 1822a-1822c são dispostas ortogonais às ranhuras de alimentação de tinta 1704 e 1706. [00372] As linhas de endereço 1806a-1806g e linhas de dados 208b, 208d, 208f e 208h são linhas condutivas formadas como parte do metal da primeira camada. As linhas de disparo 214a e 214b são linhas condutivas formadas como parte do metal da segunda camada e as linhas de conexão transversal 1822a-1822c são formadas como parte de polissilicio. A camada de polissilicio é isolada do metal da primeira camada por uma primeira camada isolante. O metal da primeira camada é separado e isolado do metal da segunda camada por uma segunda camada isolante. [00373] As linhas de endereço 1806a-1806g são dispostas entre as linhas de disparo 214a e 214b, tal que as linhas de endereço 1806a-1806g e linhas de disparo 214a e 214b não se sobreponham. Sobrepor substancialmente todas as linhas de endereço 1806a-1806g e linhas de disparo 214a e 214b ao longo da extensão das ranhuras de alimentação de tinta 1704 e 1706 é minimizado para reduzir conversa cruzada entre as linhas de disparo 214a e 214b e linhas de endereço 1806a-1806g, se comparado com a conversa cruzada entre as linhas de disparo sobrepostas 214a e 214b e linhas de endereço 1806a-1806g. As linhas de dados 208b, 208d, 208f e 208h e linhas de disparo 214a e 214b se sobrepõem ao longo da extensão das ranhuras de alimentação de tinta 1704 e 1706. [00374] As linhas de endereço 1806a-1806g recebem os sinais de endereço ~A1, ~A2,... ~A7 a partir do gerador de endereço a bordo 1800a e as linhas de dados 208b, 208d, 208f e 208h recebem os sinais de dados ~D2, ~D4, ~D6 e ~D8 a partir de circuitagem externa. As linhas de conexão transversal 1822a-1822c estão eletricamente acopladas a linhas de dados selecionadas 208b, 208d, 208f e 208h ou linhas de endereços selecionadas 1806a-1806g através de vias entre a camada de polissilicio e metal da primeira camada. As linhas de conexão transversal 1822a-1822c recebem e fornecem sinais através do canal entre as ranhuras de alimentação de tinta 1704 e 1706, para as células de disparo pré-carregadas individuais 120. As linhas de disparo 214a e 214b recebem os sinais de disparo FIREl e FIRE2 de circuitagem externa. [00375] O esquema de roteamento na seção 1820 é usado entre as ranhuras de alimentação de tinta 1704 e 1706, entre as ranhuras de alimentação de tinta 1706 e 1708, entre a ranhura de alimentação de tinta 1704 e um lado 1700a da pastilha de cabeçote de impressão 1700, e entre a ranhura de alimentação de tinta 1708 e o outro lado 1700b da pastilha de cabeçote de impressão 1700. [00376] A figura 24 é um diagrama ilustrando um leiaute de exemplo de uma configuração de uma pastilha de cabeçote de impressão 1900. A pastilha de cabeçote de impressão 1900 inclui componentes que são similares a componentes na pastilha de cabeçote de impressão 1700 e números similares são usados para componentes similares. A pastilha de cabeçote de impressão 1900 inclui as linhas de dados 208a-208h, linhas de disparo 214a-214f, ranhuras de alimentação de tinta 1704, 1706 e 1708, e os seis grupos de disparo, indicados em 1702a- 1702f. Em adição, a pastilha de cabeçote de impressão 1900 inclui o gerador de endereço 1902, trava de endereço 1904, linhas de endereço 1908a-1908g e linhas de endereço travadas 1910a-1910g. O gerador de endereço 1902 está eletricamente acoplado às linhas de endereço 19098a-1908g e a trava de endereço 1904 está eletricamente acoplada às linhas de endereço travadas 1910a-1910g. Em adição, o gerador de endereço 1902 está eletricamente acoplado à trava de endereço 1904 através das linhas de interconexão 1906a-1906g. [00377] Uma configuração de gerador de endereço 1902 é similar ao gerador de endereço 1200 mostrado na figura 15. Conseqüentemente, uma configuração adequada de gerador de endereço 1902 pode ser implementada como ilustrado nas figuras 9-12. [00378] A trava de endereço 1904 é uma configuração de um gerador de endereço e pode ser utilizada no lugar de um segundo gerador de endereço na pastilha de cabeçote de impressão 1900. Embora o gerador de endereço 1902 gere endereços baseado em todos os sinais externos (p. ex., CSYNC e sianis de sincronismo T1-T6), a trava de endereço 1904 gera endereços baseado em um endereço interno recebido provido pelo gerador de endereço 1902 e nos sinais de sincronismo externos. Uma configuração adequada de trava de endereço 1904 é similar ao circuito de travamento 1202, mostrado na figura 15 que inclui sete registros de travamento, tais como o registro de travamento 1220, ilustrado nas figuras 16 e 17. [00379] As linhas de endereço 1908a-1908g estão eletricamente acopladas às células de disparo pré-carregadas 120 nos grupos de disparo 1702a, 1702b e primeira parte do grupo de disparo 1702c. As linhas de endereço travado 1910a- 1910g estão eletricamente acopladas às células de disparo pré-carregadas 120 nos grupos de disparo 1702d-1702f e uma segunda parte do grupo de disparo 1702c. A primeira parte do grupo de disparo 1702c é disposta entre a ranhura de alimentação de tinta 1706 e a ranhura de alimentação de tinta 1708 e inclui os grupos de linhas de dados Dl, D3, D5 e D7 em 1710c, 1714c, 1718c e 1722c. A segunda parte do grupo de disparo 1702c é disposta entre a ranhura de alimentação de tinta 1708 e lado de pastilha de cabeçote de impressão 1900b e inclui os grupos de linhas de dados D2, D4, D6 e D8 em 1712c, 1716c, 1720c e 1724c. A primeira parte do grupo de disparo 1702c inclui metade das células de disparo pré-carregadas 120 em grupo de disparo 1702c e a segunda parte do grupo de disparo 1702c inclui a outra metade das células de disparo pré-carregadas 120 em grupo de disparo 102c. As linhas de endereço 1908a-1908g e linhas de endereço travado 1910a-1910g estão eletricamente acopladas a subgrupos de fileiras como descrito anteriormente para as linhas de endereço 206a-206g respectivamente. Isto é, a linha de endereço 1908a/1910a está eletricamente acoplada a subgrupos de fileiras como a linha de endereço 206a está acoplada a subgrupos de endereço, a linha de endereço 1908b/1910b está eletricamente acoplada a subgrupos de fileiras como a linha de endereço 206b está acoplada a subgrupos de fileiras e assim por diante, até e incluindo a linha de endereço 1908g/1910g estando eletricamente acoplada a subgrupos de fileiras com a linha de endereço 206g está acoplada a subgrupos de fileiras. [00380] O gerador de endereço 1902 fornece os sinais de endereço ~A1, ~A2, . . . ~A7 para a trava de endereço 1904 e para os grupos de disparo 1702a, 1702b e a primeira parte do grupo 1702c. O gerador de endereço 1902 fornece os sinais de endereço ~A1, ~A2, . . . ~A7 para a trava de endereço 1904 através das linhas de interconexão 1906a-1906g e para os grupos de disparo 1702a, 1702b e a primeira parte do grupo 1702c através das linhas de endereço 1908a-1908g. O sinal de endereço ~A1 é fornecido na linha de interconexão 1906a e linha de endereço 1908a, o sinal de endereço ~A2 é fornecido na linha de endereço 1906 e linha de endereço 1908b e assim por diante, até e incluindo o sinal de endereço ~A7 que é fornecido na linha de interconexão 1906g e linha de endereço 1908g. [00381] A trava de endereço 1904 recebe os sinais de endereço ~A1, ~A2,... ~A7 e fornece sinais de endereço travado ~B1, ~B2,.. . ~B7 para os grupos de disparo 1702d-1702f e a segunda parte do grupo de disparo 1702c. A trava de endereço 1904 recebe os sinais de endereço ~A1, ~A2,... ~A7 nas linhas de interconexão 1906a-1906g. Os sinais recebidos ~A1, ~A2,... ~A7 são travados na trava de endereço 1904, que fornece correspondentes sinais de endereço travado ~B1, ~B2,... ~B7. Os sinais de endereço travado ~B1, ~B2,... ~B7 são fornecidos para os grupos de disparo 1702d-1702f e a segunda parte do grupo de disparo 1702c através das linhas de endereço travado 1910a-1910g. [00382] A trava de endereço 1904 recebe o sinal de endereço ~A1 na linha de interconexão 1906a e trava no sinal de endereço ~A1 para fornecer o sinal de endereço travado ~B1 na linha de endereço travado 1910a. A trava de endereço 1904 recebe o sinal de endereço ~A2 na linha de interconexão 1906b e trava no sinal de endereço ~A2 para fornecer o sinal de endereço travado ~B2 na linha de endereço travado 1910b, e assim por diante, até a trava de endereço 1904 receber o sinal de endereço ~A7 na linha de interconexão 1906g e travar no sinal de endereço ~A7 para fornecer o sinal de endereço travado ~B7 na linha de endereço travado 1910g. [00383] O gerador de endereço 1902 fornece sinais de endereço válidos ~A1, ~A2,... ~A7 por três períodos de tempo. Durante estes três períodos de tempo, os sinais de seleção SEL1, SEL2 e SEL3 são fornecidos para os grupos de disparo 1702a-1702c, respectivamente, um sinal de seleção SEL1, SEL2 ou SEL3 por período de tempo. A trava de endereço 1904 trava nos sinais de endereço válidos ~A1, ~A2,... ~A7 à medida que o sinal de seleção SEL1 é fornecido para o grupo de disparo 1702a. As saídas da trava de endereço 1904 se consolidam para os sinais de endereço travados válidos ~B1, ~B2,... ~B7 à medida que o sinal de seleção SEL2 é fornecido para o grupo de disparo 1702b. Os sinais de endereço válidos ~A1, ~A2,... ~A7 e sinais de endereço travado válidos ~B1, ~B2,... ~B7 são fornecidos para o grupo de disparo 1702c à medida que o sinal de seleção SEL3 é fornecido para o grupo de disparo 1702c. A trava de endereço 1904 fornece sinais de endereço travado válidos ~B1, ~B2,... ~B7 por quatro períodos de tempo. Durante estes quatro períodos de tempo, os sinais de seleção SEL3, SEL4, SEL5 e SEL6 são fornecidos para os grupos de disparo 1702c-1702f, respectivamente, um sinal de seleção SEL3, SEL4, SEL5 ou SEL6 por período de tempo. [00384] O gerador de endereço 1902 muda os sinais de endereço ~A1, ~A2,... ~A7 para endereçar o próximo subgrupo de fileiras dos treze subgrupos de fileiras após o período de tempo incluindo o sinal de seleção SEL3. Os novos sinais de endereço ~A1, ~A2,... ~A7 são válidos antes do inicio do próximo ciclo e do período de tempo incluindo o sinal de seleção SEL1. A trava de endereço 1904 trava nos novos sinais de endereço ~A1, ~A2,... ~A7 após o período de tempo incluindo o sinal de seleção SEL6. Os sinais de endereço travado ~B1, ~B2,... ~B7 são válidos durante o próximo ciclo antes do período de tempo incluindo o sinal de seleção SEL3. [00385] Em um ciclo pelos grupos de disparo 1702a-1702f, o gerador de endereço 1902 fornece os sinais de endereço ~A1, ~A2,... ~A7 para os grupos de disparo 1702a-1702b e a primeira parte de 1702c à medida que os sinais de seleção SELl, SEL2 e SEL3 são fornecidos para os grupos de disparo 1702a, 1702b e 1702c. Também, os sinais de endereço travado ~B1, ~B2,... ~B7 são fornecidos para a segunda parte do grupo de disparo 1702c e os grupos de disparo 1702d-1702f à medida que os sinais de seleção SEL3, SEL4, SEL5 e SEL6 são fornecidos para os grupos de disparo 1702c-1702f. O gerador de endereço 1902 e trava de endereço 1904 fornecem o mesmo endereço nas linhas de endereço 1908a-1908g e linhas de endereço travado 1910a-1910g durante um ciclo através dos grupos de disparo 1702a-1702f. [00386] O gerador de endereço 1902 é disposto adjacente à trava de endereço 1904 em um canto da pastilha de cabeçote de impressão 1900 limitado pelo lado de pastilha de cabeçote de impressão 1900b e lado de pastilha de cabeçote de impressão 1900c. Com o gerador de endereço 1902 e trava de endereço 1904 adjacentes entre si, a confiabilidade de passar os sinais de endereço ~A1, ~A2,... ~A7 do gerador de endereço 1902 para a trava de endereço 1904 é melhorada se comparado com passar os sinais de endereço ~A1, ~A2, . . . ~A7 pelas linhas de interconexão mais longas 1906a-1906g. [00387] Em outras configurações, o gerador de endereço 1902 e trava de endereço 1904 podem ser dispostos em diferentes locais na pastilha de cabeçote de impressão 1900. Em uma configuração, o gerador de endereço 1902 pode ser disposto no canto da pastilha de cabeçote de impressão 1900 limitado pelo lado de pastilha de cabeçote de impressão 1900b e lado de pastilha de cabeçote de impressão 1900c, e a trava de endereço 1904 pode ser disposta entre os grupos de disparo 1702c e 1702f ao longo do lado da pastilha de cabeçote de impressão 1900b. Nesta configuração, as linhas de interconexão 1906a-1906g são usadas para fornecer os sinais de endereço ~A1, ~A2,... ~A7 para a segunda parte do grupo de disparo 1702c entre a ranhura de alimentação de tinta 1706 e lado de pastilha de cabeçote de impressão 1900b. O gerador de endereço 1902 fornece os sinais de endereço ~A1, ~A2,... ~A7 para os três grupos de disparo 1702a-1702c e a trava de endereço 1904 fornece sinais de endereço travado ~B1, ~B2,... ~B7 para os três grupos de disparo 1702d-1702f. [00388] Na configuração exemplo, as sete linhas de endereço 1908a-1908g são roteadas ao longo do lado de pastilha de cabeçote de impressão 1900c até entre a ranhura de alimentação de tinta 1704 e lado de pastilha de cabeçote de impressão 1900a. Em adição, as linhas de endereço 1908a-1908g são roteadas entre as ranhuras de alimentação de tinta 1704 e 1706, e entre as ranhuras de alimentação de tinta 1706 e 1708. As linhas de endereço 1908a-1908g são roteadas ao longo de metade da extensão das ranhuras de alimentação de energia 1704, 1706 e 1708 para se acoplar eletricamente com as células de disparo pré-carregadas 120 nos grupos de disparo 1702a, 1702b e a primeira parte do grupo de disparo 1702c. [00389] As sete linhas de endereço travado 1910a-1910g são roteadas ao longo de toda a extensão da ranhura de alimentação de tinta 1708 entre a ranhura de alimentação de tinta 1708 e lado de pastilha de cabeçote de impressão 1900b. As linhas de endereço travado 1910a-1910g também são roteadas ao longo do lado de pastilha de cabeçote de impressão 1900d até entre a ranhura de alimentação de tinta 17 04 e lado de pastilha de cabeçote de impressão 1900a. Em adição, as linhas de endereço 1910a-1910g são roteadas entre as ranhuras de alimentação de tinta 1704 e 1706, e entre as ranhuras de alimentação de tinta 1706 e 1708. As linhas de endereço 1910a-1910g são roteadas ao longo de toda a extensão da ranhura de alimentação de tinta 1708 entre a ranhura de alimentação de tinta 1708 e lado de pastilha de cabeçote de impressão 1900b e ao longo da outra metade das extensões das ranhuras de alimentação de tinta 1704, 1706 e 1708 para eletricamente se acoplar com as células de disparo pré-carregadas 120 na segunda parte do grupo de disparo 1702c e grupos de disparo 1702d, 1702e e 1702f. [00390] As linhas de dados 208a, 208c, 208e e 208g são roteadas entre o lado de pastilha de cabeçote de impressão 1900a e ranhura de alimentação de tinta 1704 e entre as ranhuras de alimentação de tinta 1706 e 1708. Cada uma das linhas de dados 208a, 208c, 208e e 208g é roteada entre o lado de pastilha de cabeçote de impressão 1900a e a ranhura de alimentação de tinta 1704 está eletricamente acoplada às células de disparo pré-carregadas 120 em dois grupos de disparo 1702a e 1702d. Cada uma das linhas de disparo 208a, 208c, 208e e 208g é roteada entre as ranhuras de alimentação de tinta 1706 e 1708 e está eletricamente acoplada às células de disparo pré-carregadas 120 em quatro grupos de disparo 1702b, 1702c, 1702e e 1702f. A linha de dados 208a está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados Dl em 1710 para fornecer o sinal de dados ~D1. A linha de dados 208c está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D3 em 1714 para fornecer o sinal de dados ~D3. A linha de dados 208e está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D5 em 1718 para fornecer o sinal de dados ~D5, e a linha de dados 208g está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D7 em 1722 para fornecer o sinal de dados ~D7. As linhas de dados 208a, 208c, 208e e 208g recebem os sinais de dados ~D1, ~D3, ~D5 e ~D7 e fornecem os sinais de dados ~D1, ~D3, ~D5 e ~D7 para as células de disparo pré-carregadas 120 em cada um dos grupos de disparo 1702a-1702f. Em uma configuração, as linhas de dados 208a, 208c, 208e e 208g não são roteadas toda a extensão das ranhuras de alimentação de tinta 1704, 1706 e 1708. Ao contrário, cada uma das linhas de dados 208a, 208c, 208e e 208g é roteada para seu respectivo grupo de linhas de dados a partir de uma sapata de ligação ao longo do lado da pastilha de cabeçote de impressão 1900 mais próximo do grupo de linhas de dados nos grupos de disparo 1702a-1702f. As linhas de dados 208a e 208c estão eletricamente acopladas a uma sapata de ligação ao longo do lado 1900c da pastilha de cabeçote de impressão 1900, e as linhas de dados 208e e 208f estão eletricamente acopladas a uma sapata de ligação ao longo do lado 1900d da pastilha de cabeçote de impressão 1900 . [00391] As linhas de dados 208b, 208d, 208f e 208h são roteaas entre as ranhuras de alimentação de tinta 1704 e 1706 e entre a ranhura de alimentação de tinta 1708 e lado de pastilha de cabeçote de impressão 1900b. Cada uma das linhas de dados 208b, 208d, 208f e 208h é roteada entre as ranhuras de alimentação de tinta 1704 e 1706 e é eletricamente acoplada às células de disparo pré-carregadas 120 em quatro grupos de disparo 1702a, 1702b, 1702d e 1702e. Cada uma das linhas de dados 208b, 208d, 208f e 208h é roteada entre a ranhura de alimentação de tinta 1708 e o lado de pastilha de cabeçote de impressão 1900b é eletricamente acoplado às células de disparo pré-carregadas 120 em dois grupos de disparo 1702c e 1702f. A linha de dados 208b está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D2 em 1712 para fornecer o sinal de dados ~D2. A linha de dados 208d está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D4 em 1716 para fornecer o sinal de dados ~D4. A linha de dados 208f está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D6 em 1720 para fornecer o sinal de dados ~D6, e a linha de dados 208h está eletricamente acoplada às células de disparo pré-carregadas 120 em grupo de linhas de dados D8 em 1724 para fornecer o sinal de dados ~D8. As linhas de dados 208b, 208d, 208f e 208h recebem os sinais de dados ~D2, ~D4, ~D6 e ~D8 e fornecem os sinais de dados ~D2, ~D4, ~D6 e ~D8 para as células de disparo pré-carregadas 120 em cada um dos grupos de disparo 1702a-1702f. Em uma configuração, as linhas de dados 208b, 208d, 208f e 208h não são roteadas toda a extensão das ranhuras de alimentação de tinta 1704, 1706 e 1708. Ao contrário, cada uma das linhas de dados 208b, 208d, 208f e 208h é roteada a seu respectivo grupo de linhas de dados a partir de uma sapata de ligação localizada ao longo do lado da pastilha de cabeçote de impressão 1900 mais próxima do grupo de linhas de dados nos grupos de disparo 1702a-1702f. As linhas de dados 208b e 208d estão eletricamente acopladas a uma sapata de ligação ao longo do lado 1900c da sapata de cabeçote de impressão 1900, e as linhas de dados 208f e 208h estão eletricamente acopladas a uma sapata de ligação ao longo do lado 1900d da pastilha de cabeçote de impressão 1900. [00392] As linhas de disparo condutivas 214a-214f estão localizadas ao longo das ranhuras de alimentação de tinta 1704, 1706 e 1708 para fornecer os sinais de energia FIRE1, FIRE2... FIRE6 para os grupos de disparo 1702a-1702f, respectivamente. As linhas de disparo 214a-214f fornecem energia para os resistores de disparo 52 nas células de disparo pré-carregadas conduzindo 120 para aquecer e ejetar tinta a partir dos geradores de gota 60. Para ejetar uniformemente tinta a partir de cada gerador de gota 60 em um grupo de disparo 1702a-1702f, a correspondente linha de disparo 214a-214f é configurada para fornecer uniformemente energia para cada resistor de disparo 52 no grupo de disparo 1702a-1702f. [00393] A variação de energia é a máxima diferença porcentual em energia dissipada através de quaisquer dois resistores de disparo 52 em um dos grupos de disparo 1702a-1702f. A quantidade mais alta de energia é encontrada no primeiro resistor de disparo 52 de um grupo de disparo 1702a- 1702f uma vez que somente um único resistor de disparo 52 está energizado, quando o primeiro resistor de disparo 52 é o resistor de disparo 52 mais próximo da sapata de ligação recebendo o sinal de energia FIREl, FIRE2... FIRE6. A quantidade menor de energia é encontrada no último resistor de disparo 52 de um grupo de disparo 1702a-1702f uma vez que todos os resistores de disparo 52 em um subgrupo de fileiras estão energizados. As contribuições de leiaute para variação de energia incluem a largura da linha de disparo, a largura da linha de terra, a espessura do metal e a extensão da linha de disparo 214a-214f. As variações de energia de 10 a 15 por cento são preferidas e as variações de energia até 20 por cento foram descobertas a serem variações de energia adequadas. [00394] Os grupos de disparo 1702a-1702f e linhas de disparo 214a-214f são depositados ao longo das ranhuras de alimentação de tinta 1704, 1706 e 1708 para conseguir uma variação de energia adequada. As células de disparo pré-carregadas 120 em um grupo de disparo 1702a-1702f estão localizadas ao longo de lados opostos de uma ranhura de alimentação de tinta 1704, 1706 ou 1708. Ao invés de ter todas as células de disparo pré-carregadas 120 em um grupo de disparo 1702a-1702f ao longo de toda a extensão de um lado de uma ranhura de alimentação de tinta 1704, 1706 ou 1708, as células de disparo pré-carregadas 120 em um grupo de disparo 1702a-1702f são localizadas ao longo de metade da extensão de cada um dos lados opostos de uma ranhura de alimentação de tinta 1704, 1706 ou 1708. A extensão da correspondente linha de disparo 214a-214f é reduzida para metade da extensão de uma ranhura de alimentação de tinta 1704, 1706 ou 1708 a partir de uma extremidade da ranhura de alimentação de tinta 1704, 1706 e 1708, se comparada com toda a extensão de uma ranhura de alimentação de tinta 1704, 1706 e 1708. Cada uma das linhas de disparo 214a-214f são dispostas em ambos os lados de uma ranhura de alimentação de tinta 1704, 1706 ou 1708 e eletricamente acopladas em uma extremidade da ranhura de alimentação de tinta 1704, 1706 ou 1708 para formar uma linha de disparo substancialmente com formato de U 2l4a-214 f, As linhas de disparo substancialmente com formato de U 214a-214 f têm efetivamente metade da extensão de uma linha de disparo que se estende toda a extensão de uma ranhura de alimentação de tinta 1704, 1706 e 1708. A tabela abaixo compara a variação de energia para linhas de disparo substancialmente com formato de U 214a-2l4f com aquela de linhas de disparo lineares, isto é, linhas de disparo que correm toda a extensão de um lado de uma ranhura de alimentação de tinta 1704, 1706 e 1708. [00395] Como mostrado na tabela, usar um grupo de disparo linear com a mesma linha de disparo, linha de terra e largura de pastilha resulta em uma variação d® energia maior e inadequada (11 por cento versus 52 por cento). A diferença de variação de energia é melhorada levemente aumentando a espessura do metal em quatro vezes para reduzir a resistênca da linha de disparo. Entretanto, a variação de energia ainda é inadequada (11 por cento versus 36 por cento) . Alternativamente, para reduzir a variação de energia para 11 por cento em um arranjo de grupo de disparo linear, a largura da pastilha é aumentada. [00396] As linhas de disparo substancialmente com formato de U 214a-214f estão eletricamente acopladas às células de disparo pré-carregadas 120 dispostas ao longo de cada um dos lados opostos das ranhuras de alimentação de tinta 1704, 1706 e 1708. A linha de disparo 214a está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG1 em 1702a. A linha de disparo 214a está disposta ao longo de cada lado dos lados opostos da ranhura de alimentação de tinta 17 04 e se estende a partir de uma extremidade da ranhura de alimentação de tinta 1704 até metade da extensão da ranhura de alimentação de tinta 1704 na direção Y. A linha de disparo 214a fornece o sinal de energia FIRE1 e pulsos de energia FG1 em 1702a. [00397] A linha de disparo 214b está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG2 em 1702b. A linha de disparo 214b está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 170 6 e se estende a partir de uma extremidade da ranhura de alimentação de tinta 1706 até metade da extensão da ranhura de alimentação de tinta 1706 na direção Y. A linha de disparo 214b fornece o sinal de energia FIRE2 e pulsos de energia para FG2 em 1702b. [00398] A linha de disparo 214c está eletricamente acoplada a cada uma das células de disparo pré-carregadas 12 0 em FG3 em 1702c. A linha de disparo 214c está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 17 08 e se estende a partir de uma extremidade da ranhura de alimentação de tinta 1708 até metade da extensão da ranhura de alimentação de tinta 1708 na direção Y. A linha de disparo 214c fornece o sinal de energia FIRE3 e pulsos de energia para FG3 em 1702c. [00399] A linha de disparo 214d está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG4 em 1702d. A linha de disparo 214b está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 1704 e se estende a partir de uma extremidade da ranhura de alimentação de tinta 1704 até metade da extensão da ranhura de alimentação de tinta 1704 na direção Y. A linha de disparo 214d fornece o sinal de energia FIRE4 e pulsos de energia para FG4 em 1702d. [00400] A linha de disparo 214e está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG5 em 17 02e. A linha de disparo 214e está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 17 0 6 e se estende a partir de uma extremidade da ranhura de alimentação de tinta 1706 até metade da extensão da ranhura de alimentação de tinta 1706 na direção Y. A linha de disparo 214e fornece o sinal de energia FIRE5 e pulsos de energia para FG5 em 1702e. [00401] A linha de disparo 214f está eletricamente acoplada a cada uma das células de disparo pré-carregadas 120 em FG6 em 1702f. A linha de disparo 214f está disposta ao longo de cada um dos lados opostos da ranhura de alimentação de tinta 17 0 8 e se estende a partir de uma extremidade da ranhura de alimentação de tinta 1708 até metade da extensão da ranhura de alimentação de tinta 1708 na direção Y. A linha de disparo 214f fornece o sinal de energia FIRE6 e pulsos de energia para FG6 em 1702f. [00402] Embora as figuras 21 a 24 representem leiautes que mostram geradores de endereço e/ou trava de endereço na pastilha de cabeçote de impressão, os sinais de endereço podem ser providos a partir de uma fonte externa também. Onde os sinais de endereço são providos a partir de uma fonte externa, os geradores de endereço e/ou travas de endereço não necessitam ser providos na pastilha de cabeçote de impressão. Neste caso, os leiautes descritos nas figuras 21 a 24 podem ser exatamente os mesmos. [00403] Referindo-se às figuras 25A e 25B, os diagramas ilustrando as áreas de contato 2000 de um circuito flexível 2002 que pode ser utilizado para acoplar a circuitagem externa com uma pastilha de cabeçote de impressão 40 são ilustrados. As áreas de contato 2000 estão eletricamente acopladas via as trajetórias condutivas 2004 aos contatos 2006 que proveem acoplamento à pastilha de cabeçote de impressão. [00404] As áreas de contato de linha de habilitação E0-E6 estão configuradas para receber sinais de habilitação de uma fonte externa e para prover os sinais de habilitação, p. ex., sinais de seleção SEL1-SEL6, sinais de pré-carga PRE1-PRE6, e o sinal LATCH. Entretanto, deve ser notado que o relacionamento entre as linhas descritas com relação às figuras 4-8 e 11-24 e as áreas de contato E0-E6 nào necessitam ser um a um, p. ex., o sinal PREl não necessita ser provido na área de contato EO. Tudo que é requerido é que linhas de seleção e linhas de pré-carga apropriadas estejam acopladas às áreas de contato de habilitação apropriadas. [00405] As áreas de contato de linha de dados D1-D8 estão configuradas para receber sinais que provêem dados de impressão representativos de uma imagem a ser impressa e para prover sinais de dados D1-D8 respectivamente, para os grupos de linhas de dados individuais, p. ex., os grupos de linhas de dados D1-D8. As áreas de contato de linha de disparo F1-F6 estão configuradas para receber pulsos de energia e proverem os sinais de energia ao longo das linhas de disparo Firel-Fire6 para os grupos de disparo apropriados, p. ex., os grupos de disparo 202a-202f e 1702a-1702f. As áreas de contato de linha de terra GD1-GD6 estão configuradas para prover uma trajetória de retorno para sinais que são conduzidos pelos resistores de disparo a partir dos grupos de disparo, p. ex., os grupos de disparo 202a-202f ou grupos de disparo 1702a-1702f. A área de contato de sinal de controle C está configurada para receber um sinal para controlar a operação interna da pastilha de cabeçote de impressão, p. ex., o sinal CSYNC. [00406] A área de contato do resistor de detecção de temperatura TSR permite uma impressora acoplada a um cartucho de jato de tinta determinar uma temperatura da pastilha do cabeçote de impressão, baseado em uma medição do resitor. Uma área de contato de retorno do resistor de detecção de temperatura TSR-RT provê uma trajetória de retorno para sinais providos na área de contato de resistor de detecção de temperatura TSR. Uma solução para utilizar um resistor de detecção de temperatura é descrita no pedido de patente co- possuído de série n° [00407] Uma área de contato de bit de identificação ID está acoplada a circuitagem de identificação na pastilha de cabeçote de impressão a qual permite uma impressora determinar os parâmetros operacionais da pastilha de cabeçote de impressão e cartucho de impressão. [00408] Em uma configuração, uma trajetória eletrônica entre as áreas de contato 2000 e as células de disparo pré-carregadas 120 compreende as trajetórias condutivas 2004, contatos 2006, e as linhas de sinal apropriadas, p. ex., as linhas de dados 208a-208h, linhas de pré-carga 210a-210f, linhas de seleção 212a-212f, ou linhas de terra. Deve ser notado que as linhas de pré-carga 210a-210f e linhas de seleção 212a-212f podem ser acopladas para habilitar as áreas de contato de linha E0-E6. [00409] Deve ser notado que em certas configurações os níveis de voltagem altos discutidos aqui estão em ou acima de aproximadamente 4,0 volts, enquanto os níveis de voltagem baixos discutidos aqui estão em ou abaixo de aproximadamente 1,0 volts. Outras configurações podem usar diferentes níveis de voltagem que os níveis descritos anteriormente. [00410] Embora configurações específicas tenham sido ilustradas e descritas aqui, será apreciado por aqueles experientes na técnica que uma variedade de implementações alternativas e/ou equivalentes podem ser substitutas para as configurações específicas mostradas e descritas sem se desviar do escopo da presente invenção. Este pedido de patente é intencionado a cobrir quaisquer adaptações ou variações das configurações específicas discutidas aqui. Portanto, é pretendido que esta invenção seja limitada somente pelas reivindicações e as equivalentes das mesmas.

Claims

1. Dispositivo de ejeção de fluido, compreendendo: células de disparo (70, 120); linhas de sinal (76) configuradas para receber uma série de pulsos; e um gerador de endereço (400, 1000, 1002, 1600) configurado para receber pulsos a partir da série de pulsos e gerar um conjunto de sinais de endereço em resposta aos pulsos recebidos, sendo que o conjunto de sinais de endereço está adaptado para habilitar as células de disparo (70, 120) para ativação, sendo que a série de conjuntos de sinais de endereço é provida em uma correspondente série de intervalos de tempo de endereço; o dispositivo caracterizado pelo fato de que pelo menos dois sinais de endereço do conjunto de sinais de endereço são sequencialmente providos durante qualquer intervalo de tempo.

2. Dispositivo, de acordo com a reivindicação 1, caracterizado pelo fato de a série de pulsos ser repetida e o gerador de endereço (400, 1000, 1002, 1600) estar configurado para gerar uma série de conjuntos de sinais de endereço em resposta à série repetida de pulsos.

3. Dispositivo, de acordo com a reivindicação 1, caracterizado pelo fato de cada linha de sinal das linhas de sinal (7 6) ser configurada para receber um pulso na série de pulsos e o gerador de endereço (400, 1000, 1002, 1600) ser configurado para receber seis pulsos a partir da série de pulsos.

4. Dispositivo, de acordo com a reivindicação 1, caracterizado pelo fato de o gerador de endereço (400, 1000, 1002, 1600) compreender: elementos de memória (403) configurados para prover um sinal de saida ativo em resposta aos pulsos recebidos; e lógica configurada para receber o sinal de saida ativo e prover sinais de endereço ativos no Conjunto de sinais de endereço.

5. Dispositivo, de acordo com a reivindicação 4, caracterizado pelo fato de os elementos de memória (403) serem adaptados para prover uma série de sinais de saida ativos em resposta à série de pulsos.

6. Dispositivo, de acordo om a reivindicação 5, caracterizado pelo fato de a lógica receber a série de sinais de saida ativos e prover uma série de Conjuntos de sinais de endereço em resposta à série de sinais de saida ativos.

7. Dispositivo de ejeção de fluido, compreendendo: uma pluralidade de células de disparo (70, 120); uma linha de disparo (76) adaptada para receber um sinal de energia tendo pulsos de energia; e um gerador de endereço (400, 1000, 1002, 1600) configurado para prover uma série de sinais de endereço adaptados para habilitar células de disparo (70, 120) da pluralidade de células de disparo (70, 120) em uma série de intervalos de tempo de endereço, sendo que o sinal de energia provê pelo menos um pulso de energia durante cada um dos intervalos de tempo de endereço na série de intervalos de tempo de endereço para energizar as células de disparo habilitadas (70, 120); o dispositivo caracterizado pelo fato de que pelo menos dois sinais de endereço, da série de sinais de endereço, são sequencialmente providos durante qualquer intervalo de tempo.

8. Dispositivo, de acordo com a reivindicação 7, caracterizado pelo fato de o gerador de endereço (400, 1000, 1002, 1600) compreender: elementos de memória (403) configurados para prover sinais de saída; e lógica configurada para receber os sinais de saída e prover a série de sinais de endereço em resposta aos sinais de saída, sendo que a lógica está configurada para prover a série de sinais de endereço na primeira seqüência em resposta aos elementos de memória (403) provendo a série em uma primeira seqüência de saída e a lógica ser configurada para prover a série de sinas de endereço na segunda seqüência em resposta aos elementos de memória (403) proverem os sinais de saída em uma segunda seqüência de saída.

9. Dispositivo, de acordo com a reivindicação 7, caracterizado pelo fato de o gerador de endereço (400, 1000, 1002, 1600) compreender: primeiros elementos de memória configurados para prover primeiros sinais de saída; segundos elementos de memória configurados para prover segundos sinais de saída; primeira lógica configurada para receber os primeiros sinais de saída e prover a série de sinais de endereço na primeira seqüência em resposta aos primeiros sinais de saída; e segunda lógica configurada para receber os segundos sinais de saída e prover a série de sinais de endereço na segunda seqüência em resposta aos segundos sinais de saída.

10. Dispositivo, de acordo com a reivindicação 7, caracterizado pelo fato de o gerador de endereço (400, 1000, 1002, 1600) compreender: elementos de memória (403) configurados para prover sinais de saída; primeira lógica configurada para receber os sinais de saída e prover a série de sinais de endereço na primeira seqüência em resposta aos sinais de saída; e segunda lógica configurada para receber os sinais de saída e prover a série de sinais de endereço na segunda seqüência em resposta aos sinais de saída.

11. Dispositivo, de acordo com a reivindicação 7, caracterizado pelo fato de o gerador de endereço (400, 1000, 1002, 1600) prover dois sinais de endereço ativos em um conjunto de sinais de endereço durante cada um dos intervalos de tempo de endereço na série de intervalos de tempo de endereço.

12. Dispositivo, de acordo Com a reivindicação 7, caracterizado pelo fato de adicionalmente compreender linhas de sinal configuradas para receber uma série de pulsos, sendo que a lógica está configurada para receber três pulsos na série de pulsos.

13. Dispositivo, de acordo com a reivindicação 12, caracterizado pelo fato de a lógica prover sinais de endereço válidos para três pulsos consecutivos na série de pulsos.

14. Dispositivo, de acordo com a reivindicação 12, caracterizado pelo fato de a lógica prover sinais de endereço inválidos durante três pulsos consecutivos na série de pulsos.

15. Pastilha de cabeçote de impressão, compreendendo: um controlador (30) configurado para gerar um conjunto de sinais; uma primeira linha adaptada para conduzir primeiros pulsos; uma segunda linha adaptada para conduzir segundos pulsos; um primeiro grupo de resistores acoplados para conduzir baseado no conjunto de sinais e nos primeiros pulsos; e um segundo grupo de resistores acoplados para conduzir baseado no conjunto de sinais e nos segundos pulsos; a pastilha caracterizada pelo fato de que o controlador (30) provê o conjunto de sinais em um padrão predeterminado e sendo que o padrão predeterminado compreende prover seqüencialmente pelo menos dois sinais do conjunto de sinais durante qualquer período de tempo.

16. Pastilha, de acordo com a reivindicação 15, caracterizada pelo fato de o controlador (30) compreender: um registro de deslocamento incluindo uma pluralidade de células de registro de deslocamento (70, 120), cada uma configurada para prover pelo menos um sinal de saída; uma pluralidade de saídas cada uma configurada para prover um dos conjuntos de sinais; e uma pluralidade de interruptores configurados tal que pelo menos dois interruptores da pluralidade de interruptores sejam acoplados para receber uma saída de uma das células de registro de deslocamento (70, 120) e sendo que um da pluralidade de interruptores está acoplado a uma da pluralidade de saidas.

17. Pastilha, de acordo com a reivindicação 15, caracterizada pelo fato de o controlador (30) compreender: um registro de deslocamento configurado para produzir sinais de saída; e lógica configurada para receber os sinais de saída e prover a série de sinais em resposta aos sinais de saída.

18. Pastilha, de acordo Com a reivindicação 15, caracterizada pelo fato de o conjunto de sinais incluir pelo menos um primeiro estado e um segundo estado, e sendo que quando o conjunto de sinais está no primeiro estado somente o primeiro grupo de resistores são acoplados para conduzir e quando o conjunto de sinais está no segundo estado somente o segundo grupo de resistores são acoplados para conduzir.

19. Pastilha, de acordo com a reivindicação 15, caracterizada pelo fato de o conjunto de sinais compreender uma pluralidade de estados e sendo que os estados são providos em uma seqüência como o conjunto de sinais pelo controlador.