KR20060129812A - 듀얼 슬루 레이트를 가지는 소스 드라이버 - Google Patents

듀얼 슬루 레이트를 가지는 소스 드라이버 Download PDF

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KR20060129812A
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마용득
김배경
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Abstract

본 발명은 액정 표시 장치에 포함된 소스 드라이버에 관한 것이다. 본 발명에 따른 소스 드라이버는 클록신호(TP) 하이레벨 구간동안 전압 폴로워의 출력 전압 슬루 레이트를 높이거나 낮추어, 클럭신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에 공유라인 전압과 출력 전압을 일치시켜 연속적인 데이터 라인 신호를 출력하여 신호의 왜곡 현상을 방지할 수 있게 된다.

Description

듀얼 슬루 레이트를 가지는 소스 드라이버{SOURCE DRIVER WITH DUAL SLEW RATE}
도 1은 일반적인 액정 표시 장치를 보여주는 도면이다.
도 2는 도 1에 도시된 소스 드라이버(100)를 보여주는 회로도이다.
도 3A는 클럭신호(TP)의 펄스 폭이 짧은 경우에 데이터 라인(DL1)의 전압 레벨의 변화를 보여주는 신호도이다.
도 3B는 클럭신호(TP)의 펄스 폭이 긴 경우에 데이터 라인(DL1)의 전압 레벨의 변화를 보여주는 신호도이다.
도 4는 본 발명의 바람직한 실시예에 따른 클럭신호(TP)의 펄스 폭에 따른 데이터 라인(DL1)의 전압 레벨의 변화를 보여주는 신호도이다.
도 5는 슬루 레이트에 대한 정의를 나타내는 파형도이다.
도 6은 전압 폴로워의 슬루 레이트를 조절하는 일 예를 보여주는 것이다.
도 7은 전압 폴로워의 슬루 레이트를 조절하는 다른 예를 보여주는 것이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 소스 드라이버부 20 : 게이트 드라이버부
30 : 패널 100, 200 : 소스 드라이버
110 : DAC 120 : 소스 드라이버 출력회로
121, 221 : 전압 폴로워 122 : 제 1 스위치
123 : 제 2 스위치 130 : 부하
225 : 바이어스 회로
본 발명은 액정 표시 장치(LCD : Liquid Crystal Display Device)에 관한 것으로, 구체적으로는 액정 표시 장치에 포함된 소스 드라이버에 관한 것이다.
액정 표시 장치는 소형화, 저전력 소모의 장점들을 가지며, 노트북 컴퓨터 및 LCD TV 등에 이용되고 있다. 특히, 스위치 소자로서 박막 트랜지스터(TFT : Thin Film Transistor)를 이용하는 액티브 매트릭스 타입(Active Matrix Type)의 액정 표시 장치는 동영상을 표시하기에 적합하다.
도 1은 일반적인 액정 표시 장치를 보여주는 도면이다. 도 1을 참조하면, 액정 표시 장치는 액정 패널(Liquid Crystal Panel)(30), 다수의 데이터 라인(DL : Data Line)들을 각각 가지는 소스 드라이버부(SD : Source Driver)(10), 및 다수의 게이트 라인(GL : Gate Line)들을 각각 가지는 게이트 드라이버부(GD : Gate Driver)(20)를 포함한다. 데이터 라인은 소스 라인(Source Line) 또는 채널(Channel)이라고도 한다.
소스 드라이버부(10)의 각 소스 드라이버(SD, 100)들은 액정 패널(30) 상에 배치되는 데이터 라인(DL)들을 구동한다. 게이트 드라이버부(20)의 각 게이트 드라 이버(GD)들은 액정 패널(30) 상에 배치되는 게이트 라인(GL)들을 구동한다.
액정 패널(30)은 다수의 픽셀(Pixel)(31)들을 포함한다. 각각의 픽셀(31)들은 스위치 트랜지스터(Switch Transistor)(TR), 액정으로부터의 전류 누설을 감소시키기 위한 저장 커패시터(Storage Capacitor)(CST), 및 액정 커패시터(Liquid Crystal Capacitor)(CLC)를 포함한다. 스위치 트랜지스터(TR)는 게이트 라인(GL)을 구동하는 신호에 응답하여 턴온/턴오프(turn on/turn off)되고, 스위치 트랜지스터(TR)의 한 단자는 데이터 라인(DL)에 연결된다. 저장 커패시터(CST)는 스위치 트랜지스터(TR)의 타 단자와 접지 전압(VSS)사이에 연결되고, 액정 커패시터(CLC)는 스위치 트랜지스터(TR)의 타 단자와 공통 전압(Common Voltage)(VCOM) 사이에 연결된다. 예를 들어, 공통 전압(VCOM)은 전원 전압(VDD)/2 일 수 있다.
소스 드라이버(100)의 내부 회로는 칩 제조업체(Chip Maker)에 따라 약간씩 차이가 있지만, 일반적으로 소스 드라이버(100)는 타이밍 컨트롤러(Timing Controller)(도시되지 않음)에서 인가된 디지털 데이터를 차례대로 쉬프트(shift) 하는 쉬프트 레지스터(Shift Register), 디지털 데이터를 대응하는 아날로그 전압값으로 변환하는 디지털 아날로그 변환회로(DAC : Digital to Analog Converter), 그리고 변환된 아날로그 전압값을 입력받아서 패널의 데이터 라인들을 구동하기 위한 소스 드라이버 출력회로(Source Driver Output Circuit)를 포함하고 있다. 아날로그 전압값을 액정 패널(30)에 제공할 것을 명하는 클록신호(TP)가 입력되면, 소스 드라이버 출력부는 데이터 라인(DL)을 구동하여 턴온된 박막 트랜지스터(TR)들을 통해 액정 커패시터(CLC)에 영상신호를 인가한다.
도 2는 도 1에 도시된 소스 드라이버(100)를 보여주는 회로도이다. 도 2는 소스 드라이버(100)를 구성하는 여러 내부 회로들 중에서 디지털 아날로그 변환회로(110)와 소스 드라이버 출력회로(120)를 보여주고 있다.
디지털 아날로그 변환회로(110)는 디지털 영상 신호들(Digital Image Signals)을 아날로그 영상 신호들(Analog Image Signals)로 변환하여 출력한다. 디지털 아날로그 변화회로(110)에서 출력되는 각각의 아날로그 영상 신호들은 계조 레벨 전압(Gray Level Voltage)을 나타낸다.
소스 드라이버 출력 회로(120)는 다수의 전압 폴로워들(121), 제 1 스위치들(SW1)(122), 제 2 스위치들(SW2)(123), 그리고 공유라인(Share Line; SL)을 포함한다. 공유라인(SL)은 클록신호(TP)가 활성화되는 구간 동안에 데이터 라인들(DL1~DLn)의 전압 레벨을 공유한다.
다수의 전압 폴로워들(121)은 계조전압들(VI1~VIn)을 입력받고 지수적으로 상승하는 출력전압들(VO1~VOn)을 출력한다. 제 1 스위치들(122)은 클록신호(TP)가 활성화되는 구간 동안에 데이터 라인들(DL1~DLn)을 공유라인(SL)에 연결한다. 제 2 스위치들(123)은 클록신호(TP)가 비활성화되는 구간 동안에 다수의 전압 폴로워들(121)의 출력단을 데이터 라인들(DL1~DLn)에 연결한다.
부하(130)는 데이터 라인(DL1)과 공통 전극(Vcom) 사이에 존재하는 모든 부하 성분을 포함한다.
도 3A는 클럭신호(TP)의 펄스 폭이 짧은 경우에 데이터 라인(DL1)의 전압 레벨의 변화를 보여주고, 도 3B는 클럭신호(TP)의 펄스 폭이 긴 경우에 데이터 라인 (DL1)의 전압 레벨의 변화를 보여준다. 도 3A에서 클럭신호(TP)의 펄스 폭(t1-t0)은 기준 펄스 폭(tr-t0)보다 짧고, 도 3B에서 클럭신호(TP)의 펄스 폭(t2-t0)은 기준 펄스 폭(tr-t0)보다 길다. 여기에서 기준 펄스 폭(tr-t0)은 전압 폴로워(121)의 출력전압(VO1)이 공유라인(SL)에 의한 공유라인 전압(VSL)에 도달할 때까지 걸린 시간으로 정의한다.
도 2 및 도 3A를 참조하여 클록신호(TP)의 펄스 폭이 기준 펄스 폭보다 짧은 경우에 소스 드라이버 출력회로(120)의 동작을 설명하면 다음과 같다.
먼저, t0에서 클럭신호(TP)가 로우 레벨에서 하이 레벨로 천이하면, 제 1 스위치(122)는 턴온되어 데이터 라인(DL1)은 공유라인 전압(VSL)으로 상승하고, 전압 폴로워(121)는 계조전압(VI1)을 입력받아서 지수적으로 상승하는 출력전압(VO1)을 발생한다.
다음으로, t1에서 클럭신호(TP)가 하이 레벨에서 로우 레벨로 천이하면, 제 1 스위치(122)는 턴오프되고, 제 2 스위치(123)는 턴온되어, 데이터 라인(DL1)에 전압 폴로워(121)의 출력전압(VO1)이 인가된다. t1 시점에서 출력전압(Vt1)의 값은 공유라인 전압(VSL)보다 작으므로, 데이터 라인(DL1)은 t1 시점에서 파형의 불연속성을 가지게 되어 왜곡이 발생하게 된다.
도 2 및 도 3B를 참조하여 클록신호(TP)의 펄스 폭이 기준 펄스 폭보다 긴 경우에 소스 드라이버 출력회로(120)의 동작을 설명하면 다음과 같다.
먼저, t0에서 클럭신호(TP)가 로우 레벨에서 하이 레벨로 천이하면, 제 1 스위치(122)는 턴온되어 데이터 라인(DL1)은 공유라인 전압(VSL)으로 상승하고, 전압 폴로워(121)는 계조전압(VI1)을 입력받아서 지수적으로 상승하는 출력전압(VO1)을 발생한다.
다음으로, t2에서 클럭신호(TP)가 하이 레벨에서 로우 레벨로 천이하면, 제 1 스위치(122)는 턴오프되고, 제 2 스위치(123)는 턴온되어, 데이터 라인(DL1)에 전압 폴로워(121)의 출력전압(VO1)이 인가된다. t2 시점에서 출력전압(Vt2)의 값은 공유라인 전압(VSL)보다 크게되어, 데이터 라인(DL1)은 t2 시점에서 파형의 불연속성을 가지게 되어 왜곡이 발생하게 된다.
따라서, 클럭신호(TP)의 펄스 폭에 따라, 전압 폴로워(121) 출력전압(VO1)과 제 1 스위치(122)에 의한 공유라인 전압(VSL)과의 불일치로 인하여 데이터 라인(DL1) 파형에 불연속성을 갖게 된다. 데이터 라인(DL1)의 불연속성은 공통전압(VCOM)이나 게이트 드라이버의 입력 신호의 왜곡을 발생시켜, 패널에 잡음이 발생하거나 영상이 흔들리는 문제가 발생하게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 클럭신호(TP)의 펄스 폭에 관계없이, 클럭신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에 공유라인 전압과 출력 전압을 일치시켜 연속적인 데이터 라인 신호를 출력하여 왜곡을 최소화하는 소스 드라이버를 제공하는데 있다.
본 발명에 따른 액정 표시 장치의 소스 드라이버는 데이터 라인들을 각각 구 동하기 위한 다수의 전압 폴로워들과 클록신호(TP) 활성화 구간동안 상기 전압 폴로워들이 하이 또는 로우 슬루 레이트로 동작하도록 제어하는 슬루 레이트 제어부를 포함한다.
이 실시예에 있어서, 상기 소스 드라이버는 상기 클록신호(TP)가 활성화되는 동안, 상기 데이터 라인들의 전압 레벨을 공유라인 전압으로 공유하기 위한 공유라인을 더 포함한다.
이 실시예에 있어서, 상기 클록신호(TP)가 하이-로우 천이되는 시점에 상기 공유라인 전압과 상기 전압 폴로워의 출력 전압이 일치되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 클록신호(TP)가 하이-로우 천이되는 시점에 상기 전압 폴로워의 출력 전압이 상기 공유라인 전압보다 작을 경우, 상기 슬루 레이트 제어부는 상기 전압 폴로워가 하이 슬루 레이트로 동작하도록 제어하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 클록신호(TP)가 하이-로우 천이되는 시점에 상기 전압 폴로워의 출력 전압이 상기 공유라인 전압보다 클 경우, 상기 슬루 레이트 제어부는 상기 전압 폴로워가 로우 슬루 레이트로 동작하도록 제어하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 클록신호(TP)가 비활성화되는 구간 동안에 상기 전압 폴로워의 출력 전압이 상기 데이터 라인에 인가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 클록신호(TP)가 활성화되는 구간 동안에 상기 공유라인과 상기 데이터 라인들을 연결하는 제 1 스위치들을 더 포함하는 것을 특징 으로 한다.
이 실시예에 있어서, 상기 클록신호(TP)가 비활성화되는 구간 동안에 상기 다수의 전압 폴로워들의 출력단과 상기 데이터 라인들을 연결하는 제 2 스위치들을 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 스위치들은 상기 클록신호(TP)의 로우-하이 천이에 동기되어 상기 데이터 라인에 상기 공유라인 전압을 제공하고, 상기 제 2 스위치들은 상기 클록신호(TP)의 하이-로우 천이에 동기되어 상기 데이터 라인들에 상기 다수의 전압 폴로워들의 출력전압을 제공하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 슬루 레이트 제어부는 상기 클록신호(TP)에 응답하여 상기 전압 폴로워의 상기 슬루 레이트를 제어하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 슬루 레이트 제어부는 상기 전압 폴로워의 전류를 조절하여 상기 슬루 레이트를 제어하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도 4 내지 도 7들을 참조하여 상세히 설명하도록 한다.
도 4는 본 발명의 바람직한 실시예에 따른 클럭신호(TP)의 펄스 폭에 따른 데이터 라인(DL1)의 전압 레벨의 변화를 보여주는 것이다.
도 4의 (a)는 클럭신호(TP)의 파형이고, (b)는 제 1 스위치(122)에 의한 공유라인 전압(VSL)의 파형이며, (c)는 전압 폴로워의 출력전압(VO1)의 파형이고, (d)는 데이터 라인(DL1)의 전압 레벨을 보여주는 파형이다.
t0에서 클럭신호(TP)가 로우 레벨에서 하이 레벨로 천이하면, 제 1 스위치(122)는 턴온되어 데이터 라인(DL1)은 공유라인 전압(VSL)으로 상승하고, 전압 폴로워(221)는 계조전압(VI1)을 입력받아서 지수적으로 상승하는 출력전압(VO1)을 발생한다.
다음으로, t3에서 클럭신호(TP)가 하이 레벨에서 로우 레벨로 천이하면, 제 1 스위치(122)는 턴오프되고, 제 2 스위치(123)는 턴온되어, 데이터 라인(DL1)에 전압 폴로워(221)의 출력전압(VO1)이 인가된다. t3 시점에서 출력전압(Vt3)의 값은 공유라인 전압(VSL)과 같게 되어, 데이터 라인(DL1)은 t3 시점에서 파형의 연속성을 가지게 된다.
본 발명은 도 6의 전압 폴로워(221)의 슬루 레이트(Slew Rate)를 조절하여 클럭신호(TP)의 펄스 폭(t3-t0)과 기준 펄스 폭(tr-t0)을 동일하게 맞추어, 데이터 라인(DL1)의 파형이 연속성을 가지도록 한다.
예를들어, 도 3A와 같이 클록신호(TP)의 펄스 폭이 기준 펄스 폭보다 짧은 경우에, 클록신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에서 출력전압(Vt1)이 공유라인 전압(VSL)보다 작게된다. 이때 발생되는 왜곡은 전압 폴로워(221)의 슬루 레이트를 클록신호(TP) 하이레벨 구간동안 크게 하여 출력전압(Vt1)이 공유라인 전압(VSL)과 동일하도록 조정한다.
반대로, 도 3B와 같이 클록신호(TP)의 펄스 폭이 기준 펄스 폭보다 긴 경우에, 클록신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에서 출력전압(Vt2)이 공유라인 전압(VSL)보다 크게 된다. 이때 발생되는 왜곡은 전압 폴로워(221)의 슬 루 레이트를 클록신호(TP) 하일레벨 구간동안 작게 하여 출력전압(Vt2)이 공유라인 전압(VSL)과 동일하도록 조정한다.
도 5는 슬루 레이트에 대한 정의를 나타내는 파형도이다. 일반적으로 증폭기의 입력단에 큰 스텝 입력(Step Input)(VI)을 인가하면 출력전압(VO)은 시간에 따라 선형적인 기울기를 가지고 직선적으로 변화하다가 일정 전압(Va)으로 포화되는데, 이때 기울기를 슬루 레이트라 한다. 이런 현상은 증폭기에 내장되어 있는 보상 커패시터에 의해 발생하게 된다. 슬루 레이트를 수식으로 나타내면 아래와 같다.
Figure 112005031132706-PAT00001
수학식1에서 I는 증폭기에 흐르는 전류를 나타내는 것이고, C는 증폭기 내의 보상 커패시터의 용량을 나타낸다.
본 발명에서 증폭기의 슬루 레이트를 클록신호(TP) 하이레벨 구간에서 크거나 작게 조절하는 것은 상기 수학식1의 전류(I)를 조절하여 슬루 레이트를 변화시키게 된다.
도 6은 전압 폴로워의 슬루 레이트를 조절하는 일 예를 보여주는 것이다. 도 6은 전압 폴로워(221)에 인가되는 바이어스를 제어하는 바이어스 회로(225)를 이용하여 슬루 레이트를 조절하는 방법이다. 바이어스 회로(225)는 클록신호(TP)에 따라 동작하는 스위치(S1)를 두어, 전압 폴로워(221)에 인가되는 바이어스 전류를 제어하게 된다.
예를들어, 클록신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에서 출력전압(Vt1)이 공유라인 전압(VSL)보다 작게되어 발생되는 왜곡에 대해서는, 클록신호(TP) 하이레벨 구간동안 전압 폴로워(221)의 슬루 레이트를 크게 조절한다. 즉, 전압 폴로워(221)에 공급되는 바이어스 전류를 크게 하여 슬루 레이트 값을 높이게 된다.
반대로, 클록신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에서 출력전압(Vt3)이 공유라인 전압(VSL)보다 크게되어 발생되는 왜곡에 대해서는, 클록신호(TP) 하이레벨 구간동안 전압 폴로워(221)의 슬루 레이트를 작게 조절한다. 즉, 전압 폴로워(221)에 공급되는 바이어스 전류를 작게 하여 슬루 레이트 값을 낮추게 된다.
도 7은 전압 폴로워의 슬루 레이트를 조절하는 다른 예를 보여주는 것이다. 도 7은 전압 폴로워(221)의 최종 드라이버단(223)의 트랜지스터의 드라이빙 능력을 조절하는 방법이다. 전압 폴로워(221)는 입력 증폭단(222)과 최종 드라이버단(223)으로 구성된다. 입력 증폭단(222)은 입력 전압(VI1)을 받아, 풀업 전압(PU)과 풀다운 전압(PD)을 최종 드라이버단(223)에 인가한다. 최종 드라이버단(223)은 트랜지스터의 드라이빙 능력에 따라 전압 폴로워(221) 내의 전체 전류량을 제어하게 된다.
예를들어, 클록신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에서 출력전압(Vt1)이 공유라인 전압(VSL)보다 작게되어 발생되는 왜곡에 대해서는, 클록신호(TP) 하이레벨 구간동안 전압 폴로워(221)의 슬루 레이트를 크게 조절한다. 즉, 최종 드라이버단(223)에 트랜지스터들과 스위치들(S2, S3)을 추가하여 전압 폴로워(221) 내의 전류량을 크게 하여 슬루 레이트 값을 높이게 된다.
반대로, 클록신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에서 출력전압(Vt3)이 공유라인 전압(VSL)보다 크게되어 발생되는 왜곡에 대해서는, 클록신호(TP) 하이레벨 구간동안 전압 폴로워(221)의 슬루 레이트를 작게 조절한다. 즉, 전압 폴로워(221) 내의 전류량을 작게 하여 슬루 레이트 값을 낮추게 된다.
이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 클록신호(TP) 하이레벨 구간동안 전압 폴로워의 출력 전압 슬루 레이트를 높이거나 낮추어, 클럭신호(TP)가 하이레벨에서 로우레벨로 천이되는 시점에 공유라인 전압과 출력 전압을 일치시켜 연속적인 데이터 라인 신호를 출력하여 신호의 왜곡 현상을 방지할 수 있게 된다.

Claims (11)

  1. 액정 표시 장치의 소스 드라이버에 있어서:
    데이터 라인들을 각각 구동하기 위한 다수의 전압 폴로워들과;
    클록신호(TP) 활성화 구간동안 상기 전압 폴로워들이 하이 또는 로우 슬루 레이트로 동작하도록 제어하는 슬루 레이트 제어부를 포함하는 소스 드라이버.
  2. 제 1 항에 있어서,
    상기 소스 드라이버는 상기 클록신호(TP)가 활성화되는 동안, 상기 데이터 라인들의 전압 레벨을 공유라인 전압으로 공유하기 위한 공유라인을 더 포함하는 소스 드라이버.
  3. 제 2 항에 있어서,
    상기 클록신호(TP)가 하이-로우 천이되는 시점에 상기 공유라인 전압과 상기 전압 폴로워의 출력 전압이 일치되는 것을 특징으로 하는 소스 드라이버.
  4. 제 3 항에 있어서,
    상기 클록신호(TP)가 하이-로우 천이되는 시점에 상기 전압 폴로워의 출력 전압이 상기 공유라인 전압보다 작을 경우, 상기 슬루 레이트 제어부는 상기 전압 폴로워가 하이 슬루 레이트로 동작하도록 제어하는 것을 특징으로 하는 소스 드라 이버.
  5. 제 3 항에 있어서,
    상기 클록신호(TP)가 하이-로우 천이되는 시점에 상기 전압 폴로워의 출력 전압이 상기 공유라인 전압보다 클 경우, 상기 슬루 레이트 제어부는 상기 전압 폴로워가 로우 슬루 레이트로 동작하도록 제어하는 것을 특징으로 하는 소스 드라이버.
  6. 제 3 항에 있어서,
    상기 클록신호(TP)가 비활성화되는 구간 동안에 상기 전압 폴로워의 출력 전압이 상기 데이터 라인에 인가되는 것을 특징으로 하는 소스 드라이버.
  7. 제 2 항에 있어서,
    상기 클록신호(TP)가 활성화되는 구간 동안에 상기 공유라인과 상기 데이터 라인들을 연결하는 제 1 스위치들을 더 포함하는 것을 특징으로 하는 소스 드라이버.
  8. 제 7 항에 있어서,
    상기 클록신호(TP)가 비활성화되는 구간 동안에 상기 다수의 전압 폴로워들의 출력단과 상기 데이터 라인들을 연결하는 제 2 스위치들을 더 포함하는 것을 특 징으로 하는 소스 드라이버.
  9. 제 8 항에 있어서,
    상기 제 1 스위치들은 상기 클록신호(TP)의 로우-하이 천이에 동기되어 상기 데이터 라인에 상기 공유라인 전압을 제공하고, 상기 제 2 스위치들은 상기 클록신호(TP)의 하이-로우 천이에 동기되어 상기 데이터 라인들에 상기 다수의 전압 폴로워들의 출력전압을 제공하는 것을 특징으로 하는 소스 드라이버.
  10. 제 1 항에 있어서,
    상기 슬루 레이트 제어부는 상기 클록신호(TP)에 응답하여 상기 전압 폴로워의 상기 슬루 레이트를 제어하는 것을 특징으로 하는 소스 드라이버.
  11. 제 10 항에 있어서,
    상기 슬루 레이트 제어부는 상기 전압 폴로워의 전류를 조절하여 상기 슬루 레이트를 제어하는 것을 특징으로 하는 소스 드라이버.
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* Cited by examiner, † Cited by third party
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KR20160090150A (ko) * 2015-01-21 2016-07-29 엘지디스플레이 주식회사 고속 구동 회로
KR20190023027A (ko) * 2017-08-25 2019-03-07 삼성디스플레이 주식회사 충전율 보상 기능을 갖는 표시 장치

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