KR20060127390A - 시험 장치 - Google Patents

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KR20060127390A
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test
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trigger
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return signal
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KR1020067010379A
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켄지 이나바
마사시 미야자키
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주식회사 아도반테스토
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Abstract

피시험 디바이스를 시험하는 서로 다른 형태의 시험 모듈이 선택적으로 장착되는 복수의 시험 모듈 슬롯을 포함하는 시험 장치는, 복수의 시험 모듈 가운데 제2 시험 모듈에 의한 시험 동작 전에 복수의 시험 모듈 가운데 제1 시험 모듈에 의한 시험 동작이 수행되어야 한다는 것을 나타내는 정보를 보유하는 동작 순서 보유 수단, 제1 시험 모듈의 시험 동작이 완료된 때 제1 시험 모듈이 시험 동작을 완료한 것을 나타내는 트리거 반환 신호를 제1 시험 모듈로부터 수신하는 트리거 반환 신호 수신 수단, 및 트리거 반환 신호 수신 수단이 트리거 반환 신호를 수신할 때 제2 시험 모듈이 시험 동작을 개시해야 한다는 것을 나타내는 트리거 신호를 제2 시험 모듈로 공급하는 트리거 신호 공급 수단을 포함한다.
파형, 동작 순서, 트리거 신호, 위상 특성, 디지타이저, 동기화

Description

시험 장치{TESTING APPARATUS}
본 발명은 시험 장치에 관한 것이다. 더욱 상세하게는, 본 발명은 다른 형태의 시험 모듈이 선택적으로 장착되는 복수의 시험 모듈 슬롯(testing module slots)을 포함하는 테스트 장치에 관한 것이다.
피시험 디바이스의 아날로그 시험을 수행하는 시험장치는, 하나의 시험 모듈이 피시험 디바이스로 시험 신호를 생성하고 공급하도록 하고 다른 시험 모듈은 피시험 디바이스로부터의 출력 신호를 측정하도록 함으로써, 시험을 수행한다. 그러한 시험 모듈의 동작을 실현하기 위하여, 시험 장치는 시험 모듈의 동작 순서(operation order)와 같은 시험 시퀀스(test sequences)를 결정하는 시험 프로그램에 기초하여 트리거 신호(trigger signals)를 시험 모듈들로 공급하는 동안, 시험 모듈들을 동기적으로 제어한다.
최근에는, 피시험 디바이스의 시험을 위한 다른 형태의 시험 신호를 생성하는 다른 형태의 시험 모듈이 각각 선택적으로 장착되는 복수의 시험 모듈 슬롯을 포함하는 시험 장치가 개발되었다. 그러한 시험 장치에서는, 복수의 시험 모듈 슬 롯에 각각 장착된 시험 모듈은 선택적으로 변화되고, 시험 모듈의 시험 동작에 필요한 시간이 서로 다르기 때문에, 시험 모듈이 언제 변하든지 간에 시험 모듈의 장착 위치나 결합에 상응하는 시험 프로그램을 만드는 것은 필연적이고, 매우 어려운 시험을 위한 프로세스(process)를 준비하는 것이 필요하다.
그러므로, 본 발명의 목적은 선행 기술에 존재하는 상기한 결점을 극복할 수 있는 시험 장치를 제공하는 것이다. 상기한 그리고 다른 목적은 독립 청구항에 기재된 발명의 조합에 의하여 달성될 수 있다. 종속 청구항은 본 발명의 더욱 유리하고 모범적인 조합을 정의한다.
본 발명의 첫 번째 국면에 따르면, 피시험 디바이스를 시험하는 다른 형태의 시험 모듈이 선택적으로 장착되는 복수의 시험 모듈 슬롯을 포함하는 시험 장치는, 복수의 시험 모듈 가운데 제1 시험 모듈에 의한 시험 동작이 복수의 시험 모듈 가운데 제2 시험 모듈에 의한 시험 동작 전에 수행되어야 한다는 것을 나타내는 정보를 보유하는 동작 순서 보유 수단(operation order holding means), 제1 시험 모듈의 시험 동작이 완료된 때 제1 시험 모듈이 시험 동작을 완료하였다는 것을 나타내는 트리거 반환 신호를 제1 시험 모듈로부터 수신하는 트리거 반환 신호 수신 수단(trigger return signal receiving means), 및 트리거 반환 신호 수신 수단이 트리거 반환 신호를 수신할 때 제2 시험 모듈이 시험 동작을 개시해야 한다는 것을 나타내는 트리거 신호를 제2 시험 모듈로 공급하는 트리거 신호 공급 수단(trigger signal supplying means)을 포함한다.
제1 시험 모듈은, 임의의 아날로그 파형을 생성하고 피시험 디바이스로 공급하는 임의 파형 조정기(arbitrary waveform adjustor)일 수 있고, 제2 시험 모듈은, 임의 파형 조정기로부터 공급된 아날로그 파형에 응답하여 피시험 디바이스에 의하여 출력된 아날로그 파형을 수신하고 아날로그 파형의 위상 특성을 시험하는 위상 특성 테스터(phase characteristics tester)일 수 있으며, 동작 순서 보유 수단은, 임의 파형 조정기가 피시험 디바이스로 아날로그 파형의 공급 동작을 수행한 후에 위상 특성 테스터가 피시험 디바이스로부터 오는 아날로그 파형의 수신 동작을 수행해야 한다는 것을 나타내는 정보를 보유할 수 있고, 트리거 반환 신호 수신 수단은, 소정의 시간에 아날로그 파형의 공급 동작이 임의 파형 조정기에 의하여 완료된 때 임의 파형 조정기가 공급 동작을 완료했다는 것을 나타내는 트리거 반환 신호를 임의 파형 조정기로부터 수신할 수 있으며, 트리거 신호 공급 수단은, 트리거 반환 신호 수신 수단이 트리거 반환 신호를 수신할 때 위상 특성 테스터가 피시험 디바이스로부터 아날로그 파형의 수신 동작을 개시해야 한다는 것을 나타내는 트리거 신호를 위상 특성 테스터로 공급할 수 있다.
트리거 반환 신호 수신 수단과 트리거 신호 공급 수단은, 복수의 시험 모듈 각각으로부터 복수의 트리거 반환 신호 각각을 획득하고, 제1 시험 모듈로부터 획득한 트리거 반환 신호 중 하나를 선택하며, 선택된 트리거 반환 신호를 트리거 신호로써 제2 시험 모듈로 공급하는 멀티플렉서 회로(multiplexer circuit)일 수 있고, 동작 순서 보유 수단은 트리거 반환 신호를 선택하기 위하여 멀티플렉서 회로를 제어하기 위한 선택 신호를 보유하는 플립플롭 회로(flip-flop circuit)일 수 있다.
제1 시험 모듈은 제1 및 제2 시험 동작을 병렬로 수행할 수 있고, 동작 순서 보유 수단은, 제2 시험 모듈에 의한 시험 동작이 제1 시험 모듈에 의한 제1 시험 동작 후에 수행되어야 한다는 것을 나타내는 정보와, 복수의 시험 모듈 가운데 제3 시험 모듈에 의한 시험 동작이 제1 시험 모듈에 의한 제2 시험 동작 후에 수행되어야 한다는 것을 나타내는 정보를 보유할 수 있으며, 트리거 반환 신호 수단은, 제1 시험 모듈의 제1 시험 동작이 완료된 때, 제1 시험 모듈이 제1 시험 동작을 완료하였음을 나타내는 제1 트리거 반환 신호를 제1 시험 모듈로부터 수신할 수 있고, 제1 시험 모듈의 제2 시험 동작이 완료된 때, 제1 시험 모듈이 제2 시험 동작을 완료하였음을 나타내는 제2 트리거 반환 신호를 제1 시험 모듈로부터 수신할 수 있고, 트리거 신호 공급 수단은, 트리거 반환 신호 수신 수단이 제1 트리거 반환 신호를 수신할 때, 제2 시험 모듈이 시험 동작을 개시해야 한다는 것을 나타내는 제1 트리거 신호를 제2 시험 모듈로 공급할 수 있고, 트리거 반환 신호 수신 수단이 제2 트리거 반환 신호를 수신할 때, 제3 시험 모듈이 시험 동작을 개시해야 한다는 것을 나타내는 제2 트리거 신호를 제3 시험 모듈로 공급할 수 있다.
상기 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니다. 상술한 특징군의 서브콤비네이션도 또한 발명이 될 수 있다. 본 발명의 상기한 그리고 그 이외의 다른 특징들과 이점들은, 첨부 도면과 함께 포함된 실시예의 다음 설명으로부터 더 명백하게 될 것이다.
도 1은 시스템 블록도의 일례이다.
도 2는 4개의 피시험 디바이스의 시험을 위한 테스트 헤드 배치도(test head layout)의 일례이다.
도 3.1은 시스템 동기화 블록도의 일례이다.
도 3.2는 ASYNC 모듈 블록도의 일례이다.
도 4.1은 대표적인 RF 로드보드(load board)의 그림이다.
도 5.1은 4개의 피시험 디바이스의 병렬 시험을 위한 모듈을 보여주는 RF 기구(RF instrument)의 일례이다.
도 5.2는 VSA/VSG 모듈의 일례이다.
도 5.3은 연산 구조(computing architecture)이다: VSA/VSG 버스(bus) 접속
도 5.4는 RFCOM 모듈의 블록도의 일례이다.
도 5.5는 RFDIST의 블록도의 일례이다.
도 5.6은 RFFE(RF 전단(front end))의 블록도의 일례이다.
도 5.7은 RFMTX의 블록도의 일례이다.
도 5.8은 4개의 피시험 디바이스의 연속적인 피시험 디바이스 디지털화를 위한 시간 분석(time analysis)의 일례이다.
도 6.1은 BBFE 모듈의 블록도의 일례이다.
도 7.1은 BBWG/D의 블록도의 일례이다.
도 8.1은 AVWG/D의 블록도의 일례이다.
도 9.1은 DCAP와 DAW를 보여주는 250M 디지털 모듈의 블록도의 일례이다.
도 10은 본 발명의 일 실시예에 관련된 시험 장치 100의 구성의 일례이다.
도 11은 본 실시예에 관련된 시험 장치 100의 상세한 구성의 일례이다.
도 12는 본 실시예에 관련된 시험 장치 100의 동작 시퀀스의 일례이다.
도 13은 본 실시예에 관련된 트리거 매트릭스(trigger matrix) 206의 구성의 일례이다.
이제, 본 발명은 바람직한 실시예에 기초하여 설명될 것이지만, 이는 본 발명의 범위를 한정하기 위한 것이 아니라, 발명을 예시하는 것이다. 그러므로 본 실시예에서 설명된 특징과 조합 모두가 본 발명에 필수 불가결한 것은 아니다.
1. 소개(Introduction)
본 발명은, 반도체 시험 컨소시움(Semiconductor Test Consortium;STC) OPENSTAR를 따르는 시험 시스템과 같은 시스템의 테스트 헤드에 설치될 때, RF와 혼합 신호/아날로그 시험(mixed-signal/analog testing)을 수행하기 위하여 고안된 많은 테스트 헤드 모듈에 관한 것이다. 이러한 모듈은, 이에 한정되는 것은 아니지만, W-LAN, 휴대폰(cell phone), 오디오, 비디오, 디스크 드라이브(disk drive), HDTV, DVD, 그리고 다른 RF, 아날로그, 및 혼합 신호 집적 회로(mixed-signal integrated circuits)를 포함하는 장치의 시험을 가동하도록 고안된 것이다.
여기서 설명된 테스트 헤드 모듈은 다음을 포함한다:
ASYNC 아날로그 동기화(Analog Sync)
RF 모듈
VSA/VSG 벡터 신호 분석기(Vector Signal Analyzer)/벡터 신호 생성기(Vector Signal Generator)
RF COM RF 커먼(RF Common)
RF DIST RF 분배(RF Distribution)
RF FE RF 전단(RF Front End)
RF MTX RF 스위치 매트릭스(RF Switch Matrix)
RFPA RF 전력 증폭기(RF Power Amplifier)
AVWG/D 오디오 비디오 파형 생성기/디지타이저(Audio Video Waveform Generator/Digitizer)
BBWG/D 기저대역 파형 생성기/디지타이저(Base Band Waveform Generator/Digitizer)
BBFE 기저대역 전단(Base Band Front end)
다음 설명은, 각 테스트 헤드 모듈에 대한 대표적인 구조, 물리적 특성, 및 사양을 나타낸다. 상기 열거된 RF 모듈은, 완전한 시험 기구를 형성하기 위하여 접속되도록 고안된 보조 기구(sub instruments)이다. 이 경우에, 어떤 사양은 단지 완전한 시험 기구에만 적용된다. 비록 도시(illustration)와 설명(explanation)의 목적으로 본 발명의 대표적 구조, 물리적 특징, 및 사양들이 설명되어 있지만, 본 발명의 실시예는 여기서 개시된 예에 한정되는 것은 아니라는 것을 주의하여야 한다.
게다가, 본 명세서는, RF 교정(calibration), 250 MHz 디지털 모듈의 혼합 신호 부분(mixed-signal portions), RF 서브시스템(subsystem)으로의 컴퓨터 접속, 장치 인터페이스(Device Interface), RF와 혼합 신호 소프트웨어, 및 병렬 시험에 관한 정보를 포함한다.
2. 시스템 개관(System Overview)
많은 시험 시스템 구성은, 여기에 설명된 모듈을 사용하는 것이 가능하다. 아래에 도시된 애플리케이션(application) 구성의 일례는, 완전한 RF 기구를 형성하기 위하여 RF 모듈의 상호접속을 보여주고, 피시험 디바이스로 추가적 신호를 공급하기 위하여 파형 생성기/디지타이저 모듈을 사용하면서 4개의 피시험 디바이스의 병렬 시험을 보여준다.
2.1 애플리케이션 구성의 예(Example Application Configuration)
시스템 구성의 일례의 블록도가 도 2.1에 나타나 있다. 시스템은 예를 들면 다중대역 휴대폰 RF 칩(multi-band cell phone RF chips)과 같은 4개의 피시험 디 바이스를 시험하도록 구성된다. 모듈과 신호 흐름의 간략한 설명이 아래에 주어진다. 각 모듈과 그 동작의 보다 상세한 설명은 섹션 5 내지 9에서 나타나고 있다.
시험이 이루어지는 동안, 벡터 신호 생성기에 의하여 생성된 변조 RF 신호는 RFCOM 모듈로 보내지는데, 거기서는 시험에 따라 증폭(amplified) 및/또는 로우 패스 필터된(low pass filtered) 6GHz CW 신호 생성기(CWSG6G)로부터의 신호와 조합될 수 있다. 다음으로, 신호는 RFDIST 모듈로 가는데, 거기서 각 피시험 디바이스에 하나씩, 4개의 RF 전단 모듈로 분배된다. RF 전단 모듈은, 시스템 디지타이저로 전향성(forward) 및 반향성(reflected) 전력의 직접적인 디지털 측정을 위하여, 방향성 결합기(directional couplers)와 혼합기(mixers)를 제공한다. RF COM 모듈에 있는 제2 6GHz CW 신호 생성기(CWSG6G)는, RF 전단 모듈에 있는 혼합기를 위하여 시스템 로컬 발진기 신호(system local oscillator signal)를 제공한다. RF COM 모듈에 있는 제3 6GHz CW 신호 생성기(CWSG6G)는, 피시험 디바이스를 위하여 로컬 발진기 신호를 제공한다. 이 신호는 RFDIST 모듈에 의하여 4개의 RFFE 모듈로 분배된다. 피시험 디바이스 로컬 발진기와 변조 RF 신호 양쪽 모두는, RFFE 모듈로부터 RFMTX 모듈로 보내진다. RFMTX 모듈은 4개의 출력 중 하나로 변조 RF 신호를 스위치(switch)한다. 또한 RF MTX는, 피시험 디바이스 로컬 발진기 신호를 2개의 출력 중 하나로 스위치하고, RF HIFIX를 통해 피시험 디바이스로 접속을 제공한다. 피시험 디바이스로부터의 RF 신호는, RFMTX에 의하여 스위치되고 RFFE 모듈로 보내지는데, 거기에서, 그들은 하향변환되고(down-converted) 디지타이저로 보내지거나(BBFE를 통해), 또는 RFCOM 모듈에 있는 VSA 선택기(selector)를 지나서 벡터 신호 분석기로 보내질 수 있다.
기저 대역 신호(base band signals)는, BBFE 모듈을 통하여, 테스트 헤드에 있는 파형 생성기/디지타이저 중 하나, 여기서는 VSG/VSA 모듈에 있는 RBWG/D로 또는 이로부터 통과된다.
2.2 물리적 구성(Physical Configuration)
도 2.2는, 4개의 피시험 디바이스를 병렬 시험하기 위한, 가능성 있는 테스트 헤드 모듈 배치도를 도시하는데, 여기서 각각의 피시험 디바이스는 RF, 기저 대역, 디지털, 및 오디오 주파수 입력과 출력 신호를 필요로 할 수 있다. 이러한 구성은 도 2.1에 도시된 예시적 시스템에 사용될 수 있다.
본 발명의 일실시예에 의하면, VSG/VSA 모듈은 11개의 물리적 테스트 헤드 슬롯을 필요로 한다.(하나의 물리적 테스트 헤드 슬롯은, STC OPENSTAR 구조 사양(architecture Specification)에 의하여 정의된 대로, 24mm의 폭을 갖고 있다.) 다른 실시예에 의하면, RFCOM 모듈은 9개의 물리적 테스트 헤드 슬롯을 필요로 한다. 이러한 모듈 모두, 테스트 헤드에 맞는 섀시(chassis)에 장착된 서브모듈로 구성된다. 도시된 각각의 다른 모듈은, 24mm 테스트 헤드 슬롯 한 개를 필요로 한다.
3. 아날로그 동기화(Analog Sync)
아날로그 동기화, 즉 ASYNC, 모듈은 각 모듈에 접속된 트리거와 클럭 라인으 로, 시스템에 있는 RF와 아날로그 모듈을 동기화한다. 게다가, ASYNC 모듈은 이지털 서브시스템으로 RF와 아날로그 모듈을 동기화한다. 또한 아날로그 동기화 모듈은, 전체 시스템으로 저위상 잡음 기준 클럭(low phase noise reference clock)을 공급한다.
본 발명의 실시예에 의하면, 각각의 ASYNC 모듈은 자체적인 사이트 제어기를 가져야 한다. 본 발명의 실시예에 의하면, 두 개까지의 ASYNC 모듈이 테스트 헤드에서 함께 접속될 수 있다. 본 발명의 실시예에 의하면, 추가적인 ASYNC 모듈이나 여러 쌍의 모듈은 독립적으로 동작해야 한다.
3.1 아날로그 동기화 설명(Analog Sync Description)
도 3.1은 시스템 동기화 블록도의 일례를 도시한다. 각 아날로그 동기화 모듈은 RF/아날로그 모듈 16개까지 제어할 수 있다. 또한 퍼포먼스 보드를 통해 접속된 싱크 매트릭스(Sync Matrix)에 있는 패턴 컨티뉴 입력(pattern CONTINUE input)을 통하여, 선택적 LSYNC 모듈이나 디지털 모듈로부터의 로직 동기화 신호(logic synchronized signals)에 의하여, 디지털 모듈과 동기화할 수 있다.
아날로그 동기화 모듈은 저위상잡음 100MHz 기준 클럭을 보유한다. ASYNC 모듈이 시스템에 존재할 때, 이러한 기준은 전체 시스템을 위한 주요 기준이 된다. 100MGz 기준 클럭은, 모든 RF/아날로그 모듈로 직접 보내진다. 게다가, 100MHz 참조로부터 파생된 10MHz 기준 클럭은, 이 모듈에 있는 250MHz 기준 클럭을 제어하기 위하여 SYNC 매트릭스 모듈로 보내진다.
ASYNC 모듈의 대표적인 블록도가 도 3.2에 도시되어 있다. 표 3.1은, 각각의 RF/아날로그 모듈에 접속되어 있는 클럭 및 트리거 라인의 수를 나타낸다.
표 3.1. 각각의 RF/아날로그 모듈로의 클럭과 트리거 라인의 수
아날로그 기준 클럭(ANALOG REFERENCE CLOCK) 1
아날로그 클럭(ANALOG CLOCK) 2
아날로그 트리거 송신(ANALOG TRIGGER SEND) 4
아날로그 트리거 반환(ANALOG TRIGGER RETURN) 2
제어 신호(CONTROL SIGNAL) 1
ASYNC 모듈은, 모든 RF/아날로그 모듈에 사용 가능한, 1 KHz부터 500 MHz까지의 가변 클럭 소스(source)를 보유한다. 패턴 제어된 클럭은 LSYNC 클럭 접속을 통해 생성될 수 있다.
3.2 예시적인 ASYNC 모듈의 사양(Example ASYNC Module Specifications)
표 3.2는 ASYNC 모듈 사양의 예시를 나열한 것이다.
표 3.2 예시적 ASYNC 모듈의 사양
Figure 112006504283855-PCT00001
4. 장치 인터페이스(Device Interface)
대부분의 아날로그 모듈은, HIFIX와 로드보드로 디지털 모듈에 의하여 사용되는 것과 같은 형태의 접속을 통해 피시험 디바이스에 접속한다. 모듈의 상단에 있는 120 핀 커넥터(pin connector)는, HIFIX에 케이블이 장착된 커넥터 조립체를 만든다. 다음으로, 신호는 로드보드 인터페이스에 있는 커넥터로 케이블을 통해 보내진다 (개방형 구조 하드웨어 사양(Open Architecture Hardware Specification) 참조)
상술한 접속 시스템(connection system)은 RF 서브시스템에는 적합하지 않다. RF HIFIX 와 RF 로드보드는, RF서브시스템을 피시험 디바이스에 접속하기 위하여 개발될 수 있다. 접속은, RF 모듈의 단부에 있는 일련의 블라인드 정합(blind mate) 동축 커넥터, 반강체 동축(semi-rigid coax) 접속된 SMA, 로드보드 인터페이 스에 있는 블라인드 정합 동축 커넥터, 및 피시험 디바이스 부근의 SMA 커넥터로의 반강체 동축을 통해 이루어진다. 도 4.1은 RF로드보드와 피시험 디바이스의 접속을 그린 것이다.
5. RF 모듈
표 5.1에 있는 RF 모듈은 완전한 RF 기구를 형성하기 위하여 서로 접속되어 있다. RF 교정은, 중간 지점(intermediate points)이 교정을 위해 항상 접근 가능한 것은 아니기 때문에, (로드 보드에 대한 교정 인자(calibration factros)를 제외하고) 전체 기구를 단일 유닛으로 다룬다. 개개 모듈을 위하여 어떤 사양이 주어지지만, 섹션 5.7에 주어진 완전한 기구 사양은 완전한 RF 기구의 수행을 정의한다.
표 5.1 완전한 RF 기구를 형성하는 RF 모듈
VSA/VSG 벡터 신호 분석기/벡터 신호 생성기
RF COM RF 커먼(common)
RF DIST RF 분배
RF FE RF 전단
RF MTX RF 스위치 매트릭스
RFPA RF 전력 증폭기
도 5.1은 완전한 RF 기구를 도시한다. 개개의 모듈은 다음과 같이 설명된다.
5.1 VSA/VSG 모듈
VSA/VSG는, 벡터 신호 분석기(Vector Signal Analyzer)/벡터 신호 생성기(Vector Signal Generator)이다.
5.1.1 VSA/VSG 설명
도 5.2는 VSA/VSG 모듈의 블록도의 일례를 도시한다.
VSG는 CW나 50MHz에서 6GHz 범위의 변조된 RF 파형을 생성한다. RBWG(RF 기저 대역 파형 생성기(RF Base band Waveform Generator))는, I(동위상(in phase))와 Q(직교(quadrature)) 기저 대역 변조 신호(base band modulation signals)를 생성하기 위하여 두 개의 14 비트(bit) 200 MS/s 임의 파형 생성기를 보유한다. RFUPC(RF 업컨버터(Upconverter))는 기저 대역 신호를, 50 MHz에서 6 GHz 주파수 범위에 있는, I/Q 변조된 RF 파형으로 변환한다. 또한, RBWG I와 Q 출력은 BBFE 모듈(section 6 참조)을 통해, 피시험 디바이스로 보내는데 유용하다.
VSA는, 변조 RF 신호를 (RFDWC, 즉 RF 다운컨버터(Downconverter)를 사용하여) IF로 하향 변환(downconverting)하고, 14 비트 100 MS/s 디지타이저(RBWD, 즉 RF 기저대역 디지타이저(RF Base band Digitizer),의 일부)로 디지털화함으로써 변 조 RF 신호를 분석한다. 디지털화된 파형은, 분석을 위해 컴퓨터로 통과되기 위하여, 32 MW 디지타이저 메모리에 저장되기 전에, 디지털식으로 기저 대역으로 하향 변환된다.
VSA는, 50 MHz에서 6 GHz까지의 주파수 범위에서 신호의 변조 분석을 허용한다. 게다가, VSA는 20 MHz에서 18 GHz까지 스펙트럼 분석기로서 동작할 수 있다.
본 발명의 실시예에 따르면, RBWD는 두 개의 개별적인 14 비트 100MS/s 디지타이저를 보유한다. RBWD로의 I와 Q 입력은, 피시험 디바이스로부터의 기저 대역 신호를 디지털화하기 위하여, BBFE 모듈(섹션 6 참조)을 통해 가능하다.
5.1.2 VSA/VSG 데이터 버스(Data Bus)
VSA/VSG 모듈은, 필수적인 개방형 구조 파이버 채널(Open Architecture Fiber Channel) 데이터 버스와 선택적인 StarGen StarFabric-bridged PCI 버스를 모두 사용한다. RBWG/D 메모리로부터 사이트 제어기 CPU로의 데이터 전송은 PCI 브릿지를 통하여 이루어진다. 도 5.3은, 연산(computing) 구조의 일례에 관하여 이러한 버스 접속을 보여준다.
5.1.3 VSA/VSG 물리적 특성(Physical)
본 발명의 일실시예에 의하면, VSA/VSG는 11개의 STC 개방형 구조 24 mm 테스트 헤드 슬롯을 필요로 한다.
5.1.4 예시적 VSA/VSG 사양(Example VSA/VSG Specifications)
표 5.2와 5.3은, VSA/VSG 모듈의 일실시예에 대한 대표적인 사양을 보여준다. 그러나, 다른 실시예는 다른 사양과 조건을 가질 수 있음을 주의하여야 한다.
Figure 112006504283855-PCT00002
Figure 112006504283855-PCT00003
5.2 RFCOM 모듈
RFCOM모듈은, 모든 RFFE모듈과 모든 피시험 디바이스에 공통적으로 적용되는 RF기능을 제공한다.
5.2.1 RFCOM 설명
도 5.4는 RFCOM 모듈의 블록도의 일례를 도시한다. RFCOM 모듈은, 세 개의 6GHz CW 신호 생성기(CW signal generators;CWSG6G), 한 개의 전력 증폭기(power amplifier;PA), 한 개의 2포트 RF 조합기(combiner), 생성기 로패스 필터(generator low pass filters;Filt), 및 수신 선택기 스위치(receive selector switch;SEL)로 구성되어 있다. 또한, ASYNC 모듈로 가는 RF 기구를 위한 트리거 인터페이스도 RFCOM 모듈에 존재한다.
CWSG6G #1은, 두 가지 시험(two tone testing)을 위하여 50MHz 부터 6GHz 까지의 CW 신호를 제공한다. 필요할 때에는, CWSG6G #1으로부터의 신호는, 두 가지 시험 신호(towtone test signal)를 생산하기 위하여, 2포트 조합기에 의하여 VSG로부터의 CW(또는 변조된) 신호와 조합된다. 전력 증폭기는, 완전한 RF 기구가 로드 보드 커넥터에서 0dB을 생산하도록 충분한 증가값을 제공한다. 보다 낮은 출력 레벨에서는, 전력 증폭기가 꺼진다. Filt 블록은, 생성기의 출력으로부터 고조파(harmonics)를 제거하기 위하여, 스위치 제어 가능한 1GHz, 2GHz, 3GHz, 및 6GHz 로패스 필터를 제공한다.
CWSG6G #2는, RFFE 모듈에 있는 결합기 리시버(Coupler Receivers)를 위하여 50MHz부터 6GHz까지의 로컬 발진기 신호(local oscillator signal)를 제공한다. 이러한 신호는, 기저대역 디지타이저(이를테면, RBWD)에 의하여 디지털화될 수 있는 기저 대역 신호를 생산하기 위하여, RFFE 모듈에 있는 방향성 결합기로부터의 신호와 혼합된다.
CWSG6G #3은, RFFE 및 RFMTX 모듈을 통하여 피시험 디바이스 로컬 발진기 포트로, 50MHz부터 6GHz까지의 CW 신호를 제공한다.
SEL 블록은, 어느 RFFE 모듈이 VSA로 신호를 보낼 것인지를 선택하는 기계적인 동축 릴레이(mechanical coaxial relay)이다. 기계적인 릴레이는, 낮은 레벨의 측정을 위해 보다 좋은 리시버 감도를 주면서, 낮은 삽입 손실(insertion loss)을 제공한다. 많은 시험은, 보다 높은 신호 레벨에서 수행되고, 보다 빠른 병렬 피시험 디바이스 시험을 위하여 전자적 스위칭(electronic switching)을 갖는 결합기 리시버(섹션 5.4, RFFE 모듈 참조)를 사용할 수 있다.
5.2.3 RFCOM 물리적 특성
본 발명의 일실시예에 의하면, RFCOM 모듈은 9개의 STC 개방형 구조 24mm 테스트 헤드 슬롯을 필요로 한다.
5.2.4 예시적 RFCOM 사양
Figure 112006504283855-PCT00004
Figure 112006504283855-PCT00005
5.3 RFDIST 모듈
RFDIST 모듈은, RF, 피시험 디바이스 로컬 발진기, 및 시스템 로컬 발진기 신호를 4개의 RFFE 모듈로 분배함으로써, 병렬 피시험 디바이스 시험을 가동한다. 만일, 단 하나의 RFFE 모듈이 사용된다면, RFDIST 모듈은 필요하지 않다.
5.3.1 RFDIST 설명
도 5.5는 RFDIST 모듈의 블록도의 일례를 도시한다. 세 개의 전력 분배기(power divider)는, RF, 피시험 디바이스 로컬 발진기, 및 시스템 로컬 발진기 신호를 4 개의 포트로 각각 분배한다. 전력 분배기 각각은, 분배기 신호 손실(divider signal loss)을 보상하고 포트 사이를 격리하기 위하여, 각 출력 포트에 증폭기를 갖는다. 그러므로, 하나의 피시험 디바이스에서의 조건은, 병렬 시험 중에 다른 피시험 디바이스에 있는 신호에 영향을 미치지 않는다.
5.4 RFFE 모듈
RFFE, 즉 RF 전단(Front End), 모듈은 전향성 및 반향성 전력을 측정하고 CMR(결합기-혼합기 리시버(Coupler-Mixer Receiver))을 가동하기 위하여, 각 피시험 디바이스 RF 라인에 방향성 결합기를 제공한다. 추가적인 회로는 교정과 진단(diagnostics)에서 도움을 준다. 선택적인 잡음 소스(noise source)는, 잡음 지수 시험(noise figure tests)을 위하여 RFFE 모듈에 결합될 수 있다.
5.4.1 RFFE 설명
도 5.6은 RFFE 모듈의 블록도의 일례를 도시한다. VSG로부터의 신호, VSA로의 신호, 및 피시험 디바이스 LO 신호 각각은, RFFE 모듈에 있는 방향성 결합기를 통하여 이동한다. 결합된 신호 각각은 (RFCOM 모듈에 있는 CWSG6G로부터) 로컬 SG 분배기에 의하여 분배된 시스템 로컬 발진기 신호와 혼합되고, RBWD나 다른 시스템 디지타이저에 의하여 디지털화될 수 있는 기저대역으로 하향 변환된다. 방향성 결합기와 혼합기는 CMR, 즉, 결합기-혼합기 리시버(Coupler-Mixer Receiver)의 주요부분을 형성한다.
선택적인 잡음 소스는, 잡음 지수 시험을 위하여 피시험 디바이스 Rx 포트로 스위치될 수 있다
전력 검출기와 모듈 출력 부근의 루프백 경로(loopback path)는, 교정과 진단에서 도움을 준다.
5.4.2 예시적 RFFE사양
Figure 112006504283855-PCT00006
5.4 RFMTX 모듈
RFMTX 모듈은, RFFE의 입력과 출력을 위하여 다중 로드보드 접속을 제공한다. 이로써, 로드보드 구성요소의 수를 감소시키고 배치도(layout)를 단순화할 수 있다.
5.4.1 RFMTX 설명
도 5.7은 RFMTX의 블록도의 일례를 도시한다. 각각의 RFMTX 모듈은 2개의 RFFE 모듈을 다룰 수 있다. RFMTX 모듈에 있는 스위치는, RFFE 피시험 디바이스 Rx 포트를 4개의 피시험 디바이스 입력 포트 중 하나로 접속한다. 4개의 피시험 디바이스 출력 포트는 RFFE의 피시험 디바이스 Tx 포트로 스위치되는 반면, 피시험 디바이스 LO 신호는 2개의 피시험 디바이스 접속 사이에서 스위치된다. 비활성(inactive) 접속은 50옴(ohms)에서 종결된다.
RFMTX 모듈에 대하여는, 동축 기계 릴레이(coaxial mechanical relays)나 반도체 스위치(semiconductor switches), 2가지의 선택적인 스위치 형태가 있다. 반도체 스위치는 더 빠른 스위칭 속도를 제공하나, 6 GHz 대역폭으로 제한되고 삽입 손실이 더 크다. 동축 기계 릴레이는 삽입 손실이 적고 18 GHz 대역폭을 제공하나, 스위칭 속도가 낮다.
5.4.2 예시적 RFMTX사양
Figure 112006504283855-PCT00007
5.5 RFPA 모듈
RFPA모듈은 VSG출력 전력 레벨 사양을 증가시킨다. 특히, 이것은 전력 증폭 시험에 유용하다.
5.6 RF 교정
RF 교정은, 완전한 기구로서 RF 모듈에서 수행된다. 블라인드 정합 RF 커넥터에서, 교정판(calibration plane)은 RF HIFIX의 상단이다. 보통의 교정은 고정 주파수로 결정된 시스템에서 수행된다. 중간 주파수 지점에서 교정 값(value)은, 가장 가까운 교정 주파수에 있는 값으로부터 대입된다. 집중 교정(focused calibration)은, 사용자 정의 주파수(user-defined frequencies)에서 보다 높은 정확도를 제공하는데 유용하다.
교정 값은, 사이트 제어기 디스크(site controller disk)의 파일에 저장되고, 초기에 RF 하드웨어로 보내진다.
교정은, 교정 로드보드와, NIST 추적관리(traceability)를 제공하는 외부 전력계(power meter)를 사용하면서 수행된다.
5.7 완전한 RF 기구 사양의 예
표 5.8은, 완전한 RF 기구로서 함께 접속되는 RF 모듈의 사양의 예를 보여준다. 이러한 사양은 교정 후에는, RF HIFIX, 로드보드에 접속하는 블라인드 정합 동축 커넥터에 적용된다.
Figure 112006504283855-PCT00008
Figure 112006504283855-PCT00009
5.8 병렬(parallel) RF 시험
복수의 장치가 병렬로 시험될 때, 각 시험을 위한 장치 설정(setup)과 RF 기구 설정은, 모든 피시험 디바이스를 위해 일제히 행해진다. RF 신호는 모든 피시험 디바이스에 일제히 적용된다. 그러나, 시스템 크기와 비용을 감소시키기 위하여, 피시험 디바이스로부터 수신된 신호는 순차적으로 각 피시험 디바이스로부터 디지털화된다. 대부분의 테스트를 위해 CMR 리시버(Coupler-Mixer Receiver)를 활용함으로써, 각 피시험 디바이스를 디지타이저로 순차적으로 접속하기 위하여 빠른 전기적 스위칭을 이용할 수 있다. 100 MS/s 샘플링레이트에서, 4K 포인트를 디지털화하는 것은 약 40 마이크로초(microseconds) 걸린다. 4개의 피시험 디바이스에 대해 이러한 속도에서 순차적으로 디지털화하는데 따른 불이익(penalty)은, 3 x 40us = 120us, 여기에 스위칭에 따른 간접비를 더한 것이다. 이에 대하여는 도 5.8에 나타나 있다.
6. BBFE 모듈
BBFE나 기저대역 전단 모듈은, 디지타이저의 2개 채널과 AWG의 2개 채널이 피시험 디바이스 4개까지 병렬로 시험하도록 한다.(피시험장치 마다 AWG의 2개 채널과 디지타이저의 2개 채널을 이용)
BBFE는, VSA/VSG 모듈, 또는 BBWG/D 모듈에 있는 RBWG/D와 함께 사용하도록 한 것이다.
6.1 BBFE 설명
도 6.1은 BBFE의 블록도의 일례를 도시한다. 한 쌍의 AWG로부터의 신호는 완충되고 차동적인 출력 드라이버의 4개 세트로 분배되는 반면, 4개의 피시험 디바이스로부터의 신호는 마찬가지로 완충되고 한 쌍의 디지타이저로 보내기 위하여 한 세트의 신호를 선택하는 한 쌍의 전기적 스위치로 보내진다. 4개의 피시험 디바이스로부터의 신호를 빠르게 계열화함으로써, 디지타이저는 4개의 모든 피시험 디바이스로부터의 신호를 순차적으로 디지털화할 수 있다. 보통 가청 주파수 이상의 주파수에서는, 실제 디지털화 시간은, 피시험 디바이스와 시험을 위한 테스터를 설정하는데 걸리는 시간과 디지털화하지 않는 다른 시험을 수행하는데 걸리는 시간에 비하여 짧다. 그러므로, 비용과 테스트 헤드 공간의 절약을 위해 단지 짧은 시험 시간 불이익만이 주어진다.
네 쌍의 입력과 출력 버퍼 각각은, 자체적인 DC 오프셋 제어를 갖는다. 게다가, 네 쌍의 입력과 출력은 차동적(differential)이다.
6.2 예시적 BBFE 사양
Figure 112006504283855-PCT00010
7. BBWG/D 모듈
BBWG/D, 즉 기저대역 파형 생성기/디지타이저(Base band waveform Generator/Digitizer) 모듈은, 영상 대역(video band) AC 시험, 디지털 TV 장치 시험 등뿐만 아니라, 무선 랜 장치(Wireless Lan devices)에 의해 사용되는 광대역폭(wide bandwidth) 기저대역 신호를 시험하기 위한 임의 파형 생성기 및 디지타이저 모듈이다.
7.1 BBWG/D 설명
도 7.1은 BBWG/D의 블록도의 일례를 도시한다. 한 쌍의 AWGs 및 디지타이저 외에, 또한 모듈이 2개의 참조 전압 소스와 PMU 성능을 제공한다.
AWGs는 최고 200MS/s에서 16비트 분해능을 갖는 반면, 디지타이저는 최고 200MS/s에서 12비트 분해능을 갖는다.
7.2 예시적 BBWG/D 사양
Figure 112006504283855-PCT00011
Figure 112006504283855-PCT00012
8. AVWG 모듈
AVWG/D, 즉 오디오 비디오 파형 생성기/디지타이저 모듈은, 오디오 및 비디오 장치의 저비용 시험을 위한 임의 파형 생성기 및 디지타이저 모듈이다. 또한, 이는 DAC 및 ADC 시험의 특정 유형에 필요한 높은 DC 직선성(linearity)을 갖는다.
8.1 AVWG 설명
도 8.1은 AVWG/D의 블록도의 일례를 도시한다. 한 쌍의 AWG 및 디지타이저 외에도, 또한 모듈은 2개의 참조 전압 소스 및 PMU 성능을 제공한다.
각각의 AWG는 2개의 소스, 즉, 최대 1MS/s로 기록되는 저속 16비트 분해능 DAC, 및 최대 50MS/s로 기록되는 고속 16비트 분해능 DAC를 갖는다. 디지타이저 각각은 2개의 ADC, 즉 최대 750KS/s까지 기록될 수 있는 16비트 분해능 ADC, 및 최대 50MS/s까지 기록될 수 있는 14비트 ADC를 갖는다.
8.2 예시적 AVWG 사양
Figure 112006504283855-PCT00013
9. 250MHz DM의 혼합신호 구성 요소
250MHz 디지털 모듈은, A/D 변환기나 아날로그 파형을 나타내는 디지털 데이터를 생성하는 다른 장치로부터 데이터를 확보하고, (FFT와 같은)혼합신호 분석 도구에 의해 처리하기 위하여 그러한 데이터를 저장할 수 있다. 이러한 방식으로 데이터를 확보하기 위하여, 디지털 모듈은 DCAP 모드나, 또는 디지털 캡쳐(CAPture) 모드에서 사용된다. 각각의 디지털 핀(또는 채널)은 DCAP 모드에서 동작할 수 있으나, 아래 표에 나타난 바와 같이, 거기에는 특정 제한 및 메모리의 한계가 있다. 동일한 PG로부터 나오는 디지털 핀을 위한 메모리는, 보다 적은 수의 핀을 위한 보다 큰 메모리를 제공하기 위하여 조합될 수 있다.
또한 250MHz 디지털 모듈은, 피시험 D/A 변환기로의 입력으로 사용되는 것과 같이, 아날로그 파형을 나타내는 디지털 데이터를 생성하는데 사용될 수 있다. 이 모드는, 디지털 임의 파형(Digital Arbitrary Waveform)을 의미하는, DAW라 불린다. 이 모드에서 스캔(SCAN) 메모리는, 채널 베이시스(channel basis)마다 DAW 데이터를 저장하는데 사용된다. 아래 표에 나타난 바와 같이, 메모리 크기는, 상술한 DCAP 모드에서처럼, 하나의 PG에 있는 활성 핀(active pins)의 수에 대하여 타협(trade off)될 수 있다.
9.1 DCAP/DAW 설명
도 9.1은, DCAP 및 DAW 메모리를 나타내는, 250M DM의 블록도의 일례를 도시한다.
9.2 예시적 DCAP/DAW 사양
Figure 112006504283855-PCT00036
Figure 112006504283855-PCT00037
Figure 112006504283855-PCT00014
10. RF 및 아날로그 소프트웨어
소프트웨어는, 파형을 생성 및 분석하고 하드웨어의 조건을 정렬(setting)하고 디스플레이(display)하는 GUI 도구를 제공한다. 소프트웨어 지원은 OASIS를 위한 RF 시험 클래스 뿐만 아니라, 공유 자원 병렬 DUT 시험을 위해서도 제공된다.
도 10은 본 발명의 일 실시예에 관련된 시험 장치 100의 구성의 일례이다. 시험 장치 100은, 일반 제어 장치(general controlling apparatus) 102, 사이트 제어 장치(site controlling apparatuses) 104, 아날로그 동기화 회로 제어 유닛(analog synchronization circuit controlling unit) 106, 디지털 동기화 제어 유닛(digital synchronization controlling units) 108, 복수의 아날로그 시험 모 듈 110 및 복수의 디지털 시험 모듈 112를 포함한다. 복수의 아날로그 및 디지털 시험 모듈 110 및 112는 본 발명의 시험 모듈의 일례이다.
시험 장치 100은, 피시험 디바이스 120으로 시험 신호를 생성 및 공급하고, 시험 신호에 응답하여 동작의 결과로서 피시험 디바이스 120에 의하여 출력된 출력 신호를 획득하며, 출력 신호에 기초하여 피시험 디바이스 120의 양부를 판단한다. 시험 장치 100은, 피시험 디바이스 120으로 시험 신호를 공급하는 아날로그 또는 디지털 시험 모듈 110 또는 112로서 개방형 구조에 기초한 모듈을 사용한다. 다시 말해, 복수의 시험 모듈 슬롯에 대하여, 피시험 디바이스 120의 시험을 위한 다른 형태의 시험 신호를 각각 생성하는 다른 형태의 아날로그 또는 디지털 시험 모듈 110 또는 112가 선택적으로 장착되게 된다.
일반 제어 장치 102는,외부 네트워크를 통해 피시험 디바이스 120의 시험을 위하여 사용되는 시험 제어 프로그램, 시험 프로그램, 시험 데이터 등을 수신하고 저장한다. 사이트 제어 장치 104는, 아날로그 및 디지털 시험 모듈 110 및 112를 제어하고, 그와 함께 병렬로 된 복수의 피시험 디바이스를 시험한다. 사이트 제어 장치 104와 아날로그 및 디지털 시험 모듈 110 및 112 사이의 접속 관계는, 피시험 디바이스 120의 핀 수, 퍼포먼스 보드의 배선 형태(wiring type), 아날로그 및 디지털 시험 모듈 110 및 112의 형태 등에 따라 변화된다. 다시 말하면, 복수의 사이트 제어 장치 104 각각은, 복수의 아날로그 및 디지털 시험 모듈 110 및 112를 복수의 사이트로 분배하고 각 사이트에 포함된 아날로그 또는 디지털 시험 모듈 110 또는 112의 동작을 제어함으로써, 피시험 디바이스 120의 수행에 응답하여 다 른 시험 시퀀스를 수행한다.
사이트 제어 장치 104는, 일반 제어 장치 102로부터 시험 제어 프로그램을 획득하고 실행한다. 그리고, 사이트 제어 장치 104는, 시험 프로그램과 시험 제어 프로그램에 기초한 피시험 디바이스 120의 시험에 사용되는 시험 데이터를 획득하고, 이를 피시험 디바이스 120의 각각의 시험에 사용되는 아날로그 또는 디지털 시험 모듈 110 또는 112에 공급한다. 다음으로, 사이트 제어 장치 104는, 아날로그 동기화 회로 제어 유닛 106으로부터 아날로그 또는 디지털 시험 모듈 110 또는 112로 트리거 신호 및 클럭 신호를 공급함으로써, 아날로그 또는 디지털 시험 모듈 110 또는 112가 시험 프로그램과 시험 데이터에 기초하여 시험을 개시하도록 지시한다. 또한, 사이트 제어 장치 104는 아날로그 또는 디지털 동기화 제어 유닛 106 또는 108로부터 시험의 종결을 나타내는 인터럽트(interrupt)를 수신하고, 일반 제어 장치 102에 이를 알려준다.
아날로그 동기화 회로 제어 유닛 106은, 사이트 제어 장치 104의 제어에 기초하여 아날로그 시험 모듈 110에 의해 시험 시퀀스를 제어한다. 예를 들면, 아날로그 동기화 회로 제어 유닛 106은, 아날로그 시험 모듈 110에 피시험 디바이스 120의 시험 동작을 개시하기 위한 트리거 신호 및 시험 동작을 제어하기 위한 클럭 신호를 공급하고, 아날로그 시험 모듈 110으로부터 아날로그 시험 모듈 110의 시험 동작의 완료를 나타내는 트리거 반환 신호를 수신한다. 게다가, 아날로그 및 디지털 동기화 제어 유닛 106 및 108은, 트리거 반환 신호를 서로에게 넘겨줄 수 있다. 예를 들면, 디지털 동기화 제어 유닛 108은 디지털 시험 모듈 112로부터 수신한 트 리거 반환 신호를 아날로그 동기화 회로 제어 유닛 106으로 넘겨줄 수 있고, 아날로그 동기화 회로 제어 유닛 106은 디지털 동기화 제어 유닛 108로부터 수신한 트리거 반환 신호에 기초하여 아날로그 시험 모듈 110으로 트리거 신호를 공급할 수 있다.
특히, 아날로그 동기화 회로 제어 유닛 106은 본 발명의 동작 순서 보유 수단으로서의 기능을 가지므로, 복수의 아날로그 시험 모듈 110 중에서 제1 시험 모듈 110에 의한 시험 동작이 복수의 아날로그 시험 모듈 110 중에서 제1 시험 모듈 110에 의한 시험 동작 전에 수행되어야 한다는 것을 나타내는 정보를 보유할 수 있다. 예를 들면, 아날로그 동기화 회로 제어 유닛 106은, 제1 아날로그 시험 모듈 110으로부터 트리거 반환 신호를 수신할 때, 트리거 신호를 제2 아날로그 시험 모듈 110으로 공급하기 위하여, 피시험 디바이스 120의 시험이 개시하기 전에 하드웨어에 의해 미리 설치된다. 그리고, 아날로그 동기화 회로 제어 유닛 106은 본 발명의 트리거 반환 신호 수신 수단으로서의 기능을 가지므로, 제1 아날로그 시험 모듈 110의 시험 동작이 끝난 때, 제1 아날로그 시험 모듈 110으로부터 제1 아날로그 시험 모듈 110이 시험 동작을 완료한 것을 나타내는 트리거 반환 신호를 수신한다. 또한, 아날로그 동기화 회로 제어 유닛 106은, 본 발명의 트리거 공급수단으로서의 기능을 가지므로, 트리거 반환 신호 수신 수단이 트리거 반환 신호를 수신할 때, 제2 아날로그 시험 모듈 110에 제2 아날로그 시험 모듈 110이 시험 동작을 개시해야 한다는 것을 나타내는 트리거 신호를 공급한다.
게다가, 아날로그 시험 모듈 110이 하나 또는 그 이상의 피시험 디바이스 120에 대한 다른 형태의 병렬 시험 동작을 수행한다면, 아날로그 동기화 회로 제어 유닛 106은 다음 방식으로 동작할 수 있다. 아날로그 동기화 회로 제어 유닛 106은 본 발명의 동작 순서 보유 수단으로서의 기능을 가지므로, 제2 아날로그 시험 모듈 110에 의한 시험 동작 전에 제1 아날로그 시험 모듈 110에 의한 제1 시험 동작이 수행되어야 한다는 것을 나타내는 정보와, 제3 아날로그 시험 모듈 110에 의한 시험 동작 전에 제1 아날로그 시험 모듈 110에 의한 제2 시험 동작이 수행되어야 한다는 것을 나타내는 정보를 보유한다. 그리고, 아날로그 동기화 회로 제어 유닛 106은 본 발명의 트리거 반환 신호 수신 수단으로서의 기능을 가지므로, 제1 아날로그 시험 모듈 110의 제1 시험 동작이 끝난 때, 제1 아날로그 시험 모듈 110으로부터 제1 아날로그 시험 모듈 110이 제1 시험 동작을 완료하였음을 나타내는 제1 트리거 반환 신호와, 제1 아날로그 시험 모듈 110의 제2 시험 동작이 끝난 때, 제1 아날로그 시험 모듈 110으로부터 제1 아날로그 시험 모듈 110이 제2 시험 동작을 완료하였음을 나타내는 제2 트리거 반환 신호를 수신한다. 또한, 아날로그 동기화 회로 제어 유닛 106은 본 발명의 트리거 신호 공급 수단으로서의 기능을 가지므로, 트리거 반환 신호 수신 수단이 제1 트리거 반환 신호를 수신할 때, 제2 아날로그 시험 모듈 110에, 제2 아날로그 시험 모듈 110이 시험 동작을 개시해야 한다는 것을 나타내는 제1 트리거 신호를 공급하고, 트리거 반환 신호 수신 수단이 제2 트리거 반환 신호를 수신할 때, 제3 아날로그 시험 모듈 110에, 제3 아날로그 시험 모듈 110이 시험 동작을 개시해야 한다는 것을 나타내는 제2 트리거 신호를 공급한다.
상술한 바와 같이, 하드웨어에 의하여 아날로그 동기화 회로 제어 유닛 106이 미리 설치된, 본 실시예에 관련된 시험 장치 100에 따르면, 시험 동작 중에 소정의 아날로그 또는 디지털 시험 모듈 110 또는 112로부터 수신한 트리거 반환 신호에 기초하여 소정의 아날로그 시험 모듈 110으로 트리거 신호를 공급함으로써, 소정의 아날로그 시험 모듈 110은 동작을 개시할 수 있고, 복수의 아날로그 및 디지털 시험 모듈 110 및 112는 예정된 순서대로 동작할 수 있다. 따라서, 비록 복수의 시험 모듈 슬롯에 장착된 아날로그 및 디지털 시험 모듈 110 및 112가 선택적으로 변하더라도, 시험 모듈의 장착 위치나 결합에 대응하는 시험 프로그램을 만들기 위하여 요구되는 작업량을 감소시키고, 피시험 디바이스를 시험하는데 필요한 시간을 단축하는 것이 가능하다. 더욱이, 디지털 동기화 제어 유닛 108은, 상술한 아날로그 동기화 회로 제어 유닛 106으로써 기능함으로써, 디지털 시험 모듈 112의 시험 동작을 제어할 수 있다.
도 11은 본 실시예에 관련된 시험 장치 100의 상세한 구성의 일례이다. 시험 장치 100은, 아날로그 시험 모듈 110으로서 임의 파형 조정기 110a 및 위상 특성 테스터 110b와, 디지털 시험 모듈 112로서 패턴 생성기 112a를 포함한다. 아날로그 동기화 회로 제어 유닛 106은 기준 클럭 생성 유닛 200, 가변 클럭 생성 유닛 202, 클럭 매트릭스 204, 및 트리거 매트릭스 206을 포함한다.
임의 파형 조정기 110a는, 아날로그 동기화 회로 제어 유닛 106의 제어에 기초하여, 피시험 디바이스 120으로 임의의 아날로그 파형을 생성하고 공급한다. 또한, 위상 특성 테스터 110b는, 임의 파형 조정기 110a로부터 공급된 아날로그 파형 에 응답하여 피시험 디바이스 120에 의하여 출력된 아날로그 파형을 수신하고, 아날로그 파형의 위상 특성을 시험한다. 임의 파형 조정기 110a 및 위상 특성 테스터 110b는, PLL(위상 고정 루프;Phase Locked Loop) 회로를 갖고, 기준 클럭 생성 유닛 200에 의하여 생성된 기준 클럭에 기초하여 내부 클럭(internal clocks)을 생성하는 동안 동작한다. 패턴생성 유닛 112a는, 디지털 동기화 제어 유닛 108의 제어에 기초하여, 피시험 디바이스 120에 디지털 패턴을 생성하고 공급함으로써, 피시험 디바이스 120을 정리한다.
클럭 매트릭스 204는, 입력과 출력의 접속이 결정되도록, 하드웨어에 대하여, 피시험 디바이스 120의 시험 전에 미리 설치된다. 다시 말하면, 가변 클럭 생성 유닛 202, 디지털 동기화 제어 유닛 108, 퍼포먼스 보드 등으로부터의 클럭 신호가 임의 파형 조정기 110a 또는 위상 특성 테스터 110b로 공급되는 것이 결정된다. 또한, 트리거 매트릭스 206은, 입력과 출력의 접속이 결정되도록, 하드웨어에 대하여 피시험 디바이스 120의 시험 전에 미리 설치된다. 다시 말해, 임의 파형 조정기 110a, 위상 특성 테스터 110b, 패턴생성기 112a 등 가운데 임의의 것으로부터의 트리거 반환 신호가 수신될 때, 트리거 신호가 공급되는 임의 파형 조정기 110a 또는 위상 특성 테스터 110b가 결정된다.
즉, 트리거 매트릭스 206은 본 발명의 동작 순서 보유 수단으로서의 기능을 가지므로, 피시험 디바이스 120으로부터 위상 특성 테스터 110b의 동작을 수신하기 전에 피시험 디바이스 120으로 임의 파형 조정기 110a의 공급 동작이 수행되어야 하는 것을 나타내는 정보를 보유한다. 그리고, 트리거 매트릭스 206은 트리거 반 환 신호 수신 수단으로서의 기능을 가지므로, 임의 파형 조정기 110a가 소정의 시간에 아날로그 파형의 공급 동작을 완료한 때, 임의 파형 조정기 110a로부터 임의 파형 조정기 110a가 공급 동작을 완료하는 것을 나타내는 트리거 반환 신호를 수신한다. 또한, 트리거 매트릭스 206은 트리거 신호 공급 수단으로서의 기능을 가지므로, 트리거 반환 신호 수신 수단이 트리거 반환 신호를 수신할 때, 위상 특성 테스터 110b가 피시험 디바이스 120으로부터 아날로그 파형을 수신하기 위하여 동작을 개시해야 한다는 것을 나타내는 트리거 신호를 위상 특성 테스터 110b로 공급한다.
상술한 바와 같이, 트리거 반환 신호 및 트리거 신호를 주고 받아 임의 파형 조정기 110a 및 위상 특성 테스터 110b의 동작을 순차적으로 제어함으로써, 비록 임의 파형 조정기 110a에 의해 피시험 디바이스 120으로 아날로그 파형을 적용하는데에 지연이 있더라도, 위상 특성 테스터 110b는, 임의 파형 조정기 110a로부터 트리거 반환 신호가 없는 한 아날로그 파형의 수신을 개시하지 않으며, 임의 파형 조정기 110a가 아날로그 파형을 적용하는 것을 끝마치기 전에 위상 특성 테스터 110b가 아날로그 파형을 수신하는 것을 개시하도록 하는, 시험 시퀀스에 있어서의 어떤 혼란도 없게 되고, 반면에 임의 파형 조정기 110a 및 위상 특성 테스터 110b는 적절한 순서와 적절한 타이밍에 동작될 수 있다.
도 12는 본 실시예에 관련된 시험 장치 100의 동작 시퀀스의 일례이다. 우선, 기준 클럭 생성 유닛 200은, 임의 파형 조정기 110a 및 위상 특성 테스터 110b로 기준 클럭을 적용함으로써, 임의 파형 조정기 110a 및 위상 특성 테스터 110b가 동작할 수 있도록 만든다. 이 때, 임의 파형 조정기 110a는 트리거 신호의 예로써 개시 신호를 위한 대기 상태에 있고, 위상 특성 테스터 110b는 트리거 신호를 위한 대기 상태에 있다.
다음으로, 패턴 생성기 112a는 디지털 동기화 제어 유닛 108의 제어에 기초하여 피시험 디바이스 120으로 디지털 패턴을 생성 및 공급하고, 피시험 디바이스 120을 설정한다. 피시험 디바이스 120의 설정(set-up)이 완료된 때, 패턴 생성기 112a는 대기 상태로 된다. 한편, 개시 신호가 디지털 동기화 제어 유닛 108로부터 트리거 매트릭스 206을 경유하여 임의 파형 조정기 110a로 공급될 때, 임의 파형 조정기 110a는 패턴 메모리에 저장된 아날로그 파형을 생성하고, 피시험 디바이스 120에 공급하기 개시한다. 그리고, 임의 파형 조정기 110a는, 소정의 시간에 피시험 디바이스 120으로의 아날로그 파형의 공급 동작을 끝낼 때, 트리거 매트릭스 206에 트리거 반환 신호의 예로서 마커 신호(marker signal)를 공급한다. 트리거 매트릭스 206은, 임의 파형 조정기 110a로부터 마커 신호를 수신할 때, 위상 특성 테스터 110b로 트리거 신호를 공급한다.
또한, 위상 특성 테스터 110b는, 트리거 매트릭스 206으로부터 트리거 신호를 수신할 때, 임의 파형 조정기 110a로부터 공급된 아날로그 파형에 응답하여 피시험 디바이스 120으로부터 출력된 아날로그 파형을 수신한다. 위상 특성 테스터 110b는, 피시험 디바이스 120으로부터 출력된 아날로그 파형의 수신 동작을 끝낼 때, 트리거 매트릭스 206으로 트리거 신호의 예로서 캡쳐 종결 신호(capture end signal)를 공급한다. 그리고, 트리거 매트릭스 206은, 위상 특성 테스터 110b로부 터 캡쳐 종결 신호를 수신할 때, 디지털 동기화 제어 유닛 108로 컨티뉴 신호를 공급한다. 디지털 동기화 제어 유닛 108은, 컨티뉴 신호를 수신할 때, 패턴 생성기 112a가 새로운 디지털 신호를 생성하고 피시험 디바이스 120을 설정하도록 한다. 패턴 생성기 112a는, 피시험 디바이스 120의 설정이 완료된 때, 대기 상태로 된다. 또한, 디지털 동기화 제어 유닛 108은, 트리거 매트릭스 206으로부터 캡쳐 종결 신호를 수신할 때, 트리거 신호의 예로서 어드밴스 신호(advance signal)를 공급한다. 트리거 매트릭스 206은, 디지털 동기화 제어 유닛 108로부터 어드밴스 신호를 수신할 때, 임의 파형 조정기 110으로 트리거 신호의 예로서 어드밴스 신호를 공급한다.
또한, 임의 파형 조정기 110a는, 트리거 매트릭스 206으로부터 어드밴스 신호를 수신할 때, 패턴 메모리에 저장된 다음 아날로그 파형을 생성함으로써 아날로그 파형을 스위치하고 피시험 디바이스 120에 공급하기 개시한다. 상술한 바와 같이, 패턴 생성기 112a의 설정(set-up) 동작, 임의 파형 조정기 110a의 공급 동작, 및 위상 특성 테스터 110b의 수신 동작을 순차적으로 반복함으로써, 피시험 디바이스 120의 출력 파형은 복수의 다른 아날로그 파형의 각각에 응답하여 위상 특성 테스터 110b에 의하여 수신된다. 그리고, 위상 특성 테스터 110b는, 소정의 수만큼 출력 파형이 수신된 때, 사이트 제어 장치 104로 인터럽트를 생성하고 시험 시퀀스가 완료된 것을 알려준다. 또한, 사이트 제어 장치 104는, 임의 파형 조정기 110a가 피시험 디바이스 120으로 아날로그 파형을 공급하는 것을 중단시키고, 디지털 동기화 제어 유닛 108이 동작하는 것을 중단시키며, 패턴 생성기 112a가 피시험 디 바이스 120으로 디지털 패턴을 공급하는 것을 중단시킨다. 또한, 사이트 제어 장치 104는, 기준 클럭 생성 유닛 200이 임의 파형 조정기 110a 및 위상 특성 테스터 110b로 기준 클럭을 공급하는 것을 중단시킨다.
상술한 바와 같이, 트리거 매트릭스 206은, 소정의 하드웨어 설정에 기초하여 임의 파형 조정기 110a, 위상 특성 테스터 110b, 패턴생성기 112a, 또는 디지털 동기화 제어 유닛 108로부터 또는 이들로, 개시 신호, 마커 신호, 트리거 신호, 캡쳐 종결 신호, 컨티뉴 신호, 또는 어드밴스 신호에 대하여 주고 받는 것을 수행한다. 따라서, 본 실시예의 시험 장치 100은, 임의 파형 조정기 110a, 위상 특성 테스터 110b, 및 패턴 생성기 112a의 동작 순서가 결정되지 않은 시험 프로그램에 기초하여, 임의 파형 조정기 110a, 위상 특성 테스터 110b, 및 패턴 생성기 112a를 원하는 순서대로 동작할 수 있다.
도 13은 본 실시예에 관련된 트리거 매트릭스 206의 구성의 일례이다. 트리거 매트릭스 206은 복수의 트리거 제어 모듈 400을 포함한다. 트리거 제어 모듈 400의 각각은, 멀티 플렉서 회로 402, 우선순위 부호기(priority encoder) 404, 및 플립플롭 회로 406을 포함한다. 트리거 제어 모듈 400의 각각은, 임의 파형 조정기 110a 및 위상 특성 테스터 110b와 같은 복수의 아날로그 시험 모듈 110에 각각 결합되고, 공급된 트리거 반환 신호에 응답하여 복수의 아날로그 시험 모듈 각각으로 트리거 신호를 공급한다.
우선, 피시험 디바이스 120의 시험이 개시하기 전 트리거 제어 모듈 400의 하드웨어 설정이 설명될 것이다. 상태 신호(status signal)가 사이트 제어 장치 104의 지시에 기초하여 적어도 하나의 트리거 반환 신호 소스에 의하여 트리거 제어 모듈 400으로 공급될 때, 우선순위 부호기 404는 복수의 인터페이스를 경유하여 복수의 트리거 반환 신호로부터 공급되는 신호를 각각 수신하고, 트리거 반환 신호 소스가 플립플롭 회로 406으로 상태 신호를 공급하는 것을 나타내는 상태 정보를 계산하고 공급한다. 또한, 가동 신호(enable signal)가 사이트 제어 유닛 104의 지시에 기초하여 임의 파형 조정기 110a에 의해 플립플롭 회로 406으로 공급될 때, 그리고 설정 리퀘스트 신호(set-up request signal)가 사이트 제어 유닛 104로부터 플립플롭 회로 406으로 공급될 때, 플립플롭 회로 406은 설정 리퀘스트 신호에 기초하여 제어 신호를 선택하기 위하여 멀티플렉서 회로 402를 제어하는 선택 신호(select signal)로서 설정 리퀘스트 신호가 공급될 때 우선순위 부호기 404로부터 공급되는 상태 정보를 보유한다. 따라서, 트리거 제어 모듈 400의 하드웨어 설정이 수행되고, 입력 및 출력 접속이 결정된다. 여기에서, 트리거 반환 신호 소스로서는, 디지털 동기화 제어 유닛 108, 임의 파형 조정기 110a, 위상 특성 테스터 110b, 퍼포먼스 보드 등이 있다.
다음으로, 피시험 디바이스 120의 시험 중 트리거 제어 모듈 400의 동작이 설명될 것이다. 플립플롭 회로 406은, 상술한 바와 같이 시험 개시 전에 보유한 상태 정보를, 선택 신호로서 멀티플렉서 회로 402로 공급한다. 그리고, 멀티플렉서 회로 402는 본 발명의 트리거 반환 신호 수신 수단으로서 기능하고, 사이트 제어 장치 104의 지시에 기초하여 복수의 트리거 반환 신호 소스의 각각으로부터 공급되는 복수의 트리거 반환 신호를 획득한다. 또한, 멀티플렉서 회로 402는 본 발 명의 트리거 신호 공급 수단으로서 기능하고, 플립플롭 회로 406으로부터 공급된 선택 신호에 기초하여 각각의 트리거 반환 신호 소스, 복수의 트리거 반환 신호, 디지털 동기화 제어 유닛 108 또는 위상 특성 테스터 110b로부터 획득한 트리거 반환 신호를 선택하며, 트리거 신호로서 이를 임의 파형 조정기 110a로 공급한다.
본 실시예에 관련된 트리거 제어 모듈 400에 따르면, 피시험 디바이스 120의 시험 개시 전에, 우선순위 부호기 404가 상태 정보를 생성하고, 플립플롭 회로 406은 선택 신호로서 이를 보유하여, 트리거 제어 모듈 400의 하드웨어 설정은 수행되고, 시험은 임의 파형 조정기 110a 및 위상 특성 테스터 110b에 응답하여 트리거 신호 소스를 적절하게 선택함으로써 수행될 수 있다.
비록 특정적인 실시예의 방법으로 본 발명을 상세히 설명하였으나, 본 발명의 기술 분야에서 통상의 지식을 가진 자가, 단지 특허청구범위에 의하여만 정의되는 본 발명의 개념(spirit)과 범위로부터 이탈하지 않은 채, 많은 변경과 대체(substitutions)가 가능하다는 것이 이해될 것이다.

Claims (4)

  1. 피시험 디바이스를 시험하기 위한 서로 다른 형태의 시험 모듈이 선택적으로 장착되는 복수의 시험 모듈 슬롯을 포함하는 시험 장치에 있어서,
    상기 복수의 시험 모듈 가운데 제1 시험 모듈에 의한 시험 동작이 상기 복수의 시험 모듈 가운데 제2 시험 모듈에 의한 시험 동작 전에 수행되어야 한다는 것을 나타내는 정보를 보유하는 동작 순서 보유 수단;
    상기 제1 시험 모듈의 상기 시험 동작이 완료된 때, 상기 제1 시험 모듈이 상기 시험 동작을 완료했다는 것을 나타내는 트리거 반환 신호를 상기 제1 시험 모듈로부터 수신하는 트리거 반환 신호 수신 수단; 및
    상기 트리거 반환 신호 수신 수단이 상기 트리거 반환 신호를 수신한 때, 상기 제2 시험 모듈이 상기 시험 동작을 개시해야 한다는 것을 나타내는 트리거 신호를 상기 제2 시험 모듈로 공급하는 트리거 신호 공급 수단을 포함하는 시험 장치.
  2. 제1항에 있어서,
    상기 제1 시험 모듈은, 임의의 아날로그 파형을 생성하고 상기 피시험 디바이스로 공급하는 임의 파형 조정기이고,
    상기 제2 시험 모듈은, 상기 임의 파형 조정기로부터 공급된 상기 아날로그 파형에 응답하여 상기 피시험 디바이스에 의하여 출력되는 상기 아날로그 파형을 수신하고, 상기 아날로그 파형의 위상 특성을 시험하는 위상 특성 테스터이며,
    상기 동작 순서 보유 수단은, 상기 임의 파형 조정기가 상기 피시험 디바이스로 상기 아날로그 파형의 공급 동작을 수행한 후에, 상기 위상 특성 테스터가 상기 피시험 디바이스로부터 상기 아날로그 파형의 수신 동작을 수행해야 한다는 것을 나타내는 정보를 보유하고,
    상기 트리거 반환 신호 수신 수단은, 소정 시간에서의 상기 아날로그 파형의 공급 동작이 상기 임의 파형 조정기에 의하여 완료된 때, 상기 임의 파형 조정기가 상기 공급 동작을 완료했다는 것을 나타내는 상기 트리거 반환 신호를 상기 임의 파형 조정기로부터 수신하며,
    상기 트리거 신호 공급 수단은, 상기 트리거 반환 신호 수신 수단이 상기 트리거 반환 신호를 수신할 때, 상기 위상 특성 테스터가 상기 피시험 디바이스로부터 상기 아날로그 파형의 수신 동작을 개시해야 한다는 것을 나타내는 상기 트리거 신호를 상기 위상 특성 테스터로 공급하는 시험 장치.
  3. 제1항에 있어서,
    상기 트리거 반환 신호 수신 수단과 상기 트리거 신호 공급 수단은, 상기 복수의 시험 모듈 각각으로부터 복수의 상기 트리거 반환 신호 각각을 획득하고, 상기 제1 시험 모듈로부터 획득한 상기 트리거 반환 신호 중 하나를 선택하며, 상기 선택된 트리거 반환 신호를 상기 트리거 신호로서 상기 제2 시험 모듈로 공급하는 멀티플렉서 회로이고,
    상기 동작 순서 보유 수단은, 상기 트리거 반환 신호를 선택하기 위하여 상기 멀티플렉서 회로를 제어하는 선택 신호를 보유하는 플립플롭 회로인 시험 장치.
  4. 제1항에 있어서,
    상기 제1 시험 모듈은, 제1 및 제2 시험 동작을 병렬로 수행하고,
    상기 동작 순서 보유 수단은, 상기 제2 시험 모듈에 의한 상기 시험 동작이 상기 제1 시험 모듈에 의한 상기 제1 시험 동작 후에 수행되어야 한다는 것을 나타내는 정보와, 상기 복수의 시험 모듈 가운데 제3 시험 모듈에 의한 시험 동작이 상기 제1 시험 모듈에 의한 상기 제2 시험 동작 후에 수행되어야 한다는 것을 나타내는 정보를 보유하며,
    상기 트리거 반환 신호 수단은, 상기 제1 시험 모듈의 상기 제1 시험 동작이 완료한 때, 상기 제1 시험 모듈이 상기 제1 시험 동작을 완료했다는 것을 나타내는 제1 트리거 반환 신호를 상기 제1 시험 모듈로부터 수신하고, 상기 제1 시험 모듈의 상기 제2 시험 동작이 완료한 때, 상기 제1 시험 모듈이 상기 제2 시험 동작을 완료했다는 것을 나타내는 제2 트리거 반환 신호를 상기 제1 시험 모듈로부터 수신하며,
    상기 트리거 신호 공급 수단은, 상기 트리거 반환 신호 수신 수단이 상기 제1 트리거 반환 신호를 수신할 때, 상기 제2 시험 모듈이 상기 시험 동작을 개시해 야 한다는 것을 나타내는 제1 트리거 신호를 상기 제2 시험 모듈로 공급하고, 상기 트리거 반환 신호 수신 수단이 상기 제2 트리거 반환 신호를 수신할 때 상기 제3 시험 모듈이 상기 시험 동작을 개시해야 한다는 것을 나타내는 제2 트리거 신호를 상기 제3 시험 모듈로 공급하는 시험 장치.
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