KR20060124879A - 박막 증착 방법 - Google Patents

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유진혁
한정훈
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 제 1 트랜치가 형성된 반도체 기판을 마련하는 단계와, 제 1 절연막으로 제 1 트랜치의 일부를 매립하여 상기 제 1 트랜치 보다 폭과 깊이가 좁은 제 2 트랜치를 형성하는 단계 및 원자층 증착 공정을 통해 제 2 절연막을 증착하여 상기 제 2 트랜치를 매립하는 단계를 포함하는 박막 증착 방법을 제공한다. 이로써, 고밀도 플라즈마를 이용한 증착과 원자층 증착을 이용하여 개구부의 폭이 좁고, 종횡비가 높은 빈공간을 소정의 막으로 매립할 수 있다.
원자층 증착, 트랜치, 고밀도 플라즈마, 반응가스, HDP 산화막

Description

박막 증착 방법{Method of depositing thin film}
도 1은 종래의 문제점을 설명하기 위한 단면도.
도 2는 종래의 소자 분리막 증착 공정을 설명하기 위한 흐름도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면 개념도.
도 4는 본 발명에 따른 원자층 증착 공정을 설명하기 위한 흐름도.
도 5는 본 발명에 따른 증착 장치의 단면 개념도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 산화막
14, 114 : 질화막 16 : HDP 산화막
115 : 트랜치 116, 118 : 절연막
120 : 소자 분리막
본 발명은 박막 증착 방법에 관한 것으로, 특히 소자 간을 분리하기 위한 공간을 매립하기 위한 박막 증착 방법에 관한 것이다.
반도체 소자의 선폭이 미세화되어 감에 따라 단순한 증착에 의한 소자 간의 분리 공간(Gap)을 매립하는 것이 어려워졌다. 증착만 이뤄지는 경우 소자 간의 분리 공간이 완전히 메워지기 전에 분리 공간의 상부가 닫혀 버리기 때문이다.
도 1은 반도체 기판상에 소자 분리 공간(Gap)인 트랜치(Trench)가 형성되고 여기에 절연막이 증착되는데, 분리 공간(Gap)이 완전히 메워지기 전에 트랜치의 개구부가 먼저 막혀서 분리 공간(Gap)의 내부에 빈공간(void)이 형성된다.
이에 대한 해결방법으로 증착과 함께 식각(또는 스퍼터링)이 동시에 일어나도록 하는 고밀도 플라즈마 화학기상증착법(High Density Plasma Chemical Deposition Method; HDP-CVD)이 적용되어, 좁아진 분리 공간을 메울 수 있었다. HDP-CVD에 의한 증착은 분리 공간의 개구부 부분에서 식각이 주로 일어나는 것을 이용하여 분리 공간의 개구부가 열려있도록 하여 빈공간(void)이 없이 완전히 매립할 수 있도록 하였다.
도 2는 종래의 HDP-CVD에 의한 증착 공정의 흐름도이다. 도 2의 흐름도를 참조하여 종래의 HDP-CVD에 의한 증착 공정을 간략히 설명하면 다음과 같다.
먼저, HDP-CVD 장비의 정전척으로 소자 분리용 트랜치가 형성된 반도체 기판(10)을 로딩한다(S10). 챔버 내부를 소정의 압력으로 유지한 다음, 비 반응가스를 챔버 내부로 유입시킨다(S12). 플라즈마 발생장치를 이용하여 고밀도 플라즈마를 발생시킨다(S14). 즉, 발생장치에 고주파 전력을 공급하여 유도 자기장 및 전기장에 의해 비반응가스가 공급된 챔버내부의 반응공간에 고밀도 플라즈마가 형성된다. 이후, 공정 가스를 챔버 내부로 유입하고, 별도의 바이어스 전원(Bias Power)를 공급하면 HDP-CVD 산화막(16)의 증착과 에칭(즉 스퍼터링)이 이루어져 트랜치를 매립한다(S16). 트랜치 매립이 완료된 다음 바이어스 전원과 공정가스의 유입을 순차적으로 차단한다(S18). 이후, 플라즈마 발생장치의 동작을 중지하여 플라즈마의 발생도 중단한다(S20). 챔버의 외부로 웨이퍼를 언로딩한다(S22).
그러나, 소자의 선폭이 100나노 이하로 초 미세화됨에 따라, HDP-CVD에 의한 증착도 소자 간의 분리 공간을 완전히 매립하지 못하는 문제가 발생하였다. 소자의 선폭이 점점 미세화됨에 따라 분리 공간의 개구부의 폭은 감소하는 반면 그 깊이는 깊어지게 되어 분리 공간의 매립이 점점 더 어려워지기 때문이다.
이러한 선폭 감소로 인한 상기의 문제를 해결하기 위해 증착-에칭-증착(Deposition-Etching-Deposition; DED)을 실시하는 방법이 제공되었다. 이는 트랜치가 완전히 채워지기 전까지는 트랜치의 개구부가 계속 열려 있도록 제 1 막을 증착하고, 증착을 중단한 뒤 에칭을 하여 입구를 넓힌 다음, 나머지 제 2 막을 증착한다. 이때, 증착은 종래의 HDP-CVD에 의한 증착이며, 에칭은 화학적 에칭(Chemical etching) 또는 물리적 에칭(Physical etching)을 실시한다.
이러한, DED공정은 증착의 균일성(Uniformity)와, 에칭의 균일성이 우수해야 하는 문제가 있다. 만일 증착과 에칭이 균일하지 않을 경우에는 증착시 어떤 영 역은 트랜치의 개구부가 과도하게 막히게 되고, 어떤 영역에서는 개구부가 개방되게 된다. 이후, 에칭을 실시하게 되면 트랜치의 개구부가 과도하게 막힌 영역에서는 에칭후에도 개구부가 개방되지 않게 되어 트랜치 내부에 빈공간이 발생하게 되고, 증착 후에도 개구부가 열려있는 영역에서는 에칭 공정시 트랜치의 개구부 영역의 기판도 함께 손상되어 소자의 활성영역에 손상을 주게 되는 문제가 발생한다. 또한, 트랜치의 개구부의 폭이 더 작아지게 되면 증착-에칭-증착의 3단계로는 한계가 있어서 제 1 막을 증착한 다음, 에칭과 증착을 계속적으로 반복하여 실시한다. 즉, 3단계로 증착하던 절연막을 5단계 또는 7단계로 점차적으로 단계가 증가하게 된다. 이를 통해 공정 시간이 길어지게 되고, 생산성이 저하되고, 각 단계별로 적합한 공정 조건을 찾기가 어려운 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고밀도 플라즈마를 이용한 증착 기술과, 원자층 증착(Atomic Layer Deposition, ALD) 기술을 병합하여, 초미세화 되어가는 선폭이 형성하는 소자 분리 공간을 빈공간 없이 절연막으로 매립할 수 있는 박막 증착 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 제 1 트랜치가 형성된 반도체 기판을 마련하는 단계와, 제 1 절연막을 증착하여 제 1 트랜치의 일부를 매립하고 상기 제 1 트랜치 보다 폭과 깊 이가 좁은 제 2 트랜치를 형성하는 단계 및 원자층 증착 공정을 통해 제 2 절연막을 증착하여 상기 제 2 트랜치를 매립하는 단계를 포함하는 박막 증착 방법을 제공한다.
여기서, 상기 제 1 절연막은 플라즈마를 이용한 화학 기상 증착 공정을 이용하여 형성되고, 상기 플라즈마를 이용한 화학 기상 증착 공정 시 플라즈마의 전자 이온 밀도가 단위 세제곱 센티미터당 10의 11승 이상인 것이 바람직하다. 이때, 상기 플라즈마를 이용한 화학 기상 증착 공정은 2 내지 60MHz 이내의 고주파 전원을 공급하여 플라즈마를 형성시키는 것이 효과적이다.
그리고, 상기 플라즈마를 이용한 화학 기상 증착 공정은, 상기 반도체 기판이 안착된 챔버 내부로 비 반응성 가스를 공급하는 단계와, 챔버 내부에 플라즈마를 발생하는 단계와, 챔버 내부로 반응 가스를 공급하는 단계 및 상기 반도체 기판의 하부에 바이어스 전압을 인가하여 증착하는 단계를 포함할 수 있다.
상기에서 원자층 증착 공정은, 제 1 반응 가스를 공급하는 단계와, 제 1 퍼지 가스를 공급하는 단계와, 제 2 반응 가스를 공급하는 단계 및 제 2 퍼지 가스를 공급하는 단계를 순차적으로 반복할 수 있다. 이때, 상기 제 1 반응 가스는 규소를 포함하는 불활성 가스의 화합물인 것이 바람직하다. 상기 제 1 및 제 2 퍼지가스는 비활성 가스인 것이 바람직하다. 상기 제 2 반응 가스는 수소와 산소의 혼합가스인 것이 바람직하다. 그리고, 상기 제 1 반응가스 공급시 피리딘과 같은 촉매 성분을 함께 공급하는 것이 효과적이다. 또한, 상기 제 2 반응 가스 공급시 플라즈마를 발생시킬 수 있다.
상술한 제 1 절연막과 제 2 절연막 중 어느 하나는 규소화합물 산화막인 것이 바람직하다.
상기의 제 2 트랜치의 폭은 상기 제 1 트랜치 폭의 20 내지 80%이고, 상기 제 2 트랜치 측벽의 경사각이 70 내지 90도인 것이 효과적이다.
여기서, 상기 제 1 트랜치는 STI용 공간, 게이트 전극 간의 공간 및 금속패턴 간의 공간 중 어느 하나인 것이 바람직하다. 상기 제 1 트랜치의 폭은 100㎚이하이고, 깊이와 폭의 비가 2:1 내지 20:1인 것이 효과적이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 내지 도 3d는 본 발명에 따른 박막 증착 방법을 설명하기 위한 단면 개념도이다.
도 3a은 상부표면에 요철이 형성된 반도체 기판(110)을 보여준다. 즉, 선행 공정에 의해서 반도체 기판(110) 상에 산화막(112)과 질화막(114)가 순차적으로 증착되고 소자 분리를 위한 STI(Shallow trench isolation)용 트랜치(115)가 형성되었다. 기판 상에 STI용 트랜치(115)와 같이 종횡비가 큰 오목부가 형성되면 일반적 인 증착만으로는 오목부를 빈공간이 없이 매립하기 어려워진다.
도 3b를 참조하면, 종래의 HDP-CVD 증착법을 이용한 증착으로 제 1 절연막(116)을 반도체 기판(110)상에 증착하여 트랜치(115)의 일부를 매립한다. 본 실시예에서는 제 1 절연막(116)을 증착하기 위해서 공정가스로 실리콘이 함유된 가스와 산소를 사용한다. 비반응가스로는 Ar 등과 같은 불활성가스를 사용한다.
본 실시예에서는 종래의 HDP-CVD 증착법을 이용한 증착공정으로 제 1 절연막(116)을 증착하되, 제 1 절연막(116)으로 트랜치(115)를 완전히 매립하지 않고, 트랜치(115) 개구부 폭이 20 내지 80% 정도 줄어들 때까지 제 1 절연막(116)을 형성한다. 이때, 20% 보다 작을 경우에는 트랜치(115) 내부를 충분한 두께로 증착하지 못하여 후속 공정시간이 증대된다. 본 실시예에서 제 1 절연막(116)의 두께를 한정하지 않음은 트랜치(115)의 개구부 폭에 따라 제 1 절연막(116)의 두께가 매우 다양하게 변화될 수 있기 때문이다. 또한, 80%보다 클 경우에는 후속 공정시 트랜치(115) 내부가 완전히 매립되기 전에 개구부가 닫히게 되는 문제가 발생한다.
바람직하게는 트랜치(115)의 개구부 폭이 30 내지 60% 정도 줄어들때까지 제 1 절연막(116)을 형성하는 것이 효과적이다. 즉, 제 1 절연막(116)을 형성하여 생성된 트랜치(115') 개구부의 폭(T2)은 도 3a의 트랜치 개구부(115)의 폭(T1) 보다 줄어든다. 예를 들어 소자 분리용 트랜치(115)의 개구부 폭(T1)이 50㎚였을 경우, 제 1 절연막(116)을 증착하되, 제 1 절연막(116)에 의해 좁혀진 트랜치(115')의 개구부 폭(T2)이 20㎚정도가 되었을 때 증착을 중지한다.
그리고, 트랜치(115)가 메워지는 동안 형성되는 제 1 절연막(116)을 포함한 트랜치(115')의 측벽의 약 70 내지 90도의 경사를 갖도록 하는 것이 바람직하다. 제 1 절연막(116) 증착 두께가 증가할수록 트랜치(115')의 측벽의 경사는 커진다. 제 1 절연막(116)을 포함한 트랜치(115')의 경사각이 90도가 넘어가게 되면 트랜치(115') 내부에 빈공간이 발생하게 된다. 또한 경사각이 70도 보다 작을 경우에는 충분한 두께로 제 1 절연막(116)이 형성되지 않아 후속 공정시간이 증대되는 문제가 있다.
제 1 절연막(116)으로 앞서 언급한 바와 같이 고밀도 플라즈마를 이용하여 형성된 HDP-CVD 산화막을 사용하는 것이 바람직하다. 물론 이에 한정되지 않고, 플라즈마를 이용하여 화학 기상 증착으로 형성된 모든 종류의 절연막을 사용할 수 있다.
이상과 같이 플라즈마를 이용한 화학 기상 증착으로 상기 분리 공간(Gap)의 트랜치에 제 1 절연막을 증착하여 상기 트랜치의 폭과 깊이를 줄인다.
도 3c를 참조하면, 원자층 증착 공정을 통해 트랜치가 형성되어 있는 제 1 절연막(116) 상에 제 2 절연막(118)을 형성하여 불완전하게 매립된 트랜치 내부를 매립한다.
제 1 절연막(116)이 증착된 반도체 기판(110) 상에 제 2 절연막(118)을 증착하기 위한 제 1 반응가스를 공급한다. 차후 공급된 제 2 반응가스와의 공정을 촉진하기 위한 촉매를 추가하여 공급할 수 있다.
어어서, 제 1 반응가스 공급을 중단하고 제 1 퍼지가스를 공급한다. 제 1 퍼지가스는 챔버 내부와 기판 상에 흡착되지 않은 제 1 반응가스를 퍼지한다.
다음단계로 제 2 반응가스를 공급한다. 제 2 반응가스와 기판 상에 흡착된 제 1 반응가스가 반응하여 기판 상에 절연막을 증착하고 부산물은 배기된다. 이때 기판에 증착되는 막은 원자층 단위의 얇은 막이 된다.
제 2 반응가스의 공급을 중단하고 제 2 퍼지가스를 공급한다. 제 2 퍼지가스는 챔버 내부와 기판 상에 흡착되지 않은 반응 부산물을 퍼지한다.
상술한 제 1 반응가스에서부터 제 2 퍼지가스까지 공급하는 단계를 하나의 싸이클로 하여 적어도 한번 이상 반복한다. 바람직하게는 증착하는 두께에 따라 수십회~수천회 반복하여 제 1 절연막(116) 위에 제 2 절연막(118)을 증착할 수 있다. 원자층 두께 단위의 증착이 반복됨에 따라 제 1 절연막(116)이 증착된 트랜치(115')의 나머지 부분의 하부와 측벽에 동일한 두께의 막이 증착되어, 트랜치의 측벽의 각도가 증가하지 않으면서 제 2 절연막(118)이 증착된다. 따라서 트랜치(115')의 내부에 빈공간이 형성되지 않은 상태로 내부를 매립이 가능해진다.
제 2 절연막(118)의 증착은 제 1 절연막(116)에 의해 형성된 트랜치를 완전히 메우지 않은 상태로 종료될 수 있다. 후속 공정에서 평탄화 공정을 수행하는 경우에는 평탄화 공정으로 제거되는 막의 두께를 고려하여 트랜치(115')의 개구부가 완전히 메워지지 않은 상태에서 제 2 절연막(118)의 증착을 중단한다.
상기 제 2 절연막(118)의 증착속도는 종래의 HDP-CVD 증착법에 의한 제 1 절연막(116)의 증착속도에 비해 매우 느리기 때문에 제 2 절연막(118)의 증착 두께는 트랜치(115')의 나머지 영역을 매립할 수 있을 정도의 두께를 가진다.
또한, 제 2 절연막(118)에 의해서 트랜치(115') 내부가 매립되면, 연속적인 공정의 제 1 절연막(116)을 증착할 때와 같은 종래의 HDP-CVD 증착법을 이용하여 제 2 절연막(118) 상에 추가적인 절연막 증착이 이뤄질 수 있다.
이하, 상술한 소자 분리 공간을 매립하기 위한 박막 증착 공정 장치에 대하여 구체적으로 설명한다.
도 4 및 도 5를 참조하면, 먼저 본 실시예에 따른 원자층 증착 장치는 소정의 반응 공간을 갖는 챔버(210)와, 챔버(210) 내부에 반도체 기판(110)이 안착되는 정전척(212)과, 챔버(210)의 외벽에 배치된 플라즈마 발생용 안테나(214)와, 상기 안테나(214)에 고주파 전원을 공급하는 소스 전원 생성부(216)와, 정전척(212)에 바이어스 전원을 공급하는 바이어스 전원 생성부(218)를 포함한다. 안테나(214)와 소스 전원 생성부(216) 사이와 정전척(212)와 바이어스 전원 생성부(218) 사이에는 각각 매칭 회로(미도시)를 포함하여 전원 생성부에서 생성된 전력을 각각의 전극에 최대한 전달할 수 있도록 한다. 물론, 챔버(210)의 반응공간에 소정의 가스를 공급하는 별도의 공급 부재(미도시)와, 가스를 배기하는 배기 부재(미도시)를 더 포함할 수도 있다.
플라즈마의 밀도가 높을수록 플라즈마에 의한 증착속도가 높아지는 경향을 보인다. 따라서 플라즈마의 전자 이온 밀도가 단위 세제곱 센티미터당 10의 11승이상의 고밀도 플라즈마를 형성키기기 위해 전극으로 유도 결합형 플라즈마 발생장치인 안테나(214)를 사용하는 것이 바람직하다. 이때 공급되는 전력의 주파수는 2 내지 60MHz 범위가 일반적으로 사용된다. 전력의 크기는 수백 내지 10kW 이내 범위에서 선택되며, 필요에 따라 10kW 이상의 전력이 공급될 수도 있다. 정전척(212)에도 상기 주파수와 전력의 범위 내에서 선택된 주파수와 크기의 전력이 공급된다.
도 4는 상기 장치를 이용하여 상술한 HDP-CVD 증착에 이은 원자층 증착을 포함한 소자 간 분리 공간을 매립하는 박막 증착 공정을 나타내는 증착 공정 흐름도 이다. 증착하고자 하는 막은 산화규소막(SiO2)이다.
반도체 기판(110)을 챔버(210) 내부에 위치한 정전척(214)에 로딩한다. 비반응가스를 챔버(210) 내부로 공급하고(S112), 외부의 소스 전원 생성부(216)를 통해 생성된 고주파 전원을 안테나(214)에 인가하여 챔버 내부에 플라즈마를 형성시킨다(S114). 이후, 공정가스의 공급과 함께 바이어스 전원 생성부(218)를 통해 생성된 바이어스 전원을 정전척(212)에 인가한다(S116). 공정가스로는 사일렌(Silane) 가스와 산소가스 외에 Ar 등과 같은 비활성가스가 더 포함될 수 있다. 이 단계에서 반도체 기판(110) 상에 제 1 절연막이 증착된다. 반도체 기판(110)의 조건에 따라서, 별도의 DC 전원으로부터 정전척 내부의 전극에 DC 전압이 인가될 수 있고, He 가스를 반도체 기판(110)의 후면에 흘려서 기판을 냉각할 수도 있다.
제 1 절연막이 반도체 기판(110)의 트랜치의 폭과 깊이를 20 내지 80%를 줄이면, 상기 바이어스 전원과 공정가스의 공급을 차단하여 제 1 절연막 증착을 중단한다(S118). 이후, 비반응성 가스를 챔버(210) 내부로 공급하여 공정가스의 잔류가스를 제거할 수도 있다.
제 1 절연막이 증착된 반도체 기판(110)이 위치한 챔버(210) 내부로 제 1 반응가스와 촉매를 공급한다(S120).
제 1 반응 가스로 규소와 할로겐 가스의 화합물을 공급한다. 즉, SinX2n, SinOn-1X2n +2, 및 SinX2n +2 중 적어도 어느 하나를 메인 소스로 하는 가스를 사용한다. 여기서, n은 2와 25 사이의 정수이고, X는 F, Cl, Br 및 l 중 어느 하나의 원소인 것이 바람직하다. 또한, 반응 속도를 증가시키기 위해 제 1 반응 가스 공급시 피리딘(Pyridine)과 같은 촉매 성분을 함께 공급할 수도 있다.
이때, 제 1 반응 가스의 일부가 반도체 기판의 표면 즉, 제 1 절연막 상에 흡착된다. 또한, 제 1 절연막(116)에 의해 그 폭이 줄어든 개구부를 갖는 트랜치의 내부에도 제 1 반응 가스가 유입되어 흡착된다. 다음으로, 제 1 퍼지 가스를 공급하여 챔버(210) 내부의 제 1 반응 가스 및 촉매를 퍼지한다(S122). 제 1 퍼지 가스는 Ar을 포함하는 비활성 가스를 사용하는 것이 바람직하고, 약 1 내지 10초간 챔버 내부로 공급하는 것이 효과적이다.
제 1 반응 가스가 퍼지된 챔버(210) 내부로 제 2 반응 가스를 공급한다(S124). 제 2 반응 가스로는 H2와 O2의 혼합 기체를 사용한다. 상기 혼합 기체 대신 H2O를 사용할 수 있다. 이로써, 제 1 절연막(116) 상에 흡착된 제 1 반응 가스와 공급된 제 2 반응 가스와 반응하여 산화막을 형성한다. 이때, 트랜치 내부에 흡착되어 있는 제 1 반응 가스와 별도 공급된 제 2 반응가스가 반응하여 종횡비가 큰 트랜치 내부에 원자층 두께로 계속적으로 산화막이 증착되어 보이드 없이 트랜치 내부를 매립할 수 있다.
제 2 반응가스를 공급할 때, 공급된 제 2 반응 가스와, 기 주입된 제 1 반응 가스와의 반응 속도를 증가시키기 위해 안테나에 고주파 전원을 함께 공급할 수 있다. 또한, 하부의 바이어스 전원을 고주파 전원과 함께 인가할 수도 있다. 이를 통해 챔버 내부에 플라즈마를 발생시켜 플라즈마에 의한 반응속도를 증가시킬 수 있다.
다음으로, 제 2 퍼지 가스를 공급하여 제 2 반응 가스를 포함하는 반응 부산물을 퍼지한다(S126). 상기의 제 2 퍼지 가스로 Ar을 포함하는 비 활성가스를 사용하는 것이 바람직하고, 1 내지 10초간 공급하는 것이 효과적이다.
이후, 제 2 절연막(118)이 목표로 하는 두께가 되었는지를 판단하여(S128), 제 상기 제 1 반응 가스와 촉매를 다시 공급하는 단계(S120)에서 제 2 퍼지가스를 공급하는 단계(S126)까지를 연속해서 반복한다.
즉, 제 2 절연막으로 트랜치(115) 내부를 충분히 매립할 정도의 두께가 되지 않았을 경우에는 제 1 및 제 2 반응가스를 반응시키는 단계들(S120 내지 S126)을 다수번 반복하여 실시하는 것이 바람직하다. 이때, 반복하는 회수는 목표로 하는 제 2 절연막(118)의 두께와 제 1 및 제 2 반응가스가 반응하여 증착되는 두께에 따라 매우 다양하게 변화될 수 있다. 예를 들어, 제 2 절연막(118)의 목표 증착 두께가 100Å이고 제 1 반응 가스를 공급하고 퍼지한 후, 제 2 반응 가스를 공급하고 퍼지하는 단계를 통해 10Å 두께의 물질막이 증착될 경우는, 제 1 반응 가스를 공급하고, 퍼지한 후, 제 2 반응 가스를 공급하고 퍼지하는 단계를 10회 실시한다.
상술한 원자층 증착 공정을 통해 제 2 절연막(118)이 원자층 두께로 계속적으로 증착되기 때문에, 제 1 절연막(116)에 의해 트랜치(115)의 개구부 폭이 줄어 들더라도, 개구부가 계속적으로 열린 상태에서 트랜치(115) 내부를 메워나갈 수 있어, 보이드 형성없이 트랜치(115) 내부를 완전하게 매립할 수 있다.
본 발명은 상술한 실시예에 한정되지 않고 공정 순서가 다양하게 변화될 수도 있고, 또한 그 적용 분야가 소자 분리막뿐 아니라 그 개구부 폭이 좁고 높은 종횡비를 갖는 리세스 영역(트랜치, 홀)을 절연성막으로 매립하는 모든 공정에 적용될 수 있다.
즉, 상기 실시예의 버퍼 산화막 및 버퍼 질화막 대신 게이트 산화막, 도전성막 및 버퍼 질화막을 순차적으로 증착한 후, 버퍼 질화막, 도전성막, 게이트 산화막 및 반도체 기판의 일부를 식각하여 소자 분리용 트랜치를 형성하고, 이를 절연성막으로 매립하는 SA-STI공정에서도 절연성막을 고밀도 플라즈마 증착 공정을 통해 제 1 절연막을 형성한 후, 제 2 절연막을 원자층 증착 공정을 통해 형성할 수 있다.
이뿐 아니라, 반도체 기판상에 게이트 절연막 및 도전성막을 형성하고, 패터닝 공정을 통해 도전성막과 절연막의 일부를 식각하여 다수의 게이트 전극을 형성한 다음, 게이트 전극 간의 전기적 분리를 위한 층간 절연막의 증착시에도 고밀도 플라즈마 증착 공정을 통해 게이트 전극들 사이 영역의 일부를 제 1 절연막으로 매립하고, 원자층 증착 공정을 통해 게이트 전극들 사이 영역을 제 2 절연막으로 완전히 매립하여 게이트 전극 간을 절연하는 층간 절연막을 형성할 수 있다. 물론 목표로 하는 층간 절연막의 높이를 위해 CVD공정을 통해 제 2 절연막 상에 제 3 절연막을 형성할 수도 있다.
또한, 금속배선을 형성한 다음, 금속배선 간을 절연하기 위한 층간 절연막 증착할 경우에서 본 발명의 플라즈마 증착 공정후, 원자층 증착 공정을 실시하는 방법을 적용할 수도 있다.
이와 같이 본 발명은 제 1 절연막을 고밀도 플라즈마를 이용한 증착 공정을 통해 형성한 후, 제 2 절연막을 원자층 증착 공정을 통해 형성하여 개구부 폭이 개구부의 폭이 100㎚ 이하인 리세스 영역을 효과적으로 매립할 수 있고, 개구부 폭이 50nm이하일 경우에서도 리세스 영역을 완전히 매립할 수 있다.
상술한 바와 같이 본 발명은 고밀도 플라즈마를 이용한 증착과 원자층 증착을 이용하여 개구부의 폭이 좁고, 종횡비가 높은 리세스 영역을 빈 공간 발생 없이 매립할 수 있다.
본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

Claims (14)

  1. 제 1 트랜치가 형성된 반도체 기판을 마련하는 단계;
    제 1 절연막을 증착하여 제 1 트랜치의 일부를 매립하고 상기 제 1 트랜치 보다 폭과 깊이가 좁은 제 2 트랜치를 형성하는 단계; 및
    원자층 증착 공정을 통해 제 2 절연막을 증착하여 상기 제 2 트랜치를 매립하는 단계를 포함하는 박막 증착 방법.
  2. 청구항 1에 있어서,
    상기 제 1 절연막은 플라즈마를 이용한 화학 기상 증착 공정을 이용하여 형성되고, 상기 플라즈마를 이용한 화학 기상 증착 공정 시 플라즈마의 전자 이온 밀도가 단위 세제곱 센티미터당 10의 11승 이상인 박막 증착 방법.
  3. 청구항 2에 있어서,
    상기 플라즈마를 이용한 화학 기상 증착 공정은 2 내지 60MHz 이내의 고주파 전원을 공급하여 플라즈마를 형성시키는 박막 증착 방법.
  4. 청구항 2에 있어서, 상기 플라즈마를 이용한 화학 기상 증착 공정은,
    상기 반도체 기판이 안착된 챔버 내부로 비 반응성 가스를 공급하는 단계;
    챔버 내부에 플라즈마를 발생하는 단계;
    챔버 내부로 반응 가스를 공급하는 단계; 및
    상기 반도체 기판의 하부에 바이어스 전압을 인가하여 증착하는 단계를 포함하는 박막 증착 방법.
  5. 청구항 1에 있어서, 상기 원자층 증착 공정은,
    제 1 반응 가스를 공급하는 단계;
    제 1 퍼지 가스를 공급하는 단계;
    제 2 반응 가스를 공급하는 단계; 및
    제 2 퍼지 가스를 공급하는 단계를 순차적으로 반복하는 박막 증착 방법.
  6. 청구항 5에 있어서,
    상기 제 1 반응 가스는 규소를 포함하는 불활성 가스의 화합물인 박막 증착 방법.
  7. 청구항 5에 있어서,
    상기 제 1 및 제 2 퍼지가스는 비활성 가스인 박막 증착 방법.
  8. 청구항 5에 있어서,
    상기 제 2 반응 가스는 수소와 산소의 혼합가스인 박막 증착 방법.
  9. 청구항 5에 있어서,
    상기 제 1 반응가스 공급시 피리딘과 같은 촉매 성분을 함께 공급하는 박막 증착 방법.
  10. 청구항 5에 있어서,
    상기 제 2 반응 가스 공급시 플라즈마를 발생시키는 박막 증착 방법.
  11. 청구항 1에 있어서,
    상기 제 1 절연막과 제 2 절연막 중 어느 하나는 규소화합물 산화막인 박막 증착 방법.
  12. 청구항 1에 있어서,
    상기 제 2 트랜치의 폭은 상기 제 1 트랜치 폭의 20 내지 80%이고, 상기 제 2 트랜치 측벽의 경사각은 70 내지 90도인 박막 증착 방법.
  13. 청구항 1에 있어서,
    상기 제 1 트랜치는 STI용 공간, 게이트 전극 간의 공간 및 금속패턴 간의 공간 중 어느 하나인 박막 증착 방법.
  14. 청구항 13에 있어서,
    상기 제 1 트랜치의 폭은 100㎚이하이고, 깊이와 폭의 비가 2:1 내지 20:1인 박막 증착 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712729B1 (ko) * 2007-02-09 2007-05-04 주식회사 아토 절연막 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010013862A (ko) * 1997-06-18 2001-02-26 노스이스턴 유니버시티 칼날을 다이아몬드성 탄소로 코팅하는 방법
KR100356965B1 (ko) * 2000-07-13 2002-10-18 주식회사 에버테크 원자층 박막 증착장치
JP2002541332A (ja) * 1999-04-14 2002-12-03 アーサー シャーマン シーケンシャル化学気相成長法
KR20060032923A (ko) * 2004-10-13 2006-04-18 삼성전자주식회사 원자층증착법을 이용한 박막 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010013862A (ko) * 1997-06-18 2001-02-26 노스이스턴 유니버시티 칼날을 다이아몬드성 탄소로 코팅하는 방법
JP2002541332A (ja) * 1999-04-14 2002-12-03 アーサー シャーマン シーケンシャル化学気相成長法
KR100356965B1 (ko) * 2000-07-13 2002-10-18 주식회사 에버테크 원자층 박막 증착장치
KR20060032923A (ko) * 2004-10-13 2006-04-18 삼성전자주식회사 원자층증착법을 이용한 박막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712729B1 (ko) * 2007-02-09 2007-05-04 주식회사 아토 절연막 형성 방법

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