KR20060124432A - 슬루 레이트 조절이 가능한 소스 드라이버 - Google Patents

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KR20060124432A KR1020050046359A KR20050046359A KR20060124432A KR 20060124432 A KR20060124432 A KR 20060124432A KR 1020050046359 A KR1020050046359 A KR 1020050046359A KR 20050046359 A KR20050046359 A KR 20050046359A KR 20060124432 A KR20060124432 A KR 20060124432A
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Abstract

본 발명은 액정 표시 장치에 포함된 소스 드라이버에 관한 것으로, 소스 드라이버 내의 출력 버퍼의 슬루 레이트를 슬루 레이트 제어 신호로 조절하여, 출력 전압이 로우 슬루 레이트로 동작하게 되어, 공통 전압의 왜곡 현상을 방지할 수 있게 된다.

Description

슬루 레이트 조절이 가능한 소스 드라이버{SOURCE DRIVER CAPABLE OF CONTROLLING SLEW RATE}
도 1은 일반적인 액정 표시 장치를 보여주는 도면이다.
도 2는 도 1의 소스 드라이버를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 종래 기술에 따른 출력 버퍼를 나타내는 회로도이다.
도 4는 소스 라인 구동 신호에 의해 공통 전압이 왜곡되는 것을 보여주는 타이밍도이다.
도 5는 본 발명의 바람직한 실시예에 따른 출력 전압의 슬루 레이트 제어 방법을 보여주는 블록도이다.
도 6은 도 5에 도시된 출력 버퍼를 나타내는 회로도이다.
도 7은 출력 스위치를 이용한 슬루 레이트 감소 방법을 보여주는 블록도이다.
도 8A와 도 8B는 출력 스위치들의 연결을 보여주는 회로도이다.
도 9는 슬루 레이트 제어 신호에 의한 소스 라인 구동 신호의 슬루 레이트 변화를 보여주는 타이밍도이다.
도 10은 전원 제어 신호로 출력 버퍼의 슬루 레이트를 제어하는 방법을 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 600, 700, 800 : 소스 드라이버 110 : DAC
120, 180 : 출력 버퍼 130 : 출력 스위치
140 : 공유 스위치 150 : 부하
1000 : 소스 드라이버부 2000 : 게이트 드라이버부
3000 : 패널 4000 : 타이밍 컨트롤러
5000 : 전원 제어부
본 발명은 액정 표시 장치(LCD : Liquid Crystal Display Device)에 관한 것으로, 구체적으로는 액정 표시 장치에 포함된 소스 드라이버에 관한 것이다.
액정 표시 장치는 소형화, 저전력 소모의 장점들을 가지며, 노트북 컴퓨터 및 LCD TV 등에 이용되고 있다. 특히, 스위치 소자로서 박막 트랜지스터(TFT : Thin Film Transistor)를 이용하는 액티브 매트릭스 타입(Active Matrix Type)의 액정 표시 장치는 동영상을 표시하기에 적합하다.
도 1은 일반적인 액정 표시 장치를 보여주는 도면이다. 도 1을 참조하면, 액정 표시 장치는 액정 패널(Liquid Crystal Panel)(3000), 다수의 소스 라인(SL : Source Line)들을 각각 가지는 소스 드라이버부(SD : Source Driver)(1000), 및 다수의 게이트 라인(GL : Gate Line)들을 각각 가지는 게이트 드라이버부(GD : Gate Driver)(2000)를 포함한다. 소스 라인은 데이터 라인(Data Line) 또는 채널(Channel)이라고도 한다.
소스 드라이버부(1000)의 각 소스 드라이버(SD)들은 액정 패널(3000) 상에 배치되는 소스 라인(SL)들을 구동한다. 게이트 드라이버부(2000)의 각 게이트 드라이버(GD)는 액정 패널(3000) 상에 배치되는 게이트 라인(GL)들을 구동한다.
액정 패널(3000)은 다수의 픽셀(Pixel)(300)들을 포함한다. 각각의 픽셀(300)들은 스위치 트랜지스터(Switch Transistor)(TR), 액정으로부터의 전류 누설을 감소시키기 위한 저장 커패시터(Storage Capacitor)(CST), 및 액정 커패시터(Liquid Crystal Capacitor)(CLC)를 포함한다. 스위치 트랜지스터(TR)는 게이트 라인(GL)을 구동하는 신호에 응답하여 턴-온/턴-오프(turn-on/turn-off)되고, 스위치 트랜지스터(TR)의 일 단자는 소스 라인(SL)에 연결된다. 저장 커패시터(CST)는 스위치 트랜지스터(TR)의 타 단자와 접지 전압(VSS)사이에 연결되고, 액정 커패시터(CLC)는 스위치 트랜지스터(TR)의 타 단자와 공통 전압(Common Voltage)(VCOM) 사이에 연결된다. 예를 들어, 공통 전압(VCOM)은 전원 전압(VDD)/2 일 수 있다.
도 2는 도 1의 소스 드라이버를 개략적으로 나타내는 도면이다. 도 2를 참조하면, 소스 드라이버(100)는 디지털-아날로그 변환기(Digital-to-Analog Converter)(DAC, 110), 출력 버퍼(Output Buffer)(120)들, 출력 스위치(Output Switch)(130)들, 및 전하 공유 스위치(Charge Sharing Switch)(140)들을 포함한다.
DAC(110)는 디지털 영상 신호들(Digital Image Signals)을 아날로그 영상 신호들(Analog Image Signals)로 변환하여 출력한다. DAC(110)에서 출력되는 각각의 아날로그 영상 신호들은 계조 레벨 전압(Gray Level Voltage)을 나타낸다.
각각의 출력 버퍼들(120)은 대응되는 아날로그 영상 신호를 증폭하여 대응되는 출력 스위치(130)로 전달한다. 출력 스위치(130)는 출력 스위치 제어 신호들(OSW, /OSW)의 활성화에 응답하여 증폭된 아날로그 영상 신호를 소스 라인 구동 신호(Y1, Y2, ..., Yn 중 하나)로서 출력한다. 상기 소스 라인 구동 신호는 소스 라인에 연결된 부하(load)(LD, 150)에 공급된다.
도 3은 도 2에 도시된 종래 기술에 따른 출력 버퍼를 나타내는 회로도이다. 도 3을 참조하면, 종래의 출력 버퍼(120)는 레일-투-레일 연산 증폭기(Rail-to-Rail Operation Amplifier)로 구현된다. 종래의 출력 버퍼(120)는 입력부(Input Portion)(121), 증폭부(Amplifier Portion)(122), 커패시터부(123), 및 출력부(124)를 포함하며, 출력 신호(out)가 입력 신호들(inp, inn)중 반전(inverting) 입력 신호(inn)로 피드백(feedback)되는 전압 팔로워 구조(voltage follower configuration)를 가진다. 제 1 입력 신호(inp)는 아날로그 영상 신호이고, 제 2 입력 신호(inn)는 소스 라인 구동 신호이다.
종래의 출력 버퍼(120)의 출력 전압의 슬루 레이트(SR : Slew Rate)는 다음 같이 주어진다.
Figure 112005028998937-PAT00001
상기 수학식 1에서, Vout는 출력 버퍼(120)의 출력 전압이고, IMP3은 제 3 피모스 트랜지스터(MP3)를 통해 흐르는 전류량이고, IMN3는 제 3 엔모스 트랜지스터(MN3)를 통해 흐르는 전류량이며, C는 커패시터부(123)에 포함된 커패시터(C)의 커패시턴스이다.
도 4는 소스 라인 구동 신호에 의해 공통 전압이 왜곡되는 것을 보여주는 타이밍도이다. 출력 버퍼(120)를 통하여 발생되는 소스 라인 구동 신호(Y1)의 슬루 레이트가 커지게 되면, 소스 라인 구동 신호(Y1)가 갑자기 상승 또는 하강하게 된다. 따라서, 소스 라인 구동 신호(Y1)와 소스 라인(SL)으로 연결된 공통 전압(VCOM)이 왜곡되는 현상이 발생하게 된다. 공통 전압(VCOM)이 왜곡되면 패널에 잡음이 발생하거나 영상이 흔들리는 현상이 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 출력 전압의 슬루 레이트를 조절하여 공통 전압의 왜곡 현상을 방지하는 소스 드라이버를 제공하는데 있다.
본 발명의 일 실시예에 있어서, 소스 드라이버는 소스 라인들을 각각 구동하기 위한 다수의 출력 버퍼들과 상기 소스 라인들의 전압 레벨을 전하 공유 시간 동안 공유하기 위한 전압 공유부와 그리고, 상기 전하 공유 시간의 종료에 응답하여 슬루 레이트 조절 시간 동안 상기 출력 버퍼의 슬루 레이트를 조절하는 제어부를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 소스 드라이버는 소스 라인들을 각각 구동하기 위한 다수의 출력 버퍼들과 상기 소스 라인들의 출력 전압을 제어하는 출력 스위치들과 상기 소스 라인들의 전압 레벨을 전하 공유 시간 동안 공유하기 위한 공유 스위치들과 그리고, 상기 전하 공유 시간의 종료에 응답하여 슬루 레이트 조절 시간 동안 상기 출력 버퍼들의 슬루 레이트를 조절하는 제어 신호와 상기 출력 스위치들과 상기 공유 스위치들의 동작을 제어하는 신호를 발생하는 제어 신호 발생부를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 소스 드라이버는 소스 라인들을 각각 구동하기 위한 다수의 출력 버퍼들과 상기 소스 라인들의 출력 전압과 상기 출력 버퍼에 흐르는 전류의 양을 제어하는 출력 스위치들과 상기 소스 라인들의 전압 레벨을 전하 공유 시간 동안 공유하기 위한 공유 스위치들과 그리고, 상기 전하 공유 시간의 종료에 응답하여 슬루 레이트 조절 시간 동안 상기 출력 버퍼의 슬루 레이트를 조절하는 제어 신호와 상기 출력 스위치들과 상기 공유 스위치들의 동작을 제어하는 신호를 발생하는 제어 신호 발생부를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 소스 드라이버는 소스 라인들을 각각 구동하기 위한 다수의 출력 버퍼들과 상기 소스 라인들의 출력 전압을 제어하는 출력 스위치들과 상기 소스 라인들의 전압 레벨을 전하 공유 시간 동안 공유하기 위한 공유 스위치들과 그리고, 상기 출력 스위치들과 상기 공유 스위치들의 동작을 제어하는 신호를 발생하는 제어 신호 발생부를 포함하며, 상기 출력 버퍼들의 슬루 레이트는 외부로부터 입력되는 전원 제어 신호에 의해 조절되는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도 5 내지 도 10들을 참조하여 상세히 설명하도록 한다.
도 5는 본 발명의 바람직한 실시예에 따른 출력 전압의 슬루 레이트 제어 방법을 보여주는 블록도이다. 도 5를 참조하면, 소스 드라이버(600)는 디지털-아날로그 변환기(Digital-to-Analog Converter)(DAC, 110), 출력 버퍼(Output Buffer)(180), 출력 스위치(Output Switch)(130), 전하 공유 스위치(Charge Sharing Switch)(140), 부하(LD)(150), 및 제어 신호 발생부(190)를 포함한다.
DAC(110)는 디지털 영상 신호들(Digital Image Signals)을 아날로그 영상 신호들(Analog Image Signals)로 변환하여 출력한다. DAC(110)에서 출력되는 각각의 아날로그 영상 신호들은 계조 레벨 전압(Gray Level Voltage)을 나타낸다.
출력 버퍼(180)는 대응되는 아날로그 영상 신호를 증폭하여 대응되는 출력 스위치(130)로 전달한다. 출력 스위치(130)는 출력 스위치 제어 신호들(OSW, /OSW)의 활성화에 응답하여 증폭된 아날로그 영상 신호를 소스 라인 구동 신호(Y1)로서 출력한다. 상기 소스 라인 구동 신호(Y1)는 소스 라인(SL)에 연결된 부하(150)에 공급된다.
전하 공유 스위치(140)는 공유 스위치 제어 신호들(CSW, /CSW)의 활성화에 응답하여 전체 소스 라인들에 연결된 부하(150)들에 저장된 전하들을 공유시켜 소스 라인 구동 신호의 전압을 소정의 프리차지 전압(Precharge Voltage)으로 프리차징(Precharging)한다. 상기 프리차지 전압은, 이웃하는 소스 라인 구동 신호들의 전압 극성(Polarity)이 서로 반대일 때(예를 들어, 제 1 소스 라인 구동 신호(Y1)의 전압이 VDD와 VDD/2 사이의 정극성(Positive Polarity)의 전압이고 제 2 소스 라인 구동 신호(Y2)의 전압이 VDD/2와 VSS(접지 전압) 사이의 부극성의 전압일 때), VDD/2 일 수 있다. 이러한 전하 공유 방법은 출력 버퍼(180)의 전류 공급 부담을 감소시키기 위하여 대형 액정 패널 구동용 소스 드라이버에서 대부분 사용된다.
전하 공유 스위치(140)는 출력 스위치(130)가 턴-온되기 전, 전하 공유 시간 (Charge Sharing Time)동안 전체 소스 라인 구동 신호들의 전압이 VDD/2가 되도록 제어한다. 즉, 전체 소스 라인 구동 신호들의 전압이 VDD/2로 프리차지된 후, 턴-온된 출력 스위치(130)는 출력 버퍼(120)에 의해 증폭된 소스 라인 구동 신호를 부 하(LD)에 공급한다.
제어 신호 발생부(190)는 스위치 제어부(191)와 슬루 레이트 제어부(192)로 구성된다. 스위치 제어부(191)는 타이밍 컨트롤러(4000)로부터 출력 인에이블 신호(OE)를 입력받아 전하 공유 스위치(140)와 출력 스위치(130)를 활성화시키는 제어 신호들(CSW, OSW)을 발생한다. 슬루 레이트 제어부(192)는 스위치 제어부(191)로부터 출력되는 공유 스위치 제어 신호(CSW)를 입력받아, 슬루 레이트 제어 신호(φ1)를 생성한다. 슬루 레이트 제어 신호(φ1)는 출력 버퍼(180)에 인가되어 출력 전압의 슬루 레이트를 조절한다. 슬루 레이트 제어 신호(φ1)는 공유 스위치 제어 신호(CSW)가 하이(High)에서 로우(Low)로 천이될 때, 인에이블 되며, 공유 스위치 제어 신호(CSW)와 동일한 파형을 가지게 된다.
도 6은 도 5에 도시된 출력 버퍼를 나타내는 회로도이다. 출력 버퍼(180)는 입력부(Input Portion)(181), 증폭부(Amplifier Portion)(122), 커패시터부(123), 및 출력부(124)를 포함하며, 출력 신호(out)가 입력 신호들(inp, inn)중 반전(inverting) 입력 신호(inn)로 피드백(feedback)되는 전압 팔로워 구조(voltage follower configuration)를 가진다. 제 1 입력 신호(inp)는 아날로그 영상 신호이고, 제 2 입력 신호(inn)는 소스 라인 구동 신호이다.
입력부(181)는 피모스(PMOS) 트랜지스터들(MP1, MP2, MP3') 및 엔모스(NMOS) 트랜지스터들(MN1, MN2, MN3')을 포함하며, 서로 상보(complementary) 신호 관계인 제 1 입력 신호(inp)와 제 2 입력 신호(inn)를 수신한다.
도 6의 출력 버퍼(180)의 입력부(181)가 도 3의 종래 기술에 따른 출력 버퍼(120)의 입력부(121)와 다른 점은 전류원이 되는 제 3 피모스 트랜지스터(MP3)와 제 3 엔모스 트랜지스터(MN3)의 구성을 달리한 점이다. 도 3의 제 3 피모스 트랜지스터(MP3)는 2개의 제 3 추가 피모스 트랜지스터들(MP3')이 병렬 연결되어 제 1 스위치(SW1)에 의해 동작되도록 구성되었으며, 도 3의 제 3 엔모스 트랜지스터(MN3)는 2개의 제 3 추가 엔모스 트랜지스터들(MN3')이 병렬 연결되어 제 2 스위치(SW2)에 의해 동작되도록 구성된다. 제 3 추가 피모스 트랜지스터(MP3')와 제 3 추가 엔모스 트랜지스터(MN3') 각각의 크기는 제 3 피모스 트랜지스터(MP3)와 제 3 엔모스 트랜지스터(MN3)의 절반이 된다. 제 1 스위치(SW1)와 제 2 스위치(SW2)는 제어 신호 발생부(190)로부터 발생되는 슬루 레이트 제어 신호(φ1)로 제어된다.
증폭부(122)는 폴디드 캐스코드 부분(folded cascode portion)으로서, 피모스 트랜지스터들(MP4 ~ MP7), 엔모스 트랜지스터들(MN4 ~ MN7), 캐스코드 트랜지스 터들(MC1 ~ MC4)을 포함하며, 입력부(181)의 출력 신호들을 수신하여 입력 신호들(inp, inn)을 증폭한다. 제 4 및 제 6 피모스 트랜지스터들(MP4, MP6)의 게이트들에 제 2 바이어스 전압(vb2)이 인가되고, 제 4 및 제 6 엔모스 트랜지스터들(MN4, MN6)의 게이트들에 제 3 바이어스 전압(vb3)이 인가된다. 그리고, 제 2 및 제 4 캐스코드 트랜지스터들(MC2, MC4)의 게이트들에 제 1 제어 전압(vc1)이 인가되고, 제 1 및 제 3 캐스코드 트랜지스터들(MC1, MC3)의 게이트들에 제 2 제어 전압(vc2)이 인가된다.
커패시터부(123)는 두 개의 커패시터(C)들을 포함하며, 출력 신호(out)의 주파수 특성(Frequency Characteristics)을 안정화시키는 역할을 수행한다. 즉, 커패시터부(123)는 출력 버퍼(180)의 출력 신호(out)가 발진(Oscillation)하지 않도록 제어한다. 커패시터부(123)는 밀러 보상(Miller Compensation) 커패시터부라고도 한다.
출력부(124)는 피모스 트랜지스터(MP8) 및 엔모스 트랜지스터(MN8)를 포함하며, 증폭부(122)의 출력 신호들을 수신하여 출력 버퍼(180)의 출력 신호(out)를 발생한다. 상기 출력 신호(out)는 소스 라인 구동 신호이다.
출력 버퍼(180)의 슬루 레이트는 슬루 레이트 제어 신호(φ1)에 의해 제 1 스위치(SW1)와 제 2 스위치(SW2)가 어떻게 동작하느냐에 따라, 하이(High) 슬루 레이트와 로우(Low) 슬루 레이트가 된다.
만약, 슬루 레이트 제어 신호(φ1)에 의해 제 1 스위치(SW1)와 제 2 스위치(SW2)가 턴-온되면, 출력 전압은 하이 슬루 레이트가 되어, 종래의 출력 버퍼(120) 에 의한 슬루 레이트와 동일하게 된다. 하이 슬루 레이트 값은 다음과 같이 주어진다.
Figure 112005028998937-PAT00002
만약, 슬루 레이트 제어 신호(φ1)에 의해 제 1 스위치(SW1)와 제 2 스위치(SW2)가 턴-오프되면, 출력 전압은 로우 슬루 레이트가 되어, 종래의 출력 버퍼(120)에 의한 슬루 레이트의 절반이 된다. 로우 슬루 레이트 값은 다음과 같이 주어진다.
Figure 112005028998937-PAT00003
따라서, 슬루 레이트 제어 신호(φ1)로 출력 버퍼(180)에서 발생되는 출력 전압(Vout)의 슬루 레이트 조절이 가능해진다. 즉, 특정 구간에서 출력 전압(Vout)의 슬루 레이트를 로우로 제어하여, 공통 전압(VCOM)의 왜곡 현상을 막을 수 있게 된다.
도 7은 출력 스위치를 이용한 슬루 레이트 감소 방법을 보여주는 블록도이다. 도 7은 출력 스위치들(131, 132)을 제 3 스위치(SW3)로 연결하여, 출력 저항(Ron)을 크게 하여, 출력 버퍼(180)의 출력부(124)에 흐르는 전류 양을 감소시킴으로써, 공통 전압(VCOM)의 왜곡 현상을 방지하고자 하는 방식이다. 제 3 스위치 (SW3)는 출력 버퍼(180) 내의 제 1 및 제 2 스위치(SW1, SW2)와 마찬가지로 슬루 레이트 제어 신호(φ1)로 제어된다.
도 8A와 도 8B는 출력 스위치들의 연결을 보여주는 회로도로, 출력 스위치들(131, 132)은 직렬 또는 병렬 연결되어, 슬루 레이트 제어 신호(φ1)에 의해 출력 저항(Ron)을 증가시키거나 감소시키게 된다.
도 9는 슬루 레이트 제어 신호에 의한 소스 라인 구동 신호의 슬루 레이트 변화를 보여주는 타이밍도이다.
타이밍 컨트롤러(4000)로부터 출력 인에이블 신호(OE)가 입력되면, 공유 스위치 제어 신호(CSW)가 인에이블 된 후, 출력 스위치 제어 신호(OSW)가 인에이블 된다. 슬루 레이트 제어 신호(φ1)는 공유 스위치 제어 신호(CSW)가 T1 시간만큼 지연된 신호로, 슬루 레이트 제어 신호(φ1)의 인에이블 시간 T2는 T1과 동일하다. 슬루 레이트 제어 신호(φ1)가 인에이블 되면, 출력 버퍼(180)는 특정 구간(T2)에서 로우 슬루 레이트로 동작하게 되어, 빠른 출력 전압 상승으로 인한 공통 전압(VCOM) 왜곡 현상을 방지할 수 있게 된다.
도 10은 전원 제어 신호로 출력 버퍼의 슬루 레이트를 제어하는 방법을 보여주는 블록도이다. 도 5와 도 7은 슬루 레이트 제어 신호(φ1)를 이용하여 특정 구간(T2)에서만 출력 버퍼(180)가 로우 슬루 레이트로 동작하는 방식이라면, 도 10은 출력 버퍼(180)가 항상 로우 슬루 레이트로 동작할 수 있게 하는 방식이다. 즉, 전원 제어부(5000)로부터 입력되는 전원 제어 신호(PC : Power Control Signal)의 하이 또는 로우 신호를 활용하여 출력 버퍼의 제 1 및 제 2 스위치(SW1, SW2)를 제어 하게 된다. 이때, 출력 버퍼(180)는 항상 로우 슬루 레이트로 동작할 수 있게 된다. 일반적으로 전원 제어 신호(PC)는 소스 드라이버(800)의 LPC(Low Power Control) 핀을 통하여 입력된다.
또한, 전원 제어 신호(PC)는 도 7의 블록에도 적용될 수 있으며, 슬루 레이트 제어 신호(φ1)를 대신하여, 제 3 스위치(SW3)를 제어하는 신호로 사용되게 된다.
이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 출력 전압이 로우 슬루 레이트로 동작할 수 있는 소스 드라이버를 제공하여, 공통 전압의 왜곡 현상을 방지할 수 있게 된다.

Claims (30)

  1. 액정 표시 장치의 소스 드라이버에 있어서:
    소스 라인들을 각각 구동하기 위한 다수의 출력 버퍼들과;
    상기 소스 라인들의 전압 레벨을 전하 공유 시간 동안 공유하기 위한 전압 공유부와; 그리고
    상기 전하 공유 시간의 종료에 응답하여 슬루 레이트 조절 시간 동안 상기 출력 버퍼의 슬루 레이트를 조절하는 제어부를 포함하는 소스 드라이버.
  2. 제 1 항에 있어서,
    상기 제어부는 상기 전하 공유 시간이 종료된 직후 활성화되어 상기 출력 버퍼의 슬루 레이트를 감소시키는 슬루 레이트 제어 신호를 발생하는 것을 특징으로 하는 소스 드라이버.
  3. 제 1 항에 있어서,
    상기 전하 공유 시간과 상기 슬루 레이트 조절 시간은 동일한 것을 특징으로 하는 소스 드라이버.
  4. 제 1 항에 있어서,
    상기 전압 공유부는 다수의 공유 스위치들로 구성되는 것을 특징으로 하는 소스 드라이버.
  5. 제 4 항에 있어서,
    상기 공유 스위치들은 공유 스위치 제어 신호에 의해 동작이 제어되는 것을 특징으로 하는 소스 드라이버.
  6. 제 5 항에 있어서,
    상기 공유 스위치 제어 신호는 상기 제어부로부터 출력되는 것을 특징으로 하는 소스 드라이버.
  7. 액정 표시 장치의 소스 드라이버에 있어서:
    소스 라인들을 각각 구동하기 위한 다수의 출력 버퍼들과;
    상기 소스 라인들의 출력 전압을 제어하는 출력 스위치들과;
    상기 소스 라인들의 전압 레벨을 전하 공유 시간 동안 공유하기 위한 공유 스위치들과; 그리고
    상기 전하 공유 시간의 종료에 응답하여 슬루 레이트 조절 시간 동안 상기 출력 버퍼들의 슬루 레이트를 조절하는 제어 신호와 상기 출력 스위치들과 상기 공유 스위치들의 동작을 제어하는 신호를 발생하는 제어 신호 발생부를 포함하는 것을 특징으로 하는 소스 드라이버.
  8. 제 7 항에 있어서,
    상기 제어 신호 발생부는,
    상기 출력 스위치들과 상기 공유 스위치들의 동작을 각각 제어하는 출력 스위치 제어 신호와 공유 스위치 제어 신호를 발생하는 스위치 제어부와;
    상기 출력 버퍼들의 슬루 레이트를 조절하는 슬루 레이트 제어 신호를 발생하는 슬루 레이트 제어부를 포함하는 것을 특징으로 하는 소스 드라이버.
  9. 제 8 항에 있어서,
    상기 출력 스위치 제어 신호와 상기 공유 스위치 제어 신호는 외부로부터 입력되는 출력 인에이블 신호를 참조하여 발생하는 것을 특징으로 하는 소스 드라이버.
  10. 제 9 항에 있어서,
    상기 슬루 레이트 제어 신호는 상기 공유 스위치 제어 신호에 응답하여 발생하며, 상기 공유 스위치 제어 신호가 하이(High)에서 로우(Low)로 천이할 때, 상기 슬루 레이트 제어 신호는 활성화되는 것을 특징으로 하는 소스 드라이버.
  11. 제 10 항에 있어서,
    상기 슬루 레이트 제어 신호가 활성화되는 시간은 상기 공유 스위치 제어 신호가 활성화되는 시간과 동일한 것을 특징으로 하는 소스 드라이버.
  12. 제 11 항에 있어서,
    상기 슬루 레이트 제어 신호가 활성화되면, 상기 출력 버퍼의 슬루 레이트가 감소되는 것을 특징으로 하는 소스 드라이버.
  13. 제 12 항에 있어서,
    상기 출력 버퍼는,
    아날로그 영상 신호와 상기 출력 전압이 입력되는 입력부와;
    상기 아날로그 영상 신호를 증폭하는 증폭부와;
    상기 출력 전압의 주파수 특성이 안정되도록 하는 커패시터부와; 그리고
    상기 증폭부에 의해 증폭된 신호들에 응답하여 상기 소스 라인 구동 신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 소스 드라이버.
  14. 제 13 항에 있어서,
    상기 입력부는 상기 슬루 레이트 제어 신호를 입력받아 전류원 트랜지스터에 흐르는 전류를 제어하는 것을 특징으로 하는 소스 드라이버.
  15. 제 13 항에 있어서,
    상기 출력 버퍼는 레일-투-레일 연산 증폭기로 구현되는 것을 특징으로 하는 소스 드라이버.
  16. 액정 표시 장치의 소스 드라이버에 있어서:
    소스 라인들을 각각 구동하기 위한 다수의 출력 버퍼들과;
    상기 소스 라인들의 출력 전압과 상기 출력 버퍼에 흐르는 전류의 양을 제어하는 출력 스위치들과;
    상기 소스 라인들의 전압 레벨을 전하 공유 시간 동안 공유하기 위한 공유 스위치들과; 그리고
    상기 전하 공유 시간의 종료에 응답하여 슬루 레이트 조절 시간 동안 상기 출력 버퍼의 슬루 레이트를 조절하는 제어 신호와 상기 출력 스위치들과 상기 공유 스위치들의 동작을 제어하는 신호를 발생하는 제어 신호 발생부를 포함하는 것을 특징으로 하는 소스 드라이버.
  17. 제 16 항에 있어서,
    상기 제어 신호 발생부는,
    상기 출력 스위치들과 상기 공유 스위치들의 동작을 각각 제어하는 출력 스위치 제어 신호와 공유 스위치 제어 신호를 발생하는 스위치 제어부와;
    상기 출력 버퍼들의 슬루 레이트를 조절하며, 상기 출력 스위치들의 출력 저항을 조절하여 상기 출력 버퍼에 흐르는 상기 전류의 양을 제어하는 슬루 레이트 제어 신호를 발생하는 슬루 레이트 제어부를 포함하는 것을 특징으로 하는 소스 드라이버.
  18. 제 16 항에 있어서,
    상기 출력 스위치는 하나 이상의 스위치들이 직렬 또는 병렬 연결되어 상기 출력 저항 값이 상기 슬루 레이트 제어 신호에 의해 제어되는 것을 특징으로 하는 소스 드라이버.
  19. 제 17 항에 있어서,
    상기 출력 스위치 제어 신호와 상기 공유 스위치 제어 신호는 외부로부터 입력되는 출력 인에이블 신호를 참조하여 발생하는 것을 특징으로 하는 소스 드라이버.
  20. 제 19 항에 있어서,
    상기 슬루 레이트 제어 신호는 상기 공유 스위치 제어 신호에 응답하여 발생하며, 상기 공유 스위치 제어 신호가 하이(High)에서 로우(Low)로 천이할 때, 상기 슬루 레이트 제어 신호는 활성화되는 것을 특징으로 하는 소스 드라이버.
  21. 제 20 항에 있어서,
    상기 슬루 레이트 제어 신호가 활성화되는 시간은 상기 공유 스위치 제어 신호가 활성화되는 시간과 동일한 것을 특징으로 하는 소스 드라이버.
  22. 제 21 항에 있어서,
    상기 슬루 레이트 제어 신호가 활성화되면, 상기 출력 버퍼의 슬루 레이트는 감소되는 것을 특징으로 하는 소스 드라이버.
  23. 제 22 항에 있어서,
    상기 출력 버퍼는,
    아날로그 영상 신호와 상기 출력 전압이 입력되는 입력부와;
    상기 아날로그 영상 신호를 증폭하는 증폭부와;
    상기 출력 전압의 주파수 특성이 안정되도록 하는 커패시터부와; 그리고
    상기 증폭부에 의해 증폭된 신호들에 응답하여 상기 소스 라인 구동 신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 소스 드라이버.
  24. 제 23 항에 있어서,
    상기 입력부는 상기 슬루 레이트 제어 신호를 입력받아 전류원 트랜지스터에 흐르는 전류를 제어하는 것을 특징으로 하는 소스 드라이버.
  25. 제 23 항에 있어서,
    상기 출력 버퍼는 레일-투-레일 연산 증폭기로 구현되는 것을 특징으로 하는 소스 드라이버.
  26. 액정 표시 장치의 소스 드라이버에 있어서:
    소스 라인들을 각각 구동하기 위한 다수의 출력 버퍼들과;
    상기 소스 라인들의 출력 전압을 제어하는 출력 스위치들과;
    상기 소스 라인들의 전압 레벨을 전하 공유 시간 동안 공유하기 위한 공유 스위치들과; 그리고
    상기 출력 스위치들과 상기 공유 스위치들의 동작을 제어하는 신호를 발생하는 제어 신호 발생부를 포함하며,
    상기 출력 버퍼들의 슬루 레이트는 외부로부터 입력되는 전원 제어 신호에 의해 조절되는 것을 특징으로 하는 소스 드라이버.
  27. 제 26 항에 있어서,
    상기 전원 제어 신호는 상기 소스 드라이버의 LPC(Low Power Control) 핀으로 입력되는 신호인 것을 특징으로 하는 소스 드라이버.
  28. 제 26 항에 있어서,
    상기 출력 버퍼는,
    아날로그 영상 신호와 상기 출력 전압이 입력되는 입력부와;
    상기 아날로그 영상 신호를 증폭하는 증폭부와;
    상기 출력 전압의 주파수 특성이 안정되도록 하는 커패시터부와; 그리고
    상기 증폭부에 의해 증폭된 신호들에 응답하여 상기 소스 라인 구동 신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 소스 드라이버.
  29. 제 28 항에 있어서,
    상기 입력부는 상기 전원 제어 신호를 입력받아 전류원 트랜지스터에 흐르는 전류를 제어하는 것을 특징으로 하는 소스 드라이버.
  30. 제 28 항에 있어서,
    상기 출력 버퍼는 레일-투-레일 연산 증폭기로 구현되는 것을 특징으로 하는 소스 드라이버.
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