KR20060124085A - Demultiplexer of liquid crystal display and driving method thereof - Google Patents

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KR20060124085A
KR20060124085A KR1020050045830A KR20050045830A KR20060124085A KR 20060124085 A KR20060124085 A KR 20060124085A KR 1020050045830 A KR1020050045830 A KR 1020050045830A KR 20050045830 A KR20050045830 A KR 20050045830A KR 20060124085 A KR20060124085 A KR 20060124085A
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윤수영
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Abstract

A demultiplexer of a liquid crystal display and a driving method thereof are provided to reduce the characteristic change and degradation of MUX TFTs(Multiplexer Thin Film Transistors) caused due to gate-bias stress to the minimum, by forming a pause period by alternately operating the MUX TFTs. A demultiplexer(64) of a liquid crystal display includes a control signal generating unit(67) for generating first and second control signals(Phi1A~Phi3A,Phi1B~Phi3B); a first switch element for supplying data sent from source lines(SL1~SLm/3) to one of plural output lines in response to the first control signal; and a second switch element for supplying data sent from the source line to the selected output line in response to the second control signal. The first and second switch elements are connected in parallel between the source line and the selected output line.

Description

액정표시장치의 디멀티플렉서와 그 구동방법{Demultiplexer of Liquid Crystal Display and Driving Method thereof}Demultiplexer of liquid crystal display and driving method thereof

도 1은 종래의 액정표시장치를 개략적으로 도시하는 도면.1 is a view schematically showing a conventional liquid crystal display device.

도 2는 도 1에 도시되어진 디멀티플렉서들에 공급되는 신호들의 파형도.FIG. 2 is a waveform diagram of signals supplied to the demultiplexers shown in FIG. 1. FIG.

도 3은 시료용 a-Si:H 박막트랜지스터의 게이트단자에 정극성 전압을 인가할 때 전압 인가 시간에 따른 박막트랜지스터의 문턱전압과 전달 특성 곡선의 이동을 보여 주는 도면. FIG. 3 is a diagram illustrating a shift of a threshold voltage and a transfer characteristic curve of a thin film transistor according to a voltage application time when a positive voltage is applied to a gate terminal of a sample a-Si: H thin film transistor.

도 4는 시료용 a-Si:H 박막트랜지스터의 게이트단자에 부극성 전압을 인가할 때 전압 인가 시간에 따른 박막트랜지스터의 문턱전압과 전달 특성 곡선의 이동을 보여 주는 도면. FIG. 4 is a diagram illustrating a shift of a threshold voltage and a transfer characteristic curve of a thin film transistor according to a voltage application time when a negative voltage is applied to a gate terminal of a sample a-Si: H thin film transistor.

도 5는 동일한 게이트전압이 반복적으로 인가될 때 디멀티플렉서 내의 트랜지스터에 가해지는 누적 스트레스양을 보여 주는 그래프. 5 is a graph showing the cumulative stress applied to a transistor in a demultiplexer when the same gate voltage is repeatedly applied.

도 6은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 도면.6 is a view showing a liquid crystal display device according to a first embodiment of the present invention.

도 7은 도 6에 도시된 디멀티플렉서의 스캔펄스와 소스신호 및 제어신호를 나타내는 파형도. 7 is a waveform diagram illustrating a scan pulse, a source signal, and a control signal of the demultiplexer shown in FIG. 6;

도 8은 도 7 내지 제어신호의 부극성전압에 의해 디멀티 플렉서의 트랜지터 에 스트레스가 지속적으로 누적되지 않는 것을 보여 주는 그래프. FIG. 8 is a graph showing that stress is not continuously accumulated in the transistor of the demultiplexer due to the negative voltage of the control signal of FIGS.

도 9는 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 도면.9 illustrates a liquid crystal display device according to a second embodiment of the present invention.

도 10은 도 9에 도시된 디멀티플렉서의 스캔펄스와 소스신호 및 제어신호를 나타내는 파형도. FIG. 10 is a waveform diagram illustrating scan pulses, a source signal, and a control signal of the demultiplexer shown in FIG. 9; FIG.

도 11은 프리자치기간을 포함하는 타이밍 제어신호를 나타낸 도면.11 shows a timing control signal including a pre-autonomous period;

도 12는 본 발명의 제3 실시예에 따른 액정표시장치를 나타내는 도면.12 is a view showing a liquid crystal display device according to a third embodiment of the present invention.

도 13은 도 12에 도시된 디멀티플렉서의 스캔펄스와 소스신호 및 제어신호를 나타내는 파형도. FIG. 13 is a waveform diagram illustrating a scan pulse, a source signal, and a control signal of the demultiplexer shown in FIG. 12;

<도면의 주요 부분에 대한 부호의 설명>         <Explanation of symbols for the main parts of the drawings>

11, 61, 91, 121 : 데이터 구동회로11, 61, 91, 121: data driving circuit

12, 62, 92, 122 : 게이트 구동회로12, 62, 92, 122: gate driving circuit

13, 63, 93, 123 : 액정표시패널13, 63, 93, 123: liquid crystal display panel

14, 64, 94, 124 : 디멀티플렉서14, 64, 94, 124: demultiplexer

15, 65, 95, 125 : 액정셀의 화소전극15, 65, 95, 125: pixel electrode of liquid crystal cell

67, 97, 127 : 제어신호 발생부67, 97, and 127: control signal generator

16, 66, 96, 126 : 화소 구동용 박막트랜지스터16, 66, 96, 126: pixel driving thin film transistor

MT1, MT2, MT3, MT1A, MT2A, MT3A, MT1B, MT2B, MT3B : 디멀티플렉서의 n-타입 트랜지스터MT1, MT2, MT3, MT1A, MT2A, MT3A, MT1B, MT2B, MT3B: Demultiplexer n-type transistors

φ1, φ2, φ3, φ1A, φ2A, φ3A, φ1B, φ2B, φ3B : 디멀티플렉서의 제어 신호φ1, φ2, φ3, φ1A, φ2A, φ3A, φ1B, φ2B, φ3B: control signals of the demultiplexer

본 발명은 액정표시장치에 관한 것으로 특히, 스위치소자의 특성 변동과 열화를 최소화하도록 한 액정표시장치의 디멀티플렉서와 그 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a demultiplexer of a liquid crystal display device and a driving method thereof for minimizing variation and deterioration of characteristics of a switch element.

액정표시장치는 비디오신호에 따라 액정의 광 투과율을 조절함으로써 비디오신호에 해당하는 화상을 표시하게 된다. 이러한 액정표시장치에는 액정셀들이 액티브 매트릭스 형태로 배열되어진 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로들이 포함되게 된다. 액티브 매트릭스 타입의 액정표시패널 상에는 다수의 데이터라인들과 다수의 게이트라인들이 교차되며 그 교차부에 화소 구동용 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 한다)에 형성된다. 액정표시장치의 구동회로에는 데이터를 액정표시패널의 데이터라인들에 공급하기 위한 데이터 구동회로, 스캔펄스를 액정표시패널에 공급하기 위한 게이트 구동회로가 포함된다. 또한, 구동회로에는 데이터 구동회로와 데이터라인들 사이에 설치되어 데이터 구동회로의 한 출력을 여러 개의 데이터라인들에 분배하기 위한 디멀티플렉서가 포함되기도 한다. 이 디멀티플렉서에 의해 데이터 구동회로의 출력 수가 작아지므로 데이터 구동회로의 간소화가 가능하고 액정표시패널의 데이터 입력단자 수가 작아지게 된다. The LCD displays an image corresponding to the video signal by adjusting the light transmittance of the liquid crystal according to the video signal. Such a liquid crystal display includes a liquid crystal display panel in which liquid crystal cells are arranged in an active matrix form, and driving circuits for driving the liquid crystal display panel. On the active matrix type liquid crystal display panel, a plurality of data lines and a plurality of gate lines cross each other and are formed in a pixel driving thin film transistor (hereinafter referred to as TFT) at an intersection thereof. The driving circuit of the liquid crystal display device includes a data driving circuit for supplying data to data lines of the liquid crystal display panel, and a gate driving circuit for supplying scan pulses to the liquid crystal display panel. In addition, the driving circuit may include a demultiplexer disposed between the data driving circuit and the data lines to distribute an output of the data driving circuit to the plurality of data lines. This demultiplexer reduces the number of outputs of the data driving circuit, thereby simplifying the data driving circuit and reducing the number of data input terminals of the liquid crystal display panel.

도 1은 액티브 매트릭스 타입의 액정표시장치를 나타내는 도면이다. 1 is a view showing an active matrix type liquid crystal display device.

도 1을 참조하면, 액티브 매트릭스 타입의 액정표시장치는 m 개의 데이터라인들(DL1 내지 DLm)과 n 개의 게이트라인들(GL1 내지 GLn)이 교차되며 그 교차부에 화소 구동용 TFT(16)가 형성된 액정표시패널(13)과, 데이터 구동회로(11)와 액정표시패널(13)의 데이터라인들(DL1 내지 DLm) 사이에 형성된 디멀티플렉서(14)와, 액정표시패널(13)의 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 위한 게이트 구동회로(12)를 구비한다. Referring to FIG. 1, in an active matrix type liquid crystal display, m data lines DL1 through DLm and n gate lines GL1 through GLn cross each other, and a pixel driving TFT 16 is disposed at an intersection thereof. The formed liquid crystal display panel 13, the demultiplexer 14 formed between the data driving circuit 11 and the data lines DL1 to DLm of the liquid crystal display panel 13, and the gate lines of the liquid crystal display panel 13. A gate driving circuit 12 for sequentially supplying scan pulses to GL1 to GLn is provided.

화소 구동용 TFT(16)는 게이트라인(GL1 내지 GLn)으로부터의 스캔신호에 응답하여 데이터라인들(DL1 내지 DLm)로부터의 데이터를 액정셀의 화소전극(15)에 공급한다. 이를 위하여, 화소 구동용 TFT(16)의 게이트전극은 해당 게이트라인(GL1 내지 GLn)에 접속되며, 소스전극은 해당 데이터라인(DL1 내지 DLm)에 접속된다. 그리고 화소 구동용 TFT(16)의 드레인전극은 액정셀의 화소전극(15)에 접속된다. The pixel driving TFT 16 supplies the data from the data lines DL1 to DLm to the pixel electrode 15 of the liquid crystal cell in response to the scan signal from the gate lines GL1 to GLn. For this purpose, the gate electrodes of the pixel driving TFTs 16 are connected to the corresponding gate lines GL1 to GLn, and the source electrodes are connected to the corresponding data lines DL1 to DLm. The drain electrode of the pixel driving TFT 16 is connected to the pixel electrode 15 of the liquid crystal cell.

데이터 구동회로(11)는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하고 1 라인분의 데이터를 m/3 개의 소스라인들(SL1 내지 SLm/3)에 시분할하여 공급한다. The data driving circuit 11 converts digital video data into an analog gamma compensation voltage and supplies data of one line to m / 3 source lines SL1 to SLm / 3.

디멀티플렉서(14)는 데이터 구동회로(11)와 데이터라인들(DL1 내지 DLm) 사이에서 m/3 개가 나란히 배치된다. 이 디멀티플렉서(14) 각각은 하나의 소스라인으로부터 공급되는 데이터전압을 3 개의 데이터라인들로 분배하기 위한 제1 내지 제3 TFT(이하, "MUX TFT"라 한다)(MT1, MT2, MT3)를 포함한다. 제1 내지 제3 MUX TFT(MT1, MT2, MT3)는 서로 다른 타이밍 제어신호(φ1, φ2, φ3)에 응답하여 하나 의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. In the demultiplexer 14, m / 3 pieces are arranged side by side between the data driving circuit 11 and the data lines DL1 to DLm. Each of the demultiplexers 14 includes first to third TFTs (hereinafter referred to as "MUX TFTs") MT1, MT2, MT3 for distributing the data voltage supplied from one source line to three data lines. Include. The first to third MUX TFTs MT1, MT2, and MT3 time-division data input through one source line in response to different timing control signals φ1, φ2, and φ3 to supply three data lines. .

게이트 구동회로(12)는 쉬프트 레지스터와 레벨쉬프터를 이용하여 스캔펄스를 순차적으로 게이트라인들(GL1 내지 GLn)에 공급한다.The gate driving circuit 12 sequentially supplies scan pulses to the gate lines GL1 to GLn using the shift register and the level shifter.

도 2는 디멀티플렉서의 타이밍 제어신호(φ1, φ2, φ3)와 스캔펄스(SP)를 나타낸다.2 shows timing control signals φ1, φ2 and φ3 of the demultiplexer and scan pulse SP.

도 2를 참조하면, 스캔펄스(SP)는 대략 1 수평기간(H) 동안 게이트하이전압(Vgh)으로 발생되며 그 이외의 기간 동안 게이트로우전압(Vgl)을 유지한다. 이 스캔펄스(SP)의 듀티비는 1 프레임기간이 수백 개의 수평기간(H)을 포함한 시간이므로 대략 수백분의 1 정도이다. Referring to FIG. 2, the scan pulse SP is generated at the gate high voltage Vgh for approximately one horizontal period H, and maintains the gate low voltage Vgl for other periods. The duty ratio of this scan pulse SP is approximately one hundredth as one frame period includes several hundred horizontal periods (H).

디멀티플렉서(14)의 제어신호(φ1, φ2, φ3) 각각은 매 수평기간마다 대략 1/3 수평기간 동안 게이트하이전압(Vgh)으로 발생된다. 이 디멀티플렉서(14)의 제어신호(φ1, φ2, φ3) 각각의 듀티비는 매 수평기간 마다 발생하므로 대략 1/2 ∼ 수분의 1 정도이다. 여기서, 디멀티플렉서(14)의 제어신호 듀티비가 1/2인 경우에는 하나의 디멀티플렉서에 두 개의 MUX TFT만이 포함된 경우이다. Each of the control signals φ1, φ2, and φ3 of the demultiplexer 14 is generated with a gate high voltage Vgh for approximately one third horizontal period every horizontal period. The duty ratio of each of the control signals φ1, φ2, and φ3 of the demultiplexer 14 is generated every horizontal period, so it is approximately 1/2 to about 1 minute. Here, when the control signal duty ratio of the demultiplexer 14 is 1/2, it is a case where only two MUX TFTs are included in one demultiplexer.

이러한 디멀트플렉서(14)의 MUX TFT(MT1, MT2, MT3)와 화소 구동용 TFT는 동시에 액정표시패널(13)의 유리기판 상에 직접 형성되고 스윙폭이 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 사이로 동일하다. The MUX TFTs MT1, MT2, MT3 and the pixel driving TFT of the demultiplexer 14 are formed directly on the glass substrate of the liquid crystal display panel 13 at the same time and have a swing width of gate high voltage Vgh and a gate low. The same between the voltages Vgl.

그런데 디멀티플렉서(14)의 MUX TFT(MT1, MT2, MT3)는 동일한 극성의 게이트전압이 장시간 인가되면 즉, 포지티브 게이트-바이어스 스트레스(Positive gate- bias stress)나 네가티브 게이트-바이어스 스트레스(Negative gate-bias stress)를 받으면 화소 구동용 TFT(16)에 비하여 동작 특성의 변동이나 열화가 더 쉽게 나타나는 문제점이 있다. 이는 도 2와 같이 화소 구동용 TFT(16)에 비하여 MUX TFT(MT1, MT2, MT3)는 게이트전압 인가시간이 더 길기 때문이다. 특히, 디멀티플렉서(14)의 MUX TFT(MT1, MT2, MT3)가 비정질 실리콘 TFT로 제조되면 비정질 실리콘 TFT(amorpous Si TFT)의 반도체층 구조가 다결정 실리콘 TFT(Poly Si TFT)의 반도체층 구조에 비하여 결함이 많기 때문에 게이트-바이어스 스트레스나 네가티브 게이트-바이어스 스트레스에 동작특성의 변화와 열화가 더 쉽게 일어난다. 이러한 MUX TFT(MT1, MT2, MT3)의 동작특성 변화는 도 3 및 도 4의 실험결과에서도 알 수 있다. However, the MUX TFTs MT1, MT2, MT3 of the demultiplexer 14 have a positive gate-biased stress or a negative gate-biased stress when a gate voltage of the same polarity is applied for a long time. Under stress, there is a problem in that variation or deterioration of operating characteristics is more easily compared with that of the pixel driving TFT 16. This is because the MUX TFTs MT1, MT2, MT3 have a longer gate voltage application time than the pixel driving TFT 16 as shown in FIG. 2. In particular, when the MUX TFTs MT1, MT2, MT3 of the demultiplexer 14 are made of amorphous silicon TFTs, the semiconductor layer structure of the amorphous Si TFTs is higher than that of the polysilicon TFTs. Due to the many defects, changes and degradation of operating characteristics are more easily caused by gate bias bias or negative gate bias bias. The change in operating characteristics of the MUX TFTs MT1, MT2, MT3 can be seen in the experimental results of FIGS. 3 and 4.

도 3 및 도 4는 채널폭/채널길이(W/L)가 120μm/6μm인 시료용 수소화된 비정질 실리콘 TFT(a-Si:H TFT)에 포지티브 게이트-바이어스 스트레스(Positive gate-bias stress)와 네가티브 게이트-바이어스 스트레스(Negative gate-bias stress)를 인가하였을 때 그 시료용 a-Si:H TFT의 특성 변화를 초래한다는 것을 보여 주는 실험 결과이다. 3 and 4 show positive gate-bias stress and positive gate-bias stress in a hydrogenated amorphous silicon TFT (a-Si: H TFT) for a sample having a channel width / channel length (W / L) of 120 μm / 6 μm. Experimental results show that the application of negative gate-bias stress results in a change in the properties of the sample a-Si: H TFT.

도 3 및 도 4에 있어서 횡축은 시료용 a-Si:H TFT의 게이트전압[V]이며 종축은 시료용 a-Si:H TFT의 소스단자와 드레인단자 사이의 전류[A]를 나타낸다. 박스 내의 인덱스는 그래프 색별로 게이트전압 인가시간[sec]을 나타낸다. 3 and 4, the horizontal axis represents the gate voltage [V] of the sample a-Si: H TFT, and the vertical axis represents the current [A] between the source terminal and the drain terminal of the sample a-Si: H TFT. The index in the box represents the gate voltage application time [sec] for each graph color.

도 3은 시료용 a-Si:H TFT의 게이트단자에 +30V의 전압을 인가할 때 전압 인가 시간에 따른 TFT의 문턱전압과 전달 특성 곡선의 이동을 보여 준다. 도 3에서 알 수 있는 바 a-Si:H TFT의 게이트단자에 정극성의 높은 전압이 인가되는 시간이 길어질수록 TFT의 전달 특성 곡선이 우측으로 이동(31)하고 그 a-Si:H TFT의 문턱전압이 상승한다. 3 shows the shift of the threshold voltage and the transfer characteristic curve of the TFT according to the voltage application time when a voltage of +30 V is applied to the gate terminal of the sample a-Si: H TFT. As can be seen from FIG. 3, as the time for applying a high positive voltage to the gate terminal of the a-Si: H TFT increases, the transfer characteristic curve of the TFT shifts 31 to the right, and the threshold of the a-Si: H TFT Voltage rises.

도 4는 시료용 a-Si:H TFT의 게이트단자에 -30V의 전압을 인가할 때 전압 인가 시간에 따른 TFT의 문턱전압과 전달 특성 곡선의 이동을 보여 준다. 도 4에서 알 수 있는 바 a-Si:H TFT의 게이트단자에 부극성의 높은 전압이 인가되는 시간이 길어질수록 TFT의 전달 특성 곡선이 좌측으로 이동(41)하고 그 a-Si:H TFT의 문턱전압이 낮아진다. 4 shows the shift of the threshold voltage and the transfer characteristic curve of the TFT according to the voltage application time when a voltage of -30 V is applied to the gate terminal of the sample a-Si: H TFT. As can be seen from FIG. 4, as the time for applying a high negative voltage to the gate terminal of the a-Si: H TFT becomes longer, the transfer characteristic curve of the TFT shifts to the left (41). Threshold voltage is lowered.

도 5는 MUX TFT(MT1, MT2, MT3) 각각에서 받는 게이트전압 스트레스의 누적을 보여 준다. 도 5에서와 같이 MUX TFT(MT1, MT2, MT3)는 제어신호(φ1, φ2, φ3)가 동일한 극성으로 인가될 때마다 게이트전압 스트레스가 누적되므로 문턱전압이 점차 상승 또는 하강하게 된다. 이렇게 MUX TFT의 문턱전압이 상승하거나 하강하게 되면 디멀티플렉서의 동작이 불안정하게 되므로 액정표시장치가 정상적으로 구동되기가 어렵다. 5 shows an accumulation of gate voltage stresses received at each of the MUX TFTs MT1, MT2, and MT3. As shown in FIG. 5, the gate voltage stress accumulates every time the control signals φ1, φ2, and φ3 are applied with the same polarity, so that the threshold voltage gradually increases or decreases. When the threshold voltage of the MUX TFT rises or falls, the operation of the demultiplexer becomes unstable, and thus it is difficult to operate the liquid crystal display normally.

그리고, 전술한 바와 같은 게이트 전압 스트레스 누적에 의한 문제점 외에도 디멀티플렉서에는 다음과 같은 문제점이 있다.In addition to the problems caused by the aforementioned gate voltage stress accumulation, the demultiplexer has the following problems.

도 2에서 보는 바와 같이 디멀티플렉서의 제어신호(φ1, φ2, φ3) 각각은 매 수평기간마다 대략 1/3 수평기간 동안 게이트하이전압(Vgh)으로 발생된다. 그런데, 예를 들어 1/3 수평기간은 XGA의 경우에는 6∼7us, SXGA의 경우에는 5us내의 기간이며, 이러한 짧은 기간동안 타이밍 제어신호(φ1, φ2, φ3)인 게이트하이전 압(Vgh)을 충전시키다 보면 충전 불량의 문제가 생길 수 있다. 이러한 충전 불량으로 디멀티플렉서의 동작이 불안정하게 되므로 액정표시장치가 정상적으로 구동되기가 어렵다. 특히 MUX TFT로 이용되는 a-Si TFT의 매우 낮은 이동도와, 스트레스(Stress) 에 의한 소자 열화(Vth shift) 등과 같은 나쁜 소자 특성은 위 현상을 매우 심화시킨다.As shown in FIG. 2, each of the control signals φ1, φ2, and φ3 of the demultiplexer is generated at a gate high voltage Vgh for approximately one third horizontal period every horizontal period. However, for example, the 1/3 horizontal period is a period within 6 to 7us for XGA and 5us for SXGA, and the gate high voltage Vgh, which is the timing control signals φ1, φ2, and φ3, for such a short period. Charging may cause a problem of poor charging. Since the charging failure causes the operation of the demultiplexer to be unstable, it is difficult to operate the liquid crystal display normally. In particular, very low mobility of a-Si TFTs used as MUX TFTs and bad device characteristics such as device degradation due to stress (Vth shift) deepen the above phenomenon.

따라서, 본 발명의 목적은 스위치소자의 특성 변동과 열화를 최소화 하도록 하며, 스위치소자에 인가하는 전압의 짧은 충전시간 문제를 해결하도록 한 액정표시장치의 디멀티플렉서와 그 구동방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a demultiplexer of a liquid crystal display and a driving method thereof to minimize the variation and deterioration of characteristics of a switch element and to solve a problem of a short charging time of a voltage applied to the switch element.

상기 목적들을 달성하기 위하여, 본 발명의 실시예에 따른 디멀티플렉서는, 제1 및 제2 제어신호를 발생하는 제어신호 발생부와, 제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인 으로 공급하는 제2 스위치소자를 구비한다.In order to achieve the above objects, a demultiplexer according to an embodiment of the present invention, a control signal generator for generating the first and second control signals, and a plurality of output lines from the data from the source line in response to the first control signal; And a second switch device for supplying data from the source line to the selected output line in response to a second control signal.

상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 출력라인 사이에 병렬로 접속된다.The first and second switch elements are connected in parallel between the source line and the selected output line.

상기 제어신호 발생부는, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생한다.The control signal generator generates the second control signal within the n + 1th frame period after generating the first control signal within the nth (where n is a positive integer) frame period.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.The switch element is any one of an amorphous silicon transistor and a crystalline silicon transistor.

상기 스위치 소자는 n-타입 트랜지스터이다.The switch element is an n-type transistor.

상기 제어신호들의 전압은 정극성 전압이다.The voltage of the control signals is a positive voltage.

상기 스위치 소자는 p-타입 트랜지스터이다.The switch element is a p-type transistor.

상기 제어신호는 부극성 전압이다.The control signal is a negative voltage.

본 발명의 제2 실시예에 따른 디멀티플렉서는 제어단자에 공급되는 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나로 공급하는 스위치소자와, 상기 제어신호를 발생하는 제어신호 발생부를 구비하고, 상기 제어신호는 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자가 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 출력라인으로 공급된다.The demultiplexer according to the second embodiment of the present invention is a switch element for supplying data from a source line to any one selected from among a plurality of output lines in response to a control signal supplied to a control terminal, and a control signal for generating the control signal. And a generation section, wherein the control signal includes a first section and a second section, and after the control terminal is precharged by the first section of the control signal, from the source line in the second section of the control signal. Data is supplied to the selected output line.

상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비한다.And a source signal generator for supplying a second signal synchronized with a second section of the control signal to the source line after supplying a first signal synchronized with the first section of the control signal to the source line.

상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하이다.The first section of the first control signal is greater than 0 and less than 1/2 horizontal period.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.The switch element is any one of an amorphous silicon transistor and a crystalline silicon transistor.

상기 스위치 소자는 n-타입 트랜지스터이다.The switch element is an n-type transistor.

상기 제어신호들의 전압은 정극성 전압이다.The voltage of the control signals is a positive voltage.

상기 스위치 소자는 p-타입 트랜지스터이다.The switch element is a p-type transistor.

상기 제어신호는 부극성 전압이다.The control signal is a negative voltage.

본 발명의 제3 실시예에 따른 디멀티플렉선는 제1 및 제2 제어신호를 발생하는 제어신호 발생부와, 제1 제어단자에 공급되는 제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 제2 제어단자에 공급되는 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인 으로 공급하는 제2 스위치소자를 구비하고, 상기 제1 및 제2 제어신호 각각은 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자들이 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 출력라인으로 공급된다.The demultiplex line according to the third embodiment of the present invention includes a control signal generator for generating first and second control signals and a plurality of data from a source line in response to the first control signal supplied to the first control terminal. A first switch element for supplying to any one of the output lines of the second switch element for supplying data from the source line to the selected output line in response to a second control signal supplied to the second control terminal; And each of the first and second control signals includes a first section and a second section, and after the control terminals are precharged by the first section of the control signal, the second section of the control signal in the second section of the control signal. Data from the source line is supplied to the selected output line.

상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 출력라인 사이에 병렬로 접속된다.The first and second switch elements are connected in parallel between the source line and the selected output line.

상기 제어신호 발생부는, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생한다.The control signal generator generates the second control signal within the n + 1th frame period after generating the first control signal within the nth (where n is a positive integer) frame period.

상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비한다.And a source signal generator for supplying a second signal synchronized with a second section of the control signal to the source line after supplying a first signal synchronized with the first section of the control signal to the source line.

상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하이다.The first section of the first control signal is greater than 0 and less than 1/2 horizontal period.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.The switch element is any one of an amorphous silicon transistor and a crystalline silicon transistor.

상기 스위치 소자는 n-타입 트랜지스터이다.The switch element is an n-type transistor.

상기 제어신호들의 전압은 정극성 전압이다.The voltage of the control signals is a positive voltage.

상기 스위치 소자는 p-타입 트랜지스터이다.The switch element is a p-type transistor.

상기 제어신호는 부극성 전압이다.The control signal is a negative voltage.

본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과, 제1 및 제2 제어신호를 발생하고 비디오 데이터를 발생하는 제어신호 발생부와, 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와, 상기 제1 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 다수의 데이터라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 상기 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 데이터라인으로 공급하는 제2 스위치소자를 포함한 디멀티플렉서를 구비한다.According to an exemplary embodiment of the present invention, a liquid crystal display device includes a liquid crystal display panel in which a plurality of data lines and gate lines intersect and liquid crystal cells are arranged in a matrix, and generates first and second control signals and generates video data. A control signal generator, a data driver circuit for outputting video data from the control signal generator through a source line, and data from the source line in response to the first control signal to select data from the plurality of data lines. And a demultiplexer including a first switch element for supplying any one and a second switch element for supplying data from the source line to the selected data line in response to the second control signal.

상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비한다.And a gate driving circuit sequentially supplying scan signals synchronized with the data lines to the gate lines.

상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 데이터라인 사이에 병렬로 접속된다.The first and second switch elements are connected in parallel between the source line and the selected data line.

상기 제어신호 발생부는, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생한다.The control signal generator generates the second control signal within the n + 1th frame period after generating the first control signal within the nth (where n is a positive integer) frame period.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.The switch element is any one of an amorphous silicon transistor and a crystalline silicon transistor.

상기 스위치 소자는 n-타입 트랜지스터이다.The switch element is an n-type transistor.

상기 제어신호들의 전압은 정극성 전압이다.The voltage of the control signals is a positive voltage.

상기 스위치 소자는 p-타입 트랜지스터이다.The switch element is a p-type transistor.

상기 제어신호는 부극성 전압이다.The control signal is a negative voltage.

본 발명의 실시예에 따른 액정표시장치는 다수의의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과, 제어신호와 비디오 데이터를 발생하는 제어신호 발생부와, 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와, 제어단자에 공급되는 상기 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나로 공급하는 스위치소자와, 상기 제어신호는 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자가 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 데이터라인으로 공급된다.According to an exemplary embodiment of the present invention, a liquid crystal display device includes: a liquid crystal display panel in which a plurality of data lines and gate lines intersect and liquid crystal cells are arranged in a matrix; a control signal generator for generating control signals and video data; A data driving circuit for outputting video data from the control signal generator through a source line and a switch for supplying data from the source line to any one of a plurality of output lines in response to the control signal supplied to a control terminal; The device and the control signal include a first section and a second section, and after the control terminal is precharged by the first section of the control signal, the data from the source line is stored in the second section of the control signal. Supplied to the selected data line.

상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비한다.And a gate driving circuit sequentially supplying scan signals synchronized with the data lines to the gate lines.

상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비한다.And a source signal generator for supplying a second signal synchronized with a second section of the control signal to the source line after supplying a first signal synchronized with the first section of the control signal to the source line.

상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하이다.The first section of the first control signal is greater than 0 and less than 1/2 horizontal period.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.The switch element is any one of an amorphous silicon transistor and a crystalline silicon transistor.

상기 스위치 소자는 n-타입 트랜지스터이다.The switch element is an n-type transistor.

상기 제어신호들의 전압은 정극성 전압이다.The voltage of the control signals is a positive voltage.

상기 스위치 소자는 p-타입 트랜지스터이다.The switch element is a p-type transistor.

상기 제어신호는 부극성 전압이다.The control signal is a negative voltage.

본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과, 제1 및 제2 제어신호를 발생하고 비디오 데이터를 발생하는 제어신호 발생부와, 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와, 제1 제어단자에 공급되는 상기 제1 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 다수의 데이터라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 제2 제어단자에 공급되는 상기 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 데이터라인으로 공급하는 제2 스위치소자를 구비하고, 상기 제1 및 제2 제어신호 각각은 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자들이 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 데이터라인으로 공급된다.According to an exemplary embodiment of the present invention, a liquid crystal display device includes a liquid crystal display panel in which a plurality of data lines and gate lines intersect and liquid crystal cells are arranged in a matrix, and generates first and second control signals and generates video data. A control signal generator, a data driver circuit for outputting video data from the control signal generator through a source line, and data from the source line in response to the first control signal supplied to a first control terminal; A first switch device for supplying to any one selected from among a plurality of data lines and a second switch for supplying data from the source line to the selected data line in response to the second control signal supplied to a second control terminal; An element, wherein each of the first and second control signals includes a first section and a second section, the first section of the control signal Year after the control terminal are pre-charging is supplied in the second period of the control signal to the data from the source line the selected data line.

상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비한다.And a gate driving circuit sequentially supplying scan signals synchronized with the data lines to the gate lines.

상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 데이터라인 사이에 병렬로 접속된다.The first and second switch elements are connected in parallel between the source line and the selected data line.

상기 제어신호 발생부는, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생한다.The control signal generator generates the second control signal within the n + 1th frame period after generating the first control signal within the nth (where n is a positive integer) frame period.

상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비한다.And a source signal generator for supplying a second signal synchronized with a second section of the control signal to the source line after supplying a first signal synchronized with the first section of the control signal to the source line.

상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하이다.The first section of the first control signal is greater than 0 and less than 1/2 horizontal period.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.The switch element is any one of an amorphous silicon transistor and a crystalline silicon transistor.

상기 스위치 소자는 n-타입 트랜지스터이다.The switch element is an n-type transistor.

상기 제어신호들의 전압은 정극성 전압이다.The voltage of the control signals is a positive voltage.

상기 스위치 소자는 p-타입 트랜지스터이다.The switch element is a p-type transistor.

상기 제어신호는 부극성 전압이다.The control signal is a negative voltage.

상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 다음의 실시예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention other than the above objects will become apparent from the detailed description of the following embodiments with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예를 첨부한 도 6 내지 도 13을 참조하여 상 세히 설명하기로 한다.Hereinafter, with reference to Figures 6 to 13 attached to a preferred embodiment of the present invention will be described in detail.

도 6은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 도면이다. 6 is a diagram illustrating a liquid crystal display according to a first embodiment of the present invention.

도 6을 참조하면, 본 발명의 제 1실시예에 따른 액정표시장치는 m개의 데이터라인들(DL1 내지 DLm)과 n 개의 게이트 라인들(GL1 내지 GLn)이 교차되며 그 교차부에 화소 구동용 TFT(66)가 형성된 액정표시패널(63)과, 데이터 구동회로(61)와, 액정표시패널(63)의 데이터라인들(DL1 내지 DLm) 사이에 형성되며 n-타입 비정질 실리콘 TFT로 각각 구현되는 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 포함하는 디멀티플렉서(64)와, 타이밍 제어신호(φ1A,φ1B,φ2A,φ2B,φ3A,φ3B)를 발생하는 제어신호 발생부(67)와, 액정표시패널(63)의 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 위한 게이트 구동회로(62)를 구비한다.Referring to FIG. 6, in the liquid crystal display according to the first exemplary embodiment of the present invention, m data lines DL1 through DLm and n gate lines GL1 through GLn cross each other, and the pixel driving portion intersects the pixel. It is formed between the liquid crystal display panel 63 in which the TFT 66 is formed, the data driving circuit 61, and the data lines DL1 to DLm of the liquid crystal display panel 63, and is implemented as an n-type amorphous silicon TFT, respectively. Demultiplexer 64 including MUX TFTs (MT1A, MT1B, MT2A, MT2B, MT3A, MT3B) and control signal generator 67 for generating timing control signals φ1A, φ1B, φ2A, φ2B, φ3A, and φ3B. And a gate driving circuit 62 for sequentially supplying scan pulses to the gate lines GL1 to GLn of the liquid crystal display panel 63.

데이터 구동회로(61)는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하고 1 라인분의 데이터를 m/3 개의 소스라인들(SL1 내지 SLm/3)에 시분할하여 공급한다.The data driving circuit 61 converts the digital video data into an analog gamma compensation voltage and supplies data of one line to m / 3 source lines SL1 to SLm / 3.

디멀티플렉서(64)는 데이터 구동회로(62)와 데이터라인들(DL1 내지 DLm) 사이에서 m/3개가 나란히 배치된다. 이 디멀티플렉서(64) 각각은 하나의 소스라인으로부터 공급되는 데이터전압을 3 개의 데이터라인들로 분배하기 위해 각각 2 개씩 쌍을 이루는 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 포함한다. 한 쌍을 이루는 MUX TFT(MT1A 와 MT1B, MT2A 와 MT2B, MT3A 와 MT3B)는 1 프레임기간을 주기로 교번하여 턴-온되어 소스라인(SL1 내지SLm/3)으로부터의 데이터를 데이터라인(DL1 내지 DLm)으로 공급한다.The demultiplexer 64 is disposed m / 3 side by side between the data driving circuit 62 and the data lines DL1 to DLm. Each of the demultiplexers 64 is a pair of 1A to 3B MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, which are each paired to distribute data voltages supplied from one source line to three data lines. MT3B). The paired MUX TFTs MT1A and MT1B, MT2A and MT2B, MT3A and MT3B are turned on alternately in one frame period to turn on data from the source lines SL1 to SLm / 3. ).

제어신호 발생부(67)는 디멀티플렉서(64) 내의 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 제어하기 위한 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)를 발생한다. 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)는 도 7과 같이 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 턴-온시키기 위한 정극성의 게이트하이전압(Vgh)으로 발생된다.The control signal generator 67 generates timing control signals φ1A, φ1B, φ2A, φ2B, φ3A, and φ3B for controlling the MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, MT3B in the demultiplexer 64. do. The timing control signals φ1A, φ1B, φ2A, φ2B, φ3A, and φ3B have a positive gate high voltage Vgh for turning on the MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, MT3B, as shown in FIG. Is caused by.

게이트 구동회로(62)는 쉬프트 레지스터와 레벨쉬프터를 이용하여 도 7과 같이 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 사이에서 스윙되는 스캔펄스(SP)를 순차적으로 게이트라인들(GL1 내지 GLn)에 공급한다.The gate driving circuit 62 sequentially scans the scan pulse SP swinging between the gate high voltage Vgh and the gate low voltage Vgl using the shift register and the level shifter as shown in FIG. 7. GLn).

도 7은 소스라인(SL1 내지 SLm/3)에 공급되는 소스신호(SRC)와 게이트라인(GL1 내지 GLn)에 공급되는 스캔펄스(SP)와 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)의 게이트단자에 공급되는 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)를 나타낸다.FIG. 7 shows the source signal SRC supplied to the source lines SL1 through SLm / 3, the scan pulse SP supplied to the gate lines GL1 through GLn, and the first to third BMUX TFTs MT1A, MT1B, and MT2A. And timing control signals? 1A,? 1B,? 2A,? 2B,? 3A, and? 3B supplied to the gate terminals of the MT2B, MT3A, MT3B.

도 7을 참조하면, 소스신호(SRC)의 데이터 전압(PDT, NDT)은 1 수평기간(H)을 주기로 정극성과 부극성의 전압이 교번한다. 1 수평기간(H)의 정극성과 부극성의 데이터 전압(PDT, NDT)은 각각 순차적으로 R, G, B의 신호를 포함한다.Referring to FIG. 7, the data voltages PDT and NDT of the source signal SRC alternate between positive and negative voltages at one horizontal period H. The positive and negative data voltages PDT and NDT in one horizontal period H sequentially include signals of R, G, and B, respectively.

스캔펄스(SP)는 대략 1 수평기간(H) 동안 게이트하이전압(Vgh)으로 발생되며 그 이외의 기간 동안 게이트로우전압(Vgl)을 유지한다. The scan pulse SP is generated at the gate high voltage Vgh for approximately one horizontal period H, and maintains the gate low voltage Vgl for other periods.

타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)는 각각 정극성의 게이트 하이전압(Vgh)으로 발생되는 정극성 펄스(PP)를 가진다. 이 정극성 펄스(PP)는 각각 대략 1/3H의 펄스폭을 가진다.The timing control signals φ1A, φ1B, φ2A, φ2B, φ3A, and φ3B each have a positive pulse PP generated with a positive gate high voltage Vgh. These positive pulses PP each have a pulse width of approximately 1 / 3H.

이러한 디멀티플렉서(64)의 동작을 도 7을 결부하여 설명하기로 한다.The operation of the demultiplexer 64 will be described with reference to FIG. 7.

오드 프레임기간에서 제1A 타이밍 제어신호(φ1A)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 그 스캔펄스(SP)와 동시에 발생하여 제1A MUX TFT(MT1A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압(PDT 또는 NDT)은 제1 데이터라인(DL(k-2))에 공급된다. 여기서, k=3, 6, 9 … m 이다.In the odd frame period, the positive pulse PP of the first A timing control signal φ1A is generated at about the same width as the scan pulse SP at the same time as the scan pulse SP to generate the first AUX TFT MT1A. Turn on. Then, the data voltage PDT or NDT of the source lines SL1 to SLm / 3 is supplied to the first data line DL (k-2). Where k = 3, 6, 9... m.

제2A 타이밍 제어신호(φ2A)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 제1A 타이밍 제어신호(φ1A)의 정극성 펄스(PP) 직후에 발생하여 제2A MUX TFT(MT2A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압은 제2 데이터라인(DL(k-1))에 공급된다.The positive polarity PP of the second A timing control signal φ2A is generated approximately immediately after the positive polarity PP of the first A timing control signal φ1A with approximately one third width of the scan pulse SP, and thus, the second A MUX is generated. The TFT MT2A is turned on. Then, the data voltages of the source lines SL1 to SLm / 3 are supplied to the second data line DL (k-1).

제3A 타이밍 제어신호(φ3A)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 제2A 타이밍 제어신호(φ2A)의 정극성 펄스(PP) 직후에 발생하여 제3A MUX TFT(MT3A)를 턴-온시킨다. 그러면 소스라인(SL1 내지SLm/3)의 데이터 전압은 제3 데이터라인(DL(k))에 공급된다.The positive pulse PP of the third A timing control signal φ3A is generated immediately after the positive pulse PP of the second A timing control signal φ2A with approximately one-third width of the scan pulse SP to generate the third A MUX. The TFT MT3A is turned on. Then, the data voltages of the source lines SL1 to SLm / 3 are supplied to the third data line DL (k).

오드 프레임기간동안 제1B 내지 제3B 타이밍 제어신호(φ1B, φ2B, φ3B)의 정극성 펄스(PP)는 발생하지 않는다.During the odd frame period, the positive pulse PP of the first to third B timing control signals φ1B, φ2B, and φ3B does not occur.

이븐 프레임기간에서 제1B 타이밍 제어신호(φ1B)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 그 스캔펄스(SP)와 동시에 발생하여 제1B MUX TFT(MT1B)를 턴-온시킨다. 그러면 소스라인(SL1 내지SLm/3)의 데이터 전압은 제1 데이터라인(DL(k-2))에 공급된다.In the even frame period, the positive pulse PP of the first B timing control signal φ1B is generated at about the same width as the scan pulse SP at the same time as the scan pulse SP to generate the first B MUX TFT MT1B. Turn on. Then, the data voltages of the source lines SL1 to SLm / 3 are supplied to the first data line DL (k-2).

제2B 타이밍 제어신호(φ2B)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 제1B 타이밍 제어신호(φ1B)의 정극성 펄스(PP) 직후에 발생하여 제2B MUX TFT(MT2B)를 턴-온시킨다. 그러면 소스라인(SL1 내지SLm/3)의 데이터 전압은 제2 데이터라인(DL(k-1))에 공급된다.The positive polarity PP of the second B timing control signal φ2B is generated approximately immediately after the positive polarity PP of the first B timing control signal φ1B with approximately one third width of the scan pulse SP and thus the second B MUX. The TFT MT2B is turned on. Then, the data voltages of the source lines SL1 to SLm / 3 are supplied to the second data line DL (k-1).

제3B 타이밍 제어신호(φ3B)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 제2B 타이밍 제어신호(φ2B)의 정극성 펄스(PP) 직후에 발생하여 제3B MUX TFT(MT3B)를 턴-온시킨다. 그러면 소스라인(SL1 내지SLm/3)의 데이터 전압은 제3 데이터라인(DL(k))에 공급된다.The positive polarity PP of the third 3B timing control signal φ3B is generated immediately after the positive polarity PP of the second B timing control signal φ2B with approximately one third width of the scan pulse SP, and thus, the third B MUX. The TFT MT3B is turned on. Then, the data voltages of the source lines SL1 to SLm / 3 are supplied to the third data line DL (k).

이븐 프레임기간동안 제1A 내지 제3A 타이밍 제어신호(φ1A, φ2A, φ3A)의 정극성 펄스(PP)는 발생하지 않는다.During the even frame period, the positive polarity pulse PP of the first to third A timing control signals? 1A,? 2A, and? 3A does not occur.

위와 같은 디멀티플렉서(64)의 동작을 정리하여 다시 말하면, 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 오드(Odd) 프레임기간에는 3 개의 MUX TFT(MT1A, MT2A, MT3A)가 각각 서로 다른 타이밍 제어신호(φ1A, φ2A, φ3A)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. 그리고, 이븐(Even) 프레임기간에는 다른 3개의 MUX TFT(MT1B, MT2B, MT3B)가 각각 서로 다른 타이밍 제어신호(φ1B, φ2B, φ3B)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. 즉, 3 개의 MUX TFT(MT1A, MT2A, MT3A 또는 MT1B, MT2B, MT3B)가 동작하는 동안 다른 3 개의 MUX TFT(MT1B, MT2B, MT3B 또는 MT1A, MT2A, MT3A)는 동작의 휴지기간을 가진다. In other words, the operations of the demultiplexer 64 are summarized. In other words, the first to third MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, and MT3B are three MUX TFTs MT1A and MT2A in an odd frame period. In response to the positive voltages of the timing control signals φ1A, φ2A, and φ3A, the MT3A divides the data input through one source line into three data lines. In the even frame period, three different MUX TFTs MT1B, MT2B, and MT3B are input through one source line in response to positive voltages of different timing control signals φ1B, φ2B, and φ3B, respectively. The data is time-divided and supplied to three data lines. That is, while the three MUX TFTs MT1A, MT2A, MT3A or MT1B, MT2B, MT3B are in operation, the other three MUX TFTs MT1B, MT2B, MT3B or MT1A, MT2A, MT3A have an idle period of operation.

위와 같이 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 1 프레임기간의 휴지기간을 가짐으로써 도 8에서 보는 바와 같이 정극성의 게이트전압 누적으로 인한 스트레스를 감쇄하여 문턱전압과 동작특성을 일정하게 유지한다.As described above, the 1A to 3B MUX TFTs (MT1A, MT1B, MT2A, MT2B, MT3A, MT3B) have a rest period of one frame period, thereby reducing the stress caused by the accumulation of the positive gate voltage as shown in FIG. Keep the voltage and operating characteristics constant.

디멀티플렉서(64) 내의 쌍을 이루는 MUX TFT(MT1A 와 MT1B, MT2A 와 MT2B, MT3A 와 MT3B)의 동작의 교번주기는 1 프레임기간으로 예시하였지만, 이에 한정되는 것이 아니고 쌍을 이루는 MUX TFT(MT1A 와 MT1B, MT2A 와 MT2B, MT3A 와 MT3B)의 동작의 교번주기는 선택적으로 조정될 수 있다. 2 프레임기간을 교번주기로 하면, 각각의 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 2 프레임기간의 동작기간, 2 프레임기간의 휴지기간을 가지며, 3프레임기간을 교번주기로 하면 각각의 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 3 프레임기간의 동작 기간, 3 프레임기간의 휴지 기간을 가진다. 그 외에 4 프레임기간, 5 프레임기간 이상을 교번주기로 해도 상관없으며, 또한 프레임기간 단위가 아닌 1 수평기간, 2 수평기간 등을 교번주기로 하여도 상관없다.The alternating cycles of the operation of the paired MUX TFTs (MT1A and MT1B, MT2A and MT2B, MT3A and MT3B) in the demultiplexer 64 are illustrated as one frame period, but the present invention is not limited thereto. The paired MUX TFTs MT1A and MT1B The alternating cycles of the operations of MT2A and MT2B, MT3A and MT3B) can be optionally adjusted. When two frame periods are alternating periods, each MUX TFT (MT1A, MT1B, MT2A, MT2B, MT3A, MT3B) has an operation period of two frame periods and a rest period of two frame periods. The MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, MT3B have an operation period of three frame periods and a rest period of three frame periods. In addition, an alternating period of four frame periods or five frame periods or more may be used. Alternatively, one horizontal period, two horizontal periods, and the like, which are not unit frame periods, may be used as an alternating period.

도 9 내지 도 11은 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 도면이다. 9 to 11 illustrate a liquid crystal display according to a second exemplary embodiment of the present invention.

도 9을 참조하면, 본 발명의 제2 실시예에 따른 액정표시장치는 m 개의 데이터라인들(DL1 내지 DLm)과 n 개의 게이트라인들(GL1 내지 GLn)이 교차되며 그 교차부에 화소 구동용 TFT(96)가 형성된 액정표시패널(93)과, 데이터 구동회로(91)와 액정표시패널(93)의 데이터라인들(DL1 내지 DLm) 사이에 형성되며 n-타입 비정질 실리콘 TFT로 각각 구현되는 MUX TFT(MT1, MT2, MT3)를 포함하는 디멀티플렉서(94) 와, 타이밍 제어신호(φ1, φ2, φ3)를 발생하는 제어신호 발생부(97)와, 액정표시패널(93)의 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 위한 게이트 구동회로(92)를 구비한다. Referring to FIG. 9, in the liquid crystal display according to the second exemplary embodiment of the present invention, m data lines DL1 through DLm and n gate lines GL1 through GLn cross each other, and the pixel driving portion intersects at an intersection thereof. The TFT 96 is formed between the liquid crystal display panel 93 and the data driving circuit 91 and the data lines DL1 to DLm of the liquid crystal display panel 93 and each is formed of an n-type amorphous silicon TFT. Demultiplexer 94 including MUX TFTs MT1, MT2, MT3, control signal generator 97 for generating timing control signals φ1, φ2, φ3, and gate lines of liquid crystal display panel 93; A gate driving circuit 92 for sequentially supplying scan pulses to GL1 to GLn is provided.

데이터 구동회로(91)는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하고 1 라인분의 데이터를 m/3 개의 소스라인들(SL1 내지 SLm/3)에 시분할하여 공급한다.The data driving circuit 91 converts the digital video data into an analog gamma compensation voltage and supplies data of one line to m / 3 source lines SL1 to SLm / 3.

디멀티플렉서(94)는 데이터 구동회로(91)와 데이터라인들(DL1 내지 DLm) 사이에서 m/3 개가 나란히 배치된다. 이 디멀티플렉서(94) 각각은 하나의 소스라인으로부터 공급되는 데이터전압을 3 개의 데이터라인들로 분배하기 위한 제1 내지 제3 MUX TFT(MT1, MT2, MT3)를 포함한다. 제1 내지 제3 MUX TFT(MT1, MT2, DMT3)는 서로 다른 타이밍 제어신호(φ1, φ2, φ3)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다.The demultiplexer 94 is disposed m / 3 side by side between the data driving circuit 91 and the data lines DL1 to DLm. Each of the demultiplexers 94 includes first to third MUX TFTs MT1, MT2, MT3 for distributing the data voltage supplied from one source line to three data lines. The first to third MUX TFTs MT1, MT2, and DMT3 time-division data input through one source line in response to positive voltages of different timing control signals φ1, φ2, and φ3. Feed the fields.

제어신호 발생부(97)는 디멀티플렉서(94) 내의 MUX TFT(MT1, MT2, DMT3)를 제어하기 위한 타이밍 제어신호(φ1, φ2, φ3)를 발생한다. 타이밍 제어신호(φ1, φ2, φ3)는 도 10과 같이 MUX TFT(MT1, MT2, MT3)를 턴-온시키기 위한 정극성의 게이트하이전압(Vgh)으로 발생된다. The control signal generator 97 generates timing control signals φ1, φ2, and φ3 for controlling the MUX TFTs MT1, MT2, DMT3 in the demultiplexer 94. The timing control signals φ1, φ2, and φ3 are generated as the positive gate high voltage Vgh for turning on the MUX TFTs MT1, MT2, MT3 as shown in FIG.

게이트 구동회로(92)는 쉬프트 레지스터와 레벨쉬프터를 이용하여 도 10과 같이 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 사이에서 스윙되는 스캔펄스(SP)를 순차적으로 게이트라인들(GL1 내지 GLn)에 공급한다. The gate driving circuit 92 sequentially scans the scan pulse SP swinging between the gate high voltage Vgh and the gate low voltage Vgl using the shift register and the level shifter as shown in FIG. 10. GLn).

도 10은 소스라인(SL1 내지 SLm/3)에 공급되는 소스신호(SRC)와 게이트라인 (GL1 내지 GLn)에 공급되는 스캔펄스(SP)와 제1 내지 제3 MUX TFT(MT1, MT2, MT3)의 게이트단자에 공급되는 타이밍 제어신호(φ1, φ2, φ3)를 나타낸다.FIG. 10 shows the source signal SRC supplied to the source lines SL1 through SLm / 3, the scan pulse SP supplied to the gate lines GL1 through GLn, and the first to third MUX TFTs MT1, MT2, MT3. Timing control signals φ1, φ2, and φ3 supplied to the gate terminals of the &quot;

도 10을 참조하면, 소스신호(SRC)의 데이터 전압(PDT, NDT)은 1 수평기간(H)을 주기로 정극성과 부극성의 전압이 교번한다. 1 수평기간(H)의 정극성과 부극성의 데이터 전압(PDT, NDT)은 각각 순차적으로 R, G, B의 신호를 포함한다.Referring to FIG. 10, the data voltages PDT and NDT of the source signal SRC alternate between positive and negative voltages every one horizontal period H. The positive and negative data voltages PDT and NDT in one horizontal period H sequentially include signals of R, G, and B, respectively.

스캔펄스(SP)는 대략 1 수평기간(H) 동안 게이트하이전압(Vgh)으로 발생되며 그 이외의 기간 동안 게이트로우전압(Vgl)을 유지한다.The scan pulse SP is generated at the gate high voltage Vgh for approximately one horizontal period H, and maintains the gate low voltage Vgl for other periods.

타이밍 제어신호(φ1, φ2, φ3) 각각은 정극성의 게이트하이전압(Vgh)으로 발생되는 정극성 펄스(PP)를 가진다. 이 정극성 펄스(PP)는 각각 프리차지(Pre-charge) 구간(PC)을 포함하며, 1/3H 이상의 펄스폭을 가진다. 이러한 프리차지 구간은 0초과 1/2H 이하가 적당하다.Each of the timing control signals φ1, φ2, and φ3 has a positive pulse PP generated with a positive gate high voltage Vgh. Each of the positive pulses PP includes a precharge section PC, and has a pulse width of 1 / 3H or more. The precharge section is preferably more than 0 and less than 1 / 2H.

이러한 디멀티플렉서(94)의 동작을 도 10을 결부하여 설명하기로 한다. The operation of the demultiplexer 94 will be described with reference to FIG. 10.

제1 타이밍 제어신호(φ1)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T1 이전에 발생하여 제1 MUX TFT(MT1)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압(PDT 또는 NDT)은 제1 데이터라인(DL(k-2))에 공급된다. 여기서, k=3, 6, 9 … m 이다.The positive pulse PP of the first timing control signal φ1 is generated before T1 with a width of 1 / 3H or more including the precharge period PC to turn on the first MUX TFT MT1. Then, the data voltage PDT or NDT of the source lines SL1 to SLm / 3 is supplied to the first data line DL (k-2). Where k = 3, 6, 9... m.

제2 타이밍 제어신호(φ2)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T2 이전에 발생하여 제2 MUX TFT(MT2)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 R 데이터 전압이 제2 데이터라인(DL(k-1))에 공급되며, T2에는 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제2 데이터라인 (DL(k-1))에 공급된다.The positive pulse PP of the second timing control signal φ2 is generated before T2 with a width of 1 / 3H or more including the precharge period PC to turn on the second MUX TFT MT2. Then, the R data voltages of the source lines SL1 to SLm / 3 are supplied to the second data line DL (k-1), and the G data voltages of the source lines SL1 to SLm / 3 are second data to T2. Is supplied to the line DL (k-1).

제3 타이밍 제어신호(φ3)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T3 이전에 발생하여 제3 MUX TFT(3MT)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제3 데이터라인(DL(k))에 공급되며, T3에는 소스라인(SL1 내지 SLm/3)의 B 데이터 전압이 제3 데이터라인(DL(k))에 공급된다.The positive pulse PP of the third timing control signal φ3 occurs before T3 with a width of 1 / 3H or more including the precharge section PC to turn on the third MUX TFT 3MT. Then, the G data voltages of the source lines SL1 to SLm / 3 are supplied to the third data line DL (k), and the B data voltages of the source lines SL1 to SLm / 3 are supplied to the third data line (T3). DL (k)).

위와 같은 과정을 통해 프리차지 기간(PC)에 제1 내지 제3 데이터라인(DL1 내지 DLm)에 공급되는 데이터 전압(PDT 또는 NDT)에 상관없이, 제1 내지 제3 MUX TFT(MT1, MT2, MT3)는 T1, T2, T3 기간에 R, G, B 데이터 전압을 제1 내지 제3 데이터라인(DL1 내지 DLm)에 순차적으로 공급한다.Through the above process, regardless of the data voltage PDT or NDT supplied to the first to third data lines DL1 to DLm during the precharge period PC, the first to third MUX TFTs MT1, MT2, MT3 sequentially supplies the R, G, and B data voltages to the first to third data lines DL1 to DLm in the periods T1, T2, and T3.

다시말해, 소스라인(SL1 내지 SLm/3)의 R에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제1 MUX TFT(1MT)를 통해 T1 기간에 제1 데이터라인(DL(k-2))에 공급된다.In other words, the data voltage PDT or NDT corresponding to R of the source lines SL1 to SLm / 3 is connected to the first data line DL (k−) in the T1 period through the first MUX TFT 1MT turned on. 2)).

소스라인(SL1 내지 SLm/3)의 G에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제2 MUX TFT(2MT)를 통해 T2 기간에 제2 데이터라인(DL(k-1))에 공급된다.The data voltage PDT or NDT corresponding to G of the source lines SL1 to SLm / 3 is the second data line DL (k-1) in the T2 period through the second MUX TFT 2MT turned on. Supplied to.

소스라인(SL1 내지 SLm/3)의 B에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제3 MUX TFT(3MT)를 통해 T3 기간에 제3 데이터라인(DL(k))에 공급된다.The data voltage PDT or NDT corresponding to B of the source lines SL1 to SLm / 3 is supplied to the third data line DL (k) in the T3 period through the third MUX TFT 3MT turned on. do.

위와 같이 프리차지 기간(PC)을 가지는 타이밍 제어신호(φ1, φ2, φ3)에 의해 도 11에서 보는 바와 같이 MUX TFT(MT1, MT2, MT3)의 동작을 위한 정극형 펄스(PP)가 안정적으로 MUX TFT(MT1, MT2, MT3)에 공급되어 충전불량에 의한 디멀티 플렉서(94)의 오작동과 같은 문제점을 해결할 수 있다.As shown in FIG. 11, the positive electrode pulse PP for the operation of the MUX TFTs MT1, MT2, MT3 is stably caused by the timing control signals φ1, φ2, and φ3 having the precharge period PC as described above. It is supplied to the MUX TFTs MT1, MT2, MT3 to solve problems such as malfunction of the demultiplexer 94 due to charging failure.

도 12 내지 도 13은 본 발명의 제3 실시예에 따른 액정표시장치를 나타내는 도면이다.12 to 13 illustrate a liquid crystal display according to a third exemplary embodiment of the present invention.

도 12는 본 발명의 제3 실시예에 따른 액정표시장치를 나타내는 도면이다. 12 illustrates a liquid crystal display according to a third exemplary embodiment of the present invention.

도 12를 참조하면, 본 발명의 제 3실시예에 따른 액정표시장치는 m개의 데이터라인들(DL1 내지 DLm)과 n 개의 게이트 라인들(GL1 내지 GLn)이 교차되며 그 교차부에 화소 구동용 TFT(126)가 형성된 액정표시패널(123)과, 데이터 구동회로(121)와 액정표시패널(63)의 데이터라인들(DL1 내지 DLm) 사이에 형성되며 n-타입 비정질 실리콘 TFT로 각각 구현되는 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 포함하는 디멀티플렉서(124)와, 타이밍 제어신호(φ1A,φ1B,φ2A,φ2B,φ3A,φ3B)를 발생하는 제어신호 발생부(127)와, 액정표시패널(123)의 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 위한 게이트 구동회로(62)를 구비한다.Referring to FIG. 12, in the liquid crystal display according to the third exemplary embodiment of the present invention, m data lines DL1 through DLm and n gate lines GL1 through GLn intersect each other, and a pixel driving portion is formed at an intersection thereof. The TFT 126 is formed between the liquid crystal display panel 123 and the data driving circuit 121 and the data lines DL1 to DLm of the liquid crystal display panel 63 and each of the n-type amorphous silicon TFTs. Demultiplexer 124 including MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, MT3B, and control signal generator 127 for generating timing control signals φ1A, φ1B, φ2A, φ2B, φ3A, and φ3B. And a gate driving circuit 62 for sequentially supplying scan pulses to the gate lines GL1 to GLn of the liquid crystal display panel 123.

데이터 구동회로(121)는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하고 1 라인분의 데이터를 m/3 개의 소스라인들(SL1 내지 SLm/3)에 시분할하여 공급한다.The data driving circuit 121 converts the digital video data into an analog gamma compensation voltage and supplies data of one line to m / 3 source lines SL1 to SLm / 3.

디멀티플렉서(124)는 데이터 구동회로(122)와 데이터라인들(DL1 내지 DLm) 사이에서 m/3개가 나란히 배치된다. 이 디멀티플렉서(124) 각각은 하나의 소스라인으로부터 공급되는 데이터전압을 3 개의 데이터라인들로 분배하기 위해 각각 2 개씩 쌍을 이루는 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 포함한다. 한 쌍을 이루는 MUX TFT(MT1A 와 MT1B, MT2A 와 MT2B, MT3A 와 MT3B)는 1 프레임기간을 주기로 교번하여 턴-온되어 소스라인(SL1 내지SLm/3)으로부터의 데이터를 데이터라인(DL1 내지 DLm)으로 공급한다.The demultiplexer 124 is disposed m / 3 in parallel between the data driving circuit 122 and the data lines DL1 to DLm. Each of the demultiplexers 124 has a pair of 1A to 3B MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, which are paired in two to distribute the data voltage supplied from one source line to three data lines. MT3B). The paired MUX TFTs MT1A and MT1B, MT2A and MT2B, MT3A and MT3B are turned on alternately in one frame period to turn on data from the source lines SL1 to SLm / 3. ).

제어신호 발생부(127)는 디멀티플렉서(124) 내의 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 제어하기 위한 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)를 발생한다. 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)는 도 13과 같이 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 턴-온시키기 위한 정극성의 게이트하이전압(Vgh)으로 발생된다.The control signal generator 127 generates timing control signals φ1A, φ1B, φ2A, φ2B, φ3A, and φ3B for controlling the MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, MT3B in the demultiplexer 124. do. The timing control signals φ1A, φ1B, φ2A, φ2B, φ3A, and φ3B have a positive gate high voltage Vgh for turning on the MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, MT3B, as shown in FIG. Is caused by.

게이트 구동회로(122)는 쉬프트 레지스터와 레벨쉬프터를 이용하여 도 13과 같이 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 사이에서 스윙되는 스캔펄스(SP)를 순차적으로 게이트라인들(GL1 내지 GLn)에 공급한다.The gate driving circuit 122 sequentially scans the scan pulse SP swinging between the gate high voltage Vgh and the gate low voltage Vgl using the shift register and the level shifter as shown in FIG. 13. GLn).

도 13은 소스라인(SL1 내지 SLm/3)에 공급되는 소스신호(SRC)와 게이트라인(GL1 내지 GLn)에 공급되는 스캔펄스(SP)와 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)의 게이트단자에 공급되는 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)를 나타낸다.FIG. 13 shows the source signal SRC supplied to the source lines SL1 to SLm / 3, the scan pulse SP supplied to the gate lines GL1 to GLn, and the first to third BMUX TFTs MT1A, MT1B, MT2A. And timing control signals? 1A,? 1B,? 2A,? 2B,? 3A, and? 3B supplied to the gate terminals of the MT2B, MT3A, MT3B.

도 13을 참조하면, 소스신호(SRC)의 데이터 전압(PDT, NDT)은 1 수평기간(H)을 주기로 정극성과 부극성의 전압이 교번한다. 1 수평기간(H)의 정극성과 부극성의 데이터 전압(PDT, NDT)은 각각 순차적으로 R, G, B의 신호를 포함한다.Referring to FIG. 13, the data voltages PDT and NDT of the source signal SRC alternate between positive and negative voltages at one horizontal period H. The positive and negative data voltages PDT and NDT in one horizontal period H sequentially include signals of R, G, and B, respectively.

스캔펄스(SP)는 대략 1 수평기간(H) 동안 게이트하이전압(Vgh)으로 발생되며 그 이외의 기간 동안 게이트로우전압(Vgl)을 유지한다.The scan pulse SP is generated at the gate high voltage Vgh for approximately one horizontal period H, and maintains the gate low voltage Vgl for other periods.

타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B) 각각은 정극성의 게이트하이전압(Vgh)으로 발생되는 정극성 펄스(PP)를 가진다. 이 정극성 펄스(PP)는 각각 프리차지(Pre-charge) 구간(PC)을 포함하며, 1/3H 이상의 펄스폭을 가진다. 이러한 프리차지 구간은 0초과 1/2H 이하가 적당하다.Each of the timing control signals φ1A, φ1B, φ2A, φ2B, φ3A, and φ3B has a positive pulse PP generated with a positive gate high voltage Vgh. Each of the positive pulses PP includes a precharge section PC, and has a pulse width of 1 / 3H or more. The precharge section is preferably more than 0 and less than 1 / 2H.

이러한 디멀티플렉서(124)의 동작을 도 13을 결부하여 설명하기로 한다.The operation of the demultiplexer 124 will be described with reference to FIG. 13.

오드 프레임 기간에는, 제1 타이밍 제어신호(φ1A)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T1 이전에 발생하여 제1 MUX TFT(MT1A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압(PDT 또는 NDT)은 제1 데이터라인(DL(k-2))에 공급된다. 여기서, k=3, 6, 9 … m 이다.In the odd frame period, the positive pulse PP of the first timing control signal φ1A is generated before T1 with a width of 1 / 3H or more including the precharge section PC to turn the first MUX TFT MT1A. -Turn on. Then, the data voltage PDT or NDT of the source lines SL1 to SLm / 3 is supplied to the first data line DL (k-2). Where k = 3, 6, 9... m.

제2 타이밍 제어신호(φ2A)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T2 이전에 발생하여 제2 MUX TFT(MT2A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 R 데이터 전압이 제2 데이터라인(DL(k-1))에 공급되며, T2에는 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제2 데이터라인(DL(k-1))에 공급된다.The positive pulse PP of the second timing control signal φ2A is generated before T2 with a width of 1 / 3H or more including the precharge period PC to turn on the second MUX TFT MT2A. Then, the R data voltages of the source lines SL1 to SLm / 3 are supplied to the second data line DL (k-1), and the G data voltages of the source lines SL1 to SLm / 3 are second data to T2. It is supplied to the line DL (k-1).

제3 타이밍 제어신호(φ3A)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T3 이전에 발생하여 제3 MUX TFT(MT3A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제3 데이터라인(DL(k))에 공급되며, T3에는 소스라인(SL1 내지 SLm/3)의 B 데이터 전압이 제3 데이터라인(DL(k))에 공급된다.The positive pulse PP of the third timing control signal φ3A is generated before T3 with a width of 1 / 3H or more including the precharge section PC to turn on the third MUX TFT MT3A. Then, the G data voltages of the source lines SL1 to SLm / 3 are supplied to the third data line DL (k), and the B data voltages of the source lines SL1 to SLm / 3 are supplied to the third data line (T3). DL (k)).

위와 같은 과정을 통해 프리차지 기간(PC)에 제1 내지 제3 데이터라인(DL1 내지 DLm)에 공급되는 데이터 전압(PDT 또는 NDT)에 상관없이, 제1 내지 제3 MUX TFT(MT1A, MT2A, MT3A)는 T1, T2, T3 기간에 R, G, B 데이터 전압을 제1 내지 제3 데이터라인(DL1 내지 DLm)에 순차적으로 공급한다.Through the above process, regardless of the data voltage PDT or NDT supplied to the first to third data lines DL1 to DLm during the precharge period PC, the first to third MUX TFTs MT1A, MT2A, MT3A) sequentially supplies the R, G, and B data voltages to the first to third data lines DL1 to DLm in the periods T1, T2, and T3.

다시말해, 소스라인(SL1 내지 SLm/3)의 R에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제1 MUX TFT(MT1A)를 통해 T1 기간에 제1 데이터라인(DL(k-2))에 공급된다.In other words, the data voltage PDT or NDT corresponding to R of the source lines SL1 to SLm / 3 is connected to the first data line DL (k−) in the T1 period through the first MUX TFT MT1A turned on. 2)).

소스라인(SL1 내지 SLm/3)의 G에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제2 MUX TFT(MT2A)를 통해 T2 기간에 제2 데이터라인(DL(k-1))에 공급된다.The data voltage PDT or NDT corresponding to G of the source lines SL1 to SLm / 3 is the second data line DL (k-1) in the period T2 through the second MUX TFT MT2A turned on. Supplied to.

소스라인(SL1 내지 SLm/3)의 B에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제3 MUX TFT(MT3A)를 통해 T3 기간에 제3 데이터라인(DL(k))에 공급된다.The data voltage PDT or NDT corresponding to B of the source lines SL1 to SLm / 3 is supplied to the third data line DL (k) in the T3 period through the third MUX TFT MT3A turned on. do.

이븐 프레임 기간에는, 제1 타이밍 제어신호(φ1B)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T1 이전에 발생하여 제1 MUX TFT(MT1B)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압(PDT 또는 NDT)은 제1 데이터라인(DL(k-2))에 공급된다. 여기서, k=3, 6, 9 … m 이다.In the even frame period, the positive pulse PP of the first timing control signal φ1B is generated before T1 with a width of 1 / 3H or more including the precharge period PC to turn the first MUX TFT MT1B. -Turn on. Then, the data voltage PDT or NDT of the source lines SL1 to SLm / 3 is supplied to the first data line DL (k-2). Where k = 3, 6, 9... m.

제2 타이밍 제어신호(φ2B)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T2 이전에 발생하여 제2 MUX TFT(MT2B)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 R 데이터 전압이 제2 데이터라인(DL(k-1))에 공급되며, T2에는 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제2 데이터라인(DL(k-1))에 공급된다.The positive pulse PP of the second timing control signal φ2B is generated before T2 with a width of 1 / 3H or more including the precharge section PC to turn on the second MUX TFT MT2B. Then, the R data voltages of the source lines SL1 to SLm / 3 are supplied to the second data line DL (k-1), and the G data voltages of the source lines SL1 to SLm / 3 are second data to T2. It is supplied to the line DL (k-1).

제3 타이밍 제어신호(φ3B)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함 하여 1/3H 이상의 폭으로 T3 이전에 발생하여 제3 MUX TFT(MT3B)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제3 데이터라인(DL(k))에 공급되며, T3에는 소스라인(SL1 내지 SLm/3)의 B 데이터 전압이 제3 데이터라인(DL(k))에 공급된다.The positive pulse PP of the third timing control signal φ3B is generated before T3 with a width of 1 / 3H or more including the precharge section PC to turn on the third MUX TFT MT3B. Then, the G data voltages of the source lines SL1 to SLm / 3 are supplied to the third data line DL (k), and the B data voltages of the source lines SL1 to SLm / 3 are supplied to the third data line (T3). DL (k)).

위와 같은 과정을 통해 프리차지 기간(PC)에 제1 내지 제3 데이터라인(DL1 내지 DLm)에 공급되는 데이터 전압(PDT 또는 NDT)에 상관없이, 제1 내지 제3 MUX TFT(MT1B, MT2B, MT3B)는 T1, T2, T3 기간에 R, G, B 데이터 전압을 제1 내지 제3 데이터라인(DL1 내지 DLm)에 순차적으로 공급한다.Through the above process, regardless of the data voltage PDT or NDT supplied to the first to third data lines DL1 to DLm during the precharge period PC, the first to third MUX TFTs MT1B, MT2B, The MT3B sequentially supplies the R, G, and B data voltages to the first to third data lines DL1 to DLm in the periods T1, T2, and T3.

다시말해, 소스라인(SL1 내지 SLm/3)의 R에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제1 MUX TFT(MT1B)를 통해 T1 기간에 제1 데이터라인(DL(k-2))에 공급된다.In other words, the data voltage PDT or NDT corresponding to R of the source lines SL1 to SLm / 3 is connected to the first data line DL (k−−) in the T1 period through the first MUX TFT MT1B turned on. 2)).

소스라인(SL1 내지 SLm/3)의 G에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제2 MUX TFT(MT2B)를 통해 T2 기간에 제2 데이터라인(DL(k-1))에 공급된다.The data voltage PDT or NDT corresponding to G of the source lines SL1 to SLm / 3 is the second data line DL (k-1) in the period T2 through the second MUX TFT MT2B that is turned on. Supplied to.

소스라인(SL1 내지 SLm/3)의 B에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제3 MUX TFT(MT3B)를 통해 T3 기간에 제3 데이터라인(DL(k))에 공급된다.The data voltage PDT or NDT corresponding to B of the source lines SL1 to SLm / 3 is supplied to the third data line DL (k) in the T3 period through the third MUX TFT MT3B turned on. do.

위와 같은 디멀티플렉서(64)의 동작을 정리하여 다시 말하면, 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 오드(Odd) 프레임기간에는 3 개의 MUX TFT(MT1A, MT2A, MT3A)가 각각 프리차지 기간(PC)을 포함하는 타이밍 제어신호(φ1A, φ2A, φ3A)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. 그리고, 이븐(Even) 프레임기간에는 다른 3개의 MUX TFT(MT1B, MT2B, MT3B)가 각각 프리차지 기간(PC) 제어신호(φ1B, φ2B, φ3B)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. 즉, 3 개의 MUX TFT(MT1A, MT2A, MT3A 또는 MT1B, MT2B, MT3B)가 동작하는 동안 다른 3 개의 MUX TFT(MT1B, MT2B, MT3B 또는 MT1A, MT2A, MT3A)는 동작의 휴지기간을 가진다. In other words, the operations of the demultiplexer 64 are summarized. In other words, the first to third MUX TFTs MT1A, MT1B, MT2A, MT2B, MT3A, and MT3B are three MUX TFTs MT1A and MT2A in an odd frame period. In response to the positive voltages of the timing control signals φ1A, φ2A, and φ3A each of which includes the precharge period PC, the MT3A time-divisions the data input through one source line and supplies them to the three data lines. do. In the Even frame period, three other MUX TFTs MT1B, MT2B, and MT3B respectively form one source line in response to the positive voltages of the precharge period PC control signals φ1B, φ2B, and φ3B. The data input through the time division is supplied to three data lines. That is, while the three MUX TFTs MT1A, MT2A, MT3A or MT1B, MT2B, MT3B are in operation, the other three MUX TFTs MT1B, MT2B, MT3B or MT1A, MT2A, MT3A have an idle period of operation.

위와 같이 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 1 프레임기간의 휴지기간을 가짐으로써 정극성의 게이트전압 누적으로 인한 스트레스를 감쇄하여 문턱전압과 동작특성을 일정하게 유지하며, 프리차지 기간(PC)을 가지는 타이밍 제어신호(φ1, φ2, φ3)에 정극형 펄스(PP)가 안정적으로 MUX TFT(MT1, MT2, MT3)에 공급되어 충전불량에 의한 디멀티플렉서(124)의 오작동과 같은 문제점을 해결할 수 있다.As described above, the 1A to 3B MUX TFTs (MT1A, MT1B, MT2A, MT2B, MT3A, MT3B) have a rest period of one frame period, thereby attenuating the stress caused by the accumulation of the positive gate voltage, thereby reducing the threshold voltage and operating characteristics. The positive-type pulse PP is stably supplied to the MUX TFTs MT1, MT2, MT3 to the timing control signals φ1, φ2, and φ3 having the precharge period PC. Problems such as malfunction of 124) can be solved.

한편, 본 발명에 따른 디멀티 플렉서(64, 94, 124)는 P-타입 비정질 실리콘 TFT로도 구현될 수 있다. 이 경우에는 본 발명의 제1 내지 제3 실시예와 반대되는 극성으로 구동된다. 또한, 본 발명에 따른 디멀티 플렉서(64, 94, 124)의 스위치소자 즉, MUX TFT(MT1, MT2, MT3, PT1, PT2, PT3)는 비정질 실리콘 트랜지스터로 구현될 수 있고또한, 결정질 실리콘으로도 구현될 수 있다. On the other hand, the demultiplexer 64, 94, 124 according to the present invention can also be implemented as a P-type amorphous silicon TFT. In this case, it is driven with the polarity opposite to that of the first to third embodiments of the present invention. In addition, the switch elements of the demultiplexers 64, 94, and 124 according to the present invention, that is, the MUX TFTs MT1, MT2, MT3, PT1, PT2, PT3, can be implemented with amorphous silicon transistors, and It can also be implemented as.

상술한 바와 같이, 본 발명에 따른 액정표시장치의 디멀티플렉서와 그 구동방법은 MUX TFT를 교번하여 동작시켜 휴지기간을 가짐으로써 동일한 극성의 게이트 전압이 장기간 또는 반복적으로 MUX TFT의 게이트단자에 인가되는 게이트-바이어스 스트레스에 기인하여 발생하는 MUX TFT의 특성 변동과 열화를 최소화할 수 있다. 또한 이와 더불어, 프리차지 기간을 가지는 제어신호를 가짐으로써 충전불량으로 인해 디멀티플렉서의 동작이 불안정하게 되는 것을 방지할 수 있다.As described above, the demultiplexer of the liquid crystal display and the driving method thereof according to the present invention have a rest period by alternately operating the MUX TFT so that the gate voltage of the same polarity is applied to the gate terminal of the MUX TFT for a long time or repeatedly. -It is possible to minimize the characteristic fluctuation and deterioration of MUX TFT caused by bias stress. In addition, by having a control signal having a precharge period, it is possible to prevent the operation of the demultiplexer from becoming unstable due to charging failure.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (55)

제1 및 제2 제어신호를 발생하는 제어신호 발생부와; A control signal generator for generating first and second control signals; 제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와; A first switch element for supplying data from the source line to any one of the plurality of output lines in response to the first control signal; 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인으로 공급하는 제2 스위치소자를 구비하는 것을 특징으로 하는 디멀티플렉서.And a second switch element for supplying data from the source line to the selected output line in response to a second control signal. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 출력라인 사이에 병렬로 접속되는 것을 특징으로 하는 디멀티플렉서.And the first and second switch elements are connected in parallel between the source line and the selected output line. 제 1 항에 있어서,The method of claim 1, 상기 제어신호 발생부는, The control signal generator, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생하는 것을 특징으로 하는 디멀티플렉서.And the second control signal is generated within the n + 1th frame period after the first control signal is generated within the nth (where n is a positive integer) frame period. 제 1 항에 있어서,The method of claim 1, 상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 디멀티플렉서.The switch device is a demultiplexer, characterized in that any one of an amorphous silicon transistor and a crystalline silicon transistor. 제 4 항에 있어서,The method of claim 4, wherein 상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.And said switch element is an n-type transistor. 제 5 항에 있어서,The method of claim 5, 상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 디멀티플렉서.And the voltage of the control signals is a positive voltage. 제 4 항에 있어서,The method of claim 4, wherein 상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.And said switch element is a p-type transistor. 제 7 항에 있어서,The method of claim 7, wherein 상기 제어신호는 부극성 전압인 것을 특징으로 하는 디멀티플렉서.The control signal is a demultiplexer, characterized in that the negative voltage. 제어단자에 공급되는 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나로 공급하는 스위치소자와; A switch element for supplying data from a source line to any one selected from among a plurality of output lines in response to a control signal supplied to a control terminal; 상기 제어신호를 발생하는 제어신호 발생부를 구비하고; A control signal generator for generating the control signal; 상기 제어신호는 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자가 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 출력라인으로 공급되는 것을 특징으로 하는 디멀티플렉서.The control signal includes a first section and a second section, and after the control terminal is precharged by the first section of the control signal, data from the source line is selected in the second section of the control signal. Demultiplexer characterized in that supplied to the line. 제 9 항에 있어서,The method of claim 9, 상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비하는 것을 특징으로 하는 디멀티플렉서.And a source signal generator for supplying a second signal synchronized with a second section of the control signal to the source line after supplying a first signal synchronized with the first section of the control signal to the source line. Demultiplexer. 제 9 항에 있어서,The method of claim 9, 상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하인 것을 특징으로 하는 디멀티플렉서.And a first period of the first control signal is greater than 0 or less than 1/2 horizontal periods. 제 9 항에 있어서,The method of claim 9, 상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 디멀티플렉서.The switch device is a demultiplexer, characterized in that any one of an amorphous silicon transistor and a crystalline silicon transistor. 제 12 항에 있어서,The method of claim 12, 상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.And said switch element is an n-type transistor. 제 13 항에 있어서,The method of claim 13, 상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 디멀티플렉서.And the voltage of the control signals is a positive voltage. 제 12 항에 있어서,The method of claim 12, 상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.And said switch element is a p-type transistor. 제 15 항에 있어서,The method of claim 15, 상기 제어신호는 부극성 전압인 것을 특징으로 하는 디멀티플렉서.The control signal is a demultiplexer, characterized in that the negative voltage. 제1 및 제2 제어신호를 발생하는 제어신호 발생부와; A control signal generator for generating first and second control signals; 제1 제어단자에 공급되는 제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와; A first switch element for supplying data from a source line to any one selected from among a plurality of output lines in response to a first control signal supplied to the first control terminal; 제2 제어단자에 공급되는 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인 으로 공급하는 제2 스위치소자를 구비하고; A second switch element for supplying data from the source line to the selected output line in response to a second control signal supplied to a second control terminal; 상기 제1 및 제2 제어신호 각각은 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자들이 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 출력라인으로 공급되는 것을 특징으로 하는 디멀티플렉서.Each of the first and second control signals includes a first section and a second section, and after the control terminals are precharged by the first section of the control signal, from the source line in the second section of the control signal. The data of the demultiplexer characterized in that is supplied to the selected output line. 제 17 항에 있어서,The method of claim 17, 상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 출력라인 사이 에 병렬로 접속되는 것을 특징으로 하는 디멀티플렉서.And the first and second switch elements are connected in parallel between the source line and the selected output line. 제 17 항에 있어서,The method of claim 17, 상기 제어신호 발생부는, The control signal generator, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생하는 것을 특징으로 하는 디멀티플렉서.And the second control signal is generated within the n + 1th frame period after the first control signal is generated within the nth (where n is a positive integer) frame period. 제 17 항에 있어서,The method of claim 17, 상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비하는 것을 특징으로 하는 디멀티플렉서.And a source signal generator for supplying a second signal synchronized with a second section of the control signal to the source line after supplying a first signal synchronized with the first section of the control signal to the source line. Demultiplexer. 제 17 항에 있어서,The method of claim 17, 상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하인 것을 특징으로 하는 디멀티플렉서.And a first period of the first control signal is greater than 0 or less than 1/2 horizontal periods. 제 17 항에 있어서,The method of claim 17, 상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 디멀티플렉서.The switch device is a demultiplexer, characterized in that any one of an amorphous silicon transistor and a crystalline silicon transistor. 제 22 항에 있어서,The method of claim 22, 상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.And said switch element is an n-type transistor. 제 23 항에 있어서,The method of claim 23, wherein 상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 디멀티플렉서.And the voltage of the control signals is a positive voltage. 제 22 항에 있어서,The method of claim 22, 상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.And said switch element is a p-type transistor. 제 25 항에 있어서,The method of claim 25, 상기 제어신호는 부극성 전압인 것을 특징으로 하는 디멀티플렉서.The control signal is a demultiplexer, characterized in that the negative voltage. 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과; A liquid crystal display panel in which a plurality of data lines and gate lines intersect and liquid crystal cells are arranged in a matrix; 제1 및 제2 제어신호를 발생하고 비디오 데이터를 발생하는 제어신호 발생부와; A control signal generator for generating first and second control signals and for generating video data; 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와; A data driver circuit for outputting video data from the control signal generator through a source line; 상기 제1 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 다수 의 데이터라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 상기 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 데이터라인으로 공급하는 제2 스위치소자를 포함한 디멀티플렉서를 구비하는 것을 특징으로 하는 액정표시장치. A first switch element for supplying data from the source line to any one of the plurality of data lines in response to the first control signal; and data from the source line in response to the second control signal. And a demultiplexer including a second switch element for supplying the selected data line. 제 27 항에 있어서,The method of claim 27, 상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비하는 것을 특징으로 하는 액정표시장치. And a gate driving circuit sequentially supplying scan signals synchronized with the data lines to the gate lines. 제 27 항에 있어서,The method of claim 27, 상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 데이터라인 사이에 병렬로 접속되는 것을 특징으로 하는 액정표시장치. And the first and second switch elements are connected in parallel between the source line and the selected data line. 제 27 항에 있어서,The method of claim 27, 상기 제어신호 발생부는, The control signal generator, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생하는 것을 특징으로 하는 액정표시장치And the second control signal is generated within the n + 1th frame period after the first control signal is generated within the nth (where n is a positive integer) frame period. 제 27 항에 있어서,The method of claim 27, 상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 액정표시장치.And the switch element is one of an amorphous silicon transistor and a crystalline silicon transistor. 제 31항에 있어서,The method of claim 31, wherein 상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 액정표시장치.And the switch element is an n-type transistor. 제 32 항에 있어서,The method of claim 32, 상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 액정표시장치.And the voltage of the control signals is a positive voltage. 제 31 항에 있어서,The method of claim 31, wherein 상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 액정표시장치.And the switch element is a p-type transistor. 제 34 항에 있어서,The method of claim 34, wherein 상기 제어신호는 부극성 전압인 것을 특징으로 하는 액정표시장치.And the control signal is a negative voltage. 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과; A liquid crystal display panel in which a plurality of data lines and gate lines intersect and liquid crystal cells are arranged in a matrix; 제어신호와 비디오 데이터를 발생하는 제어신호 발생부와; A control signal generator for generating a control signal and video data; 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와;A data driver circuit for outputting video data from the control signal generator through a source line; 제어단자에 공급되는 상기 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나로 공급하는 스위치소자와; A switch element for supplying data from a source line to any one selected from among a plurality of output lines in response to the control signal supplied to a control terminal; 상기 제어신호는 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자가 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 데이터라인으로 공급되는 디멀티플렉서를 구비하는 것을 특징으로 하는 액정표시장치.The control signal includes a first section and a second section, and after the control terminal is precharged by the first section of the control signal, the data from the source line is selected in the second section of the control signal. And a demultiplexer supplied in a line. 제 36 항에 있어서,The method of claim 36, 상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비하는 것을 특징으로 하는 액정표시장치. And a gate driving circuit sequentially supplying scan signals synchronized with the data lines to the gate lines. 제 36 항에 있어서,The method of claim 36, 상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비하는 것을 특징으로 하는 액정표시장치.And a source signal generator for supplying a second signal synchronized with a second section of the control signal to the source line after supplying a first signal synchronized with the first section of the control signal to the source line. A liquid crystal display device. 제 36 항에 있어서,The method of claim 36, 상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하인 것을 특징으로 하는 액정표시장치.And a first period of the first control signal is greater than 0 and less than or equal to 1/2 a horizontal period. 제 36 항에 있어서,The method of claim 36, 상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 액정표시장치.And the switch element is one of an amorphous silicon transistor and a crystalline silicon transistor. 제 40 항에 있어서,The method of claim 40, 상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 액정표시장치.And the switch element is an n-type transistor. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 액정표시장치.And the voltage of the control signals is a positive voltage. 제 40 항에 있어서,The method of claim 40, 상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 액정표시장치.And the switch element is a p-type transistor. 제 43 항에 있어서,The method of claim 43, 상기 제어신호는 부극성 전압인 것을 특징으로 하는 액정표시장치.And the control signal is a negative voltage. 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과; A liquid crystal display panel in which a plurality of data lines and gate lines intersect and liquid crystal cells are arranged in a matrix; 제1 및 제2 제어신호를 발생하고 비디오 데이터를 발생하는 제어신호 발생부와; A control signal generator for generating first and second control signals and for generating video data; 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와;A data driver circuit for outputting video data from the control signal generator through a source line; 제1 제어단자에 공급되는 상기 제1 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 다수의 데이터라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와; A first switch element configured to supply data from the source line to any one of the plurality of data lines in response to the first control signal supplied to a first control terminal; 제2 제어단자에 공급되는 상기 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 데이터라인으로 공급하는 제2 스위치소자를 구비하고; A second switch element for supplying data from the source line to the selected data line in response to the second control signal supplied to a second control terminal; 상기 제1 및 제2 제어신호 각각은 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자들이 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 데이터라인으로 공급되는 것을 특징으로 하는 액정표시장치.Each of the first and second control signals includes a first section and a second section, and after the control terminals are precharged by the first section of the control signal, from the source line in the second section of the control signal. The data of the LCD is supplied to the selected data line. 제 45 항에 있어서,The method of claim 45, 상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비하는 것을 특징으로 하는 액정표시장치. And a gate driving circuit sequentially supplying scan signals synchronized with the data lines to the gate lines. 제 45 항에 있어서,The method of claim 45, 상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 데이터라인 사이에 병렬로 접속되는 것을 특징으로 하는 액정표시장치.And the first and second switch elements are connected in parallel between the source line and the selected data line. 제 45 항에 있어서,The method of claim 45, 상기 제어신호 발생부는, The control signal generator, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생하는 것을 특징으로 하는 액정표시장치.And the second control signal is generated within the n + 1th frame period after the first control signal is generated within the nth (where n is a positive integer) frame period. 제 45 항에 있어서,The method of claim 45, 상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비하는 것을 특징으로 하는 액정표시장치.And a source signal generator for supplying a second signal synchronized with a second section of the control signal to the source line after supplying a first signal synchronized with the first section of the control signal to the source line. A liquid crystal display device. 제 45 항에 있어서,The method of claim 45, 상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하인 것을 특징으로 하는 액정표시장치.And a first period of the first control signal is greater than 0 and less than or equal to 1/2 a horizontal period. 제 45 항에 있어서,The method of claim 45, 상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 액정표시장치.And the switch element is one of an amorphous silicon transistor and a crystalline silicon transistor. 제 46 항에 있어서,The method of claim 46, 상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 액정표시장치.And the switch element is an n-type transistor. 제 52 항에 있어서,The method of claim 52, wherein 상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 액정표시장치.And the voltage of the control signals is a positive voltage. 제 46 항에 있어서,The method of claim 46, 상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 액정표시장치.And the switch element is a p-type transistor. 제 54 항에 있어서,The method of claim 54, wherein 상기 제어신호는 부극성 전압인 것을 특징으로 하는 액정표시장치.And the control signal is a negative voltage.
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