KR20060111771A - 액정표시장치 - Google Patents

Abstract

본 발명은 액정표시장치에 관한 것이다. 본 발명에 따른 액정표시장치는 게이트선과; 상기 게이트선과 절연되어 교차하는 데이터선과; 상기 게이트선과 상기 데이터선의 교차지점에 형성되어 있는 박막트랜지스터에 연결되어 있으며, 상기 게이트선의 연장방향에 따른 상호간의 경계가 꺾쇠 형상인 화소전극과; 상기 화소전극을 제1구역과 상기 제1구역보다 면적이 큰 제2구역으로 나누며 상기 경계와 나란히 위치하는 주 화소전극 절개패턴과; 액정을 사이에 두고 상기 화소전극과 대향 배치되어 있는 공통전극과; 상기 제2구역 상에서 상기 경계와 나란히 위치하는 주 공통전극 절개패턴을 포함한다. 이로 인해, 응답시간 및 개구율이 향상된 액정표시장치가 제공된다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY APPARATUS}

도 1은 본 발명의 제1 실시예에 따른 액정표시장치의 배치도,

도 2는 도 1의 Ⅱ-Ⅱ 에 따른 단면도,

도 3은 본 발명의 제 2 실시예에 따른 액정표시장치의 배치도,

도 4는 본 발명의 제 3 실시예에 따른 액정표시장치의 배치도,

도 5는 본 발명의 실시예에 따른 액정표시장치의 구동을 설명하기 위한 도면이다.

* 도면의 주요 부분에 대한 부호의 설명

10 : 게이트선 20 : 데이터선

30 : 박막트랜지스터 40 : 화소전극

41 : 제1구역 42 : 제2구역

50 : 공통전극 60 : 주 화소전극 절개패턴

61 : 보조 화소전극 절개패턴 70 : 주 공통전극 절개패턴

71 : 보조 공통전극 절개패턴 80 : 픽셀간 공통전극 절개패턴

100 : 상부기판 110 : 블랙 매트릭스

120 : 컬러필터 200 : 하부기판

300 : 액정층

본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는, 화소전극 및 공통전극에 절개패턴이 형성되어 있는 액정표시장치에 관한 것이다.

액정표시장치는 일반적으로 공통전극과 컬러필터 등이 형성되어 있는 상부 기판과 박막트랜지스터와 화소전극 등이 형성되어 있는 하부 기판 사이에 액정물질을 주입해 놓고 화소전극와 공통전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현하는 장치이다.

이러한 액정표시장치는 액정의 배열로 화상이 표현되므로 시야각이 좁은 문제점이 발생한다. 시야각을 넓히기 위한 다양한 방안이 개발되고 있는데 그 중에서도 액정분자를 상하 기판에 대하여 수직으로 배향하고 화소전극과 그 대향전극인 공통전극에 일정한 절개패턴을 형성하거나 돌기를 형성하여 화소를 다중 도메인으로 분할하는 방법이 유력시 되고 있다.

절개패턴을 형성하면 절개된 화소전극의 측면부분에서 측방향 전기장(lateral field)이 발생한다. 측방향 전기장에 의해 액정의 배열이 정상적이지 않게 되는 텍스쳐(texture)가 유발되고 이로 인해 개구율 및 투과율이 낮아지고 응답시간이 지연되기도 한다. 이러한 측방향 전기장을 감소시키고 이를 투과율의 증가분으로 사용하기 위하여 최근 화소전극으로 꺾쇠 형상을 하고 있는 Z셀이 사용 된다. 액정패널의 대형화에 따라 한 화소를4개의 도메인으로 나뉘는 Z셀의 경우 전극간격이 너무 넓어져 응답시간이 느려지는 문제점이 있고, 8개의 도메인으로 나뉘는 Z셀의 경우 전극간격이 너무 좁아져 개구율 및 투과율의 손실이 크다. 또한 4개의 도메인으로 나누어져 화소전극의 문제점을 극복하고자 차등 면적을 갖는 화소전극을 설계하는 방식이 도입되기도 하지만 이는 공정상 불량검출이 어렵고 색재현성 및 화이트 밸런스(White balance) 구현에 어려움이 있다.

따라서, 본 발명의 목적은 응답시간 및 개구율이 향상된 액정표시장치를 제공하는 것이다.

상기 목적은, 본 발명에 따라, 게이트선과; 상기 게이트선과 절연되어 교차하는 데이터선과; 상기 게이트선과 상기 데이터선의 교차지점에 형성되어 있는 박막트랜지스터에 연결되어 있으며, 상기 게이트선의 연장방향에 따른 상호간의 경계가 꺾쇠 형상인 화소전극과; 상기 화소전극을 제1구역과 상기 제1구역보다 면적이 큰 제2구역으로 나누며 상기 경계와 나란히 위치하는 주 화소전극 절개패턴과; 액정을 사이에 두고 상기 화소전극과 대향 배치되어 있는 공통전극과; 상기 제2구역 상에서 상기 경계와 나란히 위치하는 주 공통전극 절개패턴에 의하여 달성된다.

여기서, 상기 제1구역의 면적은 상기 제2구역의 면적의 45 내지 55%인 것을 특징으로 한다.

상기 주 공통전극 절개패턴은 상기 제2구역의 가운데 부분에 위치하는 것이 화소전극의 도메인을 균일하게 분리하는데 바람직하다.

또한, 상기 화소전극의 경계와 상에 위치하는 픽셀간 공통전극 절개패턴을 포함할 수 있다.

상기 픽셀간 공통전극 절개패턴은 두 개의 상기 화소전극의 경계 마다 위치하는 것을 특징으로 한다.

상기 픽셀간 공통전극 절개패턴에 인접한 상기 화소전극에는 동일한 극성의 데이터 전압이 인가되는 것이 텍스처 발생을 줄일 수 있어 바람직하다.

상기 주 화소전극 절개패턴과 연결되어 있으며 상기 게이트선의 연장방향과 나란한 보조 화소전극 절개패턴을 포함할 수 있으며, 상기 보조 화소전극 절개 패턴은 상기 화소전극의 가운데 위치하는 것을 특징으로 한다.

상기 주 공통전극 절개패턴과 연결되어 있으며 상기 게이트선의 연장방향과 나란한 보조 공통전극 절개패턴을 포함할 수 있으며, 상기 보조 공통전극 절개패턴은 상기 화소전극의 가운데 위치하는 것을 특징으로 한다.

상기 데이터선은 상기 화소전극의 하부에 직선으로 배열되며, 적어도 일부분이 상기 절개패턴을 따라 형성되는 것이 개구율 향상에 바람직하다.

한편, 상기 목적은, 본 발명에 따라, 게이트선과 데이터선의 교차지점에 형성되어 있는 박막트랜지스터에 연결되어 있으며 게이트선의 연장방향에 따라 상호간의 경계가 꺾쇠 형상인 화소전극과; 액정을 사이에 두고 상기 화소전극에 대향하는 공통전극과; 상기 화소전극에 형성되어 있는 화소전극 절개패턴과; 상기 공통전극에 형성되어 있으며 상기 화소전극 절개패턴과 함께 상기 액정을 면적이 유사한 6개의 도메인으로 나누는 공통전극 절개패턴을 포함하는 것에 의해서도 달성될 수 있다.

이하에서는 첨부도면을 참조하여 본 발명에 대하여 설명한다.

도 1 및 도2는 본 발명의 제1 실시예에 따른 액정표시장치를 설명하기 위한 도면이다. 도1은 액정표시장치의 배치도이고, 도 2는 도 1의 Ⅱ-Ⅱ에 따른 단면도이다.

액정표시장치는 공통전극(50), 블랙 매트릭스(110) 및 컬러필터(120) 등이 형성되어 있는 상부기판(100), 박막트랜지스터(30)와 화소전극(40) 등이 형성되어 있는 하부기판(200) 및 상부기판(100)과 하부기판(200)에 대하여 전기장이 가해지지 않은 상태에서 거의 수직으로 배향되어 있는 액정분자를 포함하는 액정층(300)으로 이루어진다. 액정층(300)에 전압이 가해지면 액정분자는 유전율 이방성이 음이기 때문에 그 장축이 전기장에 대하여 수직방향으로 눕는다. 도1은 하부기판(100)의 화소전극(40)과 상부기판(100)의 공통전극(50)에 형성된 절개패턴을 설명하기 위하여 하부기판(200)을 바탕으로 하여 상부기판(100)에 형성된 공통전극 절개패턴(70)을 겹쳐서 나타낸 도면이다.

도1에 도시된 바와 같이 하부기판(200)은 게이트선(10), 게이트선(10)과 절연되어 교차하는 데이터선(20), 게이트선(10)과 데이터선(20)의 교차지점에 형성되어 있는 박막트랜지스터(30) 및 박막트랜지스터(30)에 전기적으로 연결되어 있으며 게이트선의 연장방향에 따라 상호간의 경계가 꺾쇠 형상인 화소전극(40)을 포함한다.

게이트선(10)은 주로 하부기판(200)의 가로방향으로 뻗어 있으며 각 게이트선(10)의 일부는 복수의 게이트 전극(11)을 형성한다. 게이트선(10)의 한 쪽 끝은 외부 회로(미도시)와 연결을 위하여 폭이 확장되며 하부기판(200)의 상부에 게이트 구동회로를 직접 설계하는 실시예에서 게이트선(10)의 끝 부분은 게이트 구동회로의 출력단과 연결된다.

또한, 하부기판(200) 위에는 화소전극(40)이 형성되는 화소영역의 상부 또는 하부에 화소전극(40)과 공통전극(50) 사이의 전압을 유지하기 위한 유지전극선(미도시)을 더 포함할 수도 있다.

데이터선(20)은 화소전극(40)의 길이를 주기로 반복적으로 굽은 부분과 세로로 뻗은 부분을 가진다. 이 때, 데이터선(20)의 굽은 부분은 두 개의 직선 부분으로 이루어지며, 이들은 화소전극(40) 또는 공통전극(50)의 절개패턴(60, 70) 중 어느 하나와 겹쳐지게 배열된다. 데이터선(20)을 꺾쇠 형상의 화소전극(40)의 경계와 일치되도록 형성하면 개구율은 향상되지만 상부기판(100) 및 하부기판(200)의 오정렬(miss alignment)로 인한 불량이 발생할 가능성이 커진다. 따라서, 데이터선(20)은 화소전극(40)의 상, 하부에 직선으로 배열하되, 개구율을 고려하여 화소전극(40)의 가운데에서는 절개패턴(60, 70)을 따라 형성하는 것이 바람직하다.

박막트랜지스터(30)는 게이트선(10)과 데이터선(20)의 교차지점에 형성되어 있으며 화소전극(40)과 전기적으로 연결되어 있다. 하부기판(200) 상에 게이트 전극(11)이 게이트선(10)과 함께 형성되고, 그 위에는 질화규소(SiNx) 등으로 이루어 진 게이트 절연막(31)이 게이트선(10) 및 게이트 전극(11)을 덮고 있다.

게이트 전극(21)의 게이트 절연막(31) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(32)이 형성되어 있으며, 반도체층(32)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 저항 접촉층(33)이 형성되어 있다. 저항 접촉층(33)은 게이트 전극(11)을 중심으로 2부분으로 나누어져 있다.

저항 접촉층(33) 및 게이트 절연막(31) 위에는 데이터 배선(20, 21, 22)이 형성되어 있다. 데이터 배선(20, 21, 22) 금속층으로 이루어진 단일층 또는 다중층일 수 있다. 데이터 배선(20, 21, 22)은 세로방향으로 형성되어 게이트선(10)과 교차하여 화소를 형성하는 데이터선(20), 데이터선(20)의 분지이며 저항 접촉층(33)의 상부까지 연장되어 있는 소스 전극(21), 소스 전극(21)과 분리되어 있으며 게이트 전극(11)을 중심으로 소스 전극(21)의 반대쪽 저항 접촉층(33) 상부에 형성되어 있는 드레인 전극(22)을 포함한다.

데이터 배선(20, 21, 22) 및 이들이 가리지 않는 반도체층(32)의 상부에는 질화규소, PECVD 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F막 및 아크릴계 유기절연막 등으로 이루어진 보호막(34)이 형성되어 있다. 보호막(34)에는 드레인 전극(22)을 드러내는 접촉구가 형성되어 있다.

보호막(34) 위에는 유기막층(210)이 형성되어 있다. 유기막층(210)은 박막트랜지스터(30)의 게이트선(10), 데이터 배선(20, 21, 22)과 화소전극(40) 상호간에 형성되는 전기장의 세기를 감소시켜 화소전극(40)이 배선(10, 20)들과 좀더 가까이 배열되도록 하기 위하여 박막트랜지스터(30)와 화소전극(40) 사이에 형성된다.

좀더 구체적으로 살펴보면, 보호막(34)은 통상 실리콘 질화물(SiNx)로 이루어지며, 화학기상증착(CVD) 방법으로 배선(10, 20) 상에 증착된다. 배선과 화소전극(40)이 가깝게 되면 크로스 톡(cross talk)이 발생하는데, 크로스 톡을 방지하기 위해서는 실리콘 질화물의 두께(화소전극층간의 거리)를 증가시켜 용량을 감소시켜야 하나, 화학기상증착 방법으로 증착되는 실리콘 질화물을 원하는 두께로 증착시키는 것은 시간이 오래 걸려 용이하지 않다. 이에 따라 실리콘 질화물을 보호막으로 사용하는 경우, 크로스 톡을 감소시키기 위해 화소전극(40)과 배선(10, 20)사이에는 일정한 거리를 유지해야만 하고 개구율은 저하된다. 이러한 문제를 해결하기 위해 유기막이 도입되었다.

유기막층(210)은 화학기상증착이 아닌 스핀 코팅, 슬릿 코팅 등으로 배선상에 형성되기 때문에 두께를 크게 할 수 있다. 따라서 화소전극(40)을 배선(10, 20)에 가깝게 또는 겹쳐서 형성할 수 있어 개구율이 향상된다. 또한 유기막으로 저유전율 물질을 사용하면 크로스 톡 문제를 더욱 감소시킬 수 있다.

화소전극(40)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 전도물질로 이루어져 있으며 게이트선(10)의 연장방향에 따른 상호간의 경계가 꺾쇠 형상을 하고 있는 Z셀로 형성되어 있다. 화소전극(40)은 주 화소전극 절개패턴(60)에 의해 제1구역(41) 및 제1구역(41)보다 면적이 큰 제2구역(42)로 나누어 진다. 여기서 제1구역의 면적(41)은 제2구역(42)의 면적의 45 내지 55% 정도, 즉 제2구역(42)의 면적은 대략 제1구역(41)의 두 배에 해당한다.

주 화소전극 절개패턴(60)은 각 화소전극(40)의 동일한 위치에 형성되는 것이 아니라 하나의 화소전극(40)에서는 화소전극(40)의 대략 2/3 지점에, 인접한 화소전극(40)에서는 대략 1/3 지점에 위치한다. 이처럼 서로 다른 위치에 주 화소전극 절개패턴(60)을 구비한 두 개의 화소전극(40)이 하나의 단위를 이루며 연속적으로 반복된다. 주 화소전극 절개패턴(60)은 인접한 화소전극(40)과의 경계에 대해 서로 대칭적인 지점에 위치한다.

또한, 화소전극(40)은 주 화소전극 절개패턴(60)과 연결되어 있으며 게이트선(10)의 연장방향과 나란한 보조 화소전극 절개패턴(61)을 더 포함한다. 보조 화소전극 절개패턴(61)은 화소전극(40)의 가운데 위치하며 화소전극(40)을 상, 하부로 분리한다.

화소전극(40)과 대향 배치되어 있는 상부기판(100)의 공통전극(50)에는 화소전극 절개패턴(60, 61)과 함께 화소전극(40)을 면적이 유사한 6개의 도메인으로 나누는 공통전극 절개패턴(70, 71, 80)이 형성되어 있다.

주 공통전극 절개패턴(70)은 제2구역(42) 상에서 화소전극(40)의 경계와 나란히 위치하고, 보조 공통전극 절개패턴(71)은 주 공통전극 절개패턴(70)과 연결되어 화소전극(40)의 가운데 위치하며, 픽셀간 공통전극 절개패턴(80)은 하나의 단위를 형성하는 두 개의 화소전극(40)의 사이에 위치한다.

주 공통전극 절개패턴(70)은 제2구역(42)의 가운데 부분에 위치한다. 화소전극(40)의 약 2/3 지점에 주 화소전극 절개패턴(60)이 형성되어 있다면 주 공통전극 절개패턴(70)은 화소전극(40)의 약 1/3 지점에 위치하고, 주 화소전극 절개패턴(60)이 화소전극(40)의 약 1/3 지점에 형성되어 있다며 주 공통전극 절개패턴(70)은 화소전극(40)의 약 2/3 지점에 위치한다. 다시 말하면 주 공통전극 절개패턴(70)은 제2 구역(42)을 두 부분으로 나누어 주 화소전극 절개패턴(60)과 함께 화소전극(40)을 3개의 부분으로 분리한다.

보조 공통전극 절개패턴(71)은 보조 화소전극 절개패턴(61)과 같이 화소전극(40)의 가운데 부분에 게이트선(10)의 연장방향과 나란히 위치하며 화소전극(40)을 상, 하부로 분리한다. 보조 공통전극 절개패턴(71) 및 보조 화소전극 절개패턴(61)은 주 절개패턴(60, 70)을 통해 세 부분으로 나누어진 화소전극(40)을 상, 하부로 절개함으로써 화소전극(40)을 총 6개의 도메인으로 나누는 역할을 한다. 보조 화소전극 절개패턴(61)과 보조 공통전극 절개패턴(71)은 화소전극(40)의 가운데에 서로 번갈아 위치한다.

픽셀간 공통전극 절개패턴(80)은 화소전극(40)의 모든 경계에 위치하는 것은 아니며, 하나의 단위를 형성하는 두 개의 화소전극(40) 사이 마다 위치한다. 픽셀간 공통전극 절개패턴(80)을 중심으로 주 화소전극 절개패턴(60)과 주 공통전극 절개패턴(70)이 대칭적으로 위치하고, 픽셀간 공통전극 절개패턴(80) 사이마다 두 개의 주 공통전극 절개패턴(70) 및 두 개의 주 화소전극 절개패턴(60)이 등간격으로 형성되어 있다.

상부기판(100) 및 하부기판(200)의 오정렬에 발생하면 픽셀간 공통전극 절개패턴(80)에 의한 텍스쳐가 유발될 수 있다. 이를 방지하기 위하여 픽셀간 공통전극 절개패턴(80)의 폭(d1)은 오정렬 마진을 고려하여 충분히 넓게 약 5~6μm 정도로 형성되는 것이 바람직하다. 이렇게 넓은 폭을 가진 픽셀간 공통전극 절개패턴(80)은 두 개의 화소전극(40) 마다 형성되기 때문에 개구율 손실은 크지 않다.

액정층(300)은 상술한 절개패턴(60, 70)에 따라 일정한 방향성을 가지고 배열되며, 도 2에 도시 되지는 않았지만, 보조 절개패턴(61, 71)에 의해 총 6개의 부분으로 나누어 진다. 절개패턴(60, 61, 70, 71, 80)은 액정분자들이 다수의 도메인으로 분할 배향될 때 도메인의 중앙에 프린지 필드(fringe field)를 형성하여 도메인의 중앙에 배치되어 있는 액정분자들이 임의의 방향으로 배향되도록 배향 방향을 부여하여 전체적으로 액정분자들의 응답 속도를 향상시킨다.

상부기판(100)의 아래에는 빛샘을 방지하기 위한 블랙 매트릭스(110)와 적, 녹, 청색의 컬러필터(120)가 형성되어 있고, 컬러필터(120)의 위에는 유기물질로 이루어진 오버코트막(130)이 형성되어 있다. 오버코트막(130)의 위에는 ITO 또는IZO 등의 투명 전도 물질로 이루어지며 절개패턴을 갖는 공통전극(50)이 형성되어 있다.

여기서 블랙 매트릭스(110)는 각 화소전극(40) 사이에 대향되어 각 컬러필터(120)를 구분하는 위치에 형성되며 블랙 매트릭스(110)의 폭은 일정하지 않다. 블랙 매트릭스(110)는 화소전극(40)의 경계에 공통전극(50)이 절개된 부분에는 픽셀간 공통전극 절개패턴(80)의 폭(d1) 만큼 형성되며, 화소전극(40) 경계이지만 공통전극이 절개되지 않은 부분에는 화소전극(40)의 간격에 오배열 마진을 고려한 폭 만큼 형성된다.

도 3은 본 발명의 제 2 실시예에 따른 액정표시장치의 배치도이다.

도시된 바와 같이, 제 2 실시예에 따른 액정표시장치는 컬러필터(120)가 하부기판(200) 상에 형성되어 있는 것을 제외하면 제1 실시예에 도시된 액정표시장치와 유사한 구성을 갖는다. 보호막(34) 위에 컬러필터(120)가 적, 녹, 청색의 순으로 배열되어 있으며 서로의 경계부분에서 중첩되게 형성되어 있다. 컬러필터(120) 위에는 절개패턴(60, 61)을 갖는 화소전극(40)이 마련되어 있다. 하부기판(200) 상에 형성되어 있는 컬러필터(120)의 두께는 약 3 μm 정도이다.

액정표시장치는 컬러필터(120) 위에는 유기막을 더 포함할 수도 있으며, 이 경우 컬러필터(120)와 유기막을 포함한 전체의 두께가 약 3 μm 가 되는 것이 바람직하다.

또한, 보호막(34)은 박막트랜지스터(30) 특성 변화를 방지하기 위하여 증착하는 것이므로 색소 등의 이물질을 거의 방출하지 않는 컬러필터(120)를 사용하는 경우에는 사용되지 않을 수 있다.

이처럼 컬러필터(120)를 하부기판(200)에 형성하는 경우 상부기판(100)에 형성된 블랙 매트릭스(110)는 도2에 나타난 블랙 매트릭스(110)와는 달리 화소전극(40)의 경계마다 형성되지 않는다. 컬러필터(120)가 서로 중첩되어 형성되어 있고, 이러한 기판을 사용하는 경우 액정의 배열이 안정적이기 때문에 블랙 매트릭스(110)는 각 화소전극(40)의 경계마다 형성되는 것이 아니라, 픽셀간 공통전극 절개패턴(80)이 형성되는 부분에만 마련된다. 이 경우 블랙 매트릭스(110)의 폭은 픽셀간 공통전극 절개패턴(80)의 간격과 거의 비슷하게 형성하는 것이 바람직하다.

도 4는 본 발명의 제3실시예에 따른 액정표시장치의 단면도이다. 도1과 동일한 구성요소에 대해서는 동일한 참조번호를 기재하였으며 중복된 설명은 생략하겠다.

도시된 바와 같이 하나의 화소전극(40)은 화소전극 절개부(60a)에 의해 주 화소전극(41a) 및 부 화소전극(42a)으로 나뉘어 전기적으로 분리된다. 이처럼 하나의 화소영역을 형성하는 화소전극(40)이 복수개인 SPVA(super patterned vertical alignment) 구조는 시인성 개선을 위하여 개발된 것이다.

데이터선(20)은 소스전극(21)과, 소스전극(21)과 분리 형성되며 소스전극(21)으로부터 인가받은 데이터 신호를 화소전극(40)에 전달하는 드레인 전극부(22)로 분지된다. 드레인 전극부(22)는 접촉구(22b)를 통해 주 화소전극(41a)과 전기적으로 직접 연결되어 있는 주 드레인 전극(22a)과, 주 드레인 전극(22a)으로부터 연장되어 부 화소전극(42a)에 연결되는 부 드레인 전극(22c)을 포함한다.

본 실시예에 따른 구조에 의하여 시인성이 개선되는 원리를 간단히 설명하면 다음과 같다. 하나의 화소 내에 차등전압을 인가하지 않고, 동일한 전압을 인가하게 되면 화소전극의 측면에서의 계조에 따른 빛의 투과율이 정면에서의 값과 차이가 생겨 시인성이 떨어지게 된다. 하지만, 본 실시예에서는 백라이트 유닛(미도시)에서 투사된 빛은 주 화소전극(41a) 또는 부 화소전극(42a), 액정층 및 컬러필터기판을 거쳐 사용자에게 인지된다. 이 때 주 화소전극(41a)에서는 전기적으로 연결된 주 드레인 전극(22a)를 통해 데이터 신호가 정상적으로 인가된다. 반면, 부 화소전극(42a)의 하부에는 부 드레인 전극(22c)이 보호막을 사이에 두고 위치하고 있다. 부 화소전극(42a)는 직접적으로 데이터 신호를 받지 못하고, 부 화소전극(42a) 및 부 드레인 전극(22c) 사이에 위치하는 보호막에 형성되는 용량(capacity)에 의해 신호를 인가받게 된다. 따라서, 부 화소전극(42a)은 주 화소전극(41a)에 비하여 약한 신호가 인가되어 동일한 데이터 신호에서 더 낮은 투과율을 나타낸다. 이와 같이 하나의 화소 내에서 서로 다른 전압을 가지는 구조를 만들어 차등전압이 인가되도록 함으로써 시인성이 개선된다.

주 화소전극(41a)은 접촉구(22b)를 통해 주 드레인 전극(22a)과 전기적으로 연결되어 있으며, 부 화소전극(41b)에 인가되는 전압보다 높은 전압이 인가된다.

다른 실시예에 따르면, 하나의 화소전극(40)은 두 개의 박막트랜지스터(30)와 전기적으로 연결될 수 있다. 이 경우 박막트랜지스터(30)의 게이트 전극(11) 각각에 게이트 신호를 인가하기 위하여 하나의 화소전극(40)은 두 개의 게이트선(10)과 연결된다. 이러한 구조 역시 시인성 개선을 위해 개발된 것으로 넓은 화소전극(40)에 두 개의 박막트랜지스터(40)를 형성함으로써 신호전달을 개선할 수 있다.

또 다른 실시예에 따르면 주 화소전극 절개패턴(60), 주 공통전극 절개패턴(70) 또는 픽셀간 공통전극 절개패턴(80) 내에는 적어도 하나 이상의 노치(notch)를 형성할 수 있다. 액정 분자들은 전압이 인가되면 절개패턴이 위치하는 곳에서 랜덤하게 꼬이게 되고 이로 인해 텍스쳐가 발생한다. 이를 개선하기 위하여 액정 분자들이 꼬이는 위치를 일정하게 지정하기 위한 V형상의 노치를 절개패턴에 형성한다.

도 5는 본 발명의 실시예에 따른 액정표시장치의 구동을 설명하기 위한 도면이다.

액정표시장치는 화소전극(40)에 인가되는 데이터 신호의 극성을 프레임 별로 반전시키는 인버전(inversion) 구동 방식을 적용하고 있는데, 본 발명의 액정표시장치는 2도트 인버전(2 dots inversion)으로 구동된다. 하나의 단위를 형성하는 두 개의 화소전극(40)에 동일한 극성을 인가함으로써 텍스처 발생을 최소화 하고 텍스처가 화소전극(40)의 내부로 침투하는 현상도 줄일 수 있다. 도 5a 와 도5b는 두 개의 화소전극(40)에 동일한 극성의 데이터 신호와 상이한 극성의 데이터 신호를 인가했을 때의 투과율을 비교한 그래프이다. 도 5a는 본 발명의 실시예에 따라 2도트 인버전으로, 도 5b는 도트 인버전으로 구동되는 액정표시장치의 투과 프로파일을 나타낸 것이다.

도 5a의 공통전극(50)에 예컨대 5V의 전압을 인가하고 두 개의 화소전극(40)에 10V의 전압을 인가한다면 화소전극(40) 사이에는 텍스처가 발생하지 않는다. 반면, 5V의 공통전압에 대하여 하나의 화소전극(40)에는 정극성이 되도록 10V를 인가하고, 다른 화소전극(40)에는 부극성이 되도록 0V를 인가한다면 도 5b 에 도시된 바와 같이 화소전극(40) 사이에 텍스처가 유발된다. 따라서, 본 발명에 따른 액정표시장치는 2도트 인버전으로 구동되는 것이 바람직하다. 또한, 두 개의 화소전극(40)에 동일한 극성의 데이터 전압이 인가됨으로써 픽셀간 공통전극 절개패턴(80)의 간격이 3μm이하로 작아지더라도 텍스처가 생성되지 않는 효과가 있다.

비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 화소영역을 6개의 도메인으로 나눈 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.

이상 설명한 바와 같이, 본 발명에 따르면, 응답시간 및 개구율이 향상된 액정표시장치를 제공하는 것이다.

Claims (12)

1. 게이트선과;

   상기 게이트선과 절연되어 교차하는 데이터선과;

   상기 게이트선과 상기 데이터선의 교차지점에 형성되어 있는 박막트랜지스터에 연결되어 있으며, 상기 게이트선의 연장방향에 따른 상호간의 경계가 꺾쇠 형상인 화소전극과;

   상기 화소전극을 제1구역과 상기 제1구역보다 면적이 큰 제2구역으로 나누며 상기 경계와 나란히 위치하는 주 화소전극 절개패턴과;

   액정을 사이에 두고 상기 화소전극과 대향 배치되어 있는 공통전극과;

   상기 제2구역 상에서 상기 경계와 나란히 위치하는 주 공통전극 절개패턴을 포함하는 것을 특징으로 하는 액정표시장치.
2. 제1항에 있어서,

   상기 제1구역의 면적은 상기 제2구역의 면적의 45 내지 55%인 것을 특징으로 하는 액정표시장치.
3. 제1항에 있어서,

   상기 주 공통전극 절개패턴은 상기 제2구역의 가운데 부분에 위치하는 것을 특징으로 하는 액정표시장치.
4. 제1항에 있어서,

   상기 화소전극의 경계 상에 위치하는 픽셀간 공통전극 절개패턴을 포함하는 것을 특징으로 하는 액정표시장치.
5. 제4항에 있어서,

   상기 픽셀간 공통전극 절개패턴은 인접한 제1구역 사이에 위치하는 것을 특징으로 하는 액정표시장치.
6. 제4항에 있어서,

   상기 픽셀간 공통전극 절개패턴에 인접한 상기 화소전극에는 동일한 극성의 데이터 전압이 인가되는 것을 특징으로 하는 액정표시장치.
7. 제1항에 있어서,

   상기 주 화소전극 절개패턴과 연결되어 있으며 상기 게이트선의 연장방향과 나란한 보조 화소전극 절개패턴을 포함하는 것을 특징으로 하는 액정표시장치.
8. 제7항에 있어서,

   상기 보조 화소전극 절개 패턴은 상기 화소전극의 가운데 위치하는 것을 특징으로 하는 액정표시장치.
9. 제1항에 있어서,

   상기 주 공통전극 절개패턴과 연결되어 있으며 상기 게이트선의 연장방향과 나란한 보조 공통전극 절개패턴을 포함하는 것을 특징으로 하는 액정표시장치.
10. 제9항에 있어서,

    상기 보조 공통전극 절개패턴은 상기 화소전극의 가운데 위치하는 것을 특징으로 하는 액정표시장치.
11. 제1항에 있어서,

    상기 데이터선은 상기 화소전극의 하부에 직선으로 배열되며, 적어도 일부분이 상기 절개패턴을 따라 형성되는 것을 특징으로 하는 액정표시장치.
12. 게이트선과 데이터선의 교차지점에 형성되어 있는 박막트랜지스터에 연결되어 있으며 게이트선의 연장방향에 따라 상호간의 경계가 꺾쇠 형상인 화소전극과;

    액정을 사이에 두고 상기 화소전극에 대향하는 공통전극과;

    상기 화소전극에 형성되어 있는 화소전극 절개패턴과;

    상기 공통전극에 형성되어 있으며 상기 화소전극 절개패턴과 함께 상기 액정을 면적이 유사한 6개의 도메인으로 나누는 공통전극 절개패턴을 포함하는 것을 특징으로 하는 액정표시장치.

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