KR20060104882A - Method for fabricating cmos image sensor - Google Patents

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KR20060104882A
KR20060104882A KR1020050027370A KR20050027370A KR20060104882A KR 20060104882 A KR20060104882 A KR 20060104882A KR 1020050027370 A KR1020050027370 A KR 1020050027370A KR 20050027370 A KR20050027370 A KR 20050027370A KR 20060104882 A KR20060104882 A KR 20060104882A
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metal wiring
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이원호
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 웨이퍼 상의 메인 칩 영역 간의 스크라이브 라인 영역을 절단할 때 그 에너지 전달에 의해 메인 칩 영역에 발생하는 크랙 결함을 해결하는 씨모스 이미지 센서의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 스크라이브 라인 영역과 메인 칩 영역이 정의된 기판을 준비하는 단계, 상기 메인 칩 영역의 상기 기판 상에 제1 금속배선을 형성하는 단계, 상기 제1 금속배선 상에 금속층간절연막을 형성하는 단계, 상기 금속층간절연막을 관통하여 상기 제1 금속배선과 접속되는 콘택 플러그를 형성하는 단계, 상기 콘택 플러그를 포함하는 상기 금속층간절연막 상에 상기 콘택 플러그와 접속되는 제2 금속배선을 형성하는 단계, 상기 제2 금속배선이 형성된 기판에 패시베이션막을 형성하는 단계, 상기 제2 금속배선 상부의 일부와 상기 금속층간절연막의 일부가 노출되도록 상기 패시베이션막을 선택적으로 식각하는 단계, 상기 패시베이션막을 식각한 기판 상부에 마이크로렌즈를 형성하는 단계, 상기 마이크로렌즈를 형성한 기판 상에 마이크로렌즈 보호막을 증착하는 단계, 상기 스크라이브 라인 영역과 메인 칩 영역의 경계부분의 상기 마이크로렌즈 보호막과 상기 층간절연막을 식각하는 단계 및 상기 스크라이브 라인 영역을 따라 절단 공정을 수행하는 단계를 포함하는 씨모스 이미지 센서의 제조 방법이 제공된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and in particular, a CMOS image sensor that solves crack defects occurring in a main chip region by energy transfer when cutting a scribe line region between main chip regions on a wafer during a semiconductor device manufacturing process. It relates to a manufacturing process of. To this end, the present invention, preparing a substrate having a scribe line region and the main chip region, forming a first metal wiring on the substrate of the main chip region, the metal interlayer insulating film on the first metal wiring Forming a contact plug connected to the first metal interconnection through the interlayer dielectric film; and forming a second metal interconnection connected to the contact plug on the interlayer dielectric film including the contact plug. Forming a passivation film on the substrate on which the second metal wiring is formed, selectively etching the passivation film to expose a portion of the upper portion of the second metal wiring and a portion of the interlayer insulating film, and etching the passivation film. Forming a microlens on a substrate, and forming a microphone on the substrate on which the microlens is formed And depositing a lens passivation layer, etching the microlens passivation layer and the interlayer insulating layer at a boundary between the scribe line region and the main chip region, and performing a cutting process along the scribe line region. A method of manufacturing a sensor is provided.

패시베이션막, 층간절연막, 금속배선, 크랙 결함, 콘택 플러그 Passivation, Interlayer, Metallization, Crack Defects, Contact Plugs

Description

씨모스 이미지 센서의 제조 방법{METHOD FOR FABRICATING CMOS IMAGE SENSOR}Manufacturing method of CMOS image sensor {METHOD FOR FABRICATING CMOS IMAGE SENSOR}

도 1은 종래 기술에 따른 씨모스 이미지 센서의 제조 공정을 나타낸 단면도.1 is a cross-sectional view showing a manufacturing process of the CMOS image sensor according to the prior art.

도 2a 내지 도 2c는 본 발명에 따른 마이크로렌즈 보호막의 크랙 결함을 방지하기 위한 씨모스 이미지 센서의 제조 공정을 나타낸 단면도.2A to 2C are cross-sectional views illustrating a manufacturing process of a CMOS image sensor for preventing a crack defect of a microlens passivation layer according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

201 : 반도체 기판 202 : 하부구조201: semiconductor substrate 202: substructure

203 : 제1 금속배선 204 : 제1 층간절연막203: first metal wiring 204: first interlayer insulating film

205 : 콘택 플러그 206 : 제2 금속배선205: contact plug 206: second metal wiring

207 : 패시베이션막 208 : 마이크로렌즈 보호막207: passivation film 208: microlens protective film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 씨모스(CMOS) 이미지 센서의 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a manufacturing process of a CMOS image sensor during a semiconductor device manufacturing process.

일반적으로, 이미지 센서는 디지털 카메라, 휴대폰 등의 가정용 제품이나, 병원에서 사용되는 내시경, 지구를 돌고 있는 인공위성의 망원경에 이르기까지 매우 광범위한 분야에서 사용되고 있다.  In general, image sensors are used in a wide range of applications, from home products such as digital cameras and mobile phones, to endoscopes used in hospitals, to satellite telescopes orbiting the earth.

따라서, 다양한 이미지 센서중, 씨모스 제조 기술로 생산되는 씨모스 이미지 센서는 휴대폰, PC, 감시 카메라 등의 저가, 저전력을 요하는 분야에 쓰이고 있다. 최근 전자 제품의 추세는 휴대에 중점을 두고 경량화, 저전력화, 고집적화를 추구하고 있으며 씨모스 이미지 센서가 이러한 요구에 잘 부응하고 있다. Therefore, among various image sensors, CMOS image sensors produced by CMOS manufacturing technology are used in fields requiring low cost and low power, such as mobile phones, PCs, and surveillance cameras. Recently, the trend of electronic products is to focus on portable, and to pursue the light weight, low power, and high integration, and CMOS image sensor meets these demands well.

도 1은 종래 기술에 따른 씨모스 이미지 센서의 제조 공정을 나타낸 단면도이다.1 is a cross-sectional view showing a manufacturing process of the CMOS image sensor according to the prior art.

도 1을 참조하여, 스크라이브 라인 영역(Y)과 메인 칩 영역(X)으로 정의되는 반도체 기판(101, 웨이퍼) 상에 하부구조물(102)을 형성한다Referring to FIG. 1, a substructure 102 is formed on a semiconductor substrate 101 (a wafer) defined by a scribe line region Y and a main chip region X.

여기서 하부구조물(102)은 빛을 받아 광전하를 생성하는 포토다이오드, 픽셀 회로 및 주변 회로를 구현하는 모스(MOS) 트랜지스터 등을 포함한다.The substructure 102 includes a photodiode that receives light to generate photocharges, a MOS transistor that implements a pixel circuit, and a peripheral circuit.

이어서, 상기 하부구조물(102)을 포함하는 기판 상에 제1 층간절연막을 형성한다.Subsequently, a first interlayer insulating film is formed on the substrate including the substructure 102.

이어서, 상기 기판(101)의 메인 칩 영역(X) 상의 일정 영역에 제1 금속배선(103)을 형성한다. 본 도면에서는 2개 층의 금속배선을 사용하는 경우를 도시하였다. Subsequently, the first metal wiring 103 is formed in a predetermined region on the main chip region X of the substrate 101. In this figure, the case of using the metal wiring of two layers is shown.

이어서, 상기 제1 금속배선(103) 상에 제2 층간절연막(104)을 형성하고, 상 기 제2 층간절연막(104)을 식각하여 비아홀(Via Hole)을 형성한 후, 플러그용 도전층을 비아홀 내에 매립하여, 상기 제1 금속배선(103)과 접속되는 콘택 플러그(105)를 형성한다.Subsequently, a second interlayer insulating film 104 is formed on the first metal wiring 103, the second interlayer insulating film 104 is etched to form via holes, and then a plug conductive layer is formed. A contact plug 105 is formed in the via hole to be connected to the first metal wiring 103.

이어서, 상기 콘택 플러그(105)를 포함하는 제2 층간절연막(104) 상에 상기 콘택 플러그(105)와 접속되는 제2 금속배선(106)을 형성한 후, 상기 제2 금속배선(106)이 형성된 전체구조 상부의 단차를 따라 패시베이션막(107)을 형성한다.Subsequently, after the second metal wiring 106 is formed on the second interlayer insulating film 104 including the contact plug 105, the second metal wiring 106 is formed. The passivation film 107 is formed along the stepped portion of the entire structure.

이때, 상기 패시베이션막(207)은 하부의 TEOS막과 상부의 질화막으로 형성할 수 있다. In this case, the passivation film 207 may be formed of a lower TEOS film and an upper nitride film.

이어서, 상기 패시베이션막(107)을 제거한 기판 일부에 칼라 필터와 마이크로렌즈를 순차적으로 형성한다.Subsequently, a color filter and a microlens are sequentially formed on a part of the substrate from which the passivation film 107 is removed.

상기 칼라 필터와 마이크로렌즈는 픽셀 영역에 형성하는 것으로 도면에 도시되어 있지 않다.The color filter and the microlens are not shown in the figure as being formed in the pixel region.

이어서, 상기 마이크로렌즈를 형성한 전체 구조 상에 마이크로렌즈 보호막(108)을 증착한다.Subsequently, the microlens passivation layer 108 is deposited on the entire structure in which the microlens is formed.

상기 마이크로렌즈 보호막(108)은 상기 마이크로렌즈를 보호하는 기능을 갖으며, 저온산화막(LTO, Low Temperature Oxide)가 주로 사용된다.The microlens passivation layer 108 has a function of protecting the microlens, and a low temperature oxide (LTO) is mainly used.

이어서, 패드오픈을 위하여 상기 마이크로렌즈 보호막(108)과 패시베이션막(107)을 식각한다.Subsequently, the microlens passivation layer 108 and the passivation layer 107 are etched to open the pad.

이어서, 상기 스크라이브 라인 영역(Y)을 따라 절단 공정을 수행한다.Subsequently, a cutting process is performed along the scribe line region (Y).

즉, 종래 기술에 따른 씨모스 이미지 센서 제조 공정에서 마이크로렌즈 보호 막(108)과 패시베이션막(107)이 적층되어 있는 상태에서 메인 칩 영역(X)과 다른 메인 칩 영역 사이에 위치하는 스크라이브 라인 영역(Y)을 절단하고 있는 바, 스크라이브 라인 영역(Y)의 절단시 그 에너지의 전달에 의해서, 상기 패시베이션막(107)과 하부의 제2 금속 배선(106)의 접합(Adhesion) 불량에 의한 크랙(Crack) 결함이 발생하며, 상기 패시베이션막(107)과 상부의 부서지기 쉬운(Brittle) 마이크로렌즈 보호막(108) 간의 스트레스(Stress) 차에 의한 그 계면에서의 크랙 결함이 발생한다.That is, in the CMOS image sensor manufacturing process according to the related art, a scribe line region positioned between the main chip region X and another main chip region while the microlens passivation layer 108 and the passivation layer 107 are stacked. (Y) is cut off and cracks due to poor adhesion of the passivation film 107 and the lower second metal wiring 106 by the transfer of energy during cutting of the scribe line region Y. A crack defect occurs, and a crack defect occurs at the interface due to a stress difference between the passivation film 107 and the brittle microlens passivation film 108 thereon.

상기 패시베이션막(107)과 마이크로렌즈 보호막(108) 간의 스트레스의 차이는 상기 패시베이션막(107)의 구성중 마이크로렌즈 보호막(108)과 직접적으로 접촉하는 부분이 질화막으로 되어 있고, 상기 마이크로렌즈 보호막(108)은 산화막으로 되어있기 때문이다.The difference in stress between the passivation film 107 and the microlens passivation film 108 is that the portion of the passivation film 107 that is in direct contact with the microlens passivation film 108 is a nitride film, and the microlens passivation film ( 108 is an oxide film.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 웨이퍼 상의 메인 칩 영역 간의 스크라이브 라인 영역을 절단할 때 그 에너지 전달에 의해 메인 칩 영역에 발생하는 크랙 결함을 해결하는 씨모스 이미지 센서의 제조 방법을 제공하는 것을 그 목적으로 한다.The present invention has been proposed to solve the above problems of the prior art, CMOS image sensor that solves the crack defect occurring in the main chip area by the energy transfer when cutting the scribe line area between the main chip area on the wafer It is an object of the present invention to provide a method for producing the same.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 스크라이브 라인 영역과 메인 칩 영역이 정의된 기판을 준비하는 단계, 상기 메인 칩 영역의 상기 기판 상에 제1 금속배선을 형성하는 단계, 상기 제1 금속배선 상에 금속층간절연막을 형성하는 단계, 상기 금속층간절연막을 관통하여 상기 제1 금속배선과 접속되는 콘택 플러그를 형성하는 단계, 상기 콘택 플러그를 포함하는 상기 금속층간절연막 상에 상기 콘택 플러그와 접속되는 제2 금속배선을 형성하는 단계, 상기 제2 금속배선이 형성된 기판에 패시베이션막을 형성하는 단계, 상기 제2 금속배선 상부의 일부와 상기 금속층간절연막의 일부가 노출되도록 상기 패시베이션막을 선택적으로 식각하는 단계, 상기 패시베이션막을 식각한 기판 상부에 마이크로렌즈를 형성하는 단계, 상기 마이크로렌즈를 형성한 기판 상에 마이크로렌즈 보호막을 증착하는 단계, 상기 스크라이브 라인 영역과 메인 칩 영역의 경계부분의 상기 마이크로렌즈 보호막과 상기 층간절연막을 식각하는 단계 및 상기 스크라이브 라인 영역을 따라 절단 공정을 수행하는 단계를 포함하는 씨모스 이미지 센서의 제조 방법이 제공된다.According to an aspect of the present invention for achieving the above object, preparing a substrate having a scribe line region and the main chip region, forming a first metal wiring on the substrate of the main chip region, the Forming a metal interlayer insulating film on the first metal wiring; forming a contact plug penetrating the metal interlayer insulating film and connected to the first metal wiring; and forming the contact plug on the metal interlayer insulating film including the contact plug. Forming a second metal wiring connected to the plug, forming a passivation film on the substrate on which the second metal wiring is formed, and selectively forming the passivation film to expose a portion of the upper portion of the second metal wiring and a portion of the interlayer insulating film. Etching, forming a microlens on the substrate on which the passivation layer is etched; Depositing a microlens passivation layer on the substrate on which the chromium lens is formed, etching the microlens passivation layer and the interlayer insulating layer at a boundary portion between the scribe line region and the main chip region, and cutting a portion along the scribe line region. Provided is a method of manufacturing a CMOS image sensor comprising the step of performing.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2c는 본 발명에 따른 크랙 결함을 방지하기 위한 씨모스 이미지 센서의 제조 공정을 나타낸 단면도이다.2A to 2C are cross-sectional views illustrating a manufacturing process of the CMOS image sensor for preventing a crack defect according to the present invention.

본 발명에 따른 씨모스 이미지 센서의 제조 공정은 우선, 도 2a에 도시된 바와 같이, 스크라이브 라인 영역(B)과 메인 칩 영역(A)으로 정의되는 반도체 기판 (201, 웨이퍼) 상에 하부구조물(202)을 형성한다In the process of manufacturing the CMOS image sensor according to the present invention, first, as shown in FIG. 2A, a substructure (on a semiconductor substrate 201 (wafer) defined as a scribe line region B and a main chip region A) may be formed. Forms 202

여기서 하부구조물(102)은 빛을 받아 광전하를 생성하는 포토다이오드, 픽셀 회로 및 주변 회로를 구현하는 모스(MOS) 트랜지스터 등을 포함한다.The substructure 102 includes a photodiode that receives light to generate photocharges, a MOS transistor that implements a pixel circuit, and a peripheral circuit.

이어서, 게이트 전극을 포함하는 기판 상에 절연막을 형성한다.Next, an insulating film is formed on the substrate including the gate electrode.

이어서, 상기 하부구조물(202) 메인 칩 영역(A) 상의 일정 영역에 제1 금속배선(203)을 형성한다. 본 도면에서는 2개 층의 금속배선을 사용하는 경우를 도시하였다.Subsequently, the first metal wiring 203 is formed in a predetermined region on the main chip region A of the substructure 202. In this figure, the case of using the metal wiring of two layers is shown.

이어서, 상기 제1 금속배선(203) 상에 금속층간절연막(204)을 형성하고, Subsequently, a metal interlayer insulating film 204 is formed on the first metal wiring 203.

상기 금속층간절연막(204)을 식각하여 비아홀(Via Hole)을 형성한 후, 플러그용 도전층을 비아홀 내에 매립하여, 상기 제1 금속배선(203)과 접속되는 콘택 플러그(205)를 형성한다.After the metal interlayer insulating film 204 is etched to form a via hole, a plug conductive layer is embedded in the via hole to form a contact plug 205 connected to the first metal wire 203.

이때, 상기 콘택 플러그(205)는 텅스텐을 사용하는 것이 바람직하며, CVD(Chemical Vapor Deposition) 방식으로 형성하는 것이 바람직하다,In this case, it is preferable that tungsten is used as the contact plug 205, and it is preferable to form the CVD (Chemical Vapor Deposition) method.

또한, 상기 텅스텐 플러그를 CVD 방식으로 형성할 경우, 후속 층간절연막(204)과 접촉되는 부분에서 함몰이 생기게 된다. In addition, when the tungsten plug is formed by the CVD method, depression occurs in a portion in contact with the subsequent interlayer insulating film 204.

그리고 상기 함몰은 콘택 플러그(205)의 넓이가 넓어질수록 함몰 깊이는 깊어진다.In addition, the depth of depression increases as the width of the contact plug 205 increases.

이어서, 상기 콘택 플러그(205)를 포함하는 금속층간절연막(204) 상에 상기 콘택 플러그(205)와 접속되는 제2 금속배선(206)을 형성한 후, 상기 제2 금속배선(206)이 형성된 전체구조 상부의 단차를 따라 패시베이션막(207)을 형성한다.Subsequently, after forming the second metal wiring 206 connected to the contact plug 205 on the metal interlayer insulating film 204 including the contact plug 205, the second metal wiring 206 is formed. The passivation film 207 is formed along the step of the upper part of the whole structure.

이때, 상기 패시베이션막(207)은 하부의 산화막(TEOS, Tetra Ethyl Ortho Silicate)막이 2000Å, 상부의 질화막이 4000Å의 두께로 증착되는 것이 바람직하다.In this case, the passivation layer 207 is preferably deposited with a thickness of 2000 Å and an upper nitride film of 4000 Å under an oxide film (TEOS, Tetra Ethyl Ortho Silicate).

다음으로, 도 2b에 도시된 바와 같이, 상기 제2 금속배선(206) 상부의 일부와 상기 금속층간절연막(204)의 일부가 노출되도록 상기 패시베이션막(207)을 선택적으로 식각한다.Next, as illustrated in FIG. 2B, the passivation layer 207 is selectively etched to expose a portion of the upper portion of the second metal interconnection 206 and a portion of the interlayer dielectric layer 204.

즉, 상기 패시베이션막(207)의 식각에 의해 상기 콘택 플러그(205)와 상기 패시베이션막(207)이 오버랩 되지 않도록 제2 금속배선(206)의 에지에 패시베이션막(207)이 남도록 식각하는 것이다.That is, the passivation layer 207 is etched at the edge of the second metal wiring 206 so that the contact plug 205 and the passivation layer 207 do not overlap by the etching of the passivation layer 207.

이때, 노출되는 상기 금속층간절연막(204)의 일부도 식각된다.At this time, a portion of the exposed interlayer insulating film 204 is also etched.

이어서, 상기 패시베이션막(207)을 제거한 기판 일부에 칼라 필터와 마이크로렌즈를 순차적으로 형성한다.Subsequently, a color filter and a microlens are sequentially formed on a part of the substrate from which the passivation film 207 is removed.

상기 칼라 필터와 마으크로렌즈는 픽셀 영역에 형성하는 것으로 도면에 도시되어 있지 않다.The color filter and the microlens are not shown in the figure as being formed in the pixel region.

다음으로, 도 2c에 도시된 바와 같이, 상기 마이크로렌즈를 형성한 전체 구조 상에 마이크로렌즈 보호막(208)을 증착한다.Next, as shown in FIG. 2C, the microlens passivation layer 208 is deposited on the entire structure of the microlens.

상기 마이크로렌즈 보호막(108)은 상기 마이크로렌즈를 보호하는 기능을 갖으며, 저온산화막(LTO, Low Temperature Oxide)가 주로 사용된다.The microlens passivation layer 108 has a function of protecting the microlens, and a low temperature oxide (LTO) is mainly used.

이어서, 상기 스크라이브 라인 영역(B)과 메인 칩 영역(A)의 경계면 부분의 상기 마이크로렌즈 보호막(208)과 상기 층간절연막(204)을 식각한다.Subsequently, the microlens passivation layer 208 and the interlayer insulating layer 204 are etched at the interface portion between the scribe line region B and the main chip region A. FIG.

이어서, 상기 스크라이브 라인 영역(B)을 따라 절단 공정을 수행한다.Subsequently, a cutting process is performed along the scribe line region B. FIG.

본 발명은 부서지기 쉬운 마이크로렌즈 보호막(208)과 패시베이션막(207) 내의 질화막이 접하는 부분에서 생기는 크랙 결함을 제거하기 위하여 상기 패시베이션막(207)을 제2 금속 배선(206) 상부의 일부 영역부터 메인 칩 영역(A)과 스크라이브 라인 영역(B)의 경계면까지 제거한다.According to an exemplary embodiment of the present invention, the passivation film 207 is removed from a portion of the upper portion of the second metal wiring 206 so as to remove crack defects generated at a portion where the brittle microlens passivation film 208 and the nitride film in the passivation film 207 come into contact with each other. The interface between the main chip region A and the scribe line region B is removed.

상기 패시베이션막(207)의 제거에 의해 상기 스크라이브 라인 영역(B)과의 경계부분에서 상기 마이크로렌즈 보호막(208)은 금속층간절연막(204)과 접하게 되어, 산화막과 산화막의 계면으로 인해 크랙 결함을 억제할 수 있다.By removing the passivation film 207, the microlens passivation film 208 comes into contact with the interlayer dielectric film 204 at the boundary with the scribe line region B, thereby preventing crack defects due to the interface between the oxide film and the oxide film. It can be suppressed.

또한, 앞서 설명한 바와 같이 상기 콘택 플러그(205)를 이루는 텅스텐 플러그의 형성 방법으로 인해 상기 제2 금속 배선(206) 하부와 상기 콘택 플러그(205) 접하는 부분에서 함몰이 생기게 되므로, 상기 제2 금속배선(206) 상부에도 영향을 미치게 되어 상기 제2 금속배선(206) 상부에도 함몰이 생기게 된다.In addition, as described above, since the method of forming the tungsten plug forming the contact plug 205 causes depression in a portion where the second metal wiring 206 is in contact with the contact plug 205, the second metal wiring is formed. Affects the upper portion 206, so that a depression occurs in the upper portion of the second metal wiring 206.

이때, 상기 제2 금속배선(206) 상부의 함몰부분에서 상기 패시베이션막(207)이 제거되도록하여 상기 패시베이션막(207)과 제2 금속배선(206)의 접합 불량을 해결한다.At this time, the passivation film 207 is removed from the recessed portion of the upper portion of the second metal wiring 206 to solve the poor bonding between the passivation film 207 and the second metal wiring 206.

그리고, 상기 마이크로렌즈 보호막(208)과 상기 패시베이션막(207)과의 스트레스 차이에 의한 크랙 결함 및 상기 패시베이션막(207)과 제2 금속배선(206)의 접합 불량으로 인한 크랙 결함의 에너지를 제공하는 후속 절단 공정의 문제를 해결하기 위하여 상기 메인 칩 영역(A)과 스크라이브 라인 영역(B)의 경계면에서 상기 메인 칩 영역(A)으로 일정영역의 마이크로렌즈 보호막(208)과 상기 제2 층간절연막 (204)을 제거함으로써, 상기 절단 공정으로 인한 에너지(진동)의 전달을 미연에 차단한다.In addition, crack defects due to stress differences between the microlens passivation layer 208 and the passivation layer 207 and crack defects due to a poor bonding between the passivation layer 207 and the second metal wiring 206 are provided. In order to solve the problem of a subsequent cutting process, a microlens passivation layer 208 and a second interlayer insulating layer having a predetermined region from the interface between the main chip region A and the scribe line region B to the main chip region A. By removing 204, the transfer of energy (vibration) due to the cutting process is blocked in advance.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

이상에서 살펴본 바와 같이, 본 발명은 마이크로렌즈 보호막 증착 전에, 금속 배선상의 패시베이션막을 일부 제거함으로서, 스크라이브 라인 영역과의 경계부분에서 마이크로렌즈 보호막과 하부 금속층간절연막이 직접 접하게 하여 층간 스트레스 차이에 의해 발생하는 크랙 결함을 해결한다. 아울러 상기 금속배선과 패시베이션막의 접촉 면적을 작게하여 접합 불량에 기인한 크랙 결함을 해결한다.As described above, the present invention removes the passivation film on the metal wiring before the microlens passivation layer is deposited, so that the microlens passivation layer and the lower interlayer dielectric layer are in direct contact with the scribe line region, thereby being caused by the interlayer stress difference. To solve crack defects. In addition, the contact area between the metal wiring and the passivation film is reduced to solve crack defects caused by poor bonding.

그리고, 스크라이브 라인 영역과 메인 칩 영역의 경계부부분의 상기 마이크로렌즈 보호막과 상기 층간절연막을 식각하여 후속 절단 공정시 발생하는 상기 크랙 결함의 에너지원(진동)을 차단하여 상기 크랙 결함을 방지한다.Then, the microlens passivation layer and the interlayer dielectric layer at the boundary between the scribe line region and the main chip region are etched to block the energy source (vibration) of the crack defect generated during the subsequent cutting process, thereby preventing the crack defect.

Claims (6)

스크라이브 라인 영역과 메인 칩 영역이 정의된 기판을 준비하는 단계;Preparing a substrate in which a scribe line region and a main chip region are defined; 상기 메인 칩 영역의 상기 기판 상에 제1 금속배선을 형성하는 단계;Forming a first metal interconnection on the substrate in the main chip region; 상기 제1 금속배선 상에 금속층간절연막을 형성하는 단계;Forming a metal interlayer insulating film on the first metal wiring; 상기 금속층간절연막을 관통하여 상기 제1 금속배선과 접속되는 콘택 플러그를 형성하는 단계;Forming a contact plug penetrating the metal interlayer insulating film and connected to the first metal wiring; 상기 콘택 플러그를 포함하는 상기 금속층간절연막 상에 상기 콘택 플러그와 접속되는 제2 금속배선을 형성하는 단계;Forming a second metal wire connected to the contact plug on the interlayer insulating film including the contact plug; 상기 제2 금속배선이 형성된 기판에 패시베이션막을 형성하는 단계;Forming a passivation film on the substrate on which the second metal wiring is formed; 상기 제2 금속배선 상부의 일부와 상기 금속층간절연막의 일부가 노출되도록 상기 패시베이션막을 선택적으로 식각하는 단계;Selectively etching the passivation layer to expose a portion of the upper portion of the second metal interconnection and a portion of the interlayer dielectric layer; 상기 패시베이션막을 식각한 기판 상부에 마이크로렌즈를 형성하는 단계;Forming a microlens on the substrate on which the passivation film is etched; 상기 마이크로렌즈를 형성한 기판 상에 마이크로렌즈 보호막을 증착하는 단계;Depositing a microlens passivation layer on the substrate on which the microlens is formed; 상기 스크라이브 라인 영역과 메인 칩 영역의 경계부분의 상기 마이크로렌즈 보호막과 상기 층간절연막을 식각하는 단계; 및Etching the microlens passivation layer and the interlayer dielectric layer at a boundary between the scribe line region and the main chip region; And 상기 스크라이브 라인 영역을 따라 절단 공정을 수행하는 단계Performing a cutting process along the scribe line region 를 포함하는 씨모스 이미지 센서의 제조 방법.Method of manufacturing a CMOS image sensor comprising a. 상기1항에 있어서,According to claim 1, 상기 패시베이션막을 선택적으로 식각하는 단계는 상기 콘택 플러그와 오버랩되는 부분의 상기 패시베이션막을 식각하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.And selectively etching the passivation layer comprises etching the passivation layer in a portion overlapping with the contact plug. 제1항 및 제2항에 있어서,The method according to claim 1 and 2, 상기 패시베이션막은 산화막과 질화막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The passivation film is a method of manufacturing a CMOS image sensor, characterized in that formed by sequentially stacking an oxide film and a nitride film. 제3항에 있어서,The method of claim 3, 상기 산화막을 약2000Å, 상기 질화막을 약4000Å의 두께로 형성되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.And the nitride film is formed to a thickness of about 2000 kPa and about 4000 kPa. 제1항에 있어서,The method of claim 1, 상기 마이크로렌즈 보호막은 저온산화막인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The microlens passivation layer is a low temperature oxide film manufacturing method of the CMOS image sensor. 제1항 및 제2항에 있어서,The method according to claim 1 and 2, 상기 콘택 플러그는 텅스텐을 사용하여, CVD 방식으로 형성되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The contact plug is formed of a CMOS image sensor, characterized in that formed by CVD, using tungsten.
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