KR20060104829A - Method of manufacturing trench isolation layer of a flash memory - Google Patents
Method of manufacturing trench isolation layer of a flash memory Download PDFInfo
- Publication number
- KR20060104829A KR20060104829A KR1020050027289A KR20050027289A KR20060104829A KR 20060104829 A KR20060104829 A KR 20060104829A KR 1020050027289 A KR1020050027289 A KR 1020050027289A KR 20050027289 A KR20050027289 A KR 20050027289A KR 20060104829 A KR20060104829 A KR 20060104829A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- flash memory
- hard mask
- memory device
- Prior art date
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000000137 annealing Methods 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 230000003197 catalytic effect Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- UZPZYFDULMKDMB-UHFFFAOYSA-N 1,2-dichloro-3,4-dimethylbenzene Chemical group CC1=CC=C(Cl)C(Cl)=C1C UZPZYFDULMKDMB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Element Separation (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트렌치에 HARP(High aspect ratio process)막을 갭필한 이 후, HARP막에 발생된 심(seam)이나 보이드(void)를 제거하기 위한 스팀 어닐 공정을 낮은 압력하에서 실시하여, 액티브 영역의 임계치수 감소를 억제하는 플래쉬 메모리 소자의 소자 분리막 형성 방법에 관한것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a flash memory device, and in particular, after gap filling a high aspect ratio process (HARP) film in a trench, steam for removing seams or voids generated in the HARP film. The present invention relates to a method of forming a device isolation film of a flash memory device by performing an annealing process at a low pressure to suppress a decrease in the critical dimension of an active region.
소자 분리막, 스팀 어닐 Element Separator, Steam Anneal
Description
도 1a 내지 도 1d는 본 발명에 따른 플래쉬 메모리 소자의 소자 분리막 형성을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of devices for explaining device isolation film formation of a flash memory device according to the present invention.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 특성을 설명하기 위한 그래프이다.2 is a graph illustrating characteristics of a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 101 : 스크린 산화막100
102 : 하드 마스크용 질화막 103 : 하드 마스크용 산화막102 nitride film for
104 : 하드 마스크용 폴리실리콘막 105 : 트렌치104: polysilicon film for hard mask 105: trench
106 : 웰 산화막 107 : 보이드106: well oxide film 107: void
108 : 심 109 : HARP막108: seam 109: HARP film
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of forming an isolation layer of a flash memory device.
일반적으로, 플래쉬 메모리 소자는 플로팅 게이트, 유전체막, 및 컨트롤 게이트를 기본 구조로 하고 있다. 반도체 소자가 고집적화 되어감에 따라 소자가 차지하는 면적은 점점 줄어들고, 이에 따라 제한된 면적에서 플로팅 게이트와 컨트롤 게이트 사이의 커플링비(coupling ratio)를 증가시키면서 모든 셀의 커플링 비를 균일하게 제어 하는 것이 필요하다.In general, a flash memory device has a floating gate, a dielectric film, and a control gate as a basic structure. As semiconductor devices become more integrated, the area occupied by the devices decreases gradually. Therefore, it is necessary to uniformly control the coupling ratios of all cells while increasing the coupling ratio between the floating gate and the control gate in a limited area. Do.
플래쉬 메모리 소자의 커플링 비를 균일하게 제어하기 위해서는, 액티브 영역(active region), 플로팅 게이트 및 컨트롤 게이트 각각의 임계치수(Critical Demension;CD)의 공정상 편차를 고려해야 한다.In order to uniformly control the coupling ratio of the flash memory device, process deviation of critical dimensions (CD) of each of the active region, the floating gate, and the control gate must be taken into account.
종래 기술에 따른 플래쉬 메모리 소자의 소자 분리막 형성 방법을 살펴보면 다음과 같다.A method of forming an isolation layer of a flash memory device according to the related art is as follows.
먼저, 반도체 기판상에 스크린 산화막, 질화막, 하드 마스크용 산화막, 하드 마스크용 폴리 실리콘막을 증착한다. 그 후, 폴리 실리콘막 상에 포토 레지스트를 도포하고, 노광 및 현상 공정을 진행하여 포토 레지스트 패턴을 형성한다. 포토 레지스트 패턴을 마스크로하여 하드 마스크용 산화막, 하드 마스크용 폴리 실리콘막을 식각하여 하드 마스크를 형성한다. 그 후 하드 마스크를 이용하여 질화막, 스크린 산화막, 및 반도체 기판을 일정 깊이 만큼 식각하여 트렌치를 형성한 후, HARP(High aspect ratio process) 공정을 이용하여 트렌치를 갭필(Gap-fill)하여 소자 분리막을 형성한다. 그런 다음, HARP 공정시 소자 분리막 내에 발생된 심 (Seam)과 보이드(Void)를 제거하고 치밀한 구조를 만들기 위해서 700℃ 이상의 온도에서 장시간 스팀 어닐(Steam Aneal) 공정을 진행한다. 그런데, 상기 스팀 어닐 공정시 반도체 기판의 액티브 영역이 산화하여 액티브 영역의 임계치수가 줄어드는 문제가 발생한다. 이를 방지하기 위해 스팀 어닐 시간을 줄이면 다시 심과 보이드가 남는 문제가 발생하게 된다.First, a screen oxide film, a nitride film, an oxide film for hard mask, and a polysilicon film for hard mask are deposited on a semiconductor substrate. Thereafter, a photoresist is applied onto the polysilicon film, and an exposure and development process are performed to form a photoresist pattern. Using a photoresist pattern as a mask, an oxide film for hard mask and a polysilicon film for hard mask are etched to form a hard mask. After that, a trench is formed by etching the nitride film, the screen oxide film, and the semiconductor substrate using a hard mask to a predetermined depth, and then gap fill the trench using a high aspect ratio process (HARP) process to form a device isolation layer. Form. Then, steam annealing is performed for a long time at a temperature of 700 ° C. or more to remove the seams and voids generated in the device isolation layer during the HARP process and to make a dense structure. However, in the steam annealing process, the active area of the semiconductor substrate is oxidized, which causes a problem of reducing the critical dimension of the active area. To prevent this, reducing the steam annealing time will cause the seam and voids to remain.
상기 문제점을 해결하기 위한 본 발명의 목적은 액티브 영역에 임계치수 감소 문제를 해결하고, 동시에 소자 분리막 내의 심과 보이드를 제거할 수 있는 플래쉬 메모리 소자의 소자 분리막 형성 방법을 제공하는데 있다.An object of the present invention to solve the above problems is to solve the problem of reducing the critical dimension in the active region, and at the same time to provide a device isolation film forming method of the flash memory device capable of removing the seam and voids in the device isolation film.
본 발명에 따른 플래쉬 메모리 소자의 소자 분리막 형성 방법은 반도체 기판 상에 스크린 산화막, 질화막, 하드 마스크막을 형성하는 단계; 하드 마스크막을 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계; 하드 마스크 패턴을 마스크로 질화막과 스크린 산화막과 반도체 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계; 트렌치 내에 HARP막을 형성하는 단계; 0.3~1torr 압력 범위 내의 H2O 분위기에서 스팀 어닐 공정을 진행하는 단계; 및 질소 열처리 공정을 진행하는 단계를 포함한다.A method of forming an isolation layer of a flash memory device according to the present invention includes forming a screen oxide film, a nitride film, and a hard mask film on a semiconductor substrate; Selectively etching the hard mask layer to form a hard mask pattern; Etching the nitride film, the screen oxide film, and the semiconductor substrate using a hard mask pattern as a mask to form a trench; Forming a HARP film in the trench; Performing a steam annealing process in an H 2 O atmosphere within a 0.3 to 1 tor pressure range; And a nitrogen heat treatment process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.
도 1a 내지 도 1d는 본 발명에 따른 플래쉬 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다. 도 2는 산화 온도 및 압력 변화에 따른 산화막 두께를 나타내는 그래프이다. 도 1a 내지 도 1d 및 도 2를 이용하여 본 발명을 상세히 설명하면 다음과 같다.1A to 1D are cross-sectional views of devices for describing a method of forming an isolation layer of a flash memory device according to the present invention. 2 is a graph showing oxide film thicknesses according to oxidation temperature and pressure change. Referring to the present invention in detail with reference to Figures 1a to 1d and 2 as follows.
도 1a를 참조하면, 반도체 기판(100) 상에 스크린 산화막(101)을 증착한 후, 문턱 전압 이온 주입 공정을 실행한다. 그 후, 질화막(102)을 증착한다. 이 후, 상기 질화막(102) 상에 테트라 에틸 오르소실리케이트(tetra-ethyl orthosilicate : TEOS), 열 산화막(High Temperaure Oxide : HTO), 디클로로 사일렌(DCS ;SiH2Cl2)-열 산화막 등의 산화막 계열을 사용하여 하드 마스크용 산화막(103)을 증착한다. 반도체 기판(100) 후면에 증착된 질화막(미도시)을 질화막 스트립(strip)공정으로 제거한다. 그 후, 상기 하드 마스크용 산화막(103) 상에 하드 마스크용 폴리 실리콘막(104)을 증착한다.Referring to FIG. 1A, after depositing the
도 1b를 참조하면, 하드 마스크용 폴리 실리콘막(104) 상에 포토 레지스트를 도포하고, 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 포토 레지스트 패턴을 마스크로하여 하드 마스크용 폴리 실리콘막(104)과 하드 마스크용 산화막(103)을 선택적으로 식각 공정을 진행하여 하드 마스크 패턴을 형성한다. Referring to FIG. 1B, a photoresist is applied on the
하드 마스크 패턴을 이용하여 질화막(102)과 스크린 산화막(101) 및 반도체 기판(100)을 일정 깊이 식각하여 트렌치(105)를 형성한다. 그 후, 건식 산화 방식으로 산화 공정을 진행하여 트랜치 측벽에 웰 산화막(106)을 형성한다. 웰 산화막(106)은 트렌치(105) 형성시 반도체 기판(100) 내에 생성된 식각 데미지(demage) 및 스트레스(stress)를 완화한다.The
도 1c를 참조하면, 트렌치(105) 내에 HARP막(109)을 갭필한다. HARP막(109)은 03-TEOS를 사용하는 것이 좋다.Referring to FIG. 1C, the HARP
도 1d를 참조하면, 갭필 공정 이후, CWVG(Catalytic Water Vapor Generator)를 이용하여 수증기(H2O)를 플로우(flow)시키고, 습식 방식으로 HARP 물질을 리플로우(reflow)시켜 HARP막(109) 내의 결함, 즉 심(107)과 보이드(108)를 제거한다. 상기 스팀 어닐 공정은 0.3~1torr의 압력 하에서 스팀 어닐 공정을 진행한다. 이때 스팀 어닐 공정은 600~700℃ 온도 범위 내에서 진행하는 것이 좋다. 이 후, 질소(N) 열처리(Anneal) 공정을 진행하여 HARP막(109)을 강화시킨다. 질소 열처리 공정은 710~810 torr의 압력 범위 내에서, 800~900℃ 온도 범위 내에서 진행 하는 것이 좋다.Referring to FIG. 1D, after a gap fill process, water vapor (H 2 O) is flowed using a catalytic water vapor generator (CWVG), and a
도 2를 보면, 일반적으로 높은 압력에서보다 낮은 압력에서의 생성된 산화막 두께가 얇다. 즉, 높은 압력에서 보다 낮은 압력에서 산화율이 낮다. 그러므로, 본 발명에서와 같이 낮은 압력의 분위기에서 스팀 어닐 공정을 진행하면 반도체 기판의 산화를 줄일 수 있다. 따라서, 산화에 의한 액티브 영역의 임계치수 감소를 억제할 수 있다. Referring to FIG. 2, the resulting oxide film thickness is generally thinner at lower pressures than at higher pressures. That is, the oxidation rate is lower at higher pressures than at higher pressures. Therefore, the oxidation of the semiconductor substrate can be reduced by performing the steam annealing process in a low pressure atmosphere as in the present invention. Therefore, the reduction of the critical dimension of the active region due to oxidation can be suppressed.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 따르면 소자 분리용 트렌치 내에 HARP막을 갭필한 후, 낮은 압력 분위기에서 스팀 어닐을 진행하여 반도체 기판의 산화율을 감소시켜 액티브 영역의 임계치수 감소 문제를 해결할 수 있다. 또한, 액티브 영역의 임계치수 감소를 위하여 스팀 어닐 공정 시간을 줄이지 않아도 되므로, HARP막 내의 심과 보이드를 효과적으로 제거할 수 있다.According to the present invention, the HARP film is gap-filled in the isolation trench, and steam annealing is performed in a low pressure atmosphere to reduce the oxidation rate of the semiconductor substrate, thereby solving the problem of reducing the critical dimension of the active region. In addition, since it is not necessary to reduce the steam annealing process time in order to reduce the critical dimension of the active region, it is possible to effectively remove the seams and voids in the HARP film.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050027289A KR20060104829A (en) | 2005-03-31 | 2005-03-31 | Method of manufacturing trench isolation layer of a flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050027289A KR20060104829A (en) | 2005-03-31 | 2005-03-31 | Method of manufacturing trench isolation layer of a flash memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060104829A true KR20060104829A (en) | 2006-10-09 |
Family
ID=37634825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050027289A KR20060104829A (en) | 2005-03-31 | 2005-03-31 | Method of manufacturing trench isolation layer of a flash memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060104829A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7736974B2 (en) | 2007-11-09 | 2010-06-15 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device to prevent defects due to insulation layer volume change |
| US7838390B2 (en) | 2007-10-12 | 2010-11-23 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having ion-cured electrically insulating layers therein |
-
2005
- 2005-03-31 KR KR1020050027289A patent/KR20060104829A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7838390B2 (en) | 2007-10-12 | 2010-11-23 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having ion-cured electrically insulating layers therein |
| US7736974B2 (en) | 2007-11-09 | 2010-06-15 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device to prevent defects due to insulation layer volume change |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100532503B1 (en) | Method for forming shallow trench isolation | |
| KR100878015B1 (en) | Method for removing of oxides and method for filling a trench using the same | |
| KR100275730B1 (en) | Trench isolating method | |
| JP4886219B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2005166700A (en) | Semiconductor device and manufacturing method therefor | |
| US20150357232A1 (en) | Method for manufacturing semiconductor device | |
| JP2006196843A (en) | Semiconductor device and manufacturing method thereof | |
| JP2009099909A (en) | Method of manufacturing semiconductor device | |
| KR101002474B1 (en) | Method of forming isolation film of semiconductor memory device | |
| US7977191B2 (en) | Method for fabricating flash memory device | |
| KR20080095621A (en) | Method of forming an isolation layer in semiconductor device | |
| KR20060104829A (en) | Method of manufacturing trench isolation layer of a flash memory | |
| KR101077014B1 (en) | Method for forming the isolation layer of semiconductor device | |
| KR100755056B1 (en) | Method for fabricating the trench isolation in the semiconductor device | |
| KR20060075442A (en) | Method for fabricating flash memory device | |
| JP2008118100A (en) | Method of fabricating flash memory device | |
| KR100958632B1 (en) | Fabricating Method of Flash Memory Device | |
| KR100751662B1 (en) | Method of manufacturing a flash memory device | |
| KR20080071809A (en) | Method of forming semiconductor device | |
| JP2005183916A (en) | Method of manufacturing flash device | |
| KR100538809B1 (en) | Fabricating method of isolation layer adopting nf3 high density plasma oxide layer | |
| KR20060117431A (en) | Method for forming the isolation layer in semiconductor device | |
| KR100838374B1 (en) | Method for forming isolation layer in semiconductor device | |
| KR100822606B1 (en) | Method of forming isolation film of semiconductor memory device | |
| KR20050118489A (en) | Method for isolation in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |