KR20060101610A - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
KR20060101610A
KR20060101610A KR1020050023104A KR20050023104A KR20060101610A KR 20060101610 A KR20060101610 A KR 20060101610A KR 1020050023104 A KR1020050023104 A KR 1020050023104A KR 20050023104 A KR20050023104 A KR 20050023104A KR 20060101610 A KR20060101610 A KR 20060101610A
Authority
KR
South Korea
Prior art keywords
address
cell array
parity
word line
memory device
Prior art date
Application number
KR1020050023104A
Other languages
Korean (ko)
Other versions
KR101147357B1 (en
Inventor
정상수
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050023104A priority Critical patent/KR101147357B1/en
Publication of KR20060101610A publication Critical patent/KR20060101610A/en
Application granted granted Critical
Publication of KR101147357B1 publication Critical patent/KR101147357B1/en

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01M—CATCHING, TRAPPING OR SCARING OF ANIMALS; APPARATUS FOR THE DESTRUCTION OF NOXIOUS ANIMALS OR NOXIOUS PLANTS
    • A01M7/00—Special adaptations or arrangements of liquid-spraying apparatus for purposes covered by this subclass
    • A01M7/005—Special arrangements or adaptations of the spraying or distributing parts, e.g. adaptations or mounting of the spray booms, mounting of the nozzles, protection shields
    • A01M7/0053—Mounting of the spraybooms
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01M—CATCHING, TRAPPING OR SCARING OF ANIMALS; APPARATUS FOR THE DESTRUCTION OF NOXIOUS ANIMALS OR NOXIOUS PLANTS
    • A01M7/00—Special adaptations or arrangements of liquid-spraying apparatus for purposes covered by this subclass
    • A01M7/005—Special arrangements or adaptations of the spraying or distributing parts, e.g. adaptations or mounting of the spray booms, mounting of the nozzles, protection shields
    • A01M7/006—Mounting of the nozzles
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01M—CATCHING, TRAPPING OR SCARING OF ANIMALS; APPARATUS FOR THE DESTRUCTION OF NOXIOUS ANIMALS OR NOXIOUS PLANTS
    • A01M7/00—Special adaptations or arrangements of liquid-spraying apparatus for purposes covered by this subclass
    • A01M7/0089—Regulating or controlling systems
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05B—SPRAYING APPARATUS; ATOMISING APPARATUS; NOZZLES
    • B05B1/00—Nozzles, spray heads or other outlets, with or without auxiliary devices such as valves, heating means
    • B05B1/14—Nozzles, spray heads or other outlets, with or without auxiliary devices such as valves, heating means with multiple outlet openings; with strainers in or outside the outlet opening
    • B05B1/16—Nozzles, spray heads or other outlets, with or without auxiliary devices such as valves, heating means with multiple outlet openings; with strainers in or outside the outlet opening having selectively- effective outlets
    • B05B1/169—Nozzles, spray heads or other outlets, with or without auxiliary devices such as valves, heating means with multiple outlet openings; with strainers in or outside the outlet opening having selectively- effective outlets having three or more selectively effective outlets

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치에서 패일 비트가 발생된 어드레스를 정상적인 셀 어드레스로 대체하여 하드웨어적인 증가를 최소화하면서 칩의 수율을 향상시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 메인 셀 어레이 영역에 존재하는 패리티 비트를 체크하여 패일된 어드레스를 리드하거나 프로그램할 경우 패일 비트가 발생된 메인 셀 어레이의 워드라인을 새로운 워드라인으로 대체하여 패일 비트가 있는 워드라인 전체를 대체 셀 어레이로 스와핑(Swapping)하게 된다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a technique of improving chip yield while minimizing hardware increase by replacing an address where a fail bit is generated in a flash memory device with a normal cell address. To this end, the present invention checks the parity bits present in the main cell array area to read or program the failed address, and replaces the word line of the main cell array where the fail bit is generated with a new word line to replace the word line with the new word line. The entire line is swapped to the replacement cell array.

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device

도 1은 본 발명에 따른 반도체 메모리 장치의 구성도. 1 is a block diagram of a semiconductor memory device according to the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치에서 패일 비트가 발생된 어드레스를 정상적인 셀 어드레스로 대체하여 칩의 수율을 향상시키고 테스트 시간을 줄일 수 있도록 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and in particular, a technique for improving chip yield and reducing test time by replacing an address where a fail bit is generated with a normal cell address in a flash memory device.

일반적인 반도체 메모리 장치에서 패일 비트를 하드웨어적으로 대체하는 리던던시(Redundancy) 회로나 해밍코드(Hamming code)를 이용한 SECDED(Single Error Correct Double Error Detect)와 같은 장치가 개시된 바 있다. A device such as a redundancy circuit that replaces fail bits in a general semiconductor memory device or a single error correct double error detect (SEMDED) using a hamming code has been disclosed.

여기서, 리던던시 회로의 경우 하드웨어의 증가가 적은 반면에, 패일된 셀을 검출하는데 별도의 작업 과정이 필요하여 테스트시 시간이 많이 소요되는 문제점이 있다. Here, in the case of the redundancy circuit, the hardware increase is small, but a separate work process is required to detect a failed cell, which causes a lot of time in testing.

또한, 해밍코드를 이용한 에러 체크 방식은 셀프 에러 수정 기능을 수반하여 테스트가 용이한 장점이 있는 반면에, 하드웨어적인 면적이 커지게 되는 문제점이 있다. In addition, the error check method using a hamming code has the advantage that the test is easy with the self error correction function, while the hardware area becomes large.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히 플래시 메모리 장치에서 패일 비트가 포함된 셀 어레이를 정상적인 셀 어레이로 대체하여 하드웨어적인 증가를 최소화하면서 칩의 수율을 향상시킬 수 있도록 하는데 그 목적이 있다. The present invention was created to solve the above problems, and in particular, by replacing a cell array including fail bits with a normal cell array in a flash memory device, it is possible to improve chip yield while minimizing hardware increase. There is a purpose.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 메인 셀 어레이 영역에 존재하는 패리티 비트를 체크하여 패일 비트가 포함된 패리티 에러 어드레스를 출력하는 패리티 체크부; 패리티 에러 어드레스에 따라 패일된 어드레스의 개수를 판단하여 입력 어드레스의 경로를 차단하기 위한 어드레스 제어신호를 출력하는 어드레스 제어부; 어드레스 제어신호의 활성화시 입력 어드레스의 경로를 차단하여 마스킹하고 스위칭 어드레스 신호를 출력하는 어드레스 재분배기; 및 스위칭 어드레스 신호에 따라 패일 비트가 포함된 셀 어레이를 대체하는 대체 셀 어레이를 구비함을 특징으로 한다. According to one aspect of the present invention, a semiconductor memory device includes: a parity check unit configured to check a parity bit present in a main cell array area and output a parity error address including a fail bit; An address control unit for determining the number of failed addresses according to the parity error address and outputting an address control signal for blocking a path of an input address; An address redistributor that blocks and masks the path of the input address when the address control signal is activated and outputs a switching address signal; And a replacement cell array for replacing the cell array including the fail bit according to the switching address signal.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 1은 본 발명에 따른 반도체 메모리 장치의 구성도이다. 1 is a configuration diagram of a semiconductor memory device according to the present invention.

본 발명은 어드레스 디코더(10), 메인 셀 어레이(20), 패리티(Parity) 저장부(30), 패리티 체크부(40), 어드레스 제어부(50), 어드레스 재분배기(60), 대체 셀 어레이(70) 및 멀티플렉서(80)를 구비한다. According to the present invention, the address decoder 10, the main cell array 20, the parity storage unit 30, the parity check unit 40, the address control unit 50, the address redistributor 60, and a replacement cell array ( 70) and a multiplexer 80.

여기서, 어드레스 디코더(10)는 멀티플렉서(80)의 출력에 따라 워드라인을 디코딩하여 메인 셀 어레이(20)에 출력한다. 그리고, 메인 셀 어레이(20)는 한개의 모듈로 이루어지며 여러 개의 서브 어레이 블럭으로 구분된다. Here, the address decoder 10 decodes the word line according to the output of the multiplexer 80 and outputs the word line to the main cell array 20. The main cell array 20 is composed of one module and divided into several sub array blocks.

또한, 패리티 저장부(30)는 메인 셀 어레이(20) 영역에 존재하며, 어드레스 제어부(50)로부터 인가되는 패리티 값 PV을 저장하고 패리티 비트 PB의 값을 데이타 버스 DB와 패리티 체크부(40)에 출력한다. In addition, the parity storage unit 30 exists in the main cell array 20 area, stores the parity value PV applied from the address control unit 50, and stores the parity bit PB value in the data bus DB and the parity check unit 40. Output to

패리티 체크부(40)는 어드레스 ADD와 패리티 비트 PB의 값에 따라 에러가 발생한 워드라인을 체크하여 패리티 에러 어드레스 PEADD를 어드레스 제어부(50)에 출력한다. The parity check unit 40 checks a word line where an error occurs according to the values of the address ADD and the parity bit PB, and outputs the parity error address PEADD to the address control unit 50.

어드레스 제어부(50)는 패리티 에러 어드레스 PEADD에 따라 에러가 발생한 에러 어드레스 EADD를 일시 저장한 이후에 어드레스 재분배기(60)에 출력한다. 그리고, 어드레스 제어부(50)는 패리티 인코딩 기능을 수행한다. 또한, 어드레스 제어부(50)는 데이타 버스 DB로부터 인가되는 데이타를 리드하여 패리티 패턴을 형성한다. 이에 따라, 어드레스 제어부(50)는 패리티 값 PV을 패리티 저장부(30)에 출력하여 메인 셀 어레이(20) 영역에 존재하는 패리티 저장부(30)에 데이타를 프로그램한다. The address controller 50 temporarily stores the error address EADD in which an error occurs according to the parity error address PEADD, and then outputs the error address EADD to the address redistributor 60. The address controller 50 performs a parity encoding function. The address control section 50 also reads data applied from the data bus DB to form a parity pattern. Accordingly, the address controller 50 outputs the parity value PV to the parity storage unit 30 to program data to the parity storage unit 30 in the main cell array 20 region.

또한, 어드레스 재분배기(60)는 입력 어드레스 ADD와 어드레스 제어부(50)로부터 인가되는 에러 어드레스 EADD를 저장하고 이를 비교한다. 그리고, 어드레스 재분배기(60)는 패일된 어드레스를 리드하거나 프로그램할 경우 스위칭 어드레스 신호 SADD를 대체 셀 어레이(70)에 출력한다. 이때, 메인 셀 어레이(20)로 인가되 는 어드레스를 마스킹하기 위한 마스킹 어드레스 신호 MADD를 멀티플렉서(80)로 출력한다. In addition, the address redistributor 60 stores the input address ADD and the error address EADD applied from the address controller 50 and compares them. In addition, the address redistributor 60 outputs the switching address signal SADD to the replacement cell array 70 when the failed address is read or programmed. At this time, the masking address signal MADD for masking the address applied to the main cell array 20 is output to the multiplexer 80.

대체 셀 어레이(70)는 메인 셀 어레이(20)에 패일 비트가 포함될 경우 스위칭 어드레스 신호 SADD에 따라 패일된 워드라인을 새로운 워드라인으로 대체하여 데이타 버스 DB에 출력한다. 여기서, 대체 셀 어레이(70)의 사이즈는 기존의 칩에서 발생되는 패일의 경향을 파악하여 확률적인 방법으로 구할 수 있는데, 보통의 경우 10개 미만으로 설정하는 것이 바람직하다. When the main cell array 20 includes the fail bit, the replacement cell array 70 replaces the failed word line with a new word line according to the switching address signal SADD and outputs the new word line to the data bus DB. Here, the size of the replacement cell array 70 can be obtained in a probabilistic manner by grasping the tendency of the fail generated in the existing chip, but in general, it is preferable to set it to less than 10.

멀티플렉서(80)는 어드레스 제어신호 ADDCON의 상태에 따라 노말 동작시 어드레스 ADD를 어드레스 디코더(10)에 출력하고, 패일 비트의 발생시 마스킹 어드레스 신호 MADD를 어드레스 디코더(10)에 출력하여 어드레스 ADD가 메인 셀 어레이(20)에 인가되지 않도록 한다. The multiplexer 80 outputs the address ADD to the address decoder 10 during the normal operation according to the state of the address control signal ADDCON, and outputs the masking address signal MADD to the address decoder 10 when the fail bit is generated so that the address ADD is the main cell. Do not apply to the array 20.

이러한 구성을 갖는 본 발명의 동작과정을 설명하면 다음과 같다. Referring to the operation of the present invention having such a configuration as follows.

먼저, 패리티 저장부(30)는 어드레스 제어부(50)로부터 인가되는 패리티 값 PV을 저장하고 패리티 비트 PB의 값을 패리티 체크부(40)에 출력한다. 패리티 체크부(40)는 패리티 비트 PB의 값에 따라 플래시 셀의 프로그램 이후에 반드시 진행하게 되는 프로그램 검증(Verify) 과정에서 에러가 발생한 워드라인을 체크하여 패리티 에러 어드레스 PEADD를 어드레스 제어부(50)에 출력한다. First, the parity storage unit 30 stores the parity value PV applied from the address control unit 50 and outputs the parity bit PB value to the parity check unit 40. The parity check unit 40 checks a word line in which an error occurs during the program verification process, which is necessarily performed after the flash cell program according to the value of the parity bit PB, and transmits the parity error address PEADD to the address controller 50. Output

이후에, 어드레스 제어부(50)는 패리티 에러 어드레스 PEADD의 상태에 따라 에러가 발생한 경우 에러 어드레스 EADD를 일시 저장한 이후에 어드레스 재분배기(60)에 출력한다. Subsequently, when an error occurs according to the state of the parity error address PEADD, the address controller 50 temporarily stores the error address EADD and then outputs the error address EADD to the address redistributor 60.

이때, 어드레스 제어부(50)는 패일된 어드레스의 개수가 대체 셀 어레이(70)의 셀 어레이 사이즈 보다 작을 경우 정상 동작으로 판단하여 어드레스 제어신호 ADDCON를 비활성화시킨다. 반면에, 어드레스 제어부(50)는 패일된 어드레스의 개수가 대체 셀 어레이(70)의 셀 어레이 사이즈 보다 클 경우 패일 칩으로 판단하여 어드레스 제어신호 ADDCON을 활성화시킨다. In this case, when the number of failed addresses is smaller than the cell array size of the replacement cell array 70, the address controller 50 determines that the operation is normal and deactivates the address control signal ADDCON. On the other hand, if the number of failed addresses is larger than the cell array size of the replacement cell array 70, the address controller 50 determines that the fail chip is to activate the address control signal ADDCON.

이후에, 어드레스 재분배기(60)는 입력 어드레스 ADD와 에러 어드레스 EADD를 비교하여 패일된 어드레스를 리드하거나 프로그램할 경우 스위칭 어드레스 신호 SADD를 대체 셀 어레이(70)에 출력한다. 이에 따라, 대체 셀 어레이(70)는 패일 비트가 발생된 메인 셀 어레이(20)의 워드라인을 새로운 워드라인으로 대체하여 데이타 버스 DB에 출력한다. Thereafter, the address redistributor 60 compares the input address ADD with the error address EADD and outputs the switching address signal SADD to the replacement cell array 70 when the failed address is read or programmed. Accordingly, the replacement cell array 70 replaces the word line of the main cell array 20 where the fail bit is generated with a new word line and outputs the new word line to the data bus DB.

이때, 어드레스 재분배기(60)는 메인 셀 어레이(20)로 출력되는 어드레스 ADD를 마스킹하기 위한 마스킹 어드레스 신호 MADD를 멀티플렉서(80)로 출력한다. 이에 따라, 멀티플렉서(80)는 패일 비트의 발생시 마스킹 어드레스 신호 MADD를 어드레스 디코더(10)에 출력하여 어드레스 ADD가 메인 셀 어레이(20)에 인가되지 않도록 한다. At this time, the address redistributor 60 outputs a masking address signal MADD for masking the address ADD output to the main cell array 20 to the multiplexer 80. Accordingly, the multiplexer 80 outputs the masking address signal MADD to the address decoder 10 when the fail bit is generated so that the address ADD is not applied to the main cell array 20.

이러한 본 발명은 패일 비트가 포함된 셀 어레이에서 1비트만 대체하는 방식이 아니라, 패일 비트가 있는 워드라인 전체를 대체 셀 어레이로 스와핑(Swapping)하게 된다. The present invention does not replace only one bit in the cell array including the fail bit, but swaps the entire word line with the fail bit into the replacement cell array.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이상에서 설명한 바와 같이, 본 발명은 플래시 메모리 중 주로 낸드 방식의 코드 플래시에 적용되어 패일 비트가 포함된 셀 어레이를 정상적인 셀 어레이로 대체함으로써 하드웨어적인 증가를 최소화하면서 칩의 수율을 향상시킬 수 있도록 한다. 또한, 간단한 로직을 통해 셀의 어드레스를 대체함으로써 부가적인 테스트 시간을 줄일 수 있도록 하는 효과를 제공한다. As described above, the present invention is applied to the NAND code flash of the flash memory mainly to replace the cell array containing the fail bit with a normal cell array to improve the yield of the chip while minimizing the hardware increase. . Simple logic can also be used to reduce the additional test time by replacing the cell's address.

Claims (5)

메인 셀 어레이 영역에 존재하는 패리티 비트를 체크하여 패일 비트가 포함된 패리티 에러 어드레스를 출력하는 패리티 체크부;A parity check unit which checks a parity bit present in a main cell array area and outputs a parity error address including a fail bit; 상기 패리티 에러 어드레스에 따라 패일된 어드레스의 개수를 판단하여 입력 어드레스의 경로를 차단하기 위한 어드레스 제어신호를 출력하는 어드레스 제어부;An address control unit which outputs an address control signal for blocking a path of an input address by determining the number of failed addresses according to the parity error address; 상기 어드레스 제어신호의 활성화시 상기 입력 어드레스의 경로를 차단하여 마스킹하고 스위칭 어드레스 신호를 출력하는 어드레스 재분배기; 및 An address redistributor for blocking and masking a path of the input address and outputting a switching address signal when the address control signal is activated; And 상기 스위칭 어드레스 신호에 따라 상기 패일 비트가 포함된 셀 어레이를 대체하는 대체 셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치. And a replacement cell array for replacing the cell array including the fail bit according to the switching address signal. 제 1항에 있어서, The method of claim 1, 워드라인을 디코딩하여 상기 메인 셀 어레이에 출력하는 어드레스 디코더; 및 An address decoder for decoding a word line and outputting the word line to the main cell array; And 상기 어드레스 제어신호에 따라 상기 입력 어드레스와 상기 어드레스 재분배기로부터 인가되는 마스킹 어드레스 신호를 상기 어드레스 디코더에 선택적으로 출력하는 멀티플렉서를 더 구비함을 특징으로 하는 반도체 메모리 장치. And a multiplexer for selectively outputting a masking address signal applied from the input address and the address redistributor to the address decoder according to the address control signal. 제 1항 또는 제 2항에 있어서, 상기 어드레스 제어부는 데이타 버스로부터 인가되는 데이타를 리드하여 패리티 패턴을 형성하고, 상기 메인 셀 어레이 영역에 상기 패리티 비트를 프로그램하는 패리티 인코더를 더 구비함을 특징으로 하는 반도체 메모리 장치. The apparatus of claim 1, wherein the address controller further comprises a parity encoder configured to read data applied from a data bus to form a parity pattern, and to program the parity bits in the main cell array region. A semiconductor memory device. 제 1항 또는 제 2항에 있어서, 상기 어드레스 제어부는 The method of claim 1 or 2, wherein the address control unit 상기 패일된 어드레스의 개수가 상기 대체 셀 어레이의 셀 어레이 사이즈 보다 작을 경우 정상 동작으로 판단하여 상기 어드레스 제어신호을 비활성화시키고, When the number of the failed addresses is smaller than the cell array size of the replacement cell array, it is determined that the operation is normal and the address control signal is deactivated. 상기 패일된 어드레스의 개수가 상기 대체 셀 어레이의 셀 어레이 사이즈 보다 클 경우 패일 칩으로 판단하여 상기 어드레스 제어신호를 비활성화시킴을 특징으로 하는 반도체 메모리 장치. And when the number of the failed addresses is larger than the cell array size of the replacement cell array, determine the fail chip to deactivate the address control signal. 제 1항 또는 제 2항에 있어서, 상기 대체 셀 어레이는 상기 패일 비트가 포함된 셀 어레이의 워드라인 전체를 대체함을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 1, wherein the replacement cell array replaces an entire word line of the cell array including the fail bit.
KR1020050023104A 2005-03-21 2005-03-21 Semiconductor memory device KR101147357B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050023104A KR101147357B1 (en) 2005-03-21 2005-03-21 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050023104A KR101147357B1 (en) 2005-03-21 2005-03-21 Semiconductor memory device

Publications (2)

Publication Number Publication Date
KR20060101610A true KR20060101610A (en) 2006-09-26
KR101147357B1 KR101147357B1 (en) 2012-05-22

Family

ID=37632636

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050023104A KR101147357B1 (en) 2005-03-21 2005-03-21 Semiconductor memory device

Country Status (1)

Country Link
KR (1) KR101147357B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691490B2 (en) 2014-02-07 2017-06-27 SK Hynix Inc. Semiconductor memory device including dummy memory cells and memory system including the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6150293A (en) * 1984-08-17 1986-03-12 Fujitsu Ltd Semiconductor memory
KR20040008823A (en) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 Non volatile memory device having circuit for recovering bit fail

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691490B2 (en) 2014-02-07 2017-06-27 SK Hynix Inc. Semiconductor memory device including dummy memory cells and memory system including the same

Also Published As

Publication number Publication date
KR101147357B1 (en) 2012-05-22

Similar Documents

Publication Publication Date Title
US7389465B2 (en) Error detection and correction scheme for a memory device
US6851081B2 (en) Semiconductor memory device having ECC type error recovery circuit
US7937628B2 (en) Method and system for a non-volatile memory with multiple bits error correction and detection for improving production yield
JP4019061B2 (en) Application method of special ECC matrix for solving fixed bit failure in ECC protection mechanism
US8015473B2 (en) Method, system, and apparatus for ECC protection of small data structures
JP2004234545A (en) Control circuit and memory controller
US10565049B2 (en) Memory device and repair method with column-based error code tracking
JP3184738B2 (en) Error-correctable memory device
US7206962B2 (en) High reliability memory subsystem using data error correcting code symbol sliced command repowering
JP4353329B2 (en) Semiconductor memory device and test method thereof
US10514980B2 (en) Encoding method and memory storage apparatus using the same
US3898443A (en) Memory fault correction system
JP2005182989A (en) Method and system for encoding and decoding wide data word
CN108986862B (en) Semiconductor device and memory module
KR20030023762A (en) Method and circuit arrangement for memory error processing
KR20140108886A (en) Method and apparatus for controlling memory in mobile communication system
KR101147357B1 (en) Semiconductor memory device
CN111048142B (en) Encoder self-test circuit applied to flash memory controller and related method
CN114333968A (en) Memory control method, memory controller and electronic device
KR20170030766A (en) Device for detecting defect of fuse test mode
Beerla et al. Enabling ECC and repair features in an eFuse box for memory repair applications
CN112540866B (en) Memory device and data access method thereof
SU1026165A1 (en) Storage with independent check
JP2013061887A (en) Fault position determining circuit, storage device and information processing apparatus
JP2018206336A (en) Semiconductor device and memory module

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 8