KR20060099685A - Layout for semiconductor integrated circuit having on-chip determination - Google Patents

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KR20060099685A
KR20060099685A KR1020050021064A KR20050021064A KR20060099685A KR 20060099685 A KR20060099685 A KR 20060099685A KR 1020050021064 A KR1020050021064 A KR 1020050021064A KR 20050021064 A KR20050021064 A KR 20050021064A KR 20060099685 A KR20060099685 A KR 20060099685A
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Abstract

본 발명의 반도체 집적 회로는 적어도 하나의 버스 라인에 연결되며, 제 1 면, 제 2 면, 제 3 면, 그리고 제 4 면을 갖는 적어도 하나의 패드와; 내부 회로로부터의 신호를 상기 패드를 통해 외부로 전달하는 송신기와; 그리고 상기 적어도 하나의 버스 라인을 종결시키는 종단 회로를 포함한다. 상기 송신기 및 상기 종단 회로 중 어느 하나는 상기 패드의 제 1 및 제 2 면들에 면하게 배치되고, 상기 송신기 및 상기 종단 회로 중 다른 하나는 상기 패드의 제 3 및 제 4 면들 중 어느 하나에 배치된다.The semiconductor integrated circuit of the present invention comprises: at least one pad connected to at least one bus line and having a first side, a second side, a third side, and a fourth side; A transmitter for transmitting a signal from an internal circuit to the outside through the pad; And a termination circuit terminating the at least one bus line. One of the transmitter and the termination circuit is disposed facing the first and second sides of the pad, and the other of the transmitter and the termination circuit is disposed at any one of the third and fourth sides of the pad.

Description

종결 회로를 갖는 반도체 집적 회로의 레이아웃{LAYOUT FOR SEMICONDUCTOR INTEGRATED CIRCUIT HAVING ON-CHIP DETERMINATION}LAYOUT FOR SEMICONDUCTOR INTEGRATED CIRCUIT HAVING ON-CHIP DETERMINATION}

도 1은 본 발명에 따른 반도체 집적 회로의 블록도;1 is a block diagram of a semiconductor integrated circuit in accordance with the present invention;

도 2는 도 1에 도시된 출력 그리고 종결 회로의 상세한 구성 및 배치를 보여주는 도면;2 shows a detailed configuration and arrangement of the output and termination circuit shown in FIG. 1;

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 풀업 트랜지스터 어레이, 풀다운 트랜지스터 어레이, 풀업 저항기 어레이 그리고 풀다운 저항기 어레이의 배치를 보여주는 도면; 그리고3A and 3B show arrangements of a pull-up transistor array, pull-down transistor array, pull-up resistor array and pull-down resistor array according to one embodiment of the present invention; And

도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 풀업 트랜지스터 어레이, 풀다운 트랜지스터 어레이, 풀업 저항기 어레이 그리고 풀다운 저항기 어레이의 배치를 보여주는 도면이다.4A through 4D are diagrams illustrating arrangements of a pull-up transistor array, a pull-down transistor array, a pull-up resistor array, and a pull-down resistor array according to another embodiment of the present invention.

*도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

100 : 반도체 집적 회로 101 : 본딩 패드100 semiconductor integrated circuit 101 bonding pad

102 : 버스 110 : 모드 레지스터 셋(MRS)102: bus 110: mode register set (MRS)

120 : 내부 회로 130 : 출력 구동기120: internal circuit 130: output driver

130a : 풀업 트랜지스터 어레이 130b : 풀다운 트랜지스터 어레이130a: pull-up transistor array 130b: pull-down transistor array

140 : 출력 임피던스 제어 회로 150 : 종단 임피던스 제어 회로140: output impedance control circuit 150: termination impedance control circuit

160 : 종단 회로 160a : 풀업 저항기 어레이160: termination circuit 160a: pull-up resistor array

160b : 풀다운 저항기 어레이160b: Pulldown Resistor Array

본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 버스를 종결시키기 위한 버스 종결 회로(bus termination circuit)가 내부에 포함되는 반도체 집적 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit in which a bus termination circuit for terminating a bus is included therein.

잘 알려진 바와 같이, 상이한 집적 회로 장치들(예를 들면, 마이크로프로세서, 칩셋, 메모리 컨트롤러, 메모리, 그래픽 컨트롤러 등)간의 신호 전송을 위해 사용되는 버스는 종결 저항(termination resistor)을 통해 종결되며, 이는 수신측 또는 송신측 집적 회로 장치에 의한 신호 반사(signal reflection)를 억제하기 위함이다. 신호 반사는 신호 집적도(signal integrity)에 상당히 나쁜 영향을 미친다. 특히, 고속 동작(high-speed operation)을 지원하는 시스템의 경우, 그러한 신호 반사는 신호 집적도(signal integrity)에 더욱 더 나쁜 영향을 미친다. 따라서 신호 전송을 위한 버스는 반드시 종결되어야 한다. 종결 저항은, 일반적으로, 신호 반사를 최대한 억제하기 위해서(또는 버스를 확실하게 종결시키기 위해서) 가능한 집적 회로 장치와 가장 인접한 곳의 버스에 설치되어야 한다.As is well known, the bus used for signal transmission between different integrated circuit devices (e.g., microprocessors, chipsets, memory controllers, memory, graphics controllers, etc.) is terminated via termination resistors, which This is to suppress signal reflection by the receiving side or the transmitting side integrated circuit device. Signal reflections have a significant adverse effect on signal integrity. In particular, for systems that support high-speed operation, such signal reflections have an even worse impact on signal integrity. Therefore, the bus for signal transmission must be terminated. Termination resistors should generally be installed on the bus as close to the integrated circuit device as possible to suppress signal reflections as much as possible (or reliably terminate the bus).

최근 마이크로프로세서나 주문형 반도체(application specific integrated circuit: ASIC)와 같은 비메모리 제품을 중심으로 경박단소화에 대한 요구가 급진 전되어 오고 있다. 이에 따라, 다핀화에 유리하도록 외부 단자(볼 형태의 납)를 패키지 밑면에 배열하는 볼 그리드 어레이(ball grid array: BGA) 패키지가 주력 반도체 패키지로 자리잡아가고 있다. 볼 그리드 어레이 형태의 반도체 집적 회로 패키지는 PGA(pin grid array)와 플립 칩(flip chip) 개념을 상호 수용한 것으로, 기존의 QFP(quad flat package)와 비교해 반도체 패키지가 차지하는 공간을 줄일 수 있으며 전기적, 열적 수행 능력도 향상됨은 물론 300핀 이상의 다핀으로 갈수록 비용면에서도 유리하다.Recently, the demand for light and thin reduction has been radically focused on non-memory products such as microprocessors and application specific integrated circuits (ASICs). Accordingly, a ball grid array (BGA) package, in which external terminals (ball-shaped lead) are arranged on the bottom of the package, is becoming a main semiconductor package in order to favor multi-pinning. The ball grid array type semiconductor integrated circuit package adopts the concept of pin grid array (PGA) and flip chip, which can reduce the space occupied by the semiconductor package as compared to the conventional flat flat package (QFP). In addition, thermal performance is also improved, and cost increases as more than 300 pins are available.

패키지 밑면에 배열된 외부 단자들은 버스 라인들과 전기적으로 연결된다. 버스 라인들이 종결되는 경우, 불행하게도, 패키지의 중심에 근접하여 배치되는 외부 단자들은 패키지의 에지들에 근접하여 배치되는 외부 단자들과 비교하여 볼 때 대응하는 종결 저항들과 상대적으로 멀리 떨어져 있다. 즉, 패키지 중심에 있는 외부 단자와 대응하는 종결 저항 사이에 잔여 버스 라인이 존재하게 되며, 이는 신호 반사의 원인이 된다. 볼 그리드 어레이 형태의 반도체 집적 회로 패키지가 사용되는 경우, 그러므로, 신호 집적도를 보다 향상시키기 위한 종결 구조가 요구되어 오고 있다. 그러한 요구를 만족시키기 위해서, 버스가 칩 내에서 종결되는 온-다이 종결(on-die termination) 구조가 제안되어 오고 있다. 여기서, 온-다이 종결이라는 용어 대신에, 온-칩 종결(on-chip termination) 또는 액티브 종결(active termination)이라는 용어가 사용될 수 있다.External terminals arranged at the bottom of the package are electrically connected to the bus lines. When the bus lines are terminated, unfortunately, the external terminals disposed close to the center of the package are relatively far from the corresponding termination resistors as compared to the external terminals disposed close to the edges of the package. That is, there is a residual bus line between the external terminal at the center of the package and the corresponding termination resistor, which causes signal reflection. When a semiconductor integrated circuit package in the form of a ball grid array is used, therefore, a termination structure for further improving the signal density has been required. In order to meet such demands, on-die termination schemes have been proposed in which the bus terminates within the chip. Here, instead of the term on-die termination, the term on-chip termination or active termination may be used.

온-다이 종결 구조의 예가 미국 특허 등록 번호 6,157,206에 "ON-CHIP TERMINATION"이라는 제목으로 게재되어 있다. 상기한 특허에 게재된 반도체 집적 회로 장치는 온-칩 입력 버퍼(on-chip input buffer), 종결 회로(termination circuit), 그리고 임피던스 제어 회로(impedance control circuit)를 포함한다. 종결 회로는 집적 회로 장치 내에 포함되며, 입력 버퍼에 연결되는 버스 라인을 종결시킨다. 임피던스 제어 회로는 외부 기준 저항기에 연결되며, 상기 외부 기준 저항기의 임피던스와 동일한 값을 갖도록 종결 회로의 임피던스를 제어한다.An example of an on-die termination structure is disclosed in US Pat. No. 6,157,206 entitled “ON-CHIP TERMINATION”. The semiconductor integrated circuit device disclosed in the above patent includes an on-chip input buffer, a termination circuit, and an impedance control circuit. The termination circuit is included in the integrated circuit device and terminates the bus line connected to the input buffer. The impedance control circuit is connected to an external reference resistor and controls the impedance of the termination circuit to have the same value as the impedance of the external reference resistor.

상기 입력 버퍼(또는 출력 버퍼) 그리고 종결 회로는 긴 신호 라인에서의 노이즈에 의한 영향을 최소화하기 위해 패드 주변에 배치되어야 한다. 그러므로, 패드, 입력 버퍼(또는 출력 버퍼) 그리고 종결 회로를 효율적으로 배치함으로써 반도체 집적 회로의 사이즈를 감소시킬 수 있는 레이아웃이 요구된다.The input buffer (or output buffer) and termination circuit should be placed around the pad to minimize the effects of noise on long signal lines. Therefore, there is a need for a layout that can reduce the size of a semiconductor integrated circuit by efficiently placing pads, input buffers (or output buffers), and termination circuits.

본 발명의 목적은 패드, 입력 버퍼(또는 출력 버퍼) 그리고 종결 회로가 효율적으로 배치된 반도체 집적 회로를 제공하는 것이다.It is an object of the present invention to provide a semiconductor integrated circuit in which pads, input buffers (or output buffers) and termination circuits are efficiently arranged.

본 발명의 다른 목적은 인접한 패드들 사이의 피치를 줄일 수 있는 반도체 집적 회로를 제공하는 것이다.It is another object of the present invention to provide a semiconductor integrated circuit capable of reducing the pitch between adjacent pads.

상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 반도체 집적 회로는 적어도 하나의 버스 라인에 연결되며, 제 1 면, 제 2 면, 제 3 면, 그리고 제 4 면을 갖는 적어도 하나의 패드와; 내부 회로로부터의 신호를 상기 적어도 하나의 패드를 통해 외부로 전달하는 송신기와; 그리고 상기 적어도 하나의 버스 라인을 종결시키는 종단 회로를 포함하며, 상기 송신기 및 상기 종단 회로 중 어느 하나는 상기 적어도 하나의 패드의 제 1 및 제 2 면들에 면하게 배치되고, 상기 송신기 및 상기 종단 회로 중 다른 하나는 상기 적어도 하나의 패드의 제 3 및 제 4 면들 중 어느 하나에 배치된다.According to a feature of the invention for achieving the above objects, a semiconductor integrated circuit is connected to at least one bus line and has at least one pad having a first side, a second side, a third side, and a fourth side. Wow; A transmitter for transmitting a signal from an internal circuit to the outside through the at least one pad; And a termination circuit terminating the at least one bus line, wherein either one of the transmitter and the termination circuit is disposed facing the first and second surfaces of the at least one pad, wherein one of the transmitter and the termination circuit The other is disposed on either one of the third and fourth sides of the at least one pad.

예시적인 실시예에 있어서, 상기 송신기는 상기 적어도 하나의 패드의 제 1 및 제 2 면들에 면하게 배치되고 상기 종단 회로는 상기 적어도 하나의 패드의 제 3 및 제 4 면들 중 어느 하나에 배치된다.In an exemplary embodiment, the transmitter is disposed facing the first and second sides of the at least one pad and the termination circuit is disposed on any one of the third and fourth sides of the at least one pad.

예시적인 실시예에 있어서, 상기 송신기는 풀업 트랜지스터 어레이와 풀다운 트랜지스터 어레이를 포함한다.In an exemplary embodiment, the transmitter includes a pull up transistor array and a pull down transistor array.

예시적인 실시예에 있어서, 상기 풀업 및 풀다운 트랜지스터 어레이들 중 어느 하나는 상기 패드의 제 1 면에 배치되고 나머지 하나는 상기 패드의 제 2 면에 배치된다.In an exemplary embodiment, one of the pull up and pull down transistor arrays is disposed on a first side of the pad and the other is disposed on a second side of the pad.

예시적인 실시예에 있어서, 상기 종단 회로는 상기 적어도 하나의 패드의 제 1 및 제 2 면들에 면하게 배치되고 상기 송신기는 상기 적어도 하나의 패드의 제 3 및 제 4 면들 중 어느 하나에 배치된다.In an exemplary embodiment, the termination circuit is disposed facing the first and second sides of the at least one pad and the transmitter is disposed on any one of the third and fourth sides of the at least one pad.

예시적인 실시예에 있어서, 상기 종단 회로는 풀업 저항 어레이와 풀다운 저항 어레이를 포함한다.In an exemplary embodiment, the termination circuit includes a pullup resistor array and a pulldown resistor array.

예시적인 실시예에 있어서, 상기 풀업 및 풀다운 저항 어레이들 중 어느 하나는 상기 패드의 제 1 면에 배치되고 나머지 하나는 상기 패드의 제 2 면에 배치된다.In an exemplary embodiment, one of the pull up and pull down resistor arrays is disposed on a first side of the pad and the other is disposed on a second side of the pad.

본 발명의 다른 특징에 따르면, 반도체 집적 회로는 적어도 하나의 버스 라 인에 연결된 적어도 하나의 패드와; 풀업 트랜지스터 어레이와 풀다운 트랜지스터 어레이를 구비하며, 내부 회로로부터의 신호를 상기 패드를 통해 외부로 출력하는 송신기와; 그리고 풀업 저항 어레이와 풀다운 저항 어레이를 구비하며, 상기 버스 라인을 종결시키는 종단 회로를 포함하며, 상기 풀업 트랜지스터 어레이와 상기 풀다운 트랜지스터 어레이는 상기 패드의 상부면 및 하부면 중 어느 하나에 배치되고 상기 풀업 저항 어레이와 상기 풀다운 저항 어레이는 상기 패드의 상부면 및 하부면 중 다른 하나에 배치된다.According to another feature of the invention, a semiconductor integrated circuit comprises at least one pad connected to at least one bus line; A transmitter having a pull-up transistor array and a pull-down transistor array, the transmitter outputting a signal from an internal circuit to the outside through the pad; And a termination circuit for terminating the bus line, the pull-up transistor array and the pull-down resistor array, wherein the pull-up transistor array and the pull-down transistor array are disposed on any one of an upper surface and a lower surface of the pad and the pull-up. The resistor array and the pull-down resistor array are disposed on the other of the top and bottom surfaces of the pad.

예시적인 실시예에 있어서, 상기 풀업 트랜지스터 어레이와 상기 풀업 저항 어레이는 상기 패드의 상부면에 배치되고 상기 풀다운 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 하부면에 배치된다.In an exemplary embodiment, the pull-up transistor array and the pull-up resistor array are disposed on an upper surface of the pad and the pull-down transistor array and the pull-down resistor array are disposed on a lower surface of the pad.

예시적인 실시예에 있어서, 상기 풀업 트랜지스터 어레이는 상기 풀업 저항 어레이와 상기 패드 사이에 개재되도록 배치된다.In an exemplary embodiment, the pullup transistor array is disposed to be interposed between the pullup resistor array and the pad.

예시적인 실시예에 있어서, 상기 풀업 저항 어레이는 상기 풀업 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치된다.In an exemplary embodiment, the pullup resistor array is disposed to be interposed between the pullup transistor array and the pad.

예시적인 실시예에 있어서, 상기 풀다운 트랜지스터 어레이는 상기 풀다운 저항 어레이와 상기 패드 사이에 개재되도록 배치된다.In an exemplary embodiment, the pulldown transistor array is disposed to be interposed between the pulldown resistor array and the pad.

예시적인 실시예에 있어서, 상기 풀다운 저항 어레이는 상기 풀다운 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치된다.In an exemplary embodiment, the pulldown resistor array is disposed to be interposed between the pulldown transistor array and the pad.

예시적인 실시예에 있어서, 상기 풀업 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 하부면에 배치되고 상기 풀다운 트랜지스터 어레이와 상 기 풀다운 저항 어레이는 상기 패드의 상부면에 배치된다.In an exemplary embodiment, the pull-up transistor array and the pull-down resistor array are disposed on the bottom surface of the pad and the pull-down transistor array and the pull-down resistor array are disposed on the top surface of the pad.

예시적인 실시예에 있어서, 상기 풀업 트랜지스터 어레이는 상기 풀업 저항 어레이와 상기 패드 사이에 개재되도록 배치된다.In an exemplary embodiment, the pullup transistor array is disposed to be interposed between the pullup resistor array and the pad.

예시적인 실시예에 있어서, 상기 풀업 저항 어레이는 상기 풀업 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치된다.In an exemplary embodiment, the pullup resistor array is disposed to be interposed between the pullup transistor array and the pad.

예시적인 실시예에 있어서, 상기 풀다운 트랜지스터 어레이는 상기 풀다운 저항 어레이와 상기 패드 사이에 개재되도록 배치된다.In an exemplary embodiment, the pulldown transistor array is disposed to be interposed between the pulldown resistor array and the pad.

예시적인 실시예에 있어서, 상기 풀다운 저항 어레이는 상기 풀다운 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배열된다.In an exemplary embodiment, the pulldown resistor array is arranged to be interposed between the pulldown transistor array and the pad.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.It is to be understood that both the foregoing general description and the following detailed description are exemplary, and that additional explanations of the claimed invention are provided.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.Reference numerals are shown in detail in preferred embodiments of the invention, examples of which are shown in the reference figures. In any case, like reference numerals are used in the description and the drawings to refer to the same or like parts.

아래에서, 반도체 집적 회로가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.In the following, a semiconductor integrated circuit is used as an example for explaining the features and functions of the present invention. However, one of ordinary skill in the art will readily appreciate the other advantages and performances of the present invention in accordance with the teachings herein. The present invention may be implemented or applied through other embodiments as well. In addition, the detailed description may be modified or changed according to aspects and applications without departing from the scope, technical spirit and other objects of the present invention.

도 1은 본 발명에 따른 반도체 집적 회로의 블록도이다. 도 1을 참조하면, 본 발명의 반도체 집적 회로(100)는 본딩 패드(bonding pad)(101), 모드 레지스터 셋(Mode Register Set : MRS)(110), 내부 회로(internal circuit)(120), 출력 구동기(output driver)(또는, 출력 버퍼)(130), 출력 임피던스 제어 회로(output impedance control circuit)(140), 종결 임피던스 제어 회로(termination impedance control circuit)(50) 그리고 종결 회로(termination circuit)(160)를 포함한다. 본딩 패드(101)는 신호를 전송하기 위한 버스 라인(102)과 전기적으로 연결된다. 출력 구동기(130)는 본딩 패드(101)에 연결되며, 내부 회로(120)로부터 출력된 신호를 상기 본딩 패드(101)로 전달한다. 종결 회로(160)는 버스 라인(102)을 종결시키도록 본딩 패드(101)에 연결되어 있다. 비록 도면에는 도시되지 않았지만, 대응하는 본딩 패드들에 각각 연결되는 출력 구동기들이 더 제공됨을 이해하여야 한다. 이 때 각 본딩 패드에는 종결 회로(160)가 연결될 것이다.1 is a block diagram of a semiconductor integrated circuit in accordance with the present invention. Referring to FIG. 1, the semiconductor integrated circuit 100 of the present invention includes a bonding pad 101, a mode register set (MRS) 110, an internal circuit 120, An output driver (or output buffer) 130, an output impedance control circuit 140, a termination impedance control circuit 50, and a termination circuit 160. The bonding pads 101 are electrically connected to the bus lines 102 for transmitting signals. The output driver 130 is connected to the bonding pad 101 and transmits a signal output from the internal circuit 120 to the bonding pad 101. Termination circuit 160 is coupled to bonding pads 101 to terminate bus line 102. Although not shown in the figures, it should be understood that output drivers are respectively provided that are connected to corresponding bonding pads. In this case, the termination circuit 160 may be connected to each bonding pad.

모드 레지스터 셋(10)에는 출력 구동기(130)와 종결 회로(160)의 임피던스들을 각각 설정하기 위한 출력 임피던스 데이터와 종결 임피던스 데이터가 저장된다. 출력 임피던스 제어 회로(140)는 모드 레지스터 셋(10)에 저장된 출력 임피던스 데이터를 독출해서 출력 구동기(130)의 임피던스를 설정하기 위한 출력 임피던스 제어 신호들(OU1-OUn 및 OD1-ODn)을 발생한다. 종결 임피던스 제어 회로(150)는 모드 레지스터 셋(10)에 저장된 종결 임피던스 데이터를 독출해서 종결 회로(160)의 임피던스를 설정하기 위한 종결 임피던스 제어 신호들(TU1-TUn 및 TD1-TDn)을 발생한다.The mode register set 10 stores output impedance data and termination impedance data for setting impedances of the output driver 130 and the termination circuit 160, respectively. The output impedance control circuit 140 reads output impedance data stored in the mode register set 10 and generates output impedance control signals OU1-OUn and OD1-ODn for setting the impedance of the output driver 130. . The termination impedance control circuit 150 generates termination impedance control signals TU1-TUn and TD1-TDn for setting the impedance of the termination circuit 160 by reading the termination impedance data stored in the mode register set 10. .

상기 출력 구동기(130)는 풀업 트랜지스터 어레이(130a)와 풀다운 트랜지스터 어레이(130b)를 포함하고, 종결 회로(160)는 풀업 저항기 어레이(160a)와 풀다운 저항기 어레이(160b)를 포함한다.The output driver 130 includes a pull-up transistor array 130a and a pull-down transistor array 130b, and the termination circuit 160 includes a pull-up resistor array 160a and a pull-down resistor array 160b.

도 2는 도 1에 도시된 출력 구동기 그리고 종결 회로의 상세한 구성 및 배치를 보여주는 도면이다. 도 2를 참조하면, 풀업 트랜지스터 어레이(130a)는 전원 전압(VDDQ)과 본딩 패드(101) 사이에 병렬로 연결되는 복수 개의 PMOS 트랜지스터들(OP1-OPn)을 포함한다. PMOS 트랜지스터들(OP1-OPn)은 출력 임피던스 제어 회로(140)로부터의 대응하는 출력 임피던스 제어 신호들(OU1-OUn)에 의해서 각각 제어된다. 풀다운 트랜지스터 어레이(130b)는 본딩 패드(10)와 접지 전압(VSSQ) 사이에 병렬로 연결되는 복수 개의 NMOS 트랜지스터들(ON1-ONn)을 포함한다. NMOS 트랜지스터들(OD1-ODn)은 출력 임피던스 제어 회로(140)로부터의 대응하는 출력 임피던스 제어 신호들(OD1-ODn)에 의해서 각각 제어된다.FIG. 2 is a diagram illustrating a detailed configuration and arrangement of the output driver and the termination circuit shown in FIG. 1. Referring to FIG. 2, the pull-up transistor array 130a includes a plurality of PMOS transistors OP1 -OPn connected in parallel between the power supply voltage VDDQ and the bonding pad 101. The PMOS transistors OP1-OPn are respectively controlled by corresponding output impedance control signals OU1-OUn from the output impedance control circuit 140. The pull-down transistor array 130b includes a plurality of NMOS transistors ON1-ONn connected in parallel between the bonding pad 10 and the ground voltage VSSQ. The NMOS transistors OD1-ODn are respectively controlled by corresponding output impedance control signals OD1-ODn from the output impedance control circuit 140.

풀업 저항기 어레이(160a)는 일단이 패드(101)에 각각 연결된 저항들(RU1-RUn)과 드레인-소스가 전원 전압(VDDQ) 및 대응하는 저항들(RU1-RUn)의 타단 사이에 각각 연결되는 PMOS 트랜지스터들(TP1-TPn)을 포함한다. PMOS 트랜지스터들(TP1-TPn)은 종결 임피던스 제어 회로(150)로부터의 대응하는 종결 임피던스 제어 신호들(TU1-TUn)에 의해서 각각 제어된다. 풀다운 저항기 어레이(160b)는 일단이 패드(101)에 각각 연결된 저항들(RD1-RDn)과 드레인-소스가 전원 전압 및 대응하는 저항들(RD1-RDn)의 타단 사이에 각각 연결되는 NMOS 트랜지스터들(TN1-TNn)을 포함한다. NMOS 트랜지스터들(TN1-TNn)은 종결 임피던스 제어 회로(150)로부터의 대응 하는 종결 임피던스 제어 신호들(TD1-TDn)에 의해서 각각 제어된다.The pull-up resistor array 160a has one end connected to each of the resistors RU1-RUn and the drain-source respectively connected to the pad 101 between the power supply voltage VDDQ and the other ends of the corresponding resistors RU1-RUn. PMOS transistors TP1-TPn. The PMOS transistors TP1-TPn are respectively controlled by corresponding termination impedance control signals TU1-TUn from the termination impedance control circuit 150. The pull-down resistor array 160b includes NMOS transistors, one end of which is respectively connected between the resistors RD1 -RDn connected to the pad 101 and the drain-source between the power supply voltage and the other end of the corresponding resistors RD1 -RDn, respectively. (TN1-TNn). The NMOS transistors TN1-TNn are respectively controlled by corresponding termination impedance control signals TD1-TDn from the termination impedance control circuit 150.

풀업 트랜지스터 어레이(130a), 풀다운 트랜지스터 어레이(130b), 풀업 저항기 어레이(160a) 그리고 풀다운 저항기 어레이(160b)는 제 1 내지 제 4 면을 갖는 정방형 패드(101)의 둘레에 각각 배치된다. 풀업 트랜지스터 어레이(130a)와 풀업 저항기 어레이(160a)는 패드(101)의 제 1 면 및 제 3 면에 마주보고 배치되고, 풀다운 트랜지스터 어레이(130b)와 풀다운 저항기 어레이(160b)는 패드(101)의 제 2 면 및 제 4 면에 마주보고 배치된다.Pull-up transistor array 130a, pull-down transistor array 130b, pull-up resistor array 160a and pull-down resistor array 160b are disposed around square pads 101 having first to fourth surfaces, respectively. The pull-up transistor array 130a and the pull-up resistor array 160a are disposed opposite to the first and third sides of the pad 101, and the pull-down transistor array 130b and the pull-down resistor array 160b are disposed on the pad 101. Are disposed facing the second and fourth sides of the.

이와 같은 레이아웃에 의하면, 본 발명의 반도체 집적 회로(100)에는 본딩 패드(101)의 각 면들에 인접하게 출력 구동기(130)와 종결 회로(160)가 배치된다. 그러므로, 레이아웃 면적이 감소된다.According to such a layout, the output driver 130 and the termination circuit 160 are disposed in the semiconductor integrated circuit 100 of the present invention adjacent to each surface of the bonding pad 101. Therefore, the layout area is reduced.

이 실시예에서는 출력 구동기(130) 내의 풀업 트랜지스터 어레이(130a)와 풀다운 트랜지스터 어레이(130b), 그리고 종결 회로(160) 내의 풀업 저항기 어레이(160a) 및 풀다운 저항기 어레이(160b)의 개수를 각각 n 개로 하였으나, 그들의 수는 다양하게 변경될 수 있다.In this embodiment, the number of pull-up transistor array 130a and pull-down transistor array 130b in output driver 130 and pull-up resistor array 160a and pull-down resistor array 160b in termination circuit 160 are each n. However, their number may vary.

도 3a 및 도 3b는 도 1에 도시된 풀업 트랜지스터 어레이(130a), 풀다운 트랜지스터 어레이(130b), 풀업 저항기 어레이(160a) 그리고 풀다운 저항기 어레이(160b)의 다른 실시예들에 따른 배치를 보여주는 도면이다.3A and 3B illustrate arrangements according to other embodiments of the pull-up transistor array 130a, the pull-down transistor array 130b, the pull-up resistor array 160a, and the pull-down resistor array 160b shown in FIG. 1. .

먼저 도 3a를 참조하면, 출력 구동기(130)의 풀업 트랜지스터 어레이(130a)와 종결 회로(160)의 풀업 저항기 어레이(160a)는 패드(101)의 중심 세로축을 기준으로 좌측에 배열되며, 그들의 형상은 패드(101)를 감싸는 말굽 모양이다. 출력 구동기(130)의 풀업 트랜지스터 어레이(130b)와 종결 회로(160)의 풀업 저항기 어레이(160b)는 패드(101)의 중심 세로축을 기준으로 우측에 배열되며, 그들의 형상은 패드(101)를 감싸는 말굽 모양이다.Referring first to FIG. 3A, the pull-up transistor array 130a of the output driver 130 and the pull-up resistor array 160a of the termination circuit 160 are arranged on the left side with respect to the central longitudinal axis of the pad 101, and their shapes Is a horseshoe shape surrounding the pad 101. The pull-up transistor array 130b of the output driver 130 and the pull-up resistor array 160b of the termination circuit 160 are arranged on the right side with respect to the central longitudinal axis of the pad 101, and their shapes surround the pad 101. It is shaped like a horseshoe.

도 3b를 참조하면, 출력 구동기(130)의 풀업 트랜지스터 어레이(130a)와 종결 회로(160)의 풀업 저항기 어레이(160a)는 패드(101)의 중심 가로축을 기준으로 상측에 배열되며, 그들의 형상은 패드(101)를 감싸는 말굽 모양이다. 출력 구동기(130)의 풀업 트랜지스터 어레이(130b)와 종결 회로(160)의 풀업 저항기 어레이(160b)는 패드(101)의 중심 가로축을 기준으로 하측에 배열되며, 그들의 형상은 패드(101)를 감싸는 말굽 모양이다.Referring to FIG. 3B, the pull-up transistor array 130a of the output driver 130 and the pull-up resistor array 160a of the termination circuit 160 are arranged on the upper side with respect to the center horizontal axis of the pad 101. It is a horseshoe shape surrounding the pad 101. The pull-up transistor array 130b of the output driver 130 and the pull-up resistor array 160b of the termination circuit 160 are arranged below the center horizontal axis of the pad 101, and their shapes surround the pad 101. It is shaped like a horseshoe.

도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 풀업 트랜지스터 어레이, 풀다운 트랜지스터 어레이, 풀업 저항기 어레이 그리고 풀다운 저항기 어레이의 배치를 보여주는 도면이다.4A through 4D are diagrams illustrating arrangements of a pull-up transistor array, a pull-down transistor array, a pull-up resistor array, and a pull-down resistor array according to another embodiment of the present invention.

도 4a를 참조하면, 출력 구동기(130)의 풀업 트랜지스터 어레이(130a)와 종단 회로(160)의 풀업 저항 어레이(160a)는 패드(101)의 상부면에 배치된다. 풀업 트랜지스터 어레이(130a)는 패드(101)와 풀업 저항 어레이(160a) 사이에 배치된다. 즉, 풀업 저항 어레이(160a)는 풀업 트랜지스터 어레이(130a) 상에 놓인다. 출력 구동기(130)의 풀다운 트랜지스터 어레이(130b)와 종단 회로(160)의 풀다운 저항 어레이(160b)는 패드(101)의 하부면에 배치된다. 풀다운 트랜지스터 어레이(130b)는 패드와 풀다운 저항 어레이(160b) 사이에 배치된다. 즉, 풀다운 트랜지스터 어레이(130b)는 풀다운 저항 어레이(160b) 상에 놓인다.Referring to FIG. 4A, the pull-up transistor array 130a of the output driver 130 and the pull-up resistor array 160a of the termination circuit 160 are disposed on the top surface of the pad 101. The pull up transistor array 130a is disposed between the pad 101 and the pull up resistor array 160a. That is, pull-up resistor array 160a is placed on pull-up transistor array 130a. The pull-down transistor array 130b of the output driver 130 and the pull-down resistor array 160b of the termination circuit 160 are disposed on the bottom surface of the pad 101. Pull-down transistor array 130b is disposed between pad and pull-down resistor array 160b. That is, pull-down transistor array 130b is placed on pull-down resistor array 160b.

반면에, 풀업 트랜지스터 어레이(130a)와 풀업 저항 어레이(160a)가 패드(101)의 하부면에 배치되고 풀다운 트랜지스터 어레이(130b)와 풀다운 저항 어레이(160b)가 패드(101)의 상부면에 배치될 수 있음은 자명하다.In contrast, the pull-up transistor array 130a and the pull-up resistor array 160a are disposed on the bottom surface of the pad 101, and the pull-down transistor array 130b and the pull-down resistor array 160b are disposed on the upper surface of the pad 101. It can be obvious.

도 4b를 참조하면, 출력 구동기(130)의 풀업 트랜지스터 어레이(130a)와 종단 회로(160)의 풀업 저항 어레이(160a)는 패드(101)의 상부면에 배치된다. 풀업 저항 어레이(160a)는 패드(101)와 풀업 트랜지스터 어레이(130a) 사이에 배치된다. 즉, 풀업 트랜지스터 어레이(130a)는 풀업 저항 어레이(160a) 상에 놓인다. 출력 구동기(130)의 풀다운 트랜지스터 어레이(130b)와 종단 회로(160)의 풀다운 저항 어레이(160b)는 패드(101)의 하부면에 배치된다. 풀다운 저항 어레이(160b)는 패드(101)와 풀다운 트랜지스터 어레이(130b) 사이에 배치된다. 즉, 풀다운 저항 어레이(160b)는 풀다운 트랜지스터 어레이(130b) 상에 놓인다.Referring to FIG. 4B, the pull-up transistor array 130a of the output driver 130 and the pull-up resistor array 160a of the termination circuit 160 are disposed on the top surface of the pad 101. The pullup resistor array 160a is disposed between the pad 101 and the pullup transistor array 130a. That is, pull-up transistor array 130a is placed on pull-up resistor array 160a. The pull-down transistor array 130b of the output driver 130 and the pull-down resistor array 160b of the termination circuit 160 are disposed on the bottom surface of the pad 101. Pull-down resistor array 160b is disposed between pad 101 and pull-down transistor array 130b. That is, pull-down resistor array 160b is placed on pull-down transistor array 130b.

도 4a 및 도 4b의 구조와 달리, 풀업 트랜지스터 어레이(130a)와 풀업 저항 어레이(160a)가 패드(101)의 하부면에 배치되고 풀다운 트랜지스터 어레이(130b)와 풀다운 저항 어레이(160b)가 패드(101)의 상부면에 배치될 수 있음은 자명하다.Unlike the structure of FIGS. 4A and 4B, the pull-up transistor array 130a and the pull-up resistor array 160a are disposed on the bottom surface of the pad 101, and the pull-down transistor array 130b and the pull-down resistor array 160b are disposed on the pad ( Obviously, it may be disposed on the upper surface of 101).

도 4c를 참조하면, 풀업 트랜지스터 어레이(130a)는 패드(101)의 상부면에 배치되고 풀다운 트랜지스터 어레이(130b)는 패드(101)의 하부면에 배치된다. 풀업 및 풀다운 저항 어레이들(160a, 160b)은 패드(101)의 오른쪽면에 배치된다. 풀업 트랜지스터 어레이(130a)가 패드(101)의 하부면에 배치되고 풀다운 트랜지스터 어레이(130b)가 패드(101)의 상부면에 배치될 수 있음은 자명하다. 또한, 풀업 및 풀다운 저항 어레이들(160a, 160b)이 패드(101)의 왼쪽면에 배치될 수 있음은 자명하 다.Referring to FIG. 4C, the pull-up transistor array 130a is disposed on the upper surface of the pad 101 and the pull-down transistor array 130b is disposed on the lower surface of the pad 101. Pull up and pull down resistor arrays 160a and 160b are disposed on the right side of pad 101. It is apparent that the pull-up transistor array 130a may be disposed on the bottom surface of the pad 101 and the pull-down transistor array 130b may be disposed on the top surface of the pad 101. It is also apparent that the pull up and pull down resistor arrays 160a and 160b may be disposed on the left side of the pad 101.

이에 반해서, 도 4d에 도시된 바와 같이, 풀다운 저항 어레이(160b)는 패드(101)의 상부면에 배치되고 풀업 저항 어레이(160a)는 패드(101)의 하부면에 배치된다. 풀업 및 풀다운 트랜지스터 어레이들(130a, 130b)은 패드(101)의 오른쪽면에 배치된다. 풀다운 저항 어레이(160b)가 패드(101)의 하부면에 배치되고 풀업 저항 어레이(160a)가 패드(101)의 상부면에 배치될 수 있음은 자명하다. 또한, 풀업 및 풀다운 트랜지스터 어레이들(130a, 130b)이 패드(101)의 왼쪽면에 배치될 수 있음은 자명하다.In contrast, as shown in FIG. 4D, the pull-down resistor array 160b is disposed on the top surface of the pad 101 and the pull-up resistor array 160a is disposed on the bottom surface of the pad 101. The pull up and pull down transistor arrays 130a and 130b are disposed on the right side of the pad 101. It is apparent that the pull-down resistor array 160b may be disposed on the bottom surface of the pad 101 and the pull-up resistor array 160a may be disposed on the top surface of the pad 101. It is also apparent that the pull up and pull down transistor arrays 130a and 130b may be disposed on the left side of the pad 101.

도 4a 내지 도 4d에 각각 도시된 바와 같은 어레이 구조는 각 패드에 대해서 적용될 것이다. 따라서, 도 4a 내지 도 4d의 배치 구조는 인접한 패드들 사이의 피치가 감소될 수 있게 한다.An array structure as shown respectively in FIGS. 4A-4D will be applied for each pad. Thus, the arrangement structure of FIGS. 4A-4D allows the pitch between adjacent pads to be reduced.

예시적인 바람직한 실시예들을 이용하여 본 발명의 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.While the invention has been described using exemplary preferred embodiments, it will be understood that the scope of the invention is not limited to the disclosed embodiments. Rather, the scope of the present invention is intended to include all of the various modifications and similar configurations. Accordingly, the claims should be construed as broadly as possible to cover all such modifications and similar constructions.

이와 같은 본 발명에 의하면, 패드, 출력 버퍼(즉, 출력 구동기) 그리고 종결 회로를 효율적으로 배치함으로써 반도체 집적 회로의 사이즈를 감소시킬 수 있다. 게다가, 인접한 패드들 사이의 피치를 줄이는 것이 가능하다.According to the present invention as described above, the size of the semiconductor integrated circuit can be reduced by efficiently disposing the pad, the output buffer (i.e., the output driver) and the termination circuit. In addition, it is possible to reduce the pitch between adjacent pads.

Claims (18)

적어도 하나의 버스 라인에 연결되며, 제 1 면, 제 2 면, 제 3 면, 그리고 제 4 면을 갖는 적어도 하나의 패드와;At least one pad connected to at least one bus line and having a first side, a second side, a third side, and a fourth side; 내부 회로로부터의 신호를 상기 적어도 하나의 패드를 통해 외부로 전달하는 송신기와; 그리고A transmitter for transmitting a signal from an internal circuit to the outside through the at least one pad; And 상기 적어도 하나의 버스 라인을 종결시키는 종단 회로를 포함하며,A termination circuit terminating the at least one bus line; 상기 송신기 및 상기 종단 회로 중 어느 하나는 상기 패드의 제 1 및 제 2 면들에 면하게 배치되고, 상기 송신기 및 상기 종단 회로 중 다른 하나는 상기 패드의 제 3 및 제 4 면들 중 어느 하나에 배치되는 반도체 집적 회로.One of the transmitter and the termination circuit is disposed facing the first and second surfaces of the pad, and the other of the transmitter and the termination circuit is disposed on any one of the third and fourth surfaces of the pad. integrated circuit. 제 1 항에 있어서,The method of claim 1, 상기 송신기는 상기 패드의 제 1 및 제 2 면들에 면하게 배치되고 상기 종단 회로는 상기 패드의 제 3 및 제 4 면들 중 어느 하나에 배치되는 반도체 집적 회로.The transmitter is disposed facing the first and second sides of the pad and the termination circuit is disposed on either one of the third and fourth sides of the pad. 제 2 항에 있어서,The method of claim 2, 상기 송신기는 풀업 트랜지스터 어레이와 풀다운 트랜지스터 어레이를 포함하는 반도체 집적 회로.And the transmitter comprises a pull-up transistor array and a pull-down transistor array. 제 2 항에 있어서,The method of claim 2, 상기 풀업 및 풀다운 트랜지스터 어레이들 중 어느 하나는 상기 패드의 제 1 면에 배치되고 나머지 하나는 상기 패드의 제 2 면에 배치되는 반도체 집적 회로.One of the pull-up and pull-down transistor arrays disposed on a first side of the pad and the other on a second side of the pad. 제 1 항에 있어서,The method of claim 1, 상기 종단 회로는 상기 적어도 하나의 패드의 제 1 및 제 2 면들에 면하게 배치되고 상기 송신기는 상기 적어도 하나의 패드의 제 3 및 제 4 면들 중 어느 하나에 배치되는 반도체 집적 회로.The termination circuit is disposed facing the first and second sides of the at least one pad and the transmitter is disposed on any one of the third and fourth sides of the at least one pad. 제 5 항에 있어서,The method of claim 5, wherein 상기 종단 회로는 풀업 저항 어레이와 풀다운 저항 어레이를 포함하는 반도체 집적 회로.And the termination circuit comprises a pull-up resistor array and a pull-down resistor array. 제 6 항에 있어서,The method of claim 6, 상기 풀업 및 풀다운 저항 어레이들 중 어느 하나는 상기 패드의 제 1 면에 배치되고 나머지 하나는 상기 패드의 제 2 면에 배치되는 반도체 집적 회로.One of the pull-up and pull-down resistor arrays is disposed on a first side of the pad and the other is disposed on a second side of the pad. 적어도 하나의 버스 라인에 연결된 적어도 하나의 패드와;At least one pad connected to at least one bus line; 풀업 트랜지스터 어레이와 풀다운 트랜지스터 어레이를 구비하며, 내부 회로로부터의 신호를 상기 패드를 통해 외부로 출력하는 송신기와; 그리고A transmitter having a pull-up transistor array and a pull-down transistor array, the transmitter outputting a signal from an internal circuit to the outside through the pad; And 풀업 저항 어레이와 풀다운 저항 어레이를 구비하며, 상기 버스 라인을 종결시키는 종단 회로를 포함하며,A termination circuit having a pull-up resistor array and a pull-down resistor array, terminating the bus line; 상기 풀업 트랜지스터 어레이와 상기 풀다운 트랜지스터 어레이는 상기 패드의 상부면 및 하부면 중 어느 하나에 배치되고 상기 풀업 저항 어레이와 상기 풀다운 저항 어레이는 상기 패드의 상부면 및 하부면 중 다른 하나에 배치되는 반도체 집적 회로.The pull-up transistor array and the pull-down transistor array are disposed on any one of the upper and lower surfaces of the pad, and the pull-up resistor array and the pull-down resistor array are disposed on the other of the upper and lower surfaces of the pad. Circuit. 제 8 항에 있어서,The method of claim 8, 상기 풀업 트랜지스터 어레이와 상기 풀업 저항 어레이는 상기 패드의 상부면에 배치되고 상기 풀다운 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 하부면에 배치되는 반도체 집적 회로.And the pull-up transistor array and the pull-up resistor array are disposed on an upper surface of the pad, and the pull-down transistor array and the pull-down resistor array are disposed on a lower surface of the pad. 제 9 항에 있어서,The method of claim 9, 상기 풀업 트랜지스터 어레이는 상기 풀업 저항 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.And the pull-up transistor array is disposed between the pull-up resistor array and the pad. 제 9 항에 있어서,The method of claim 9, 상기 풀업 저항 어레이는 상기 풀업 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.And the pull-up resistor array is disposed between the pull-up transistor array and the pad. 제 9 항에 있어서,The method of claim 9, 상기 풀다운 트랜지스터 어레이는 상기 풀다운 저항 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.And the pull-down transistor array is disposed between the pull-down resistor array and the pad. 제 9 항에 있어서,The method of claim 9, 상기 풀다운 저항 어레이는 상기 풀다운 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.And the pull-down resistor array is disposed between the pull-down transistor array and the pad. 제 8 항에 있어서,The method of claim 8, 상기 풀업 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 하부면에 배치되고 상기 풀다운 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 상부면에 배치되는 반도체 집적 회로.And the pull-up transistor array and the pull-down resistor array are disposed on a bottom surface of the pad, and the pull-down transistor array and the pull-down resistor array are disposed on an upper surface of the pad. 제 14 항에 있어서,The method of claim 14, 상기 풀업 트랜지스터 어레이는 상기 풀업 저항 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.And the pull-up transistor array is disposed between the pull-up resistor array and the pad. 제 14 항에 있어서,The method of claim 14, 상기 풀업 저항 어레이는 상기 풀업 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.And the pull-up resistor array is disposed between the pull-up transistor array and the pad. 제 14 항에 있어서,The method of claim 14, 상기 풀다운 트랜지스터 어레이는 상기 풀다운 저항 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.And the pull-down transistor array is disposed between the pull-down resistor array and the pad. 제 14 항에 있어서,The method of claim 14, 상기 풀다운 저항 어레이는 상기 풀다운 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배열되는 반도체 집적 회로.And the pulldown resistor array is arranged to be interposed between the pulldown transistor array and the pad.
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