KR20070007429A - Semiconductor memory device - Google Patents

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KR20070007429A
KR20070007429A KR1020050062040A KR20050062040A KR20070007429A KR 20070007429 A KR20070007429 A KR 20070007429A KR 1020050062040 A KR1020050062040 A KR 1020050062040A KR 20050062040 A KR20050062040 A KR 20050062040A KR 20070007429 A KR20070007429 A KR 20070007429A
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이재준
박광수
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삼성전자주식회사
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Abstract

A semiconductor memory device is provided to improve signal integrity by reducing total input/output capacitance by adopting an input/output circuit structure capable of physically separating an ODT circuit from a receiver and drivers. In a semiconductor memory device comprising an ODT circuit(120) in input/output circuits(110), the ODT circuit and the other input/output circuits comprise a fuse(150) switching on or off electrical connection state by an electric signal. The fuse is switched on/off by an MRS code signal. The input/output circuits includes the ODT circuit, a driver circuit(140) and a receiver circuit(130).

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device

도 1은 종래의 반도체 메모리 장치의 입출력 회로의 블록도1 is a block diagram of an input / output circuit of a conventional semiconductor memory device

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 입출력 회로의 블록도2 is a block diagram of an input / output circuit constituting a semiconductor memory device according to an embodiment of the present invention.

도 3은 본 발명의 또 다른 실시예에 다른 반도체 메모리 장치를 구성하는 입출력 회로의 블록도3 is a block diagram of an input / output circuit constituting a semiconductor memory device according to still another embodiment of the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

110 : 입출력 회로들 120 :ODT 회로110: input and output circuits 120: ODT circuit

130 : 리시버 140 : 드라이버130: Receiver 140: Driver

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는, 입력 커패시턴스가 개선된 입출력 회로를 구비하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having an input-output circuit with improved input capacitance.

CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(devices)은 퍼스널 컴퓨터들, 서버들, 또는 워크스테이션들과 같은 다양한 전자 제품 내로 합체되어진다. 그러한 전자 제품들의 동작스피드가 날이 갈수록 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스 단에서 임피던스 미스매칭(mismatching, 부정합)에 따른 신호의 반사도도 크리티컬(critical)해진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화 등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 출력 데이터가 왜곡될수 있다. 따라서, 왜곡된 출력신호가 전송될 경우에 수신측에서는 셋업/홀드 페일 또는 입력 레벨의 판단 미스 등의 문제들이 빈번히 야기될 수 있다.Various semiconductor devices implemented as integrated circuit chips, such as CPUs, memories, and gate arrays, are incorporated into various electronic products, such as personal computers, servers, or workstations. As the speed of operation of such electronic products is getting faster and faster, the swing width of the signals interfaced between the semiconductor devices is gradually decreasing. The reason is to minimize the delay time for signal transmission. However, as the swing width of the signal decreases, the influence on external noise increases, and the reflectivity of the signal due to impedance mismatching at the interface stage is also critical. The impedance mismatch occurs due to external noise, fluctuations in power supply voltage, change in operating temperature, change in manufacturing process, or the like. If impedance mismatch occurs, high-speed data transfer becomes difficult and output data may be distorted. Therefore, when the distorted output signal is transmitted, problems such as setup / hold fail or input level determination miss may be frequently caused at the receiving end.

특히, 다이나믹 랜덤 억세스 메모리(DRAM)을 채용하는 전자 제품에서 신호 버스의 주파수는 고속 동작의 실현을 위해 눈부시게 증가되고 있다. 이에 따라, 임피던스 미스매칭 문제를 해결하여 신호 충실도(signal integrity)가 왜곡되는 현상을 최소화시키기 위하여, 반도체 메모리 장치의 입출력 회로에는 ODT(On-Die Termination)회로를 사용되고 있다.In particular, in electronic products employing dynamic random access memory (DRAM), the frequency of the signal bus has been remarkably increased for high speed operation. Accordingly, in order to solve the impedance mismatching problem and minimize the phenomenon of signal integrity being distorted, an on-die termination (ODT) circuit is used as an input / output circuit of a semiconductor memory device.

이러한 ODT 회로를 포함하는 종래의 반도체 메모리 장치의 입출력 회로의 예가 도 1에 블록도로서 나타나 있다.An example of an input / output circuit of a conventional semiconductor memory device including such an ODT circuit is shown as a block diagram in FIG.

도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치(10)는 다른 반도체 메 모리 장치와 통신하기 위한 리시버(receiver)(30)와 드라이버(driver)(40)를 포함한다. 그리고 ODT 회로(20)를 포함한다.As shown in FIG. 1, a conventional semiconductor memory device 10 includes a receiver 30 and a driver 40 for communicating with other semiconductor memory devices. And an ODT circuit 20.

상기 리시버(30)는 신호 전송 라인(transmission line)을 통해 패드에 연결되며, 외부에서 패드로 전송되는 신호(예를들면, 제어 신호들, 커맨드 신호들 또는 어드레스 신호들)를 입력받는다. The receiver 30 is connected to the pad through a signal transmission line, and receives a signal (eg, control signals, command signals or address signals) transmitted from the outside to the pad.

상기 드라이버(40)는 신호 전송 라인을 통해 패드에 연결되며, 내부 회로(미도시)로부터 출력되는 신호(예를 들면, 데이터)에 따라 신호 전송 라인을 구동한다. 상기 드라이버(40)는 트랜지스터(N40)를 포함하여 구성될 수 있다.The driver 40 is connected to the pad through a signal transmission line and drives the signal transmission line according to a signal (for example, data) output from an internal circuit (not shown). The driver 40 may include a transistor N40.

상기 ODT회로(20)는 신호 전송라인에 연결되며, 외부 전송 라인과 리시버(30) 사이의 임피던스 불일치(impedance mismatch)로 인한 신호 반사를 줄일 수 있도록 동작한다. 상기 ODT 회로(20)는 트랜지스터(N20)와 저항(R20)을 구비하여 구성될 수 있다.The ODT circuit 20 is connected to a signal transmission line and operates to reduce signal reflection due to an impedance mismatch between the external transmission line and the receiver 30. The ODT circuit 20 may include a transistor N20 and a resistor R20.

상술한 바와 같은 반도체 메모리 장치의 입출력 회로(10)를 구성하는 드라이버(40), 리시버(30), 및 ODT 회로(20)들 중에서 전체 입출력 회로의 전체 입력 또는 출력 커패시턴스의 대부분은 드라이버(40)와 ODT 회로(20)가 차지한다, 이중에서 ODT 회로(20)가 입출력 커패시턴스의 많은 부분을 차지하는 이유는, 고용량 메모리 시스템을 구현하기 위하여 여러 디바이스를 합쳐서 스택형으로 패키징을 수행하는 경우에 각각의 디바이스 들 중 어느 하나의 디바이스 내의 ODT 회로만이 동작되어야 함으로, 이를 위하여 각각의 ODT 회로들은 각각의 ODT 회로를 온/오프 할 수 있는 스위칭 기능을 가져야만 한다. 이 경우에 스위치가 많은 커패시턴스를 가 진다. 이러한 커패시턴스는 신호 충실도를 저하시키는 원인이 되어 문제가 된다.Among the drivers 40, the receiver 30, and the ODT circuits 20 constituting the input / output circuit 10 of the semiconductor memory device as described above, most of the entire input or output capacitance of the entire input / output circuit is the driver 40. ODT circuit 20 occupies a large portion of the input and output capacitance of the ODT circuit 20, in order to implement a high-capacity memory system to combine a plurality of devices in a stack-type packaging to each Since only the ODT circuits in any one of the devices should be operated, for this purpose each ODT circuit must have a switching function capable of turning on / off each ODT circuit. In this case, the switch has a lot of capacitance. This capacitance becomes a cause of degrading signal fidelity and becomes a problem.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치를 을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of overcoming the above-mentioned problems.

본 발명의 다른 목적은 반도체 메모리 장치의 입출력 회로들에서의 입출력 커패시턴스를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor memory device capable of reducing input / output capacitance in input / output circuits of a semiconductor memory device.

본 발명의 또 다른 목적은 신호 충실도를 개선시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor memory device capable of improving signal fidelity.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 ODT 회로를 입출력 회로들에 구비하는 반도체 메모리 장치는,상기 ODT 회로와 상기 ODT회로를 제외한 나머지 입출력 회로들은 서로의 전기적 연결상태가 전기적인 신호에 의해 온/오프되는 퓨즈를 구비함을 특징으로 한다.According to an aspect of the present invention for achieving some of the above technical problem, a semiconductor memory device including an ODT circuit according to the present invention in the input and output circuits, the remaining input and output circuits except for the ODT circuit and the ODT circuit They are characterized in that they have fuses whose electrical connections are on / off by electrical signals.

상기 퓨즈는 MRS 코드 신호에 의해 온/오프가 결정될 수 있으며, 상기 퓨즈는 별도의 핀으로부터 입력되는 신호에 의해 온/오프가 결정될 수 있다. 또한, 상기 입출력회로들은 ODT 회로, 드라이버 회로, 리시버 회로를 포함할 수 있다.The fuse may be turned on / off by an MRS code signal, and the fuse may be turned on / off by a signal input from a separate pin. In addition, the input / output circuits may include an ODT circuit, a driver circuit, and a receiver circuit.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 ODT 회로를 입출력 회로들에 구비하는 반도체 메모리 장치는, 상기 ODT 회로와 상기 ODT회로를 제외한 나머지 입출력 회로들은 각각의 회로에 연결된 패드의 와이어 본딩 여부에 의하여 서로의 전기적인 연결 상태가 결정되는 구조를 가진다.According to another aspect of the present invention for achieving some of the above technical problem, the semiconductor memory device including the ODT circuit according to the present invention in the input and output circuits, the remaining input and output circuits except the ODT circuit and the ODT circuit, respectively The electrical connection state of each other is determined by wire bonding of pads connected to a circuit of a.

상기 입출력회로들은 ODT 회로, 드라이버 회로, 리시버 회로를 포함할 수 있다.The input / output circuits may include an ODT circuit, a driver circuit, and a receiver circuit.

상기한 구성에 따르면, 반도체 메모리 장치의 전체 입출력 커패시턴스를 줄일 수 있으며 신호충실도가 개선되는 효과가 있다. According to the above configuration, the overall input / output capacitance of the semiconductor memory device can be reduced and signal fidelity can be improved.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, without any other intention than to provide a thorough understanding of the present invention to those skilled in the art.

도 2는 본 발명의 일 실시예에 따른 ODT 회로를 구비하는 반도체 메모리 장치에서의 입출력 회로들의 블록도이다.2 is a block diagram of input / output circuits in a semiconductor memory device having an ODT circuit according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 입출력 회로들(110)은 리시버(130), 드라이버(140), 및 ODT회로(120)를 구비한다. As shown in FIG. 2, the input / output circuits 110 of the semiconductor memory device according to the embodiment of the present invention include a receiver 130, a driver 140, and an ODT circuit 120.

상기 리시버(130)는 다른 반도체 메모리 장치와 통신하기 위한 것으로, 여러 디바이스가 스택형으로 하나의 패키지로 구성되는 경우 등에 각각의 드라이버 간에 통신을 수행하거나, 외부의 다른 반도체 메모리 장치와 통신을 수행한다.The receiver 130 is for communicating with other semiconductor memory devices, and performs communication between respective drivers, for example, when several devices are stacked in one package, or communicates with other external semiconductor memory devices. .

상기 리시버(130)는 신호 전송 라인을 통해 패드에 연결되며, 외부에서 패드로 전송되는 신호(예를들면, 제어 신호들, 커맨드 신호들 또는 어드레스 신호들)를 입력받는다. The receiver 130 is connected to the pad through a signal transmission line, and receives a signal (eg, control signals, command signals, or address signals) transmitted from the outside to the pad.

상기 드라이버(140)는 신호 전송 라인을 통해 패드에 연결되며, 내부 회로(미도시)로부터 출력되는 신호(예를 들면, 데이터)에 따라 신호 전송 라인을 구동한다. 상기 드라이버(140)는 트랜지스터(N140)를 포함하여 구성될 수 있다.The driver 140 is connected to the pad through a signal transmission line and drives the signal transmission line according to a signal (for example, data) output from an internal circuit (not shown). The driver 140 may include a transistor N140.

상기 ODT회로(120)는 종래와 달리 신호 전송라인과 퓨즈(150)를 통해 연결된다. 즉 상기 ODT 회로(120)와 상기 드라이버(140) 및 리시버(130)와는 퓨즈(150)를 통해 연결되는 구조를 가진다. 입출력 회로(110) 내에서 상기 ODT 회로(120)와 나머지 입출력 회로들(예를 들면, 리시버(130) 및 드라이버(140))은 서로 퓨즈(150)를 통하여 연결된다. 상기 ODT 회로(120)는 트랜지스터(N120)와 저항(R120)을 구비하여 구성될 수 있다.Unlike the related art, the ODT circuit 120 is connected through a signal transmission line and a fuse 150. That is, the ODT circuit 120, the driver 140, and the receiver 130 may be connected to each other through a fuse 150. In the input / output circuit 110, the ODT circuit 120 and the remaining input / output circuits (eg, the receiver 130 and the driver 140) are connected to each other through the fuse 150. The ODT circuit 120 may include a transistor N120 and a resistor R120.

상기 퓨즈(150)는 MRS(Mode Register Set) 코드 신호에 의하여 물리적으로 끊어질 수 있으며, 다른 방법에 의하여 영구히 절단될 수 있다. 여기서 다른 방법이란 별도의 핀을 통하여 공급되는 신호 등에 의해 절단되는 방법 등 기타 당업자 에게 잘 알려진 방법등이 사용될 수 있다.The fuse 150 may be physically blown by a mode register set (MRS) code signal, and may be permanently cut by another method. Here, the other method may be a method well known to those skilled in the art, such as a method of cutting by a signal supplied through a separate pin.

여러 가지 반도체 메모리 디바이스를 스택형의 하나의 패키지로 구현하고자 할 경우에 상기 반도체 메모리 디바이스 들에 각각 구비되어 있는 ODT 회로들 중 어느 하나의 ODT 회로만 남기고 나머지는 상기 퓨즈를 영구히 절단함에 의하여 전테 입출력 커패시턴스를 줄일 수 있다. 예를 들어 4스택으로 구현하고자 할 경우에 4개의 반도체 메모리 디바이스들 중 하나의 반도체 메모리 디바이스를 제외한 나머지 3개의 ODT회로를 각각의 입출력 회로들에서 제거하면 예상되는 입출력 커패시턴 스는 기존의 방법으로 3스택을 구현한 경우와 유사한 커패시턴스를 가지게 된다. 이에 따라 더 많은 용량의 메모리 시스템을 구현하는 것이 가능하며, 같은 용량으로 더 높은 동작 주파수를 가지는 반도체 메모리 시스템의 구현이 가능해진다.When various semiconductor memory devices are to be implemented in one stack type package, only one ODT circuit among the ODT circuits provided in each of the semiconductor memory devices is left, and the rest is permanently cut by the fuse. Capacitance can be reduced. For example, in the case of implementing 4 stacks, if the remaining 3 ODT circuits except one semiconductor memory device of 4 semiconductor memory devices are removed from each of the input / output circuits, the expected input / output capacitance is the conventional method. The capacitance is similar to that of the 3 stack implementation. Accordingly, it is possible to implement a larger capacity memory system, and a semiconductor memory system having a higher operating frequency with the same capacity.

도 3은 본 발명의 다른 실시예에 따른 ODT 회로를 구비하는 반도체 메모리 장치에서의 입출력 회로들의 블록도이다.3 is a block diagram of input / output circuits in a semiconductor memory device having an ODT circuit according to another embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 입출력 회로들(210)은 리시버(230), 드라이버(240), 및 ODT회로(220)를 구비한다.As shown in FIG. 3, the input / output circuits 210 of the semiconductor memory device according to the embodiment of the present invention include a receiver 230, a driver 240, and an ODT circuit 220.

상기 리시버(230)는 다른 반도체 메모리 장치와 통신하기 위한 것으로, 여러 디바이스가 스택형으로 하나의 패키지로 구성되는 경우 등에 각각의 드라이버 간에 통신을 수행하거나, 외부의 다른 반도체 메모리 장치와 통신을 수행한다.The receiver 230 is for communicating with other semiconductor memory devices, and performs communication between respective drivers, for example, when several devices are stacked in one package, or communicates with other external semiconductor memory devices. .

상기 리시버(230)는 신호 전송 라인을 통해 패드에 연결되며, 외부에서 패드로 전송되는 신호(예를들면, 제어 신호들, 커맨드 신호들 또는 어드레스 신호들)를 입력받는다. The receiver 230 is connected to the pad through a signal transmission line, and receives a signal (eg, control signals, command signals or address signals) transmitted from the outside to the pad.

상기 드라이버(240)는 신호 전송 라인을 통해 패드에 연결되며, 내부 회로(미도시)로부터 출력되는 신호(예를 들면, 데이터)에 따라 신호 전송 라인을 구동한다. 상기 드라이버(240)는 트랜지스터(N240)를 포함하여 구성될 수 있다.The driver 240 is connected to the pad through a signal transmission line and drives the signal transmission line according to a signal (for example, data) output from an internal circuit (not shown). The driver 240 may include a transistor N240.

상기 리시버(230)와 드라이버(240) 서로 전기적으로 연결되며, 공통으로 하나의 패드(252)를 공유하여 ODT 회로(220)와는 와이어 본딩으로 연결된다. The receiver 230 and the driver 240 are electrically connected to each other, and share one pad 252 in common and are connected to the ODT circuit 220 by wire bonding.

상기 ODT회로(220)는 종래와 달리, 하나의 패드(254)를 구비하여 상기 리시 버(230) 및 드라이버(240)에 연결된 패드(252)와 와이어 본딩에 의해 연결되어 입출력 회로(210)를 구성한다. 즉 상기 ODT 회로(220)와 나머지 입출력 회로들(예를 들어, 리시버(230) 및 드라이버(240))은 각각의 회로에 연결된 패드를 와이어 본딩함에 의해 서로 전기적으로 연결되는 구조를 가진다. 상기 ODT 회로(220)는 트랜지스터(N220)와 저항(R220)을 구비하여 구성될 수 있다.Unlike the related art, the ODT circuit 220 includes one pad 254 and is connected to the pad 252 connected to the receiver 230 and the driver 240 by wire bonding to connect the input / output circuit 210. Configure. That is, the ODT circuit 220 and the remaining input / output circuits (eg, the receiver 230 and the driver 240) have a structure in which they are electrically connected to each other by wire bonding pads connected to the respective circuits. The ODT circuit 220 may include a transistor N220 and a resistor R220.

상기 와이어 본딩은 필요에 따라 선택적으로 행할 수 있다. 따라서, 여러 가지 반도체 메모리 디바이스를 스택형의 하나의 패키지로 구현하고자 할 경우에 상기 반도체 메모리 디바이스 들에 각각 구비되어 있는 ODT 회로들 중 어느 하나의 ODT 회로만 드라이버 및 리시버와 연결되기 위한 와이어 본딩을 행하고, 나머지는 와이어 본딩을 행하지 않음으로 인해 전체 입출력 커패시턴스를 줄일 수 있다. 예를 들어 4스택으로 구현하고자 할 경우에 4개의 반도체 메모리 디바이스들 중 하나의 반도체 메모리 디바이스에서만 상기 ODT 회로를 연결하기 위한 와이어 본딩을 행하고 이를 제외한 나머지 3개의 ODT회로를 각각의 입출력 회로들에서는 와이어 본딩을 행하지 않으면 예상되는 입출력 커패시턴스는 기존의 방법으로 3스택을 구현한 경우와 유사한 커패시턴스를 가지게 된다. 이에 따라 더 많은 용량의 메모리 시스템을 구현하는 것이 가능하며, 같은 용량으로 더 높은 동작 주파수를 가지는 반도체 메모리 시스템의 구현이 가능해진다.The wire bonding can be selectively performed as necessary. Therefore, when various semiconductor memory devices are to be implemented in one stack type package, wire bonding for connecting only one ODT circuit among the ODT circuits provided in the semiconductor memory devices to the driver and the receiver may be performed. And the rest is not wire bonded, so that the total input / output capacitance can be reduced. For example, in case of implementing 4 stacks, wire bonding is performed to connect the ODT circuit only in one semiconductor memory device among the four semiconductor memory devices. If the bonding is not performed, the expected input / output capacitance has a capacitance similar to that obtained by implementing three stacks in the conventional method. Accordingly, it is possible to implement a larger capacity memory system, and a semiconductor memory system having a higher operating frequency with the same capacity.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발 명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. The description of the above embodiments is merely given by way of example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the basic principles of the present invention.

이상 설명한 바와 같이, 본 발명에 따르면, ODT회로를 리시버 및 드라이버 들과 물리적으로 분리가능한 입출력 회로 구조를 가짐을 의하여 전체 입출력 커패시턴스를 줄일 수 있어 신호 충실도가 개선될 수 있다. 또한, 동일한 커패시턴스를 가질 경우에는 더 많은 용량의 메모리 시스템을 구현하는 것이 가능하며, 같은 용량으로 더 높은 동작 주파수를 가지는 반도체 메모리 시스템의 구현이 가능해진다.As described above, according to the present invention, the overall input / output capacitance can be reduced by having an input / output circuit structure in which the ODT circuit is physically separated from the receiver and the drivers, thereby improving signal fidelity. In addition, when having the same capacitance, it is possible to implement a memory system having a larger capacity, and it is possible to implement a semiconductor memory system having a higher operating frequency with the same capacity.

Claims (6)

ODT 회로를 입출력 회로들에 구비하는 반도체 메모리 장치에 있어서:A semiconductor memory device comprising an ODT circuit in input / output circuits: 상기 ODT 회로와 상기 ODT회로를 제외한 나머지 입출력 회로들은 서로의 전기적 연결상태가 전기적인 신호에 의해 온/오프되는 퓨즈를 구비함을 특징으로 하는 반도체 메모리 장치.The input / output circuits other than the ODT circuit and the ODT circuit have a fuse in which an electrical connection state of each other is turned on / off by an electrical signal. 제1항에 있어서,The method of claim 1, 상기 퓨즈는 MRS 코드 신호에 의해 온/오프가 결정됨을 특징으로 하는 반도체 메모리 장치. The fuse is a semiconductor memory device, characterized in that the on / off is determined by the MRS code signal. 제1항에 있어서,The method of claim 1, 상기 퓨즈는 별도의 핀으로부터 입력되는 신호에 의해 온/오프가 결정됨을 특징으로 하는 반도체 메모리 장치.The fuse is a semiconductor memory device, characterized in that the on / off is determined by a signal input from a separate pin. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 입출력회로들은 ODT 회로, 드라이버 회로, 리시버 회로를 포함함을 특 징으로 하는 반도체 메모리 장치.And the input / output circuits include an ODT circuit, a driver circuit, and a receiver circuit. ODT 회로를 입출력 회로들에 구비하는 반도체 메모리 장치에 있어서:A semiconductor memory device comprising an ODT circuit in input / output circuits: 상기 ODT 회로와 상기 ODT회로를 제외한 나머지 입출력 회로들은 각각의 회로에 연결된 패드의 와이어 본딩 여부에 의하여 서로의 전기적인 연결 상태가 결정되는 구조를 가짐을 특징으로 하는 반도체 메모리 장치.The input / output circuits other than the ODT circuit and the ODT circuit have a structure in which an electrical connection state of each other is determined by wire bonding of pads connected to the respective circuits. 제5항에 있어서,The method of claim 5, 상기 입출력회로들은 ODT 회로, 드라이버 회로, 리시버 회로를 포함함을 특징으로 하는 반도체 메모리 장치.And the input / output circuits include an ODT circuit, a driver circuit, and a receiver circuit.
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