KR20060098539A

KR20060098539A - A structure of the repair fuse part of a memory device

Info

Publication number: KR20060098539A
Application number: KR1020050017690A
Authority: KR
Inventors: 고복림; 박상일
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-03
Filing date: 2005-03-03
Publication date: 2006-09-19

Abstract

본 발명의 메모리 장치의 리페어 휴즈부는 리페어 휴즈부와 휴즈 제어부를 연결하는 점퍼 노드 저항 영역과, 점퍼 노드 저항 영역 상부에 배치되는 버퍼층 영역과, 버퍼층 영역 상부에 배치되는 휴즈 영역으로 형성되는 구조를 갖는다. The repair fuse of the memory device of the present invention has a structure formed of a jumper node resistance region connecting the repair fuse unit and the fuse control unit, a buffer layer region disposed above the jumper node resistance region, and a fuse region disposed above the buffer layer region. .

Description

Repair structure of the memory device {A structure of the repair fuse part of a memory device}

도 1은 일반적인 리페어 회로부의 일예를 도시하는 도면이다. 1 is a diagram illustrating an example of a general repair circuit unit.

도 2는 도 1의 회로의 레이아웃이다.FIG. 2 is a layout of the circuit of FIG. 1.

도 3은 도 2의 도면에서 A 방향으로 절단하였을 경우의 단면도를 도시한다. 3 is a cross-sectional view when cut in the direction A in FIG. 2.

도 4와 5는 본 발명의 일 실시예를 도시한다. 4 and 5 illustrate one embodiment of the present invention.

도 6은 본 발명의 다른 실시예이다. 6 is another embodiment of the present invention.

본 발명은 메모리 장치의 리페어 휴즈 형성 방법에 관한 것으로, 특히 리페어 휴즈부와 휴즈 제어부를 상호 연결하는 라인을 리페어 휴즈부의 밑부분에 배치시킨 메모리 장치의 리페어 휴즈 형성 제어 방법에 관한 것이다. The present invention relates to a method for forming a repair fuse of a memory device, and more particularly, to a method for controlling repair fuse formation of a memory device in which a line connecting the repair fuse unit and the fuse control unit is disposed at the bottom of the repair fuse unit.

일반적으로, 반도체 메모리 장치는 임의의 메모리 셀에 하자가 있는 경우 이를 대체하기 위하여 리페어 회로부를 구비한다. In general, a semiconductor memory device includes a repair circuit to replace a defect in any memory cell.

도 1에서 알 수 있듯이, 리페어 회로부는 리페어 휴즈부(101)와 휴즈 제어부(102)를 포함한다. As can be seen in FIG. 1, the repair circuit unit includes a repair fuse unit 101 and a fuse control unit 102.

리페어 휴즈부(101)는 휴즈(f0~f15)와 그에 각각 대응하는 모스 트랜지스터로 구성되며, 모스 트랜지스터는 신호(bak<0:15>)에 의하여 턴온 또는 턴오프된다. 신호(bak<0:15>)는 메모리 장치내의 뱅크를 16개의 블록으로 구분하였을 때 해당 블록에 대응하는 신호이다. 예컨대, 메모리 뱅크의 3번째 블록내의 특정 셀에 하자가 발생한 경우 휴즈(f2)를 절단하게 된다. 동작시. 당해 하자가 있는 특정 셀을 억세스하는 어드레스 신호가 인가된 경우 bak<2>가 하이 레벨이 되지만, 휴즈(f2)가 절단된 상태이므로 휴즈 제어부의 래치부는 종전 전위 레벨을 그대로 출력한다. 따라서 이 경우, 출력신호(yo)는 하이 레벨이다. 즉, 하자 있는 메모리 셀을 억세스하는 어드레스 신호가 인가되는 경우, 휴즈 제어부(102)의 출력 신호는 하이 레벨이다. The repair fuse unit 101 includes fuses f0 to f15 and MOS transistors corresponding thereto, and the MOS transistors are turned on or off by signals bak <0:15>. The signal bak <0:15> is a signal corresponding to the corresponding block when the bank in the memory device is divided into 16 blocks. For example, when a fault occurs in a specific cell in the third block of the memory bank, the fuse f2 is cut. In operation. When the address signal for accessing the specific cell having the defect is applied, bak <2> becomes a high level. However, since the fuse f2 is cut, the latch portion of the fuse control unit outputs the previous potential level as it is. In this case, therefore, the output signal yo is at a high level. That is, when an address signal for accessing a defective memory cell is applied, the output signal of the fuse control unit 102 is at a high level.

휴즈 제어부(102)는 점퍼 노드 저항(jumper node resistor: R1)을 통하여 리페어 휴즈부(101)의 공통 노드(common node)와 연결되어 있다. 휴즈 제어부(102)는 초기에 로우 레벨로 인가되고 액티브 모드로 진입하면 하이 레벨로 천이하는 입력신호(yi)를 수신한다. 휴즈 제어부(102)의 출력신호(yo)는 리페어 휴즈부(101)의 특정 휴즈가 절단된 경우에는 하이 레벨을 출력하며, 그렇지 않은 경우에는 로우 레벨을 출력한다. The fuse control unit 102 is connected to a common node of the repair fuse unit 101 through a jumper node resistor R1. The fuse control unit 102 is initially applied at a low level and receives an input signal yi that transitions to a high level when entering the active mode. The output signal yo of the fuse control unit 102 outputs a high level when the specific fuse of the repair fuse unit 101 is cut off, and outputs a low level if not.

공통 노드에 연결되어 있는 더미 저항(R2)은 레이아웃 기법상 존재하는 더미 저항이다. The dummy resistor R2 connected to the common node is a dummy resistor existing in the layout technique.

도 2는 도 1의 회로의 레이아웃을 나타내며, 도 3은 도 2의 도면에서 A 방향 으로 절단하였을 경우의 단면도를 도시한다. FIG. 2 shows the layout of the circuit of FIG. 1, and FIG. 3 shows a cross-sectional view when cut in the direction A in FIG. 2.

일반적으로, 반도체 메모리 회로 설계에 있어서 리페어 휴즈부의 휴즈가 너무 많은 경우 면적 절감을 위하여 휴즈를 2 단 또는 3 단으로 적층하여 배열시키며, 도 2는 도 1의 리페어 휴즈부의 휴즈를 2단 적층 배열 구조로 구현한 것이다. 참고로, 도 2에서, 휴즈(f0~f15)는 물리적으로 공통 노드와 연결되어 있다. In general, in the design of a semiconductor memory circuit, when there are too many fuses in the repair fuse, the fuses are stacked in two or three stages in order to reduce the area. FIG. 2 is a two-stage stacked arrangement structure of the fuses in the repair fuse of FIG. Is implemented. For reference, in FIG. 2, the fuses f0 to f15 are physically connected to the common node.

그런데, 도 2와 3에서 알 수 있듯이, 종래의 경우에는 휴즈(f0~f15)와 점퍼 노드 저항(R1)이 동일 평면상에 형성되어 배치되어 있음을 알 수 있다. 이는 면적 절감면에 있어 부정적인 면이 있었다. 2 and 3, it can be seen that in the conventional case, the fuses f0 to f15 and the jumper node resistor R1 are formed and disposed on the same plane. This was negative in terms of area savings.

본 발명은 전술한 문제점을 해결하기 위한 것으로, 휴즈 영역 하부에 점퍼 노드 저항 영역을 배치시켜 레이아웃 면적을 절감하는 것을 목적으로 한다. The present invention has been made to solve the above-described problem, and an object of the present invention is to reduce a layout area by disposing a jumper node resistance area under the fuse area.

또한, 본 발명은 휴즈 영역과 점퍼 노드 저항 영역간에 버퍼층을 배치시켜 휴즈의 절단시 또는 레이저의 영향으로부터 점퍼 노드 저항 영역을 안전하게 보호하고는 방법을 제공한다. In addition, the present invention provides a method of disposing a buffer layer between a fuse region and a jumper node resistance region to safely protect the jumper node resistance region from cutting of the fuse or from the effect of a laser.

본 발명의 일 실시예에 있어서, 메모리 장치의 리페어 휴즈부는 리페어 휴즈부와 휴즈 제어부를 연결하는 점퍼 노드 저항 영역과, 점퍼 노드 저항 영역 상부에 배치되는 휴즈 영역으로 형성되는 구조를 갖는다.In one embodiment of the present invention, the repair fuse of the memory device has a structure formed of a jumper node resistance region connecting the repair fuse unit and the fuse control unit, and a fuse region disposed above the jumper node resistance region.

본 발명의 다른 실시예인 메모리 장치의 리페어 휴즈부는 리페어 휴즈부와 휴즈 제어부를 연결하는 점퍼 노드 저항 영역과, 점퍼 노드 저항 영역 상부에 배치되는 버퍼층 영역과, 버퍼층 영역 상부에 배치되는 휴즈 영역으로 형성되는 구조를 갖는다. The repair fuse of the memory device according to another embodiment of the present invention is formed of a jumper node resistance region connecting the repair fuse unit and the fuse control unit, a buffer layer region disposed above the jumper node resistance region, and a fuse region disposed above the buffer layer region. Has a structure.

(실시예)(Example)

이하, 도면을 참고하여 본 발명의 실시예를 보다 구체적으로 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

본 발명은, 전술한 바와같이, 메모리 셀에 결함이 발생한 경우 메모리 장치내에 미리 설치하여둔 예비 메모리 셀을 이용하여 불량 메모리 셀을 대체시켜 수율을 향상시키고자 하는 리페어 회로부에 관한 것이다.As described above, the present invention relates to a repair circuit unit for improving a yield by replacing a defective memory cell by using a preliminary memory cell pre-installed in the memory device when a defect occurs in the memory cell.

도 4와 5는 이러한 리페어 회로에 관한 본 발명의 일 실시예를 도시한다. 여기서, 도 5는 도 4의 A 방향을 따라 절단하였을 경우의 단면도이다. 도 4와 도 5에 개시된 휴즈 제어부와 휴즈(f0~f15)는 기본적으로 도 2와 도 3의 경우와 동일하다. 참고로, 도 4에서, 휴즈(f0~f15)는 물리적으로 공통 노드와 연결되어 있다.4 and 5 show one embodiment of the present invention for such a repair circuit. Here, FIG. 5 is sectional drawing when it cuts along the A direction of FIG. The fuse control unit and the fuses f0 to f15 disclosed in FIGS. 4 and 5 are basically the same as those of FIGS. 2 and 3. For reference, in FIG. 4, the fuses f0 to f15 are physically connected to the common node.

도 4와 도 5에서 알 수 있듯이, 도 2와 도 3의 문제점을 해결하기 위하여 점퍼 노드 저항을 휴즈 영역의 아랫 부분에 형성하는 방법이 제안되었다. 즉, 본 발명은 점퍼 노드 저항 영역을 휴즈 영역 하부에 배치하였다는 점이 도 2와 도 3의 경우와 다른 점이다. As can be seen in Figures 4 and 5, in order to solve the problems of Figures 2 and 3 has been proposed a method of forming a jumper node resistor in the lower portion of the fuse region. That is, the present invention is different from the case of FIGS. 2 and 3 in that the jumper node resistance region is disposed below the fuse region.

종래의 경우에는 점퍼 노드 저항 영역과 휴즈 영역이 동일 평면상에 배치되므로 사실상 휴즈 영역이 확장되어 레이아웃 면적이 증가한다는 문제점이 있었으나, 본 발명의 일 실시예의 경우에는 도 4와 5에서 알 수 있듯이 점퍼 노드 저항 영역(R1)을 휴즈 영역의 하부에 배치함으로써 A 방향으로 면적이 증가하는 것을 방지하고 있음을 알 수 있다. 결과적으로, 본 발명은 레이아웃 면적을 감소시키는 장점이 있다. In the conventional case, since the jumper node resistance area and the fuse area are disposed on the same plane, there is a problem in that the fuse area is expanded to increase the layout area. However, in the case of one embodiment of the present invention, as shown in FIGS. It can be seen that the area of the node resistance region R1 is disposed below the fuse region to prevent the area from increasing in the A direction. As a result, the present invention has the advantage of reducing the layout area.

그러나, 도 4와 도 5에 개시된 일 실시예의 경우, 점퍼 노드 저항 상부에 위치하는 휴즈를 절단하는 경우, 휴즈의 파편이 점퍼 노드 저항 영역에 타격을 줄 수 있다는 점과, 레이저 미스 얼라인이 발생하는 경우 레이저에 의해 직접 점퍼 노드 저항 영역에 손상이 발생할 수 있다는 문제점이 있다.4 and 5, however, when cutting the fuse located above the jumper node resistance, the fragments of the fuse can hit the jumper node resistance region, and laser miss alignment occurs. In this case, there is a problem that damage may directly occur to the jumper node resistance region by the laser.

이를 해결하기 위하여, 본 발명의 다른 실시예는 휴즈 영역과 점퍼 노드 저항 영역의 중간에 버퍼층을 배치시킨 구조를 제안한다. In order to solve this problem, another embodiment of the present invention proposes a structure in which a buffer layer is disposed between a fuse region and a jumper node resistance region.

도 6은 본 발명의 다른 실시예로서, 점퍼 노드 저항 영역 상부에 버퍼층을 배치한 후 버퍼층의 상부에 휴즈 영역을 배치한 구조를 보여주고 있다. 도 6의 버퍼층은 도 6과 같이 휴즈 영역 하부에 적당한 사이즈로 복수개가 배열될 수도 있고, 하나의 평판 형태로 배열될 수도 있다. 6 illustrates a structure in which a fuse layer is disposed on a jumper node resistance region and a fuse region is disposed on the buffer layer as another embodiment of the present invention. As shown in FIG. 6, a plurality of buffer layers of FIG. 6 may be arranged in a suitable size or may be arranged in a single flat plate shape.

도 6의 경우, 버퍼층의 존재로 인하여 레이저에 의한 휴즈 절단시 휴즈 파편이 점퍼 노드 저항 영역에 손상을 가하는 것을 방지할 수 있으며, 레이저의 오조준으로 인하여 점퍼 노드 저항 영역이 직접적으로 타격을 받는 경우를 차단할 수 있다. In the case of FIG. 6, it is possible to prevent the fuse fragment from damaging the jumper node resistance region when the fuse is cut by the laser due to the presence of the buffer layer, and the jumper node resistance region is directly hit by the laser aiming. Can be blocked.

지금까지 설명한 본원 발명의 점퍼 노드 저항 영역은 휴즈 영역 하부에 먼저 배치되므로 휴즈와는 다른 도전 특성을 갖는 물질로 사용할 수 있으며, 또한 본원 발명은 메모리 장치의 로우 휴즈와 컬럼 휴즈 모두에 적용될 수 있다. Since the jumper node resistance region of the present invention described above is disposed below the fuse region first, the jumper node resistance region may be used as a material having different conductivity characteristics from the fuse, and the present invention may be applied to both the low fuse and the column fuse of the memory device.

이상에서 알 수 있듯이, 본 발명의 리페어 휴즈부를 휴즈 영역, 버퍼층 영역, 점퍼 노드 저항 영역의 구조를 갖도록 형성함으로써 휴즈 영역이 가로 방향으로 확장되는 것을 방지할 수 있으며(레이아웃 면적 감소), 점퍼 노드 저항 영역이 손상되는 것을 방지할 수 있다. As can be seen from the above, the repair fuse part of the present invention can be formed to have a structure of a fuse area, a buffer layer area, and a jumper node resistance area, thereby preventing the fuse area from extending in the horizontal direction (reducing the layout area), and jumping node resistance. The area can be prevented from being damaged.

Claims

In a repair fuse unit structure of a memory device having a repair fuse unit and a fuse control unit,

The repair fuse unit

A jumper node resistance region connecting the repair fuse unit and the fuse control unit;

And a fuse region formed above the jumper node resistance region.

The repair fuse unit

A buffer layer region disposed over the jumper node resistance region;

And a fuse region formed on the buffer layer region.