KR20060095002A

KR20060095002A - Channel equalizer in digital broadcasting receiver

Info

Publication number: KR20060095002A
Application number: KR1020050015835A
Authority: KR
Inventors: 최인환; 김병길
Original assignee: 엘지전자 주식회사
Priority date: 2005-02-25
Filing date: 2005-02-25
Publication date: 2006-08-30
Also published as: KR101137322B1

Abstract

본 발명은 overlap and save 방식을 이용하여 채널 등화를 수행시 중첩 비율(Overlap Ratio)을 조정할 수 있도록 하는 등화 장치에 관한 것이다. 특히 본 발명은 수신 신호로부터 전송 채널을 추정하고, 추정된 채널 상황에 따라 등화기에서 필요한 유효 필터의 길이를 예측하고 그 정보를 이용해서 중첩 비율을 조절하여 주파수 영역 등화기 내 유효 필터의 길이를 제어함으로써, 등화시 전력 소모를 줄일 수 있다. 또한 본 발명은 유효 필터의 길이를 늘일 때 하드웨어를 증가시키지 않고 중첩 비율을 조정하여 늘일 수 있으므로 하드웨어 효율성을 증가시킬 수 있다. The present invention relates to an equalization apparatus for adjusting an overlap ratio when performing channel equalization using an overlap and save method. In particular, the present invention estimates the transmission channel from the received signal, estimates the effective filter length required by the equalizer according to the estimated channel condition, and adjusts the overlap ratio using the information to determine the length of the effective filter in the frequency domain equalizer. By controlling, power consumption during equalization can be reduced. In addition, the present invention can increase the hardware efficiency because the overlap ratio can be increased by increasing the length of the effective filter without increasing the hardware.

overlap, 유효 필터 길이, Save, 채널 추정 overlap, effective filter length, save, channel estimation

Description

Channel equalizer in digital broadcasting receiver

도 1은 일반적인 예측 결정 궤환 등화 장치의 일 실시예를 보인 구성 블록도1 is a block diagram showing an embodiment of a general prediction decision feedback equalizer

도 2는 일반적인 overlap and save 방식을 사용하는 주파수 영역 등화 장치의 일 실시예를 보인 구성 블록도2 is a block diagram illustrating an embodiment of a frequency domain equalizer using a general overlap and save method

도 3의 (a) 내지 (c)는 데이터 중첩 과정을 보인 개념도3 (a) to 3 (c) are conceptual views illustrating a data superimposition process

도 4는 본 발명에 따른 overlap and save 방식을 사용하는 주파수 영역 등화 장치의 일 실시예를 보인 구성 블록도Figure 4 is a block diagram showing an embodiment of a frequency domain equalizer using the overlap and save method according to the present invention

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

210 : 중첩부 220 : 선형 등화부210: overlapping portion 220: linear equalizer

230 : 세이브부 240 : 제로 패딩부230: save portion 240: zero padding portion

410 : 채널 추정부 420 : 필터 길이 선택부410: channel estimator 420: filter length selector

430 : 클럭 발생부430: clock generator

본 발명은 디지털 방송 수신기에 관한 것으로서, 특히 중첩 비율(Overlap Ratio)을 조정할 수 있는 등화 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital broadcast receivers, and more particularly, to an equalization apparatus capable of adjusting an overlap ratio.

디지털 통신 시스템에서 수신단을 통해 들어온 신호는 다중 경로의 전송채널을 통과하면서 인접신호간의 간섭을 받아 심하게 왜곡된 상태가 된다. 따라서 왜곡된 수신 신호로부터 원 신호를 복원하기 위해서는 채널의 보상을 위한 등화기의 채용이 필요하다. In a digital communication system, a signal entered through a receiving end passes through a multipath transmission channel and is severely distorted due to interference between adjacent signals. Therefore, in order to recover the original signal from the distorted received signal, it is necessary to employ an equalizer for channel compensation.

또한 일반적인 송수신 환경에서 송신신호가 여러 경로를 통해 서로 전파되므로, 시간 지연과 진폭 등이 서로 다른 신호들이 동시에 수신기에 도달하는데 메인 경로에 비해 시간 지연이 긴 신호(long ghost)가 수신될 경우 등화 구간이 긴 등화기가 필요하다. 이때, 선형 등화기의 경우 등화 구간의 길이는 등화기의 필터 길이와 비례하므로 긴 고스트(long ghost)를 보상하기 위해선 필터의 길이가 길어져 하드웨어 복잡도가 증가하게 된다. In addition, in a general transmission / reception environment, since transmission signals propagate through various paths, signals having different time delays and amplitudes arrive at the receiver at the same time, and an equalization period is received when a long ghost signal is received compared to the main path. I need this long equalizer. In this case, in the case of the linear equalizer, the length of the equalization section is proportional to the filter length of the equalizer, so that the length of the filter is increased to compensate for the long ghost, thereby increasing the hardware complexity.

일반적으로 통신 채널은 고정되어있지 않고 시변이므로 등화기는 이러한 채널의 시변 특성을 추적할 수 있어야 하며 이런 등화기를 적응형 등화기라고 한다.In general, since communication channels are not fixed but time-varying, the equalizer needs to be able to track the time-varying characteristics of these channels. Such equalizers are called adaptive equalizers.

가장 많이 사용되는 적응형 채널 등화기로는 결정 궤환 등화기(Decision Feedback Equalizer ; DFE)가 있다. 상기 DFE는 수신된 신호가 다중경로 채널을 통해 들어오는 경우 가장 에너지가 크게 들어오는 경로를 메인 경로로 삼고 나머지 경로들은 모두 반사경로를 통해 들어오는 인접신호 간섭(ISI) 혹은 고스트 신호(Ghost Signal)로 간주한 후 메인 경로를 통해 들어온 신호에 대해서만 위상과 크기를 보정하여 추출하고 나머지 경로를 통해서 들어오는 신호들은 제거를 하는 방식이다. 즉 상기 DFE 구조는 잡음 증가가 적고 무한 응답(IIR, Infinite Impulse Response) 필터를 포함하므로, 필터의 길이에 해당하는 시간 지연에 따른 신호 왜곡을 보상할 수 있다는 장점이 있는 반면, 잘못된 결정에 의한 불안정성이 단점이 된다. The most popular adaptive channel equalizer is the Decision Feedback Equalizer (DFE). The DFE regards the most energy-intensive path as the main path when the received signal enters through a multipath channel, and considers all remaining paths as neighboring signal interference (ISI) or ghost signals coming through the reflection path. After the phase and magnitude correction are extracted only for the signal coming through the main path, the signals coming through the remaining path are removed. That is, since the DFE structure has a small noise increase and includes an Infinite Impulse Response (IIR) filter, the DFE structure can compensate for signal distortion due to time delay corresponding to the length of the filter. This is a disadvantage.

이러한 단점을 보안하기 위한 것으로 선형 필터만을 가지는 도 1과 같은 종래의 예측 결정 궤환 등화기(pDFE, Predictive Decision Feedback Equalizer) 구조가 있다. In order to secure this disadvantage, there is a conventional predictive decision feedback equalizer (pDFE) structure as shown in FIG. 1 having only a linear filter.

도 1의 예측 결정 궤환 등화 장치(pDFE)는 선형 등화부(110), 잡음 제거부(120), 결정부(130), 및 에러 생성부(140)로 구성된다. The prediction decision feedback equalizer pDFE of FIG. 1 includes a linear equalizer 110, a noise remover 120, a determiner 130, and an error generator 140.

상기 선형 등화부(110)는 수신되어 입력되는 신호를 선형 등화하여 잡음 제거부(120)와 에러 생성부(140)로 출력한다. The linear equalizer 110 linearly equalizes the received and input signal and outputs the linear equalized signal to the noise canceller 120 and the error generator 140.

상기 잡음 제거부(120)는 잡음 예측기(121)와 감산기(122)로 구성되며, 상기 잡음 예측기(121)는 상기 선형 등화부(110)의 출력으로부터 유색 잡음만을 추출하여 등화시 증폭된 잡음을 예측한 후 감산기(122)로 출력한다. 상기 감산기(122)는 상기 선형 등화부(110)의 출력에서 상기 잡음 예측기(121)의 예측 잡음을 빼 잡음을 백색화시킨 후 결정부(130)로 출력한다. The noise remover 120 includes a noise predictor 121 and a subtractor 122. The noise predictor 121 extracts only colored noise from the output of the linear equalizer 110 to extract amplified noise during equalization. After prediction, the result is output to the subtractor 122. The subtractor 122 subtracts the prediction noise of the noise predictor 121 from the output of the linear equalizer 110 to whiten the noise and outputs the noise to the determiner 130.

상기 결정부(130)는 상기 잡음 제거부(120)의 출력단에 연결되며, 기 설정된 다수개의 결정값들 중 상기 잡음이 백색화된 신호와 가장 가까운 결정값을 선택하여 잡음 예측기(121)와 에러 생성부(140)로 출력한다. The determiner 130 is connected to an output terminal of the noise remover 120, and selects a decision value closest to the signal in which the noise is whitened among a plurality of preset determination values, thereby making an error with the noise predictor 121. Output to the generation unit 140.

상기 에러 생성부(140)는 선형 등화부(110)에서 등화된 신호와 상기 결정부(130)에서 결정된 결정값과의 차를 에러 신호로 하여 상기 선형 등화부(110)로 출 력한다. 상기 선형 등화부(110)는 에러 신호를 이용하여 필터 계수를 갱신하면서 수신된 신호를 적응 등화하게 된다. 상기 도 1에서 n은 시간에 따른 인덱스이다.The error generator 140 outputs the difference between the equalized signal of the linear equalizer 110 and the determined value determined by the determiner 130 as an error signal to the linear equalizer 110. The linear equalizer 110 adaptively equalizes the received signal while updating the filter coefficients using the error signal. In FIG. 1, n is an index over time.

이때 상기된 도 1의 예측 결정 궤환 등화기는 잡음 예측기가 결정 궤환 필터를 사용할 때 얻는 잡음 감소 역할을 대신하지만, 선형 등화기만을 이용하기 때문에 결정 궤환 등화기와 같은 영역의 왜곡을 등화하기 위해서는 보다 긴 필터가 필요하다. 그리고 도심지나 실내에서 방송을 수신하는 경우 신호 간섭에 의한 강한 왜곡이 생기게 되고 이를 선형 등화하기 위해서는 필터의 길이가 상당히 길어질 필요가 있다. 이때 선형 등화기를 시간 영역에서 구현한다면 하드웨어 복잡도가 크게 증가하는 문제가 발생하게 된다. In this case, the prediction decision feedback equalizer of FIG. 1 replaces the noise reduction function obtained when the noise predictor uses the decision feedback filter. Is needed. In addition, when a broadcast is received in a downtown or indoor area, strong distortion due to signal interference is generated, and in order to linearize it, the length of the filter needs to be considerably longer. In this case, if the linear equalizer is implemented in the time domain, there is a problem that the hardware complexity increases greatly.

도 2는 이러한 하드웨어 복잡도를 해결하기 위한 것으로서, 도 1의 선형 등화부를 주파수 영역에서 구현한 주파수 영역 선형 등화 장치의 구성 블록도이다. FIG. 2 is a block diagram illustrating a frequency domain linear equalization device in which the linear equalizer of FIG. 1 is implemented in the frequency domain.

도 2의 주파수 영역 선형 등화 구조에서 선형 컨벌루션 효과를 얻기 위해 중첩 및 세이브(overlap and save) 방식이 사용되었다. 이때 이전 데이터와 새로운 데이터를 중첩시키는 비율이 필터의 길이를 결정하게 된다. 그리고 이 중첩 비율을 조정하면 실제 하드웨어의 증가 없이 필터의 길이를 늘이는 효과를 얻을 수 있다. In the frequency domain linear equalization structure of FIG. 2, an overlap and save scheme is used to obtain a linear convolution effect. In this case, the ratio of overlapping old data with new data determines the length of the filter. And by adjusting this overlap, you get the effect of extending the length of the filter without increasing the actual hardware.

즉, 전송 채널을 통해 수신된 입력 데이터 u(n)는 중첩부(210)에서 중첩되어 선형 등화부(220)의 제1 고속 푸리에 변환(FFT)부(221)로 출력된다. 상기 제1 FFT부(221)는 FFT 연산을 수행하여 시간 영역의 중첩 신호를 주파수 영역의 중첩 신호 U(k)로 변환하여 복소 곱셈기(222)와 제1 지연기(226)로 출력한다. 상기 k는 N-point FFT를 사용하여 시간 데이터를 주파수 데이터로 변환하였을 때의 1부터 N까 지에 해당하는 주파수 인덱스이다. That is, the input data u (n) received through the transmission channel is superimposed by the overlapping unit 210 and output to the first fast Fourier transform (FFT) unit 221 of the linear equalizer 220. The first FFT unit 221 performs an FFT operation to convert an overlapping signal in the time domain into an overlapping signal U (k) in the frequency domain, and output the complex signal to the complex multiplier 222 and the first delayer 226. K is a frequency index corresponding to 1 to N when time data is converted into frequency data using an N-point FFT.

한편 제로 패딩(zero padding)부(240)는 에러 생성부에서 입력되는 시간 영역의 에러 신호 e(n)에 수신 신호 u(n)가 중첩되는 양에 해당하는 양의 영(zero)을 첨가한 후 제2 FFT부(227)로 출력하여 주파수 영역의 에러 신호 E(k)로 변환한다. Meanwhile, the zero padding unit 240 adds an amount of zero corresponding to the amount of overlapping of the received signal u (n) to the error signal e (n) in the time domain input from the error generator. After that, it is output to the second FFT unit 227 and converted into an error signal E (k) in the frequency domain.

상기 제1 지연기(226)에서 지연된 주파수 영역의 수신 신호 U'(k)와 상기 제2 FFT부(227)에서 FFT된 주파수 영역의 에러 신호 E(k)는 계수 갱신부(225)로 입력된다. The received signal U '(k) in the frequency domain delayed by the first delayer 226 and the error signal E (k) in the frequency domain FFT by the second FFT unit 227 are input to the coefficient updater 225. do.

상기 계수 갱신부(225)는 제1 지연기(226)에서 지연된 수신 신호 U'(k)와 제2 FFT부(227)에서 FFT된 에러 신호 E(k), 그리고 이전 등화기 계수 W^(t)(k)를 이용하여 다음 시간 t+1의 등화기 계수 W^(t+1)(k)를 구한다. 상기 계수 갱신부(225)에서 갱신된 등화기 계수 W^(t+1)(k)는 복소 곱셈기(222)로 출력됨과 동시에 이전 등화기 계수로 이용하기 위해 제2 지연기(224)를 거쳐 상기 계수 갱신부(225)에 저장된다. 상기 계수 갱신부(225)에는 모든 일반적인 적응 등화 알고리즘을 사용할 수 있다. The coefficient updating unit 225 receives the received signal U '(k) delayed by the first delayer 226, the error signal E (k) FFTed by the second FFT unit 227, and the previous equalizer coefficient W ^{(t Using} (k), find the equalizer coefficient W ^{(t + 1)} (k) at time t + 1. The equalizer coefficient W ^{(t + 1)} (k) updated by the coefficient updater 225 is outputted to the complex multiplier 222 and passed through the second delayer 224 to be used as a previous equalizer coefficient. It is stored in the coefficient updater 225. The coefficient updater 225 may use any general adaptive equalization algorithm.

상기 복소 곱셈기(222)는 주파수 영역의 수신 신호 U(k)와 등화기 계수 W^(t+1)(k)를 곱하여 상기 수신 신호 U(k)에 포함된 왜곡을 보상한 후 IFFT부(223)로 출력한다. 상기 IFFT부(223)는 선형 등화된 주파수 영역의 신호를 다시 시간 영역의 신호로 변환하여 세이브부(230)로 출력한다. 상기 세이브부(230)는 선형 등화된 데이터로부터 중첩부(210)에서 중첩된 데이터를 버리고 유효 데이터만을 취하여 최 종 결과 x(n)을 얻는다. 이때 FFT 처리 단위를 하나의 블록이라고 한다면, 한 블록의 데이터에서 유효 데이터를 얻는 위치는 등화기의 채널 등화 영역에 따라 선택할 수 있다.The complex multiplier 222 multiplies the received signal U (k) in the frequency domain by the equalizer coefficient W ^{(t + 1)} (k) to compensate for the distortion included in the received signal U (k), and then the IFFT unit 223. ) The IFFT unit 223 converts a signal in the linearized frequency domain into a signal in the time domain and outputs the signal to the save unit 230. The save unit 230 discards the data superimposed by the overlapping unit 210 from the linear equalized data and takes only valid data to obtain a final result x (n). In this case, if the FFT processing unit is one block, a position for obtaining valid data from one block of data may be selected according to the channel equalization area of the equalizer.

도 3은 선형 등화부(220) 전단의 중첩부(210)에서의 데이터 중첩 과정을 보인 개념도이다.3 is a conceptual diagram illustrating a data superimposition process at the overlapping portion 210 of the front end of the linear equalizer 220.

예를 들어 중첩 비율이 50%이고 등화 블록의 길이가 4라면, 도 3의 (a)의 입력 데이터를 중첩한 결과는 도 3의 (b)와 같다. 이때 매 중첩 과정마다 2개의 새로운 데이터를 받아서 4개의 중첩데이터를 내보내므로 중첩 데이터의 클럭 주파수는 입력 데이터의 클럭 주파수의 2배가 된다. 또한 Overlap-and-save 방법에서 데이터의 중첩된 부분의 길이를 P라고 할 때 P+1이 유효 필터의 길이이므로 도 3의 (b)의 경우 유효 필터의 길이는 2+1=3 이 된다. For example, if the overlap ratio is 50% and the equalization block has a length of 4, the result of superimposing the input data of Fig. 3A is the same as that of Fig. 3B. At this time, two overlapping data are received in each overlapping process and four overlapping data are exported, so the clock frequency of the overlapping data is twice the clock frequency of the input data. In addition, when the length of the overlapped portion of data is P in the overlap-and-save method, since P + 1 is the length of the effective filter, the effective filter length is 2 + 1 = 3 in FIG.

도 3의 (c)는 등화 블록의 길이가 4이고 중첩 비율이 75%인 경우이다. 이때 중첩부분 P=3이므로 유효 필터의 길이는 P+1=4로 늘어나게 된다. 또한 이 경우 매 중첩과정마다 새로운 데이터 1개를 받아서 4개의 중첩데이터를 내보내므로 중첩 데이터의 클럭 주파수는 원 데이터의 클럭 주파수의 4배가 된다. 이론적으로 N값이 충분히 클 경우 중첩 비율을 50%에서 75%로 높이면 하드웨어의 증가 없이 유효 필터의 길이가 약 1.5배 길어지는 효과를 얻을 수 있다. 3C illustrates a case where the length of the equalization block is 4 and the overlap ratio is 75%. At this time, since the overlap portion P = 3, the effective filter length is increased to P + 1 = 4. In this case, each superimposed process receives one new data and emits four superimposed data, so the clock frequency of the superimposed data is four times the clock frequency of the original data. Theoretically, if the value of N is large enough, increasing the overlap ratio from 50% to 75% results in an effective filter about 1.5 times longer without increasing hardware.

그러나 동작 클럭 주파수가 2배 빨라지면 소모 전력 역시 2배 늘어나는 단점이 있다.However, if the operating clock frequency is doubled, the power consumption also doubles.

즉, 메인 경로로부터 멀리 떨어져 있는 위치에 고스트 신호가 있을 경우 이 를 보상하기 위해서는 길이가 긴 등화기 필터가 필요한데, 도 2와 같은 Overlap and save 방식에서 데이터가 중첩되는 비율을 조정하면 필터 하드웨어의 증가 없이 유효 필터의 길이를 늘일 수 있다. 그러나 데이터의 중첩 비율을 높이면 하드웨어의 증가는 없으나 동작 클럭의 주파수가 높아져야 하므로 하드웨어의 전력 소모가 증가하는 단점이 있다.That is, a long equalizer filter is required to compensate for the ghost signal in a location far from the main path. The filter hardware is increased by adjusting the rate of data overlap in the overlap and save method as shown in FIG. You can extend the length of the effective filter without However, increasing the overlapping rate of data does not increase the hardware but increases the frequency of the operation clock, which increases the power consumption of the hardware.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 수신 신호로부터 채널의 임펄스 응답을 추정하여 필요한 등화기 필터의 길이를 예측하고, 예측 상황에 따라 중첩 비율을 조정하여 유효 필터의 길이를 조정함으로써, 전력 소모를 줄이는 채널 등화 장치를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to estimate the impulse response of a channel from a received signal, to estimate the required equalizer filter length, and to adjust the overlap ratio according to the prediction situation. By adjusting the length, it is to provide a channel equalizer that reduces power consumption.

상기 목적을 달성하기 위하여, 본 발명에 따른 디지털 방송 수신기의 채널 등화 장치는, 전송 채널을 통과한 수신 신호로부터 채널의 임펄스 응답을 추정하여 출력하는 채널 추정부; 상기 채널 추정부에서 추정된 채널 특성에 따라 중첩 비율 제어 신호를 생성하여 출력하는 필터 길이 선택부; 및 상기 중첩 비율 제어 신호에 따라 수신 신호를 중첩하여 선형 등화를 수행한 후 등화된 데이터로부터 유효 데이터만을 추출하여 출력하는 등화부를 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, the channel equalizer of the digital broadcast receiver according to the present invention comprises: a channel estimator for estimating and outputting an impulse response of a channel from a received signal passing through a transmission channel; A filter length selector for generating and outputting an overlap ratio control signal according to the channel characteristic estimated by the channel estimator; And an equalization unit for performing linear equalization by superimposing received signals according to the overlap ratio control signal, and then extracting and outputting only valid data from the equalized data.

상기 필터 길이 선택부는 상기 추정된 채널에 존재하는 고스트 상황에 따라 중첩 비율이 달라지는 중첩 비율 제어 신호를 생성하는 것을 특징으로 한다.The filter length selector may generate an overlap ratio control signal whose overlap ratio varies according to a ghost situation existing in the estimated channel.

상기 등화부는 상기 중첩 비율 제어 신호에 따라 가변되는 중첩 비율로 이전 데이터와 새로운 데이터를 중첩하여 출력하는 중첩부와, 상기 중첩 비율 제어 신호에 따라 에러 데이터에 0을 첨가하여 출력하는 제로 패딩부와, 상기 중첩 비율 제어 신호에 의해 결정되는 유효 필터 길이로 상기 제로 패딩부의 에러 데이터를 이용하여 계수 갱신을 수행하면서 상기 중첩 데이터를 선형 등화하는 선형 등화부와, 상기 중첩 비율 제어 신호에 따라 상기 선형 등화부에서 선형 등화된 데이터로부터 유효 데이터만을 추출하여 최종 출력하는 세이브부로 구성되는 것을 특징으로 한다.The equalizing unit overlaps and outputs the old data and the new data at an overlapping rate that is variable according to the overlapping ratio control signal, a zero padding unit for adding 0 to the error data according to the overlapping ratio control signal and outputs it; A linear equalizer for linearly equalizing the overlapping data while performing coefficient updating using error data of the zero padding unit with an effective filter length determined by the overlapping ratio control signal, and the linear equalizer according to the overlapping ratio control signal It is characterized in that it comprises a save unit for extracting only the valid data from the linear equalized data in the final output.

상기 선형 등화부는 상기 중첩 신호와 에러 신호를 주파수 영역으로 변환하여 선형 등화를 수행한 후 이를 시간 영역으로 변환하여 출력하는 주파수 영역 선형 등화기인 것을 특징으로 한다.The linear equalizer may be a frequency domain linear equalizer that converts the overlapping signal and the error signal into a frequency domain, performs linear equalization, and then converts the overlapped signal and an error signal into a time domain.

상기 필터 길이 선택부에서 출력되는 중첩 비율 제어 신호에 따라 동작 클럭을 발생하여 상기 중첩부, 선형 등화부, 세이브부, 및 제로 패딩부로 제공하는 클럭 발생부를 더 포함하여 구성되는 것을 특징으로 한다.And a clock generator configured to generate an operation clock according to the overlap ratio control signal output from the filter length selector and to provide the overlap clock, the linear equalizer, the save unit, and the zero padding unit.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of embodiments taken in conjunction with the accompanying drawings.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention that can specifically realize the above object will be described. At this time, the configuration and operation of the present invention shown in the drawings and described by it will be described as at least one embodiment, by which the technical spirit of the present invention and its core configuration and operation is not limited.

그리고 종래와 동일한 구성 요소는 설명의 편의상 동일 명칭 및 동일 부호를 부여하며 이에 대한 상세한 설명은 생략한다.The same components as in the related art are denoted by the same names and the same reference numerals for convenience of description, and detailed description thereof will be omitted.

본 발명은 채널의 임펄스 응답을 추정하고 추정 결과에 따라 이전 데이터와 새로운 데이터가 중첩되는 비율을 조정하여 유효 필터의 길이를 제어함으로써, 주파수 영역에서 Overlap and save 방식으로 필터링을 할 때 전력 소모를 줄일 수 있다.The present invention controls the length of the effective filter by estimating the impulse response of the channel and adjusting the overlapping rate between the old data and the new data according to the estimation result, thereby reducing the power consumption when filtering by the overlap and save method in the frequency domain. Can be.

즉, 본 발명은 채널의 delay spread를 구하여 유효 필터의 길이를 고스트 환경에 따라 제어함으로써, 전력 효율을 높이는데 그 특징이 있다. That is, the present invention is characterized by increasing the power efficiency by determining the delay spread of the channel and controlling the effective filter length according to the ghost environment.

도 4는 본 발명에 따른 주파수 영역 등화 장치의 일 실시예를 나타낸 구성 블록도로서, 중첩부(210), 선형 등화부(220), 세이브부(230), 및 제로 패딩부(240)로 구성된 도 2의 주파수 영역 등화 장치에 채널 추정부(410), 필터 길이 선택부(420), 및 클럭 발생부(430)를 더 포함하여 구성된다. 4 is a block diagram illustrating an embodiment of a frequency domain equalizer according to the present invention, and includes an overlapping unit 210, a linear equalizing unit 220, a save unit 230, and a zero padding unit 240. The frequency domain equalizer of FIG. 2 further includes a channel estimator 410, a filter length selector 420, and a clock generator 430.

상기 선형 등화부(220)는 주파수 영역에서 선형 등화를 수행하는 구조로서, 상기된 도 2의 주파수 영역 선형 등화부 또는 공지된 다른 주파수 영역 선형 등화부를 이용할 수 있다. The linear equalizer 220 may perform linear equalization in the frequency domain, and may use the frequency domain linear equalizer of FIG. 2 or another known frequency domain linear equalizer.

상기 채널 추정부(410)에서 추청된 채널 임펄스 응답 값은 필터 길이 선택부(420)로 입력되고, 필터 길이 선택부(420)에서 선택된 중첩 비율 제어 신호는 상기 중첩부(210), 세이브부(230), 제로 패딩부(240), 및 클럭 발생부(430)로 제공된다. 그리고 상기 클럭 발생부(430)에서 발생된 동작 클럭은 상기 중첩부(210), 선형 등화부(220), 세이브부(230), 및 제로 패딩부(240)로 제공된다. The channel impulse response value received by the channel estimator 410 is input to the filter length selector 420, and the overlap ratio control signal selected by the filter length selector 420 is the overlapping unit 210 and the save unit ( 230, a zero padding unit 240, and a clock generator 430. The operation clock generated by the clock generator 430 is provided to the overlapping unit 210, the linear equalizer 220, the save unit 230, and the zero padding unit 240.

이와 같이 구성된 본 발명에서 전송 채널을 통해 수신된 신호는 중첩부(210)와 채널 추정부(410)로 입력된다. In the present invention configured as described above, the signal received through the transmission channel is input to the overlapping unit 210 and the channel estimating unit 410.

상기 채널 추정부(410)는 수신 신호로부터 전송 채널의 임펄스 응답을 추정하여 필터 길이 선택부(420)로 출력한다. 상기 필터 길이 선택부(420)는 추정된 채널의 임펄스 응답의 delay spread로부터 필요한 선형 등화부(220)의 필터 길이를 결정하고, 결정된 필터 길이에 해당하는 중첩 비율 제어신호를 생성하여 중첩부(210), 세이브부(230), 제로 패딩부(240), 및 클럭 발생부(430)로 출력한다. The channel estimator 410 estimates an impulse response of the transmission channel from the received signal and outputs the impulse response to the filter length selector 420. The filter length selector 420 determines the filter length of the linear equalizer 220 required from the delay spread of the estimated impulse response of the channel, generates an overlap ratio control signal corresponding to the determined filter length, and overlaps the overlap 210. ), The save unit 230, the zero padding unit 240, and the clock generator 430.

상기 클럭 발생부(430)에서는 상기 중첩 비율 제어 신호에 해당하는 동작 클럭을 발생하여 상기 중첩부(210), 선형 등화부(220), 세이브부(230), 및 제로 패딩부(240)로 제공한다. The clock generator 430 generates an operation clock corresponding to the overlap ratio control signal and provides the generated clock to the overlapping unit 210, the linear equalizer 220, the save unit 230, and the zero padding unit 240. do.

상기 중첩부(210)에서는 중첩 비율 제어신호에 따라 데이터의 중첩 비율을 바꾸고, 바뀐 중첩 비율로 이전 데이터와 새로운 데이터를 중첩하여 선형 등화부(220)로 출력한다. The overlapping unit 210 changes the overlapping ratio of data according to the overlapping ratio control signal, and overlaps the old data with the new data at the changed overlapping ratio and outputs the data to the linear equalizer 220.

이때 상기 중첩 비율에 따라 상기 선형 등화부(220)의 필터 길이가 결정되므로, 상기 필터 길이 선택부(420)의 중첩 비율 제어 신호는 선형 등화부(220)에도 제공된다. 상기 선형 등화부(220)는 상기 중첩 비율 제어 신호에 따라 제로 패딩부(240)를 거쳐 입력되는 에러 신호를 이용하여 주파수 영역에서 필터 계수를 갱신하면서 상기 중첩 신호를 선형 등화한다. 상기 선형 등화된 중첩 데이터는 세이브부(230)로 입력된다. In this case, since the filter length of the linear equalizer 220 is determined according to the overlap ratio, the overlap ratio control signal of the filter length selector 420 is also provided to the linear equalizer 220. The linear equalizer 220 linearly equalizes the superimposed signal while updating the filter coefficients in the frequency domain using an error signal input through the zero padding unit 240 according to the superimposed ratio control signal. The linear equalized overlapping data is input to the save unit 230.

상기 세이브부(230)는 상기 중첩 비율 제어 신호에 따라 선형 등화된 데이터 로부터 중첩부(210)에 중첩된 만큼 데이터를 버리고 유효 데이터만을 추출하여 출력한다. 이때 상기 선형 등화부(220) 내 FFT 처리 단위를 하나의 블록이라고 한다면, 한 블록의 데이터에서 유효 데이터를 얻는 위치는 등화기의 채널 등화 영역에 따라 선택할 수 있다.The save unit 230 discards the data as much as overlapped with the overlap unit 210 from the linear equalized data according to the overlap ratio control signal and extracts and outputs only valid data. In this case, if the FFT processing unit in the linear equalizer 220 is one block, a position for obtaining valid data from one block of data may be selected according to the channel equalization area of the equalizer.

한편 제로 패딩부(240)는 상기 중첩 비율 제어 신호에 따라 입력된 에러 신호에 적절한 양의 0을 첨가하여 선형 등화부(220)로 출력한다. 즉, 상기 제로 패딩부(240)에서 첨가되는 0의 양은 중첩부(210)에서 수신 신호에 중첩되는 양에 해당하며, 이 0의 양은 상기 중첩 비율 제어 신호에 따라 달라진다. Meanwhile, the zero padding unit 240 adds an appropriate amount of 0 to the input error signal according to the overlap ratio control signal and outputs the same to the linear equalizer 220. That is, the amount of zero added in the zero padding part 240 corresponds to the amount overlapping the received signal in the overlapping part 210, and the amount of zero depends on the overlap ratio control signal.

이와 같이 전송 채널을 통해 수신된 신호는 중첩되고, 주파수 영역에서 선형 등화된 후 유효 데이터만이 추출되어 최종 출력된다. In this way, the signals received through the transmission channel are superimposed, linearized in the frequency domain, and only valid data is extracted and finally output.

한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다. On the other hand, the terms used in the present invention (terminology) are terms defined in consideration of the functions in the present invention may vary according to the intention or practice of those skilled in the art, the definitions are the overall contents of the present invention It should be based on.

본 발명은 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가진 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다. The present invention is not limited to the above-described embodiments, and as can be seen in the appended claims, modifications can be made by those skilled in the art to which the invention pertains, and such modifications are within the scope of the present invention.

상기에서 설명한 본 발명에 따른 디지털 방송 수신기의 등화 장치 및 그 방법의 효과를 설명하면 다음과 같다. The equalization apparatus and method of the digital broadcast receiver according to the present invention described above are described as follows.

첫째, 수신 신호로부터 전송 채널을 추정하고, 추정된 채널 상황에 따라 등화기에서 필요한 유효 필터의 길이를 예측하고 그 정보를 이용해서 중첩 비율을 조절하여 주파수 영역 등화기 내 유효 필터의 길이를 제어함으로써, 등화시 전력 소모를 줄일 수 있다. First, by estimating the transmission channel from the received signal, estimating the length of the effective filter required by the equalizer according to the estimated channel condition, and controlling the length of the effective filter in the frequency domain equalizer by adjusting the overlap ratio using the information. Therefore, the power consumption can be reduced when lighting.

둘째, 유효 필터의 길이를 늘일 때 하드웨어를 증가시키지 않고 중첩 비율을 조정하여 늘일 수 있으므로 하드웨어 효율성 증가시킬 수 있다. Second, when the effective filter length is increased, the overlap ratio can be increased without increasing the hardware, thereby increasing hardware efficiency.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다. Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

Claims

A channel estimator for estimating and outputting an impulse response of the channel from the received signal passing through the transmission channel;

A filter length selector for generating and outputting an overlap ratio control signal according to the channel characteristic estimated by the channel estimator; And

And an equalization unit for performing linear equalization by superimposing received signals according to the overlapping ratio control signal, and extracting and outputting only valid data from the equalized data.

The method of claim 1, wherein the filter length selector

And a superimposition ratio control signal having a superimposition ratio in accordance with a ghost situation existing in the estimated channel.

The method of claim 1, wherein the equalizing unit

An overlapping unit for overlapping and outputting old data and new data at an overlapping ratio variable according to the overlapping ratio control signal;

A zero padding unit configured to add 0 to error data according to the overlap ratio control signal, and output the result;

A linear equalizer for linearly equalizing the overlapped data while performing coefficient update by using error data of the zero padding unit with an effective filter length determined by the overlap ratio control signal;

And a save unit which extracts only valid data from the linear equalized data in the linear equalizer and outputs the final data according to the superimposition ratio control signal.

4. The linear equalizer of claim 3, wherein the linear equalizer

And a frequency domain linear equalizer for converting the overlapping signal and the error signal into a frequency domain to perform linear equalization, and then converting the overlapped signal and the error signal into a time domain.

The method of claim 3, wherein

And a clock generator configured to generate an operation clock according to the overlap ratio control signal output from the filter length selector and to provide the overlap clock, the linear equalizer, the save unit, and the zero padding unit. Channel equalizer at the receiver.