KR20060093745A

KR20060093745A - Method for digital signal processing

Info

Publication number: KR20060093745A
Application number: KR1020050014462A
Authority: KR
Inventors: 이준일
Original assignee: 엘지전자 주식회사
Priority date: 2005-02-22
Filing date: 2005-02-22
Publication date: 2006-08-25
Also published as: KR100710220B1

Abstract

본 발명은 종래의 DSP에서 사용되는 블록 반복에 비해서 보다 빠른 처리 속도를 갖는 디지털 신호처리 방법을 제공하기 위한 것으로서, 반복 블록 명령어가 디코딩되면 현재 어드레스를 시작 어드레스로 설정하는 단계와, 상기 시작 어드레스 설정에 따른 명령의 인접된 필드에서 디코딩하여 끝 어드레스를 설정할 때까지 소정 사이클 동안 파이프라인을 통해 디지털 신호 처리를 수행하는 단계와, 상기 디코딩을 통해 끝 어드레스의 값을 검출하여 끝 어드레스 값으로 설정하는 단계와, 상기 파이프라인을 통해 디지털 신호 처리가 수행된 값을 포함하여 상기 설정된 시작 어드레스부터 끝 어드레스까지 정해진 블록을 미리 정해진 블록 카운트만큼 반복 수행하는 단계를 포함하여 이루어지는데 있다.The present invention is to provide a digital signal processing method having a faster processing speed compared to the block repetition used in the conventional DSP, the step of setting the current address to the start address when the repeating block command is decoded, and setting the start address Performing digital signal processing through a pipeline for a predetermined cycle until decoding the adjacent field of the instruction and setting the end address, and detecting and setting the value of the end address to the end address value through the decoding. And repeating the predetermined block from the set start address to the end address by a predetermined block count, including the value of the digital signal processing performed through the pipeline.

DSP, 반복 블록 명령어 DSP, repeat block instructions

Description

Method for digital signal processing

도 1 은 종래 기술에 따른 디지털 신호처리 장치에서 블록 반복(block repeat) 명령어의 파이프라인 구조를 나타낸 도면1 is a diagram illustrating a pipeline structure of a block repeat instruction in a digital signal processing apparatus according to the prior art.

도 2 는 본 발명에 따른 디지털 신호처리 장치에서 블록 반복(block repeat) 명령어의 파이프라인 구조를 나타낸 도면2 is a diagram illustrating a pipeline structure of a block repeat instruction in a digital signal processing apparatus according to the present invention.

도 3 은 본 발명에 따른 디지털 신호처리 방법에 따른 흐름도3 is a flowchart according to a digital signal processing method according to the present invention.

본 발명은 디지털 신호 처리 장치(Digital Signal Processor : DSP)에 관한 것으로, 특히 DSP(Digital Signal Processor)에서의 블록 반복(block repeat) 명령어 처리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processor (DSP) and, more particularly, to a method for processing block repeat instructions in a digital signal processor (DSP).

상기 DSP(Digital Signal Processor)는 디지털 신호 처리 전용의 단일 칩 프로세서로서, 연산의 반복을 고속 처리하는 장치이다. 즉, 32비트 부동소수점 연산을 50~100ns의 사이클로 처리하여 범용 마이크로 프로세서에 비해 한자리수 이상 고속으로 처리하게 된다. The DSP (Digital Signal Processor) is a single-chip processor dedicated to digital signal processing, and is an apparatus that performs high-speed processing of repetition of operations. That is, 32-bit floating point operations are processed in cycles of 50 to 100 ns, which is more than one digit faster than general purpose microprocessors.

이와 같이 상기 DSP는 간단한 루틴(routine)을 엄청난 수만큼 반복하는 디지 털 신호 처리를 위한 장치로서, 일반 프로세서와는 다른 명령어와 구조들을 채택하고 있다.As such, the DSP is a device for digital signal processing that repeats a large number of simple routines, and adopts instructions and structures different from those of a general processor.

일반 프로세서와 DSP의 차이점은 여러 가지가 있는데, 그 중 하나가 일반 프로세서보다 적은 수의 계산 레지스터(calculation register)를 가진다는 것이다. 일반 프로세서는 계산 레지스터를 16~32개 정도 구성되는데 반해, DSP는 2~4개 정도 구성된다.There are many differences between a general processor and a DSP, one of which has fewer calculation registers than a general processor. A typical processor consists of 16 to 32 compute registers, while a DSP consists of two to four.

또한, mac 명령어 등을 들 수 있는데, 그 중 반복 블록(repeat block) 명령어 역시 디지털 신호 처리 장치의 큰 특징 중 하나라고 하겠다.In addition, the mac command, and the like, the repeat block (repeat block) command is also one of the great features of the digital signal processing device.

상기 반복 블록 명령어를 살펴보면 다음과 같다.The repeating block instruction is as follows.

반복 블록 명령어는 처리를 위해 이 반복 블록 명령어 다음의 명령어의 프로그램 카운터를 블록의 시작 어드레스로 설정하고, 반복 블록 명령어의 연산수(Operand)를 블록의 끝 어드레스로 설정한다. The repeat block instruction sets the program counter of the instruction following this repeat block instruction as the start address of the block and the operation number of the repeat block instruction as the end address of the block for processing.

그리고 상기 설정된 시작 어드레스부터 끝 어드레스까지 이미 정해진 블록 카운트만큼 구간을 반복하여 수행한다.The interval is repeatedly performed from the set start address to the end address by a predetermined block count.

이 반복 블록 명령어는 매번 수행 여부를 판별해야 하는 브랜치 시리즈(branch series) 등의 명령어보다 수행이 빠르고, 또 소프트웨어 코드(Software code)의 리더블리티(readability)도 높아서 큰 유용성을 가지고 있다. This repeat block instruction is faster than execution of a branch series or the like that needs to be determined every time, and also has high utility because of the high readability of the software code.

그러나 이 명령어는 처음 루프(loop)를 수행하기 전, 블록(Block)의 시작 어드레스와 끝 어드레스를 설정하는 과정에서 2~3 사이클을 낭비하여 그 유용성을 감소시키는 결과를 낳았다.However, this instruction wastes two to three cycles in setting the block's start address and end address before the first loop, reducing its usefulness.

도 1 은 종래 기술에 따른 디지털 신호처리 장치에서 반복 블록(repeat block) 명령어의 파이프라인 구조를 나타낸 도면이다. 이때, 설명의 편의를 위하여 LGP243을 모델을 실시 예로 나타낸다.1 is a diagram illustrating a pipeline structure of a repeat block instruction in a digital signal processing apparatus according to the prior art. In this case, the LGP243 is shown as an example for convenience of description.

도 1과 같이, 반복 블록 명령어는 블록의 시작 어드레스와 끝 어드레스의 설정을 필요로 한다. As shown in FIG. 1, the repeat block command requires setting of a start address and an end address of a block.

여기서 시작 어드레스 설정은 반복 블록 명령어인 'RPTB'의 다음 명령어이므로 반복 블록 명령어를 디코딩하여서 이 명령어가 반복 블록이라는 것이 판명이 되면 바로 설정하게 된다. 따라서 시작 어드레스 설정에 따른 특별한 사이클 소요가 필요가 없다.In this case, the start address setting is the next instruction of the repeat block instruction 'RPTB', so that the decoding instruction of the repeat block instruction is immediately set when it is determined that the instruction is a repeat block. Therefore, there is no need for a special cycle according to the start address setting.

그러나 상기 끝 어드레스 설정은 끝 어드레스를 상기 시작 어드레스 설정에 따른 명령의 인접된 필드에서 디코딩하여 설정할 때까지 소정 사이클의 시간이 소요된다. 일반적으로 2~3 사이클의 시간이 소요된다.However, the end address setting takes a predetermined cycle time until the end address is decoded and set in the adjacent field of the command according to the start address setting. Typically two to three cycles are required.

그리고 이 시간동안 디지털 신호 처리 장치는 파이프라인(Pipeline)을 통해 디지털 신호 처리를 다음 어드레스인 RPTB+1, RPTB+2, RPTB+3으로 계속 수행하게 된다. During this time, the digital signal processing apparatus continues to perform digital signal processing through the pipeline to the next addresses RPTB + 1, RPTB + 2, and RPTB + 3.

이어 상기 끝 어드레스가 설정이 완료되면 상기 파이프라인을 통해 수행된 상기 RPTB+1, RPTB+2, RPTB+3 어드레스의 처리는 스톨(stall)시키고, 상기 시작 어드레스부터 다시 파이프라인을 동작시켜 상기 시작 어드레스부터 끝 어드레스까지 이미 정해진 블록 카운트만큼 구간을 반복하여 수행한다.Subsequently, when the end address is set, the processing of the RPTB + 1, RPTB + 2, and RPTB + 3 addresses performed through the pipeline is stalled, and the pipeline is operated again from the start address. The section is repeated by the predetermined block count from the address to the end address.

이에 따라 결과적으로는 반복 블록 명령어가 명령어 디코더에서 디코딩되면 블록의 끝 어드레스를 인접한 필드(immediate field)에서 추출하기 전까지는 해당 어드레스에 따른 블록은 수행되지 않는 결과가 된다. As a result, when the repetitive block instruction is decoded in the instruction decoder, the block according to the address is not executed until the end address of the block is extracted from the adjacent field.

종래 디지털 신호 처리 장치에서 이와 같이 처리하는 이유는 상기 끝 어드레스를 추출하였을 때 이미 그 지점을 프로그램 카운터가 지나가서 결과적으로 반복 블록 연산을 수행하지 못함을 방지함에 있다.The reason for this in the conventional digital signal processing apparatus is to prevent the program counter from passing through the point when the end address is extracted, and consequently, the repetitive block operation cannot be performed.

그러나 이러한 종래 방식의 반복 블록 명령어는 2 워드(word) 이하의 블록에서는 큰 효과를 나타낼 수 있으나, 일반적으로 반복 수행되는 블록 크기는 5 워드 이상이므로 이러한 방식의 반복 블록 명령어는 결국 2~3 사이클의 불필요한 시간을 낭비하게 되는 결과만을 초래하게 된다.However, such a conventional block instruction may have a large effect in blocks of 2 words or less. However, since a block size that is repeatedly performed is 5 words or more, the repeat block instruction of such a scheme may have two to three cycles. It only results in wasted time.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 종래의 DSP에서 사용되는 블록 반복에 비해서 보다 빠른 처리 속도를 갖는 디지털 신호처리 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a digital signal processing method having a higher processing speed than block repetition used in a conventional DSP.

본 발명의 다른 목적은 사이클의 지연없이 반복 블록을 수행하는 디지털 신호처리 방법을 제공하는데 있다.Another object of the present invention is to provide a digital signal processing method for performing a repeating block without delay of a cycle.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 신호처리 방법의 특징은 반복 블록 명령어가 디코딩되면 현재 어드레스를 시작 어드레스로 설정하는 단계와, 상기 시작 어드레스 설정에 따른 명령의 인접된 필드에서 디코딩하여 끝 어드레스를 설정할 때까지 소정 사이클 동안 파이프라인을 통해 디지털 신호 처리 를 수행하는 단계와, 상기 디코딩을 통해 끝 어드레스의 값을 검출하여 끝 어드레스 값으로 설정하는 단계와, 상기 파이프라인을 통해 디지털 신호 처리가 수행된 값을 포함하여 상기 설정된 시작 어드레스부터 끝 어드레스까지 정해진 블록을 미리 정해진 블록 카운트만큼 반복 수행하는 단계를 포함하여 이루어지는데 있다.A feature of the digital signal processing method according to the present invention for achieving the above object is to set the current address as the start address when the repeating block command is decoded, and to decode in adjacent fields of the command according to the start address setting. Performing digital signal processing through the pipeline for a predetermined cycle until the end address is set, detecting the value of the end address through the decoding and setting the end address value as the end address, and processing the digital signal through the pipeline And repeating the predetermined block from the set start address to the end address by a predetermined block count including the performed value.

바람직하게 상기 설정된 시작 어드레스부터 끝 어드레스까지의 반복 블록크기가 상기 소정 사이클 동안 파이프라인을 통해 처리되는 블록의 크기보다 큰 것을 특징으로 한다.Preferably, the repetition block size from the set start address to the end address is larger than the size of a block processed through the pipeline during the predetermined cycle.

바람직하게 상기 반복 블록크기는 4 워드 이상인 것을 특징으로 한다.Preferably, the repeat block size is characterized in that more than 4 words.

본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of embodiments taken in conjunction with the accompanying drawings.

본 발명에 따른 디지털 신호처리 방법의 바람직한 실시 예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.A preferred embodiment of the digital signal processing method according to the present invention will be described with reference to the accompanying drawings.

도 2 는 본 발명에 따른 디지털 신호처리 장치에서 블록 반복(block repeat) 명령어의 파이프라인 구조를 나타낸 도면이다. 이때, 설명의 편의를 위하여 LGP243을 모델을 실시 예로 나타낸다.2 is a diagram illustrating a pipeline structure of a block repeat command in a digital signal processing apparatus according to the present invention. In this case, the LGP243 is shown as an example for convenience of description.

도 2와 같이, 반복 블록 명령어는 종래와 동일하게 블록의 시작 어드레스와 끝 어드레스의 설정을 필요로 한다. As shown in FIG. 2, the repeat block command requires setting of a start address and an end address of a block as in the related art.

그리고 상기 시작 어드레스 설정은 반복 블록 명령어인 'RPTB'의 다음 명령어이므로 반복 블록 명령어를 디코딩하여서 이 명령어가 반복 블록이라는 것이 판명이 되면 현재 어드레스를 시작 어드레스로 바로 설정하게 된다. 따라서 시작 어 드레스 설정에 따른 특별한 사이클 소요가 필요가 없다.In addition, since the start address setting is the next command of the repeat block command 'RPTB', when the command is determined to be a repeating block by decoding the repeating block command, the current address is directly set as the start address. This eliminates the need for a special cycle depending on the starting address set.

이후, 상기 끝 어드레스 설정은 상기 시작 어드레스 설정에 따른 명령의 인접된 필드에서 디코딩하여 끝 어드레스를 설정할 때까지 소정 사이클의 시간이 소요된다. 일반적으로 2~3 사이클의 시간이 소요된다.Thereafter, the end address setting takes a predetermined cycle time until the end address is set by decoding in an adjacent field of the command according to the start address setting. Typically two to three cycles are required.

이어 상기 끝 어드레스가 설정이 완료되면 상기 설정된 시작 어드레스부터 끝 어드레스까지의 반복 블록크기 4워드 이상인지를 비교한다. Subsequently, when the setting of the end address is completed, it is compared whether or not the repeated block size from the set start address to the end address is 4 words or more.

그리고 상기 비교 결과, 상기 반복 블록크기가 4워드 이상이면 상기 끝 어드레스가 설정되기 전까지 파이프라인을 통해 디지털 신호 처리가 다음 어드레스에 해당되는 RPTB+1, RPTB+2, RPTB+3으로 계속 수행하여 계산 레지스터에 저장된 값을 그대로 사용하고, 그 다음 파이프라인을 통한 디지털 신호 처리가 다음 어드레스에 해당되는 RPTB+4로 이어서 수행하게 된다.If the repetition block size is 4 words or more, the digital signal processing continues through the pipeline to RPTB + 1, RPTB + 2, and RPTB + 3 corresponding to the next address until the end address is set. The value stored in the register is used as is, and the digital signal processing through the pipeline is then performed with RPTB + 4 corresponding to the next address.

이에 따라, 상기 설정된 시작 어드레스부터 끝 어드레스까지 이미 정해진 블록 카운트만큼 반복하여 수행한다.As a result, a predetermined block count is repeatedly performed from the set start address to the end address.

또한, 상기 비교 결과, 상기 설정된 시작 어드레스부터 끝 어드레스까지의 반복 블록크기가 4워드 보다 작으면, 종래와 같이 상기 파이프라인을 통해 수행된 상기 RPTB+1, RPTB+2, RPTB+3 어드레스의 처리는 스톨(stall)시키고, 상기 시작 어드레스부터 다시 파이프라인을 동작시켜 상기 시작 어드레스부터 끝 어드레스까지 이미 정해진 블록 카운트만큼 구간을 반복하여 수행한다.In addition, if the repetition block size from the set start address to the end address is smaller than 4 words as a result of the comparison, the processing of the RPTB + 1, RPTB + 2, and RPTB + 3 addresses performed through the pipeline as in the prior art Stall (stall), and operates the pipeline again from the start address to repeat the interval by a predetermined block count from the start address to the end address.

이에 따라 결과적으로는 상기 블록크기가 4워드 이상인 경우에 반복 블록 명령어가 명령어 디코더에서 디코딩될 때, 블록의 끝 어드레스를 인접한 필드(immediate field)에서 추출하기 전까지 파이프라인을 통해 수행된 해당 블록을 그대로 사용할 수 있게 된다.As a result, when the block size is 4 words or more, when the repetitive block instruction is decoded by the instruction decoder, the corresponding block executed through the pipeline is retained until the end address of the block is extracted from the adjacent field. It becomes usable.

이러한 이유로 본 발명의 반복 블록 명령어는 기존 방식과는 다르게 파이프라인 스톨(stall)을 하지 않고 계속 명령을 수행할 수 있게 된다.For this reason, the repeating block instruction of the present invention can continuously execute the instruction without performing a pipeline stall unlike the conventional method.

단, 본 발명에 따른 반복 블랙 명령어는 반복 블록의 크기가 4 워드 이상이라는 제한 조건에서 시작하며 이러한 제한 조건을 만족할 때는 끝 어드레스를 설정하기 이전에 프로그램 카운터가 끝 어드레스까지 진행하지 못하므로 파이프라인 스톨(stall)을 시킬 필요가 없게 된다.However, the repeat black instruction according to the present invention starts with a constraint that the size of the repeat block is 4 words or more, and when the constraint is satisfied, the pipeline does not proceed to the end address before the end address is set. There is no need to stall.

이에 따라, 본원발명은 기존 방식에 비해 2~3 사이클의 이득을 얻을 수 있는 것이다.Accordingly, the present invention can obtain a gain of 2 to 3 cycles compared to the conventional method.

또한, 본 발명에 따른 반복 블록 명령어는 반복 블록크기가 4 워드 이상인 경우, 일체의 파이프라인 스톨(stall)없이 수행 가능하므로 디지털 신호 처리에서 아주 유용하게 쓰일 수 있는 명령어라고 할 수 있겠다.In addition, the repeat block command according to the present invention can be said to be a very useful instruction in digital signal processing since the repeat block size can be executed without any pipeline stall when the repeat block size is 4 words or more.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다. Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

이상에서 설명한 바와 같은 본 발명에 따른 디지털 신호처리 방법은 반복 블록 명령어의 수행시 다음 프로그램 카운터의 명령어를 반복 블록 끝 어드레스가 설정되기 이전에 수행하여 사이클의 지연을 없앨 수 있다.In the digital signal processing method according to the present invention as described above, the cycle of the next program counter may be executed before the end of the repeating block address is set when the repeating block instruction is executed.

Claims

Setting the current address as a start address when the repeat block instruction is decoded;

Performing digital signal processing through a pipeline for a predetermined cycle until the end address is set by decoding in an adjacent field of the instruction according to the start address setting;

Detecting and setting a value of an end address to the end address through decoding;

And repeatedly performing a predetermined block count from the set start address to the end address by a predetermined block count including a value of the digital signal processing performed through the pipeline.

The method of claim 1,

The repeating block command is a digital signal processing method characterized in that the RPTB.

The method of claim 1,

The predetermined cycle is a digital signal processing method, characterized in that 2 to 3 cycles.

The method of claim 1,

And the repeating block size from the set start address to the end address is larger than the size of a block processed through the pipeline during the predetermined cycle.

The method of claim 4, wherein

The repeating block size is a digital signal processing method, characterized in that more than 4 words.