KR20060088397A - Plasma display panel - Google Patents

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김진영
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Abstract

본 발명은 대형화 및 고해상도 패널의 어드레스 전극을 싱글 스캔 구동 방식으로 구동할 수 있는 플라즈마 디스플레이 패널에 관한 것이다. The present invention relates to a plasma display panel capable of driving an address electrode of a large-sized and high-resolution panel by a single scan driving method.

본 발명에 따른 플라즈마 디스플레이 패널은 상부기판 상에 형성된 상부 전극과, 상기 상부기판과 대향하는 하부기판 상에 상기 상부전극과 교차되도록 형성되는 하부 전극들과, 상기 상부기판과 하부 기판 사이에 형성되어 방전공간을 구획하는 격벽을 구비하며, 상기 하부 전극의 끝단은 상기 상부 전극 중 마지막 방전셀의 상부 전극으로부터 약 40~60㎛으로 돌출되어 형성되는 것을 특징으로 한다.The plasma display panel according to the present invention is formed between an upper electrode formed on an upper substrate, lower electrodes formed to intersect the upper electrode on a lower substrate facing the upper substrate, and formed between the upper substrate and the lower substrate. And a partition wall partitioning the discharge space, wherein an end of the lower electrode protrudes from about 40 to 60 μm from an upper electrode of the last discharge cell among the upper electrodes.

Description

플라즈마 디스플레이 패널{Plasma Display Panel} Plasma Display Panel             

도 1은 본 발명에 따른 플라즈마 디스플레이 패널을 나타내는 단면도이다.1 is a cross-sectional view showing a plasma display panel according to the present invention.

도 2는 도 1에 도시된 패널을 구동하기 위한 구동 장치를 나타내는 블럭도이다.FIG. 2 is a block diagram illustrating a driving device for driving the panel shown in FIG. 1.

도 3은 도 1에 도시된 어드레스 전극에 인가되는 어드레스 펄스를 나타내는 파형도이다.3 is a waveform diagram illustrating an address pulse applied to the address electrode shown in FIG. 1.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1,42 : 기판 48,52 : 유전체층1,42 substrate 48,52 dielectric layer

50 : 보호막 54 : 격벽50: shield 54: bulkhead

56 : 형광체층 102 : 스캔 구동부56 phosphor layer 102 scan driver

104 : 서스테인 구동부 106 : 어드레스 구동부104: sustain driver 106: address driver

108 : 패널 X : 어드레스전극108 panel X: address electrode

Y : 스캔전극 Z : 서스테인전극Y: scan electrode Z: sustain electrode

본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 대형화 및 고해상도 패널의 어드레스 전극을 싱글 스캔 구동 방식으로 구동할 수 있는 플라즈마 디스플레이 패널에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a plasma display panel capable of driving an address electrode of a large-sized and high-resolution panel by a single scan driving method.

플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다. Plasma Display Panel (hereinafter referred to as "PDP") is a display device using visible light generated from a phosphor when ultraviolet light generated by gas discharge excites the phosphor. PDP is thinner and lighter than Cathode Ray Tube (CRT), which has been the mainstay of display means, and has the advantage of being able to realize high definition large screen. PDP is composed of a plurality of discharge cells arranged in a matrix form, one discharge cell constitutes a pixel of the screen.

종래의 3전극 교류 면방전형 PDP의 방전셀은 상부기판 상에 형성된 서스테인전극쌍의 스캔 전극과 서스테인 전극을 포함하는 상판과, 하부기판 상에 서스테인전극쌍과 교차되게 형성되는 어드레스 전극을 포함하는 하판과, 상판과 하판 사이의 방전공간을 마련하는 격벽을 구비한다. A discharge cell of a conventional three-electrode AC surface discharge type PDP has a lower plate including an upper plate including a scan electrode and a sustain electrode of a sustain electrode pair formed on an upper substrate, and an address electrode formed to intersect the sustain electrode pair on a lower substrate. And a partition wall that provides a discharge space between the upper plate and the lower plate.

이러한 구조의 PDP는 어드레스 전극과 서스테인 전극 간의 대향방전에 의해 선택된 후 서스테인전극쌍간의 면방전에 의해 방전을 유지하게 된다. 유지방전시 발생되는 자외선에 의해 형광체가 발광함으로써 가시광이 셀 외부로 방출되게 된다. 이 결과, 방전셀들은 방전이 유지되는 기간을 조절하여 계조를 구현하게 되고, 그 방전셀들이 매트릭스 형태로 배열된 PDP는 화상을 표시하게 된다.The PDP of this structure is selected by the counter discharge between the address electrode and the sustain electrode, and then maintains the discharge by the surface discharge between the pair of sustain electrodes. As the phosphor emits light by ultraviolet rays generated during the sustain discharge, visible light is emitted outside the cell. As a result, the discharge cells adjust the period during which the discharge is maintained to implement gray scale, and the PDP in which the discharge cells are arranged in a matrix form displays an image.

이러한 PDP의 어드레스 전극은 대형화 및 고해상도의 패널로 갈수록 어드방전이 지연되어 지터 불량이 발생하는 문제점이 있다. 이러한 지터현상을 고려하여 스캔펄스 폭도 길어지므로 어드레스 방전 기간이 길어지게 된다.The address electrode of such a PDP has a problem in that jitter defects occur due to delay in ad discharge toward an enlarged and high resolution panel. In consideration of such jitter, the scan pulse width is also long, and thus the address discharge period is long.

따라서, 본 발명의 목적은 대형화 및 고해상도 패널의 어드레스 전극을 싱글 스캔 구동 방식으로 구동할 수 있는 플라즈마 디스플레이 패널에 관한 것이다.
Accordingly, an object of the present invention relates to a plasma display panel capable of driving an address electrode of an enlarged and high resolution panel in a single scan drive method.

상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널은 상부기판 상에 형성된 상부 전극과, 상기 상부기판과 대향하는 하부기판 상에 상기 상부전극과 교차되도록 형성되는 하부 전극들과, 상기 상부기판과 하부 기판 사이에 형성되어 방전공간을 구획하는 격벽을 구비하며, 상기 하부 전극의 끝단은 상기 상부 전극 중 마지막 방전셀의 상부 전극으로부터 약 40~60㎛으로 돌출되어 형성되는 것을 특징으로 한다.In order to achieve the above object, the plasma display panel according to the present invention includes an upper electrode formed on an upper substrate, lower electrodes formed to intersect the upper electrode on a lower substrate facing the upper substrate, and the upper substrate. And a barrier rib formed between the lower substrate and the lower substrate, wherein an end of the lower electrode protrudes from the upper electrode of the last discharge cell of the upper electrode to about 40 to 60 μm.

상기 하부 전극들에는 순차적으로 어드레스 펄스가 인가되는 것을 특징으로 한다.Address pulses are sequentially applied to the lower electrodes.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 1 내지 도 3을 참조하여 본 발명의 바람직한 실시예에 대하여 설명 하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 1 to 3.

도 1은 본 발명에 따른 플라즈마 디스플레이 패널을 나타내는 단면도이다.1 is a cross-sectional view showing a plasma display panel according to the present invention.

도 1을 참조하면, 본 발명에 따른 PDP의 각 방전셀은 상부기판(40) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(42) 상에 형성되어진 어드레스전극(X)을 구비한다. Referring to FIG. 1, each discharge cell of the PDP according to the present invention includes a scan electrode Y and a sustain electrode Z formed on the upper substrate 40, and an address electrode formed on the lower substrate 42. X).

스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(44Y,44Z)과, 투명전극(44Y,44Z)의 선폭보다 작은 선폭을 가지며 투명전극(44Y,44Z)의 일측 가장자리에 형성되는 버스전극(46Y,46Z)을 포함한다. 투명전극(44Y,44Z)은 통상 인듐 틴 옥사이드(Indium Tin Oxide : ITO)로 상부기판(40) 상에 형성된다. 버스전극(46Y,46Z)은 투명전극(44Y,44Z) 상에 도전율이 높은 금속으로 형성되어 저항이 높은 투명전극(44Y,44Z)에 의한 전압강하를 줄이는 역할을 한다. Each of the scan electrodes Y and the sustain electrodes Z has a line width smaller than that of the transparent electrodes 44Y and 44Z and the transparent electrodes 44Y and 44Z, and is formed at one edge of the transparent electrodes 44Y and 44Z. Electrodes 46Y and 46Z. The transparent electrodes 44Y and 44Z are usually formed on the upper substrate 40 by indium tin oxide (ITO). The bus electrodes 46Y and 46Z are formed of a high conductivity metal on the transparent electrodes 44Y and 44Z, thereby reducing the voltage drop caused by the transparent electrodes 44Y and 44Z having high resistance.

스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(40)에는 상부 유전체층(48)과 보호막(50)이 적층된다. 상부 유전체층(48)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(50)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(48)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(50)으로는 통상 산화마그네슘(MgO)이 이용된다. The upper dielectric layer 48 and the passivation layer 50 are stacked on the upper substrate 40 having the scan electrode Y and the sustain electrode Z side by side. Wall charges generated during plasma discharge are accumulated in the upper dielectric layer 48. The passivation layer 50 prevents damage to the upper dielectric layer 48 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. As the protective film 50, magnesium oxide (MgO) is usually used.

어드레스 전극(X)이 형성된 하부기판(42) 상에는 하부 유전체층(52), 격벽(54)이 형성되며, 하부 유전체층(52)과 격벽(54) 표면에는 형광체(56)가 도포된다. 어드레스 전극(X)은 스캔 전극(Y) 및 서스테인 전극(Z)과 교차되는 방향으로 형성된다. 격벽(54)은 어드레스 전극(X)과 나란하게 형성되어 방전에 의해 생성된 자 외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(56)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(40,42)과 격벽(54) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.The lower dielectric layer 52 and the partition wall 54 are formed on the lower substrate 42 on which the address electrode X is formed, and the phosphor 56 is coated on the surfaces of the lower dielectric layer 52 and the partition wall 54. The address electrode X is formed in the direction crossing the scan electrode Y and the sustain electrode Z. FIG. The partition wall 54 is formed in parallel with the address electrode X to prevent the ultraviolet rays and the visible light generated by the discharge from leaking to the adjacent discharge cells. The phosphor 56 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. Inert gas for gas discharge is injected into the discharge space provided between the upper and lower substrates 40 and 42 and the partition wall 54.

한편, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 도 2에 도시된 바와 같이 패널(108)의 스캔 전극(Y1 내지 Yn)을 구동하기 위한 스캔 구동부(102)와, 패널(108)의 서스테인 전극(Z)을 구동하기 위한 서스테인 구동부(104)와, 패널(108)의 어드레스 전극(X)을 구동하기 위한 어드레스 구동부(106)를 구비한다.Meanwhile, the driving apparatus of the plasma display panel according to the present invention includes a scan driver 102 for driving the scan electrodes Y1 to Yn of the panel 108 and the sustain electrode of the panel 108 as shown in FIG. 2. A sustain driver 104 for driving (Z) and an address driver 106 for driving the address electrode X of the panel 108 are provided.

스캔구동부(102)는 타이밍 콘트롤러(도시하지 않음)의 제어 하에 초기화기간 동안 상승 램프파형과 하강 램프파형을 스캔전극들(Y1 내지 Yn)에 공급하여 전화면을 초기화시킨다. 그리고 스캔 구동부(102)는 어드레스기간 동안 부극성의 스캔펄스를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급하여 스캔라인을 선택한다. 어드레스기간에 이어지는 서스테인기간 동안에 스캔 구동부(102)는 서스테인펄스를 휘도 가중치에 대응하는 횟수만큼 스캔전극들(Y1 내지 Yn)에 공급하게 된다. The scan driver 102 initializes the full screen by supplying the rising ramp waveform and the falling ramp waveform to the scan electrodes Y1 to Yn during the initialization period under the control of a timing controller (not shown). The scan driver 102 selects a scan line by sequentially supplying negative scan pulses to the scan electrodes Y1 to Yn during the address period. During the sustain period following the address period, the scan driver 102 supplies the sustain pulses to the scan electrodes Y1 to Yn a number of times corresponding to the luminance weight.

서스테인 구동부(104)는 타이밍 콘트롤러의 제어 하에 초기화기간의 셋다운기간과 어드레스기간 동안 내내 서스테인전압을 유지하는 직류전압을 서스테인전극들(Z)에 공급한다. 그리고 서스테인 기간 동안에 서스테인 구동부(104)는 스캔 구동부(106)와 교대로 동작하여 서스테인 펄스를 서스테인 전극들(Z)에 공급하게 된다.The sustain driver 104 supplies the sustain electrodes Z with a DC voltage which maintains the sustain voltage throughout the set-down period and the address period of the initialization period under the control of the timing controller. During the sustain period, the sustain driver 104 alternately operates with the scan driver 106 to supply the sustain pulses to the sustain electrodes Z.

어드레스구동부(106)는 도 3에 도시된 바와 같이 어드레스 기간동안에 부극 성 스캔 펄스에 동기되도록 어드레스 전극들(X1 내지 Xm)에 정극성의 어드레스 펄스를 순차적으로 인가한다.The address driver 106 sequentially applies positive address pulses to the address electrodes X1 to Xm so as to be synchronized with the negative scan pulses during the address period as shown in FIG.

본 발명에 따른 어드레스 전극들(X1 내지 Xm)은 도 2에 도시된 바와 같이 마지막 방전셀들의 서스테인 전극(Z)의 일측으로부터 소정길이(d)만큼 돌출되어 형성된다. 소정길이(d)는 예를 들어 40~60㎛이며, 바람직하게는 약 50㎛이다. 이 때, 돌출된 어드레스 전극의 길이가 60㎛이상이면, 어드레스 방전은 빠르게 일어날 수 있지만 외부로부터의 정전기 등이 유입되어 이상 방전이 발생할 수 있다.The address electrodes X1 to Xm according to the present invention are formed to protrude by a predetermined length d from one side of the sustain electrode Z of the last discharge cells as shown in FIG. 2. Predetermined length d is 40-60 micrometers, for example, Preferably it is about 50 micrometers. At this time, when the length of the protruding address electrode is 60 µm or more, the address discharge may occur quickly, but abnormal discharge may occur due to the inflow of static electricity from the outside.

이와 같이, 어드레스 전극의 돌출 면적이 넓을 수록 어드레스 방전이 빠르게 일어나 어드레스 방전의 지연이 단축된다. 이에 따라, 어드레스 방전의 지연으로 화면을 표시할 때 수평방향으로 불안정하게 요동되는 지터현상을 방지할 수 있다. 줄어든 지터 현상에 의해 스캔펄스 폭도 줄일 수 있어 어드레스 기간이 단축된다.In this manner, the larger the protruding area of the address electrode, the faster the address discharge occurs and the shorter the delay of the address discharge. As a result, it is possible to prevent jitter from being unstable in the horizontal direction when the screen is displayed due to the delay of the address discharge. The reduced jitter also reduces the scan pulse width, which shortens the address period.

상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널은 어드레스 구동부와 접속된 어드레스 전극들의 끝단은 마지막 방전셀들의 서스테인 전극(Z)의 일측으로부터 약 40~60㎛ 돌출되어 형성된다. 이에 따라, 본 발명에 따른 플라즈마 디스플레이 패널은 어드레스 방전의 지연이 단축되어 지터 현상을 방지할 수 있다. 줄어든 지터 현상에 의해 스캔펄스 폭도 줄일 수 있어 어드레스 기간이 단축될 수 있다. 또한, 본 발명에 따른 PDP는 싱글 스캔(Signle Scan)구동 방식으로 구동될 수 있으므로 제조비용 및 소비전력을 절감시킬 수 있다. As described above, in the plasma display panel according to the present invention, ends of the address electrodes connected to the address driver are formed to protrude about 40 to 60 μm from one side of the sustain electrode Z of the last discharge cells. Accordingly, the plasma display panel according to the present invention can shorten the delay of the address discharge and can prevent the jitter phenomenon. The reduced jitter can also reduce the scan pulse width, which can shorten the address period. In addition, since the PDP according to the present invention can be driven by a single scan driving method, manufacturing cost and power consumption can be reduced.                     

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (2)

상부기판 상에 형성된 상부 전극과, An upper electrode formed on the upper substrate, 상기 상부기판과 대향하는 하부기판 상에 상기 상부전극과 교차되도록 형성되는 하부 전극들과, Lower electrodes formed to intersect the upper electrode on a lower substrate facing the upper substrate; 상기 상부기판과 하부 기판 사이에 형성되어 방전공간을 구획하는 격벽을 구비하며,A partition wall formed between the upper substrate and the lower substrate to partition a discharge space; 상기 하부 전극의 끝단은 상기 상부 전극 중 마지막 방전셀의 상부 전극으로부터 약 40~60㎛으로 돌출되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And an end of the lower electrode protrudes from the upper electrode of the last discharge cell of the upper electrode by about 40 to 60 µm. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극들에는 순차적으로 어드레스 펄스가 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the address pulses are sequentially applied to the lower electrodes.
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