KR20060084597A - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 일함수가 높은 금속층(예컨대, Pt)을 애노드 전극에 적용한 SCB(Schottky barrier) 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해, 본 발명에서는 SCB 다이오드가 형성될 제1 영역과 로직 소자가 형성될 제2 영역이 정의되고, 상기 제2 영역의 일부에 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 제1 영역의 캐소드 영역과, 상기 게이트 전극의 양측벽으로 노출된 상기 제2 영역에 접합영역을 형성하는 단계와, 상기 제2 영역의 애노드 영역이 오픈된 마스크를 형성하는 단계와, 오픈된 상기 마스크의 내측벽을 제외한 상기 마스크의 상부와 상기 애노드 영역에 제1 금속층을 증착하는 단계와, 상기 마스크를 제거하여 상기 마스크 상부에 증착된 상기 제1 금속층을 제거하는 단계와, 상기 애노드 영역에 잔류된 상기 제1 금속층을 포함하는 전체 구조 상부의 단차를 따라 제2 금속층을 증착하는 단계와, 열처리 공정을 실시하여 상기 접합영역과 상기 게이트 전극의 상부에 제1 금속실리사이드층을 형성하고, 상기 애노드 영역에는 제2 금속실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
The present invention provides a method of manufacturing a semiconductor device in which a SCB (Schottky Barrier) diode and a logic device in which a metal layer having a high work function (for example, Pt) is applied to an anode electrode are implemented in one chip. The method may further include providing a substrate on which a first region on which an SCB diode is to be formed and a second region on which a logic element is to be defined, and providing a substrate having a gate electrode formed on a portion of the second region; Forming a junction region in the second region exposed by both sidewalls of the gate electrode, forming a mask in which the anode region of the second region is open, and removing the mask from the inner wall of the mask Depositing a first metal layer on top and the anode region, removing the mask to remove the first metal layer deposited on the mask, and Depositing a second metal layer along a step of the entire structure including the first metal layer remaining in the anode region, and performing a heat treatment process to form a first metal silicide layer on the junction region and the gate electrode. The method provides a method of manufacturing a semiconductor device, including forming a second metal silicide layer on the anode region.
반도체 소자, 로직 소자, SCB 다이오드Semiconductor Devices, Logic Devices, SCB Diodes
Description
도 1a 내지 도 1d는 TiSi2층을 애노드 전극에 적용한 SCB(Schottky barrier) 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법을 도시한 단면도. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in which a Schottky barrier (SCB) diode and a logic device in which a TiSi 2 layer is applied to an anode are implemented in one chip;
도 2a 내지 도 2c는 PtSi층을 애노드 전극에 적용한 SCB 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법을 도시한 단면도. 2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in which a SCB diode and a logic device in which a PtSi layer is applied to an anode electrode are implemented in one chip;
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 110, 210 : 기판 11, 111, 211 : 웰(SCB 다이오드)10, 110, 210:
12, 112, 212 : 웰(로직 소자) 13, 113, 213 : 소자 분리막12, 112, 212 wells (logic elements) 13, 113, 213: device isolation films
14, 114, 214 : 게이트 절연막 15, 115, 215 : 폴리 실리콘막14, 114, 214: gate
16, 116, 216 : 게이트 전극 17, 117, 217 : 스페이서16, 116, 216:
19, 119, 219 : 저농도 접합영역 20, 120, 220 : 고농도 접합영역
19, 119, 219:
21, 121, 221 : 소오스/드레인 영역21, 121, 221: source / drain regions
18, 123, 222 : 마스크(포토 레지스트 패턴)18, 123, 222 mask (photoresist pattern)
122, 224 : Pt막 224a : PtSi층122, 224
22, 228 : TiSi2층 23, 229 : 층간 절연막22, 228 TiSi 2 layer 23, 229 interlayer insulating film
24, 230 : 금속배선
24, 230: metal wiring
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 SCB(SChottky Barrier) 다이오드(diode)와 로직(logic) 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a SCB (SChottky Barrier) diode and a logic device are implemented in one chip.
파워(power) 소자로서 고주파 대역에 사용되는 SCB 다이오드는 리버스 리키지(reverse leakage) 특성이 중요하다. 이를 위해, 애노드(anode)로 일함수(work function)가 높은 금속이 사용된다. Reverse leakage characteristics are important for SCB diodes used in high frequency bands as power devices. For this purpose, a metal having a high work function as an anode is used.
이하, 도 1a 내지 도 1d를 참조하여 종래기술에 따라 SCB 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법에 대하여 설명하기로 한다. 여기서, 도시된 'A'는 SCB 다이오드가 형성될 영역이고, 'B'는 로직 소자가 형성될 영역이다. Hereinafter, a method of manufacturing a semiconductor device in which an SCB diode and a logic device are implemented in one chip according to the prior art will be described with reference to FIGS. 1A to 1D. Here, 'A' is an area where the SCB diode is to be formed, and 'B' is an area where the logic element is to be formed.
도 1a를 참조하면, SCB 다이오드가 형성될 영역(A)(이하, 다이오드 영역이라 함)과 로직 소자가 형성될 영역(B)(이하, 로직 영역이라 함)이 정의된 반도체 기판(11)을 제공한다. Referring to FIG. 1A, a
이어서, 다이오드 영역(A)에 SCB 다이오드용 웰 이온주입공정을 실시하여 웰(11)을 형성한다. 그런 다음, 로직 영역(B)에 로직 소자용 웰 이온주입공정을 실시하여 웰(12)을 형성한다. Subsequently, a well ion implantation process for the SCB diode is performed in the diode region A to form the
이어서, STI(Shallow Trench Isolation) 공정을 실시하여 다이오드 영역(A)과 로직 영역(B)을 분리시키는 소자 분리막(13)을 형성한다. 이 소자 분리막(13)을 통해 다이오드 영역(A)에서는 애노드가 형성될 영역과 캐소드(cathode)가 형성될 영역이 정의된다. Subsequently, a shallow trench isolation (STI) process is performed to form an
이어서, 로직 영역(B)의 일부 영역에 로직 소자용 게이트 전극(16)을 형성한다. 이때, 게이트 전극(16)은 게이트 절연막(14) 및 폴리 실리콘막(15)으로 이루어진다. 한편, 도시된 '17'은 스페이서이다. Next, the logic
이어서, 도 1b에 도시된 바와 같이, 마스크 공정을 실시하여 다이오드 영역(A) 내에서 캐소드가 형성될 영역과 로직 영역(B)이 오픈된 마스크(18)를 형성한다. Subsequently, as illustrated in FIG. 1B, a mask process is performed to form a
이어서, 마스크(18)를 이용한 LDD(Lightly Doped Drain) 이온주입공정을 실시하여 캐소드 영역과 로직 영역(B)에 각각 얕은 저농도 접합영역(19)을 형성한다. 그런 다음, 고농도 이온주입공정(20)을 실시하여 캐소드 영역과 로직 영역(B)에 각각 깊은 고농도 접합영역(20)을 형성한다. 이로써, 로직 영역(B)에는 소오스/드레 인 영역(21)이 형성된다. Subsequently, a lightly doped drain (LDD) ion implantation process using a
이어서, 도 1c에 도시된 바와 같이, 스트립 공정을 실시하여 마스크(18)를 제거한 후, Ti막(미도시)을 증착한 후 열처리 공정을 실시하여 캐소드 영역에 형성된 저농도 접합영역(19), 애노드 영역으로 노출된 웰(11), 로직 소자의 소오스/드레인 영역(21) 및 로직 소자의 게이트 전극(16) 상부에 각각 TiSi2층(22)을 형성한다. 여기서, 캐소드 영역에 형성된 TiSi2층(22)은 웰 접촉저항을 감소시키는 오믹 컨택(ohmic contact)용으로 사용되고, 애노드 영역에 형성된 TiSi2층(22)은 일함수의 차에 의한 장벽층으로 기능한다. Subsequently, as shown in FIG. 1C, a strip process is performed to remove the
이어서, 도 1d에 도시된 바와 같이, TiSi2층(22)이 형성된 전체 구조 상부에 층간 절연막(23)을 증착한 후 포토리소그래피 공정을 실시하여 TiSi2층(22)이 노출되는 컨택홀(contact hole, 미도시)을 형성한다. 그런 다음, 상기 컨택홀이 매립되도록 각 TiSi2층(22)과 접속된 컨택 플러그(contact plug)를 포함하는 금속배선(24)을 형성한다. Subsequently, as illustrated in FIG. 1D, a contact hole exposing the TiSi 2 layer 22 is exposed by depositing an
상기에서 설명한 종래기술에 따른 반도체 소자의 제조방법에서는 일함수가 비교적 작은 TiSi2를 이용하여 SCB 다이오드의 애노드를 형성한다. 이는, 일함수가 높은 금속일 수록 식각이 어렵고, 고집적이 어렵기 때문이다. 대략, TiSi2의 일함수는 0.48eV이다. 하지만, 일함수가 작은 TiSi2를 사용하는 경우 리버스 리키지가 증 가하는 문제가 발생한다. In the semiconductor device manufacturing method according to the related art described above, an anode of an SCB diode is formed using TiSi 2 having a relatively small work function. This is because the higher the work function of the metal, the more difficult the etching and the higher the integration. Roughly, the work function of TiSi 2 is 0.48 eV. However, when TiSi 2 with a small work function is used, there is a problem of increasing the reverse liquidity.
이처럼 작은 일함수를 갖는 금속을 이용하여 애노드 전극을 형성하는 경우 리버스 리키지가 증가하는 문제점을 해결하기 위하여 최근에는 애노드 전극을 TiSi2보다 일함수가 높은 Pt를 이용하여 형성하는 기술이 기술이 제안되어 사용되고 있다. In order to solve the problem of increasing the reverse liquidity when forming an anode electrode using a metal having such a small work function, a technique of forming an anode electrode using Pt having a higher work function than TiSi 2 has recently been proposed. It is used.
이하, 도 2a 내지 도 2c를 참조하여 Pt를 애노드 전극에 적용한 종래기술에 따른 반도체 소자의 제조방법을 설명하기로 한다. 도 1a 내지 도 1d와 마찬 가지로, 도시된 'A'는 SCB 다이오드가 형성될 영역이고, 'B'는 로직 소자가 형성될 영역이다. Hereinafter, a method of manufacturing a semiconductor device according to the related art in which Pt is applied to an anode electrode will be described with reference to FIGS. 2A to 2C. 1A to 1D, 'A' is a region where an SCB diode is to be formed, and 'B' is a region where a logic element is to be formed.
도 2a에 도시된 바와 같이, 일련의 제조 공정을 실시하여 기판(110) 내에 SCB 다이오드용 웰(111), 로직 소자용 웰(112), 소자 분리막(113), 게이트 전극(116), 스페이서(117) 및 소오스/드레인 영역(121)을 형성한다. 도시된 '114'는 게이트 절연막, '115'는 폴리 실리콘막, '119'는 저농도 접합영역, '120'는 고농도 접합영역이다. 그런 다음, 다이오드 영역(A)과 로직 영역(B) 상에 단차를 따라 Pt막(122)을 증착한다. As shown in FIG. 2A, a series of fabrication processes are performed to form a SCB diode well 111, a logic element well 112, an
이어서, 도 2b 및 도 2c에 도시된 바와 같이, 마스크 공정을 실시하여 다이오드 영역(A)의 캐소드 영역과 로직 영역(B)이 노출되는 마스크(123)을 형성한다. 그런 다음, 마스크(123)를 이용한 식각공정을 실시하여 노출된 Pt막(122)을 식각한다. 이로써, Pt막(122)은 다이오드 영역(A)의 캐소드 영역과 로직 영역(B)에서는 제거되고 다이오드 영역(A)의 애노드 영역에만 잔류된다. 잔류된 Pt막(122)은 애노드 전극으로 기능한다. Subsequently, as illustrated in FIGS. 2B and 2C, a mask process is performed to form a
이후, 도 1c 및 도 1d에서 설명한 방법과 동일한 방법으로 TiSi2층과 금속배선을 형성한다. Thereafter, the TiSi 2 layer and the metal wiring are formed by the same method as described with reference to FIGS. 1C and 1D.
그러나, 상기에서 설명한 Pt를 애노드 전극에 적용한 종래기술에 따른 반도체 소자의 제조방법에서는 도 2b 및 도 2c에서 설명한 바와 같이 덩어리(mass)가 큰 Pt막을 식각하여야 하기 때문에 식각공정시 노출되는 캐소드 영역과 로직 영역(B)의 소오스/드레인 영역(121)이 손상되는 한편, 로직 영역(B)에서 스페이서(117)에 Pt막(122)이 제거되지 않고 잔류되어 소자의 특성을 열화시키는 문제점이 발생하게 된다.
However, in the method of manufacturing a semiconductor device according to the related art in which the above-described Pt is applied to the anode electrode, as shown in FIGS. 2B and 2C, a large Pt film having a mass must be etched, and thus the cathode region exposed during the etching process and While the source /
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 일함수가 높은 금속층(예컨대, Pt)을 애노드 전극에 적용한 SCB 다이오드를 포함하는 반도체 소자의 제조방법에 있어서, Pt 식각공정시 기판이 손상되는 것을 방지하고, 단차에 의한 토폴로지(topology)가 존재하는 로직 소자의 스페이서에서 제거되지 않고 잔류되는 Pt에 의한 소자의 특성 열화를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
Accordingly, the present invention has been proposed to solve the above problems of the prior art, in the manufacturing method of a semiconductor device comprising a SCB diode, a metal layer having a high work function (for example, Pt) to the anode, Pt etching It provides a method of manufacturing a semiconductor device that can prevent damage to the substrate at the time, and prevent the deterioration of the characteristics of the device due to the remaining Pt without being removed from the spacer of the logic device in which the topology due to the step is present. There is a purpose.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, SCB(Schottky barrier) 다이오드가 형성될 제1 영역과 로직 소자가 형성될 제2 영역이 정의되고, 상기 제2 영역의 일부에 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 제1 영역의 캐소드 영역과, 상기 게이트 전극의 양측벽으로 노출된 상기 제2 영역에 접합영역을 형성하는 단계와, 상기 제2 영역의 애노드 영역이 오픈된 마스크를 형성하는 단계와, 오픈된 상기 마스크의 내측벽을 제외한 상기 마스크의 상부와 상기 애노드 영역에 제1 금속층을 증착하는 단계와, 상기 마스크를 제거하여 상기 마스크 상부에 증착된 상기 제1 금속층을 제거하는 단계와, 상기 애노드 영역에 잔류된 상기 제1 금속층을 포함하는 전체 구조 상부의 단차를 따라 제2 금속층을 증착하는 단계와, 열처리 공정을 실시하여 상기 접합영역과 상기 게이트 전극의 상부에 제1 금속실리사이드층을 형성하고, 상기 애노드 영역에는 제2 금속실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. In accordance with an aspect of the present invention, a first region in which a Schottky barrier (SCB) diode is to be formed and a second region in which a logic element is to be formed are defined, and a gate electrode is formed in a part of the second region. Providing a formed substrate, forming a junction region in the cathode region of the first region and the second region exposed by both sidewalls of the gate electrode, and a mask in which the anode region of the second region is open Forming a first metal layer on top of the mask and the anode region except for the inner wall of the open mask, and removing the mask to remove the first metal layer deposited on the mask. And depositing a second metal layer along a step of an upper portion of the entire structure including the first metal layer remaining in the anode region, and performing a heat treatment process. Forming a first metal silicide layer on the group of the joint region and the gate electrode, the anode region is to provide a method of manufacturing a semiconductor device including a step of forming a second metal silicide layer.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
실시예Example
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도시된 'A'는 SCB 다이오드가 형성될 영역이고, 'B'는 로직 소자가 형성될 영역이다. 한편, 도 3a 내지 도 3e에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. Here, 'A' is an area where the SCB diode is to be formed, and 'B' is an area where the logic element is to be formed. Meanwhile, the same reference numerals among the reference numerals shown in FIGS. 3A to 3E are the same components that perform the same function.
도 3a에 도시된 바와 같이, SCB 다이오드가 형성될 영역(A)(이하, 다이오드 영역이라 함)과 로직 소자가 형성될 영역(B)(이하, 로직 영역이라 함)에 정의된 반도체 기판(210)을 제공한다. As shown in FIG. 3A, a
이어서, 다이오드 영역(A)에 SCB 다이오드용 웰 이온주입공정을 실시하여 웰(211)을 형성한다. 그런 다음, 로직 영역(B)에 로직 소자용 웰 이온주입공정을 실시하여 웰(212)을 형성한다. Subsequently, a well ion implantation process for the SCB diode is performed in the diode region A to form the
이어서, STI 공정을 실시하여 다이오드 영역(A)과 로직 영역(B)을 분리시키는 소자 분리막(213)을 형성한다. 이 소자 분리막(213)을 통해 다이오드 영역(A)에서는 애노드 전극이 형성될 영역과 캐소드 전극이 형성될 영역이 정의된다. Subsequently, an STI process is performed to form an
이어서, 로직 영역(B)의 일부 영역에 로직 소자용 게이트 전극(216)을 형성한다. 이때, 게이트 전극(216)은 게이트 절연막(214) 및 폴리 실리콘막(215)으로 이루어진다. 한편, 도시된 '217'은 스페이서이다. 여기서, 게이트 절연막(214)은 산화공정을 통해 열산화막으로 형성한다. 폴리 실리콘막(215)은 도프트(doped) 또는 언도프트(un-doped) 실리콘막으로 형성한다. 예컨대, SiH4 또는 SiH4와 PH3
를 이용한 LPCVD(Low Presure Chemical Vapor Deposition) 방식으로 형성한다. Subsequently, the
이어서, 마스크 공정을 실시하여 다이오드 영역(A) 내에서 캐소드가 형성될 영역과 로직 영역(B)이 오픈된 마스크(미도시)를 형성한다. Subsequently, a mask process is performed to form a mask (not shown) in which the cathode region and the logic region B are opened in the diode region A. FIG.
이어서, 상기 마스크를 이용한 LDD 이온주입공정을 실시하여 캐소드 영역과 로직 영역(B)에 각각 얕은 저농도 접합영역(219)을 형성한다. Subsequently, the LDD ion implantation process using the mask is performed to form shallow low
이어서, 고농도 이온주입공정을 실시하여 캐소드 영역과 로직 영역(B)에 각각 깊은 고농도 접합영역(220)을 형성한다. 이로써, 로직 영역(B)에는 소오스/드레인 영역(221)이 형성된다. Subsequently, a high concentration ion implantation process is performed to form deep high
이어서, 소오스/드레인 영역(221)이 형성된 전체 구조 상부에 포토 레지스트(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 애노드 영역이 오픈된 마스크, 즉 포토 레지스트 패턴(222)을 형성한다. 이때, 포토 레지스트 패턴(222)은 상부의 폭이 하부의 폭보다 크도록 형성하는 것이 바람직하다. 즉, 도시된 'C'와 같이 오픈된 내측벽이 수직하게 형성되는 것이 아니라, 네가티브 슬로프(negative slope)를 갖도록 형성된다. 또한, 포토 레지스트 패턴(222)은 후속 공정을 통해 증착될 Pt막(224)보다 두껍게 형성하는 것이 바람직하다. Subsequently, a photoresist is applied over the entire structure where the source /
전술한 바와 같이, 포토 레지스트 패턴(222)을 네가티브 슬로프를 갖도록 형성하고, Pt막(224)보다 두껍게 형성하는 이유는 포토 레지스트 패턴(222) 상부와 노출된 애노드 영역에 증착되는 Pt막(224)이 서로 연결되지 않도록 하기 위함이다. 이렇게 함으로써, 후속 스트립 공정(225, 도 3b참조)을 통해 포토 레지스트 패턴(222) 제거공정시 포토 레지스트 패턴(222)이 제거되는 동시에 그 상부에 증착된 Pt막(224) 또한 함께 제거할 수 있다. 만약, 포토 레지스트 패턴(222) 상부와 노출된 애노드 영역에 증착되는 Pt막(224)이 서로 연결되는 경우 포토 레지스트 패턴 (222)의 전면에 걸쳐 증착된 Pt막(224)으로 인해 스트립 공정을 통해 포토 레지스트 패턴(222)을 제거하기가 어려워 진다.As described above, the reason why the
이어서, 스퍼터(sputter) 방식을 이용한 증착공정(223)을 실시하여 Pt막(224)을 증착한다. 이때, 수직한 방향으로 방향성을 주어 Pt막(224)이 포토 레지스트 패턴(222)의 내측벽에는 증착되지 않도록 하는 것이 바람직하다. 이러한 이유는 전술한 바와 같은 이유와 같다. Subsequently, a
이어서, 도 3b에 도시된 바와 같이, 스트립 공정(225)을 실시하여 포토 레지스트 패턴(222)을 제거한다. 이때, 스트립 공정(225)시 사용되는 습식용액은 오픈된 포토 레지스트 패턴(222)의 내측벽으로 유입되어 포토 레지스트 패턴(222)을 제거하게 된다. 이로써, Pt막(224)은 애노드 영역에만 잔류되게 된다. Subsequently, as shown in FIG. 3B, a
한편, 동도면에서는 포토 레지스트 패턴(222)과 그 상부에 증착된 Pt막(224)이 제거되지 않고 잔류된 상태로 도시되어 있으나, 이는 스트립 공정(225)시 사용되는 습식용액이 유입되는 방향을 설명하기 위한 것으로서, 포토 레지스트 패턴(222)과 그 상부에 증착된 Pt막(224)은 스트립 공정(225)에 의해 함께 제거된다. Meanwhile, although the
이어서, 도 3c에 도시된 바와 같이, 애노드 영역에 Pt막(224)이 잔류된 전체 구조 상부의 단차를 따라 Ti막(226)(또는, Co막)을 증착한다. 이외에, Ti막/CO막 또는 Co막/Ti막의 적층 구조로 형성할 수도 있다. Next, as shown in FIG. 3C, the Ti film 226 (or Co film) is deposited along the stepped portion of the entire structure in which the
이어서, 도 3d에 도시된 바와 같이, 열처리 공정(227)을 실시하여 Ti막(226)과 고농도 접합영역(220), 소오스/드레인 영역(221) 및 게이트 전극(216)을 각각 반응시킨다. 이로써, 고농도 접합영역(220), 소오스/드레인 영역(221) 및 게이트 전극(216) 상부에는 TiSi2층(228)이 형성된다. 이후, 미반응된 Ti막(226)은 제거한다.3D, a
한편, 열처리 공정(227)에 의해 애노드 영역에 형성된 Pt막(224, 도 3c참조)은 기판(210)과 반응한다. 이에 따라, 애노드 영역에는 애노드 전극으로 PtSi층(224a)이 형성된다. Meanwhile, the Pt film 224 (see FIG. 3C) formed in the anode region by the
이어서, 도 3e에 도시된 바와 같이, TiSi2층(228)이 형성된 전체 구조 상부에 층간 절연막(229)을 형성한다. 이때, 층간 절연막(229)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(229)은 HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용한 단층막으로 형성하거나, 이 들이 적어도 2층 이상 적층된 적층 구조로 형성한다. Subsequently, as shown in FIG. 3E, an
이어서, 포토 리소그래피 공정을 실시하여 TiSi2층(228), PtSi층(224a)이 노출되는 컨택홀(미도시)을 형성한다. A photolithography process is then performed to form contact holes (not shown) in which the TiSi 2 layer 228 and the
이어서, 상기 컨택홀이 매립되도록 캐소드 영역과 로직 영역(B)에 형성된 TiSi2층(22)과 각각 접속된 컨택 플러그(contact plug)를 포함하는 복수의 금속배선(230)을 형성한다. Subsequently, a plurality of
한편, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 반도체 소자의 제 조방법에서는 애노드 전극으로 Pt막을 사용하고 있으나, 이는 설명의 편의를 위한 일례로서 리버스 리키지 특성을 열화시키는 범위 내에서 일함수가 Pt와 비슷한 금속물질은 모두 적용할 수 있다. In the semiconductor device manufacturing method according to the preferred embodiment of the present invention described above, the Pt film is used as the anode electrode, but this is an example for convenience of explanation and the work function within the range of deteriorating the reverse leakage characteristic. All metals similar to Pt are applicable.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, Pt를 애노드 전극에 적용한 SCB 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법에 있어서, 애노드 영역이 오픈된 포토 레지스트 패턴을 형성한 후 포토 레지스트 패턴의 내측벽에 Pt막이 증착되지 않도록 애노드 영역과 포토 레지스트 패턴 상부에 Pt막을 증착하고, 스트립 공정을 통해 포토 레지스트 패턴을 제거하는 동시에 그 상부에 증착된 Pt막을 함께 제거하여 애노드 전극을 형성함으로써 종래기술에서 Pt 식각공정을 통해 애노드 전극을 형성하는 공정에서 발생하는 기판의 손상을 방지할 수 있다. As described above, according to the present invention, in the method of manufacturing a semiconductor device in which an SCB diode and a logic device in which Pt is applied to an anode electrode are implemented in one chip, a photoresist pattern having an open anode region is formed and then a photo By depositing a Pt film on the anode region and the photoresist pattern so that the Pt film is not deposited on the inner wall of the resist pattern, and removing the photoresist pattern through the strip process, while removing the Pt film deposited on the upper portion together to form an anode electrode In the prior art, it is possible to prevent damage to the substrate generated in the process of forming the anode electrode through the Pt etching process.
또한, 본 발명에 의하면, Pt 식각공정을 적용하는 종래기술에 따른 반도체 소자의 제조방법에서 단차에 의해 로직 소자의 스페이서에 잔류되는 Pt막을 원천적으로 제거하여 Pt막의 잔류에 의해 소자의 특성이 열화되는 것을 원천적으로 방지 할 수 있다. In addition, according to the present invention, in the method of manufacturing a semiconductor device according to the prior art to which the Pt etching process is applied, the characteristic of the device is deteriorated due to the residual of the Pt film by removing the Pt film remaining in the spacer of the logic device by a step. Can be prevented at the source.
또한, 본 발명에 의하면, 일함수가 높은 Pt막을 적용하여 애노드 전극을 형성함으로써 리버스 리키지 특성을 개선시켜 고주파 소자의 특성 저하없이 고주파 SOC(System On Chip)를 제작할 수 있다. In addition, according to the present invention, an anode electrode is formed by applying a Pt film having a high work function to improve reverse leakage characteristics, thereby manufacturing a high frequency SOC (System On Chip) without deteriorating the characteristics of the high frequency device.
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