KR20060079380A - Method for treating edge of semiconductor wafer - Google Patents

Method for treating edge of semiconductor wafer Download PDF

Info

Publication number
KR20060079380A
KR20060079380A KR1020040117532A KR20040117532A KR20060079380A KR 20060079380 A KR20060079380 A KR 20060079380A KR 1020040117532 A KR1020040117532 A KR 1020040117532A KR 20040117532 A KR20040117532 A KR 20040117532A KR 20060079380 A KR20060079380 A KR 20060079380A
Authority
KR
South Korea
Prior art keywords
wafer
dielectric layer
edge
semiconductor wafer
etching
Prior art date
Application number
KR1020040117532A
Other languages
Korean (ko)
Inventor
김수곤
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040117532A priority Critical patent/KR20060079380A/en
Publication of KR20060079380A publication Critical patent/KR20060079380A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32366—Localised processing
    • H01J37/32385—Treating the edge of the workpieces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Abstract

반도체 웨이퍼의 모서리 처리 방법을 개시한다. 본 방법은, 유전체층 및 금속 배선층이 적층된 반도체 웨이퍼의 모서리 처리 방법으로서, 상기 유전체층 전면에 등방성 식각률이 높은 라이트 플라즈마 에칭(Light Plazma Etching)을 실시하여 상기 웨이퍼의 모서리 영역을 에칭하는 것을 특징으로 한다. 그리하여, 후속하는 반도체 제조 공정에서 금속 라인이 유전체층 외부로 돌출됨으로 인해 발생할 수 있는 아칭(arching) 현상을 방지할 수 있고, 또한 웨이퍼의 모서리를 보다 정확한 위치 제어를 통해 처리할 수 있다.Disclosed is a method for processing a corner of a semiconductor wafer. The method is an edge treatment method of a semiconductor wafer in which a dielectric layer and a metal wiring layer are stacked, and the edge region of the wafer is etched by performing light plasma etching with high isotropic etching rate on the entire surface of the dielectric layer. . Thus, in subsequent semiconductor manufacturing processes, arching, which may occur due to the protruding of the metal lines out of the dielectric layer, may be prevented, and the edges of the wafer may be processed through more accurate position control.

Description

반도체 웨이퍼의 모서리 처리 방법{Method for Treating Edge of Semiconductor Wafer}Method for Treating Edge of Semiconductor Wafer

도 1은 종래 사진 공정에서 EBR(Edge Bead Removal) 공정을 수행하기 위한 장치의 개요도이다.1 is a schematic diagram of an apparatus for performing an edge bead (EBR) process in a conventional photographic process.

도 2a는 EBR 처리 전의 웨이퍼의 모서리 영역을 도시한 부분 단면도이고, 도 2b는 EBR 공정에 의해 처리된 웨이퍼의 모서리 영역을 도시한 부분 단면도이다.FIG. 2A is a partial cross sectional view showing a corner region of the wafer before the EBR process, and FIG. 2B is a partial cross sectional view showing a corner region of the wafer processed by the EBR process.

도 3은 본 발명의 일 실시예로서 플라즈마에 의해 웨이퍼의 모서리를 처리하기 위한 장치의 개요도이다.3 is a schematic diagram of an apparatus for processing edges of a wafer by plasma as one embodiment of the present invention.

도 4a는 가공 전의 웨이퍼의 모서리 영역을 도시한 부분 단면도이고, 도 4b는 본 발명에 따른 모서리 처리 방법에 의해 가공된 웨이퍼의 모서리 영역을 도시한 단면도이다. 4A is a partial cross-sectional view showing a corner region of a wafer before processing, and FIG. 4B is a cross-sectional view showing a corner region of a wafer processed by the edge processing method according to the present invention.

본 발명은 반도체 웨이퍼의 모서리 처리 방법으로서, 보다 자세하게는, 복수의 금속 배선층 및 유전체층이 적층된 반도체 웨이퍼의 모서리를 처리함에 있어서 금속 라인이 유전체층 외부로 돌출됨으로 인해 발생할 수 있는 아칭(arching) 현상을 방지할 수 있고, 또한 웨이퍼의 모서리를 보다 정확한 위치 제어를 통해 처리할 수 있으며, 재현성이 뛰어난 반도체 웨이퍼의 모서리 처리 방법에 관한 것이다.The present invention relates to a method of processing a corner of a semiconductor wafer, and more particularly, in order to process an edge of a semiconductor wafer in which a plurality of metal wiring layers and dielectric layers are stacked, an arching phenomenon that may occur due to protruding metal lines outside the dielectric layer. The present invention relates to a method for processing a corner of a semiconductor wafer, which can be prevented, and the edge of the wafer can be processed through more accurate position control, and has excellent reproducibility.

반도체 제조 공정 중에서 웨이퍼의 모서리 부분을 제대로 처리하지 않을 경우에 후속 공정에서 결함을 야기하는 오염원으로 작용할 수 있다. 따라서, 일반적으로 웨이퍼에 감광막을 도포한 후 소정의 화학 처리제를 사용하여 모서리 부분의 감광막을 제거함으로써 파티클 발생 현상을 방지하는 이른바 EBR(Edge Bead Removal) 공정에 의해 웨이퍼의 모서리 부분을 처리하게 된다.If the edges of the wafer are not properly handled during the semiconductor manufacturing process, they can act as contaminants that cause defects in subsequent processes. Therefore, in general, the edge portion of the wafer is treated by a so-called edge bead removal (EBR) process which prevents particle generation by applying a photosensitive film to the wafer and then removing the photosensitive film at the edge portion using a predetermined chemical treatment agent.

도 1에는 종래 감광막 코팅 장치를 나타내었다. 여기서, 웨이퍼(10)는 웨이퍼 척(20) 위에 고정되어 일정 속도로 회전된다. 웨이퍼(10)의 중앙부 상측에 배치된 감광제 분사 노즐(40)을 통하여 감광제가 웨이퍼(10) 위에 분사되면, 웨이퍼 척(20)에 의해 웨이퍼(10)가 회전하고 있으므로 원심력에 의해 웨이퍼(10) 전체에 균일하게 도포된다.Figure 1 shows a conventional photoresist coating device. Here, the wafer 10 is fixed on the wafer chuck 20 and rotated at a constant speed. When the photosensitive agent is injected onto the wafer 10 through the photosensitive agent injection nozzle 40 disposed above the central portion of the wafer 10, the wafer 10 is rotated by the wafer chuck 20, so that the wafer 10 is subjected to centrifugal force. It is applied uniformly to the whole.

한편, 웨이퍼(10)의 모서리 부분에는 EBR 장치가 배치된다. EBR 장치는 웨이퍼(10)의 모서리 부분에 도포된 감광막을 제거하기 위한 액상 화학 처리제가 분사되는 분사 노즐(30) 및 노즐 팁(32)을 포함한다. 노즐 팁(32)은 웨이퍼(10)의 가장자리에 배치된다. 분사 노즐(30) 및 노즐 팁(32)을 통해 화학 처리제를 분사함으로써 웨이퍼(10) 가장자리 영역에 도포된 감광막을 제거하게 된다.On the other hand, an EBR device is disposed at the corner of the wafer 10. The EBR apparatus includes a spray nozzle 30 and a nozzle tip 32 to which a liquid chemical treatment agent is sprayed to remove a photosensitive film applied to an edge portion of the wafer 10. The nozzle tip 32 is disposed at the edge of the wafer 10. The chemical treatment agent is sprayed through the spray nozzle 30 and the nozzle tip 32 to remove the photosensitive film applied to the edge region of the wafer 10.

이와 같이, 종래 웨이퍼 모서리 처리는 웨이퍼에 감광막을 도포한 후 액상 화학 처리제를 이용하여 웨이퍼 모서리 영역에서의 감광막을 제거하는 방식으로 수 행된다. 이러한 액상의 화학 처리제에 의한 웨이퍼의 모서리 처리는 제거 영역에 대한 정확한 조절이 어렵고 또한 재현성이 좋지 않다. As described above, the conventional wafer edge treatment is performed by applying a photoresist film to the wafer and then removing the photoresist film in the wafer edge region by using a liquid chemical treatment agent. The edge treatment of the wafer by such a liquid chemical treatment agent is difficult to precisely control the removal area and is poor in reproducibility.

특히, 금속 공정과 절연막 공정이 중첩 반복되는 반도체 공정의 후반 공정에서는, 웨이퍼의 모서리 처리가 제대로 되지 않을 경우에 파티클의 원인이 된다. 도 2a 에는 기판(11) 상에 금속 배선층(13) 및 유전체층(15)이 형성된 반도체 웨이퍼의 모서리를 종래의 화학 처리제를 이용한 EBR 공정으로 처리하는 상태를 도시하였다. 웨이퍼의 모서리 처리는 사진 공정에서 웨이퍼 위에 감광막(17)을 형성한 후 종래의 EBR 장치를 통하여 웨이퍼 모서리 부분을 제거하게 된다.Particularly, in the latter step of the semiconductor process in which the metal process and the insulating film process overlap, the particle is caused when the edge treatment of the wafer is not performed properly. FIG. 2A illustrates a state in which edges of the semiconductor wafer on which the metallization layer 13 and the dielectric layer 15 are formed on the substrate 11 are treated by an EBR process using a conventional chemical treatment agent. In the edge treatment of the wafer, the photosensitive film 17 is formed on the wafer in the photolithography process, and then the edge portion of the wafer is removed through a conventional EBR apparatus.

이 경우, 도 2b에 보듯이, 종래 화학 처리제를 이용한 EBR 공정에서는 위치 제어 및 재현성이 어려우므로, 'A'영역과 같이 최종 처리된 웨이퍼의 모서리 영역에서 금속 라인(13)이 절연막층(15) 외부로 돌출될 수 있다. 따라서, 이는 후속 공정인 절연막 식각 공정에서 외부로 돌출된 금속 라인(13)에 플라즈마에 의한 차지 업(charge up) 현상이 발생하여 아칭(arching)에 의해 금속 라인(13)이 손상되기도 한다.In this case, as shown in FIG. 2B, since the position control and reproducibility are difficult in the EBR process using a conventional chemical treatment agent, the metal line 13 is formed on the insulating film layer 15 in the corner region of the final processed wafer such as the 'A' region. It may protrude to the outside. Therefore, this may cause a charge up phenomenon due to plasma to the metal line 13 protruding to the outside in a subsequent insulating film etching process, and the metal line 13 may be damaged by arching.

본 발명은 상술한 문제점을 해결하기 위해 창안된 것으로서, 후속하는 반도체 제조 공정에서 금속 라인이 유전체층 외부로 돌출됨으로 인해 발생할 수 있는 아칭(arching) 현상을 방지할 수 있고, 또한 웨이퍼의 모서리를 보다 정확한 위치 제어를 통해 처리할 수 있으며, 재현성이 뛰어난 반도체 웨이퍼의 모서리 처리 방법을 제공하고자 한다.The present invention has been devised to solve the above-described problem, and can prevent arching, which may occur due to protruding metal lines out of the dielectric layer in a subsequent semiconductor manufacturing process, and also more precisely corrects edges of the wafer. The present invention provides a method for processing edges of semiconductor wafers, which can be processed through position control and has excellent reproducibility.

본 발명에 따르면, 유전체층 및 금속 배선층이 적층된 반도체 웨이퍼의 모서리 처리 방법에 있어서, 상기 유전체층 전면에 등방성 식각률이 높은 라이트 플라즈마 에칭(Light Plazma Etching)을 실시하여 상기 웨이퍼의 모서리 영역을 에칭함으로써 상술한 목적을 달성할 수 있다. 여기의 라이트 플라즈마 에칭은 플라즈마 처리 이온의 가스 주입량 또는 고주파 인가 전력 중 적어도 하나를 조절하여 수행될 수 있다.According to the present invention, in the edge processing method of a semiconductor wafer in which a dielectric layer and a metal wiring layer are stacked, the above-described surface is etched by performing Light Plasma Etching with high isotropic etching rate on the entire surface of the dielectric layer. The purpose can be achieved. The light plasma etching may be performed by adjusting at least one of the gas injection amount of the plasma treatment ions or the high frequency applied power.

이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 반도체 웨이퍼의 모서리 처리 방법의 바람직한 실시예를 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the edge processing method of a semiconductor wafer according to the present invention.

도 3에는 본 발명에 따른 웨이퍼의 모서리 처리 방법에 사용되는 플라즈마 장치의 대략적인 개요도를 도시하였다. 이와 같은 플라즈마 에칭 장치는 진공 장치에 연결된 기밀 용기(미도시)를 포함하고, 상기 기밀 용기 내에 한쌍의 알루미늄 전극(310, 320)이 배치된다. 한쌍의 알루미늄 전극 중 하부에 배치된 전극(320) 위에 피처리 기판으로서 반도체 웨이퍼(100)가 배치되는데, 웨이퍼(100)는 하부 전극(320) 위에 배치된 정전척(200; Electrostatic Chuck)에 의해 고정된다.Figure 3 shows a schematic overview of the plasma apparatus used in the edge treatment method of the wafer according to the present invention. Such a plasma etching apparatus includes an airtight container (not shown) connected to a vacuum apparatus, and a pair of aluminum electrodes 310 and 320 are disposed in the airtight container. The semiconductor wafer 100 is disposed as a substrate to be processed on an electrode 320 disposed below the pair of aluminum electrodes, and the wafer 100 is formed by an electrostatic chuck 200 disposed on the lower electrode 320. It is fixed.

여기서, 한쌍의 알루미늄 전극(310, 320)은 RF 전원(400)에 접속되는데, RF 전력원은 일반적으로 주파수 13.56MHz에서 동작한다. 그리하여, 한쌍의 전극(310, 320)에 RF 전원(400)을 인가하고 동시에 각 전극 사이에 처리 가스를 공급하여 처리 가스를 플라즈마(P)화하고, 이에 의해 반도체 웨이퍼(100)의 표면을 에칭하게 된다. Here, a pair of aluminum electrodes 310, 320 are connected to the RF power source 400, where the RF power source generally operates at a frequency of 13.56 MHz. Thus, the RF power supply 400 is applied to the pair of electrodes 310 and 320 and at the same time, the processing gas is supplied between the electrodes to convert the processing gas into plasma P, thereby etching the surface of the semiconductor wafer 100. Done.                     

위와 같이 배치된 플라즈마 시스템에서, 도 4a에 도시한 바와 같이, 기판(100)에 유전체층(150)이 그대로 남아 있는 상태의 웨이퍼에 플라즈마 에칭을 실시한다. 다만, 여기의 플라즈마 에칭은 라이트 플라즈마 에칭(Light Plazma Etching)에 의한다. 이는 후속 공정인 금속 증착 공정에서 필름의 증착 불량을 유발할 수 있는 모서리 부분을 제거하기 위한 것이다.In the plasma system arranged as above, as shown in FIG. 4A, plasma etching is performed on the wafer in which the dielectric layer 150 remains on the substrate 100. However, the plasma etching here is by Light Plasma Etching. This is to remove the edge portion which may cause the deposition failure of the film in the subsequent metal deposition process.

일반적으로 플라즈마에 의한 에칭은 이방성을 가진다. 그러나, 라이트 플라즈마 에칭에 의하면 이온의 가속 에너지가 상대적으로 작아서 어느 정도의 등방성 식각이 가능하게 된다. 즉, 플라즈마 처리 가스의 유량 또는 고주파 인가 전원 등을 조절하여 유전체층(150)이 손상되지 않을 정도로 약하게 플라즈마 에칭을 행하면 어느 정도 등방성 식각 효과를 얻을 수 있다. 도 4a에 도시한 바와 같이, 유전체층(150)의 전면에 라이트 플라즈마 에칭을 실시하게 되면 웨이퍼(100)의 중앙 영역에 형성된 유전체층은 크게 손상되지 않으면서 모서리 영역에서만 에칭이 수행될 수 있다. 이에 의해 모서리 부분만 에칭하는 것이 가능해진다.In general, etching by plasma has anisotropy. However, according to the light plasma etching, the acceleration energy of ions is relatively small, so that some isotropic etching is possible. That is, if the plasma etching is performed so that the dielectric layer 150 is not damaged by adjusting the flow rate of the plasma processing gas or the high frequency applied power source, the isotropic etching effect can be obtained to some extent. As shown in FIG. 4A, when the light plasma etching is performed on the entire surface of the dielectric layer 150, the etching may be performed only at the corner region without significantly damaging the dielectric layer formed in the center region of the wafer 100. As a result, only the edge portion can be etched.

상술한 라이트 플라즈마 에칭에 의하면, 금속 라인(130)이 유전체층(150)의 외부로 돌출되지 않도록 유전체층(150)의 제거 영역을 보다 정확하게 제어할 수 있다.According to the above-described light plasma etching, the removal region of the dielectric layer 150 may be more accurately controlled so that the metal line 130 does not protrude out of the dielectric layer 150.

한편, 본 발명에 따른 모서리 처리 방법은 종래 사진 공정에서 감광막을 이용하여 모서리 처리를 수행하지 않고 진행된다. 따라서, 사진 공정에서 처리되지 않은 웨이퍼의 모서리 영역에 잔존하는 감광막 성분이 플라즈마 장비의 오염을 야기할 수 있다. 그러나 이러한 문제는 정전척(200)을 사용하여 해결할 수 있다. On the other hand, the edge treatment method according to the present invention proceeds without performing the edge treatment using a photosensitive film in the conventional photographic process. Thus, the photoresist component remaining in the corner region of the wafer that has not been processed in the photographing process may cause contamination of the plasma equipment. However, this problem can be solved using the electrostatic chuck 200.                     

또한, 유전체층(150)의 위치를 정확하게 제어하여 제거할 수 있는 방법으로서 CMP 공정을 이용하는 것도 가능하다.In addition, it is also possible to use a CMP process as a method that can accurately control the position of the dielectric layer 150 to be removed.

본 발명에 의하면, 후속하는 반도체 제조 공정에서 금속 라인이 유전체층 외부로 돌출됨으로 인해 발생할 수 있는 아칭(arching) 현상을 방지할 수 있고, 또한 웨이퍼의 모서리를 보다 정확한 위치 제어를 통해 처리할 수 있으며, 재현성이 뛰어난 반도체 웨이퍼의 모서리 처리 방법을 제공할 수 있다. 그러므로, 종래 사진 공정에서 EBR(Edge Bead Removal) 처리함으로써 야기되는 결함 및 아칭(arching) 현상으로 인한 불량을 근본적으로 방지할 수 있다.According to the present invention, it is possible to prevent arching, which may be caused by the metal line protruding out of the dielectric layer in a subsequent semiconductor manufacturing process, and to process the edge of the wafer through more accurate position control, The edge processing method of the semiconductor wafer excellent in reproducibility can be provided. Therefore, it is possible to fundamentally prevent defects caused by defects and arching phenomena caused by Edge Bead Removal (EBR) in the conventional photographic process.

지금까지 본 발명에 따른 반도체 웨이퍼의 모서리 처리 방법에 대하여 바람직한 실시예를 기초로 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.So far, the method for processing a corner of a semiconductor wafer according to the present invention has been described based on a preferred embodiment, but those skilled in the art to which the present invention pertains modified form without departing from the essential characteristics of the present invention Can be implemented. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation. Should be interpreted as being included in.

Claims (3)

유전체층 및 금속 배선층이 적층된 반도체 웨이퍼의 모서리 처리 방법에서,In the edge processing method of a semiconductor wafer in which a dielectric layer and a metal wiring layer are laminated, 상기 유전체층 전면에 등방성 식각률이 높은 라이트 플라즈마 에칭(Light Plazma Etching)을 실시하여 상기 웨이퍼의 모서리 영역을 에칭하는 것을 특징으로 하는 웨이퍼 모서리 처리 방법.And etching a corner region of the wafer by performing light plasma etching with a high isotropic etching rate on the entire surface of the dielectric layer. 제 1 항에 있어서,The method of claim 1, 상기 라이트 플라즈마 에칭은 플라즈마 처리 이온의 가스 주입량 또는 고주파 인가 전력 중 적어도 하나를 조절하여 수행되는 것을 특징으로 하는 웨이퍼 모서리 처리 방법.The light plasma etching is performed by adjusting at least one of the gas injection amount or the high frequency applied power of the plasma treatment ions. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 라이트 플라즈마 에칭은 상기 웨이퍼를 정천척(ESC)에 고정하여 실시하는 것을 특징으로 하는 웨이퍼 모서리 처리 방법.And the light plasma etching is performed by fixing the wafer to an anchoring chuck (ESC).
KR1020040117532A 2004-12-30 2004-12-30 Method for treating edge of semiconductor wafer KR20060079380A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117532A KR20060079380A (en) 2004-12-30 2004-12-30 Method for treating edge of semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117532A KR20060079380A (en) 2004-12-30 2004-12-30 Method for treating edge of semiconductor wafer

Publications (1)

Publication Number Publication Date
KR20060079380A true KR20060079380A (en) 2006-07-06

Family

ID=37171020

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117532A KR20060079380A (en) 2004-12-30 2004-12-30 Method for treating edge of semiconductor wafer

Country Status (1)

Country Link
KR (1) KR20060079380A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110571166A (en) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 Crystal edge etching method and semiconductor device manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110571166A (en) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 Crystal edge etching method and semiconductor device manufacturing method
CN110571166B (en) * 2018-06-05 2022-02-15 中芯国际集成电路制造(上海)有限公司 Crystal edge etching method and semiconductor device manufacturing method

Similar Documents

Publication Publication Date Title
JP7065311B2 (en) Method of manufacturing element chips
JP4275095B2 (en) Manufacturing method of semiconductor chip
JP4447325B2 (en) Method for dividing semiconductor wafer
JP4285455B2 (en) Manufacturing method of semiconductor chip
US20090109595A1 (en) Method and system for performing electrostatic chuck clamping in track lithography tools
US8563332B2 (en) Wafer reclamation method and wafer reclamation apparatus
JP2006295067A (en) Method of manufacturing semiconductor chip
KR20180112063A (en) Selective SiARC removal
KR100778255B1 (en) Method of processing substrate and chemical used in the same
KR100838917B1 (en) Method of plasma etching with pattern mask
US20100003825A1 (en) Plasma etching method, control program and computer storage medium
JP2019212765A (en) Method for manufacturing element chip
US20100129941A1 (en) Processing method for uniformizing film thickness distribution of layer having predetermined film thickness formed on surface of silicon wafer and processing method for uniformizing thickness distribution of silicon wafer
US7247575B2 (en) Multi-step EBR process for photoresist removal
US20050161435A1 (en) Method of plasma etching
US20220199411A1 (en) Method for producing element chips
KR20060079380A (en) Method for treating edge of semiconductor wafer
CN110571166B (en) Crystal edge etching method and semiconductor device manufacturing method
US5372677A (en) Method of manufacturing semiconductor devices
JP2007081221A (en) Plasma treatment apparatus and treatment method
JP2005026348A (en) Plasma treatment method
US20070077772A1 (en) Apparatus and method for manufacturing semiconductor device using plasma
JP7296601B2 (en) Element chip cleaning method and element chip manufacturing method
KR100744277B1 (en) Apparatus for bead in the edge of a semiconductor wafer
KR100643465B1 (en) Method and Apparatus for Removing Edge Bead of Spin on Glass Layer

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination