KR20060079370A - 균일한 채널 농도 분포를 갖는 수평형 디모스 트랜지스터 - Google Patents

균일한 채널 농도 분포를 갖는 수평형 디모스 트랜지스터 Download PDF

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Abstract

본 발명의 균일한 채널 분포를 갖는 수평형 디모스(LDMOS) 트랜지스터는, 제1 도전형의 드리프트 영역과, 드리프트 영역의 상부에 배치되어 상부의 채널 영역을 갖는 제2 도전형의 바디 영역과, 바디 영역의 상부에 배치되는 제1 도전형의 소스 영역과, 바디 영역의 상부에서 소스 영역을 둘러싸도록 배치되는 제1 도전형의 제1 불순물 영역과, 드리프트 영역의 상부에서 바디 영역과 일정간격 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역과, 확장된 드레인 영역의 상부에 배치되는 제1 도전형의 드레인 영역과, 그리고 채널 영역 위에서 순차적으로 배치되는 게이트 절연막 및 게이트 도전막을 구비한다.
수평형 디모스, LDMOS 트랜지스터, 채널 영역, 불순물 농도 분포, 채널 길이

Description

균일한 채널 농도 분포를 갖는 수평형 디모스 트랜지스터{Lateral DMOS transistor having uniform channel concentration distribution}
도 1은 종래의 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
도 2는 도 1의 수평형 디모스 트랜지스터의 채널 영역 근처에서의 불순물 농도를 나타내 보인 그래프이다.
도 3은 본 발명에 따른 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
도 4는 도 3의 수평형 디모스 트랜지스터의 채널 영역 근처에서의 불순물 농도를 나타내 보인 그래프이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 균일한 채널 농도 분포를 갖는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor) 트랜지스터에 관한 것이다.
도 1은 종래의 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
도 1을 참조하면, 소자분리막(110)에 의해 활성 영역이 한정되는 n-형 반도체 기판(100) 위에 p형 바디 영역(120)과 n-형 확장된 드레인 영역(130)이 상호 일정 간격 이격되도록 배치된다. n-형 반도체 기판(100)은 드리프트 영역(drift region)으로 사용된다. p형 바디 영역(120)의 상부에는 n+형 소스 영역(140)이 배치된다. p형 바디 영역(120)의 상부 영역중 n+형 소스 영역(140)에 인접하고 게이트 절연막(160) 및 게이트 도전막(170)과 중첩되는 부분은 채널 영역(121)이다. n-형 확장된 드레인 영역(130)의 상부에는 n+형 드레인 영역(150)이 배치된다.
상기 채널 영역(121) 위에는 게이트 절연막(160)과 게이트 도전막(170)이 순차적으로 적층되고, 게이트 도전막(170)의 측벽에는 게이트 스페이서막(180)이 형성된다. 비록 도면에 상세하게 나타내지는 않았지만, 게이트 스페이서막(180)을 형성하기 전에 1차 이온 주입 공정을 수행하고, 게이트 스페이서막(180)을 형성한 후에 2차 이온 주입 공정을 수행하여 2중 확산(double diffuse)시킴으로써 디모스 트랜지스터 구조가 만들어진다. n+형 소스 영역(140) 및 n+형 드레인 영역(150)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 전기적으로 연결된다.
도 2는 도 1의 수평형 디모스 트랜지스터의 채널 영역 근처에서의 불순물 농도를 나타내 보인 그래프이다.
도 2를 참조하면, n+형 소스 영역(140)에서의 불순물 농도는, 도면에서 "A1"로 나타낸 바와 같이, 고농도로서 채널 영역(121)에 가까워질수록 농도가 감소한다. 그리고 p형 바디 영역(120)의 상부 채널 영역(121)에서는, 도면에서 "B1"으로 나타낸 바와 같이, 상대적으로 저농도로서 드리프트 영역인 n-형 반도체 기판(100)에 가까워질수록 농도가 감소한다. 반면에 드리프트 영역인 n-형 반도체 기판(100)의 표면에서는, 도면에서 "C1"로 나타낸 바와 같이 일정한 농도를 나타낸다.
그런데 일반적으로 소망하는 브레이크다운 전압을 얻기 위해서는 그에 적당한 채널 영역(121)에서의 균일한 농도 분포를 가지고 있어야 되는데, 상기 도 2에 나타낸 바와 같이, 종래의 수평형 디모스 트랜지스터는, 경사진 접합(grade junction)을 갖고 있으므로, 채널 영역(121)의 길이를 단축시킬 수 없어서 소자의 집적도 증가에 제약으로 작용한다는 문제를 갖는다.
본 발명이 이루고자 하는 기술적 과제는 채널에서의 불순물 농도의 분포가 균일하도록 하여 채널 길이를 줄일 수 있도록 하는 수평형 디모스 트랜지스터를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 균일한 채널 분포를 갖는 수평형 디모스 트랜지스터는,
제1 도전형의 드리프트 영역;
상기 드리프트 영역의 상부에 배치되어 상부의 채널 영역을 갖는 제2 도전형의 바디 영역;
상기 바디 영역의 상부에 배치되는 제1 도전형의 소스 영역;
상기 바디 영역의 상부에서 상기 소스 영역을 둘러싸도록 배치되는 제1 도전형의 제1 불순물 영역;
상기 드리프트 영역의 상부에서 상기 바디 영역과 일정간격 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역;
상기 확장된 드레인 영역의 상부에 배치되는 제1 도전형의 드레인 영역; 및
상기 채널 영역 위에서 순차적으로 배치되는 게이트 절연막 및 게이트 도전막을 구비하는 것을 특징으로 한다.
상기 제1 도전형의 제1 불순물 영역에서의 불순물 농도는 상기 소스 영역에서의 불순물 농도보다 저농도인 것이 바람직하다.
상기 바디 영역 상부의 채널 영역은 상기 제1 도전형의 제1 불순물 영역을 둘러싸는 영역인 것이 바람직하다.
본 발명에 있어서, 상기 바디 영역의 채널 영역과 상기 제1 도전형의 확장된 드레인 영역 사이에 배치되는 제1 도전형의 제2 불순물 영역을 더 구비할 수 있다.
이 경우 상기 제1 도전형의 제2 불순물 영역에서의 불순물 농도는 상기 제1 도전형의 드리프트 영역에서의 불순물 농도보다 상대적으로 낮은 것이 바람직하다.
본 발명에 있어서, 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형일 수 있다.
본 발명에 있어서, 상기 드리프트 영역은 제1 도전형의 반도체 기판일 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명에 따른 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
도 3을 참조하면, 소자분리막(210)에 의해 활성 영역이 한정되는 n-형 반도체 기판(200) 위에 p형 바디 영역(220)과 n-형 확장된 드레인 영역(230)이 상호 일정 간격 이격되도록 배치된다. n-형 반도체 기판(200)은 드리프트 영역(drift region)으로 사용된다. 경우에 따라서는 반도체 기판 위에 별도의 드리프트 영역이 형성될 수도 있다. p형 바디 영역(220)의 상부에는 n+형 소스 영역(240)이 배치된다. n+형 소스 영역(240)은 n-형 제1 불순물 영역(241)에 의해 둘러싸인다. n- 형 제1 불순물 영역(241)은 n+형 소스 영역(240)의 불순물 농도보다 낮은 불순물 농도를 갖는다. 상기 n-형 제1 불순물 영역(241)으로 인하여, p형 바디 영역(220)의 상부 영역에 형성되는 채널 영역(221)의 길이는 n-형 제1 불순물 영역(241)이 없는 경우 와 비교하여 상대적으로 더 짧아진다.
한편 p형 바디 영역(220)의 채널 영역(221)과 n-형 확장된 드레인 영역(230) 사이의 n형 반도체 기판(200) 표면에는 n-형 제2 불순물 영역(242)이 배치된다. 이 n-형 제2 불순물 영역(242)은 n-형 반도체 기판(200)에서의 불순물 농도보다 낮은 불순물 농도를 갖는다. 따라서 n-형 제2 불순물 영역(242)에 인접하는 채널 영역(221)에서의 불순물 농도는 n-형 제2 불순물 영역(242)에 가까워지더라도 크게 떨어지지 않는다. 상기 n-형 제2 불순물 영역(242)의 일 단부는 채널 영역(221)의 단부와 중첩될 수 있으며, 이 경우 채널 영역(221)의 길이는 더 짧아진다.
상기 n-형 확장된 드레인 영역(230)의 상부에는 n+형 드레인 영역(250)이 배치된다. 그리고 상기 채널 영역(221) 위에는 게이트 절연막(260)과 게이트 도전막(270)이 순차적으로 적층되는 게이트스택이 배치되고, 게이트 도전막(270)의 측벽에는 게이트 스페이서막(280)이 형성된다. 비록 도면에 상세하게 나타내지는 않았지만, 게이트 스페이서막(280)을 형성하기 전에 1차 이온 주입 공정을 수행하고, 게이트 스페이서막(280)을 형성한 후에 2차 이온 주입 공정을 수행하여 2중 확산(double diffuse)시킴으로써 디모스 트랜지스터 구조가 만들어진다. n+형 소스 영역(240) 및 n+형 드레인 영역(250)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레 인 전극(D)과 전기적으로 연결된다.
도 4는 도 3의 수평형 디모스 트랜지스터의 채널 영역 근처에서의 불순물 농도를 나타내 보인 그래프이다.
도 4를 참조하면, n+형 소스 영역(240)에서의 불순물 농도는, 도면에서 "A2"로 나타낸 바와 같이, 고농도로서 n-형 제1 불순물 영역(241)에 가까워질수록 농도가 감소한다. 그러나 n-형 제1 불순물 영역(241)에서의 불순물 농도는, 도면에서 "B2"으로 나타낸 바와 같이, 비록 저농도이지만 일정한 분포를 갖는다. 그리고 p형 바디 영역(220)의 상부 채널 영역(221)에서는, 도면에서 "C2"으로 나타낸 바와 같이, 일정한 불순물 농도 분포를 나타낸다. 이는 상기 채널 영역(221)과 n-형 확장된 드레인 영역(230) 사이에 n-형 반도체 기판(200)에 비하여 상대적으로 저농도인 n-형 제2 불순물 영역(242)이 배치되어 있기 때문이며, 따라서 n-형 제2 불순물 영역(242)에 가까워지더라도 채널 영역(221)에서의 불순물 농도는 거의 일정한 분포를 나타낸다. 한편 n-형 제2 불순물 영역(242) 내에서의 불순물 농도는, 도면에서 "D2"로 나타낸 바와 같이, 일정한 농도를 나타낸다.
지금까지 설명한 바와 같이, 본 발명에 따른 수평형 디모스 트랜지스터에 의하면, 소스 영역 둘레에 배치되는 제1 불순물 영역을 포함함으로써, 바디 영역 상 부의 채널 영역의 길이를 줄일 수 있으며, 또한 채널 영역 양쪽에 배치되는 제1 불순물 영역 및 제2 불순물 영역으로 인하여 균일한 불순물 농도 분포를 갖도록 할 수 있다. 이에 따라 채널 영역의 길이를 줄이면서 동시에 브레이크다운 전압을 유지할 수 있으며 향상된 온저항 특성을 나타낼 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (7)

  1. 제1 도전형의 드리프트 영역;
    상기 드리프트 영역의 상부에 배치되어 상부의 채널 영역을 갖는 제2 도전형의 바디 영역;
    상기 바디 영역의 상부에 배치되는 제1 도전형의 소스 영역;
    상기 바디 영역의 상부에서 상기 소스 영역을 둘러싸도록 배치되는 제1 도전형의 제1 불순물 영역;
    상기 드리프트 영역의 상부에서 상기 바디 영역과 일정간격 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역;
    상기 확장된 드레인 영역의 상부에 배치되는 제1 도전형의 드레인 영역; 및
    상기 채널 영역 위에서 순차적으로 배치되는 게이트 절연막 및 게이트 도전막을 구비하는 것을 특징으로 하는 수평형 디모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 제1 도전형의 제1 불순물 영역에서의 불순물 농도는 상기 소스 영역에서의 불순물 농도보다 저농도인 것을 특징으로 하는 수평형 디모스 트랜지스터.
  3. 제 1항에 있어서,
    상기 바디 영역 상부의 채널 영역은 상기 제1 도전형의 제1 불순물 영역을 둘러싸는 영역인 것을 특징으로 하는 수평형 디모스 트랜지스터.
  4. 제 1항에 있어서,
    상기 바디 영역의 채널 영역과 상기 제1 도전형의 확장된 드레인 영역 사이에 배치되는 제1 도전형의 제2 불순물 영역을 더 구비하는 것을 특징으로 하는 수평형 디모스 트랜지스터.
  5. 제 4항에 있어서,
    상기 제1 도전형의 제2 불순물 영역에서의 불순물 농도는 상기 제1 도전형의 드리프트 영역에서의 불순물 농도보다 상대적으로 낮은 것을 특징으로 하는 수평형 디모스 트랜지스터.
  6. 제 1항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 것을 특징으로 하는 수평형 디모스 트랜지스터.
  7. 제 1항에 있어서,
    상기 드리프트 영역은 제1 도전형의 반도체 기판인 것을 특징으로 하는 수평형 디모스 트랜지스터.
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