KR20060078663A - Method for forming of copper line of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 하부 구리 배선이 형성된 반도체 기판의 상부에 배리어막을 형성하는 단계와, 상기 배리어막을 선택적으로 식각하여 캐패시터가 형성될 부분의 상기 구리 배선을 노출시키는 단계와, 상기 결과물의 상부에 하부 전극을 형성하는 단계와, 상기 하부 전극을 산화 분위기 하에서 열처리하는 단계와, 상기 결과물의 상부에 유전막을 형성하는 단계와, 상기 결과물의 상부에 상부 전극을 형성하는 단계와, 상기 상부 전극을 산화 분위기 하에서 열처리하는 단계와, 상기 하부 전극, 유전막 및 상부 전극을 패터닝하여 캐패시터를 형성하는 단계를 포함하는 방법을 개시한다.The present invention relates to a method of forming a copper wiring of a semiconductor device, the method comprising: forming a barrier film on an upper portion of a semiconductor substrate on which lower copper wiring is formed, and selectively etching the barrier film to expose the copper wiring of a portion where a capacitor is to be formed. Forming a lower electrode on top of the resultant, heat treating the lower electrode under an oxidizing atmosphere, forming a dielectric layer on top of the resultant, and forming an upper electrode on top of the resultant And heat treating the upper electrode under an oxidizing atmosphere, and patterning the lower electrode, the dielectric film, and the upper electrode to form a capacitor.

Description

반도체 소자의 구리 배선 형성방법{Method for Forming of Copper Line of Semiconductor Device}Copper wiring formation method of semiconductor device {Method for Forming of Copper Line of Semiconductor Device}

도 1은 종래 기술에 따른 반도체 소자의 구리 배선의 구조를 도시하는 단면도.1 is a cross-sectional view showing a structure of a copper wiring of a semiconductor element according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 구리 배선 형성방법의 일 실시예를 도시하는 공정 단면도.2A to 2H are cross-sectional views showing one embodiment of a method for forming a copper wiring of a semiconductor device according to the present invention.

도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 구리 배선 형성방법의 다른 일 실시예를 도시하는 공정 단면도.3A to 3I are cross-sectional views showing another embodiment of the method for forming copper wirings of a semiconductor device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1, 11, 21 : 반도체 기판 10, 110, 210 : 층간절연막1, 11, 21: semiconductor substrate 10, 110, 210: interlayer insulating film

12, 112, 212 : 하부 구리 배선 14, 114, 214 : 배리어막12, 112, 212: lower copper wiring 14, 114, 214: barrier film

16, 116, 216 : 하부 전극 218, 222 : 산화알루미늄막16, 116, 216 lower electrode 218, 222 aluminum oxide film

20, 120, 220 : 유전막 24, 124, 224 : 상부 전극20, 120, 220: dielectric film 24, 124, 224: upper electrode

26, 126, 226 : 층간절연막 28, 128, 228 : 배리어막26, 126, 226: interlayer insulating film 28, 128, 228: barrier film

130, 230 : 구리 시드층 32, 132, 232 : 상부 구리 배선130, 230: copper seed layer 32, 132, 232: upper copper wiring

본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 더욱 상세하게는 토폴로지(topology)를 가지면서도 누설 특성이 향상된 금속-절연막-금속(이하, "MIM"이라 약칭함) 구조의 캐패시터를 형성시킬 수 있는 구리 배선 형성방법에 관한 것이다.The present invention relates to a method for forming a copper wiring of a semiconductor device, and more particularly, to form a capacitor of a metal-insulating film-metal structure (hereinafter, abbreviated as "MIM") having a topology and improved leakage characteristics. It relates to a copper wiring forming method that can be.

무선 통신 기술의 발달에 따라 RF 적용을 위한 반도체 소자의 개발이 활발하게 진행되고 있다. RF 소자에 응용되는 대표적인 요소로 캐패시터가 있는데, 이는 MIM 구조를 갖고 있다. 종래의 0.18㎛ 로직 공정에서는 전극으로 TiN이, 절연막으로 실리콘질화막(Si3N4)이 적용되고 있다. 그러나 0.13㎛ 이하의 로직 공정에서는 배선 구조가 알루미늄 대신 구리를 적용하기 때문에 근본적으로 다른 구조의 MIM 캐패시터가 필요하다.With the development of wireless communication technology, the development of semiconductor devices for RF application is actively progressing. A representative element of the RF device is a capacitor, which has a MIM structure. In a conventional 0.18 µm logic process, TiN is used as an electrode and silicon nitride film (Si 3 N 4 ) is used as an insulating film. However, in logic processes below 0.13µm, the wiring structure uses copper instead of aluminum, which requires a fundamentally different MIM capacitor.

이러한 구리 배선에서의 MIM 캐패시터로서 다양한 구조가 제안되고 있는데, 그 중에서 비교적 간단한 공정에 의해 형성되는 것으로서 도 1에 도시된 구조와 같은 구리 배선을 들 수 있다.Various structures have been proposed as MIM capacitors in such copper wirings, and among them, copper wirings such as the structure shown in Fig. 1 can be given by a relatively simple process.

도 1을 참조하면, 반도체 기판(1)의 상부에 하부 구리 배선(12)을 구비하는 층간절연막(10)을 형성한 다음, 상기 구조의 전체 표면 상부에 배리어막(14)을 형성한다.Referring to FIG. 1, an interlayer insulating film 10 having lower copper wirings 12 is formed on a semiconductor substrate 1, and then a barrier film 14 is formed on an entire surface of the structure.

다음, 배리어막(14)을 식각하여 하부 구리 배선(12)을 노출시킨 다음, 상기 조의 전체 표면 상부에 하부 전극(16), 유전막(20) 및 상부 전극(24)을 차례로 형 성한 후 이들을 패터닝하여 MIM 구조의 캐패시터를 형성한다.Next, the barrier film 14 is etched to expose the lower copper wiring 12. Then, the lower electrode 16, the dielectric film 20, and the upper electrode 24 are sequentially formed on the entire surface of the bath, and then patterned. To form a capacitor of the MIM structure.

다음, 상기 구조의 전체 표면 상부에 층간절연막(26)을 형성한 다음, 식각하여 상부 전극(24)을 노출시키는 콘택홀을 형성한다.Next, an interlayer insulating layer 26 is formed over the entire surface of the structure, and then etched to form a contact hole exposing the upper electrode 24.

다음, 상기 구조의 전체 표면 상부에 배리어막(28) 및 구리 시드층(미도시)을 순서대로 형성한 후, 상기 구리 시드층에 전해도금 공정을 수행하여 구리 시드층을 성장시킴으로써 상기 콘택홀을 매립하는 구리층(미도시)을 형성한다.Next, the barrier layer 28 and the copper seed layer (not shown) are sequentially formed on the entire surface of the structure, and then the contact hole is formed by growing the copper seed layer by performing an electroplating process on the copper seed layer. A buried copper layer (not shown) is formed.

다음, 상기 구리층에 화학적 기계적 연마공정을 수행하여 평탄화시킴으로써 상기 콘택홀에 상부 구리 배선(32)을 형성할 수 있다.Next, the upper copper wiring 32 may be formed in the contact hole by planarizing by performing a chemical mechanical polishing process on the copper layer.

상기와 같은 방법으로 MIM 구조의 캐패시터를 포함하는 구리 배선을 형성하는 경우 비교적 간단한 방법으로 캐패시터를 형성할 수 있다. 그러나, 도 1에 점선으로 표시된 부분의 확대도에서 볼 수 있는 바와 같이, 토폴로지가 형성되어 그 상부에 증착되는 하부 전극(16) 및 상부 전극(24)의 코너 부분이 오픈 구조로 되어 버리기 때문에 하부 구리 배선(12)으로부터의 구리 원자 또는 이온들의 통로가 될 수 있다. 그 결과, 누설에 매우 취약하기 때문에 실용화되기 어려운 문제점이 있다.When the copper wiring including the capacitor of the MIM structure is formed by the above method, the capacitor may be formed by a relatively simple method. However, as can be seen in the enlarged view of the portion indicated by the dotted line in FIG. 1, the corners of the lower electrode 16 and the upper electrode 24 deposited on the top are formed in an open structure, so that the lower portion It may be a passage of copper atoms or ions from the copper wiring 12. As a result, there is a problem that it is difficult to be practical because it is very vulnerable to leakage.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 구리 배선 공정에서의 MIM 구조의 캐패시터를 형성하는데 있어서 상기 오픈 구조로 되는 하부 전극 및 상부 전극의 코너 부분을 메꾸어 주어 구리 원자 또는 이온을 철저하게 차단시킴으로써 토폴로지를 가지면서도 누설 특성이 향상된 MIM 구 조의 캐패시터를 형성시킬 수 있는 반도체 소자의 구리 배선 형성방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and in forming a capacitor having a MIM structure in a copper wiring process of a semiconductor device, the corners of the lower electrode and the upper electrode having the open structure are filled with copper atoms or An object of the present invention is to provide a method for forming a copper wiring of a semiconductor device capable of forming a capacitor of a MIM structure having a topology and improved leakage characteristics by thoroughly blocking ions.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 구리 배선 형성방법은 다음의 단계를 포함한다 :The copper wiring forming method of the semiconductor device of the present invention for achieving the above object comprises the following steps:

하부 구리 배선이 형성된 반도체 기판의 상부에 배리어막을 형성하는 단계;Forming a barrier layer on the semiconductor substrate on which the lower copper wirings are formed;

상기 배리어막을 선택적으로 식각하여 캐패시터가 형성될 부분의 상기 구리 배선을 노출시키는 단계;Selectively etching the barrier film to expose the copper wiring in a portion where a capacitor is to be formed;

상기 결과물의 상부에 하부 전극을 형성하는 단계;Forming a lower electrode on top of the resultant product;

상기 하부 전극을 산화 분위기 하에서 열처리하는 단계;Heat-treating the lower electrode under an oxidizing atmosphere;

상기 결과물의 상부에 유전막을 형성하는 단계;Forming a dielectric film on top of the resultant product;

상기 결과물의 상부에 상부 전극을 형성하는 단계; Forming an upper electrode on top of the resultant product;

상기 상부 전극을 산화 분위기 하에서 열처리하는 단계; 및Heat-treating the upper electrode under an oxidizing atmosphere; And

상기 하부 전극, 유전막 및 상부 전극을 패터닝하여 캐패시터를 형성하는 단계.Patterning the lower electrode, the dielectric layer, and the upper electrode to form a capacitor.

또한, 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 구리 배선 형성을 위한 다른 방법은 다음의 단계를 포함한다 :In addition, another method for forming a copper wiring of the semiconductor device of the present invention for achieving the above object includes the following steps:

하부 구리 배선이 형성된 반도체 기판의 상부에 배리어막을 형성하는 단계;Forming a barrier layer on the semiconductor substrate on which the lower copper wirings are formed;

상기 배리어막을 선택적으로 식각하여 캐패시터가 형성될 부분의 상기 구리 배선을 노출시키는 단계;Selectively etching the barrier film to expose the copper wiring in a portion where a capacitor is to be formed;

상기 결과물의 상부에 하부 전극을 형성하는 단계;Forming a lower electrode on top of the resultant product;

상기 하부 전극의 상부에 제1 산화알루미늄막을 형성하는 단계;Forming a first aluminum oxide film on the lower electrode;

상기 제1 산화알루미늄막의 상부에 유전막을 형성하는 단계;Forming a dielectric film on the first aluminum oxide film;

상기 유전막의 상부에 제2 산화알루미늄막을 형성하는 단계;Forming a second aluminum oxide film on the dielectric film;

상기 제2 산화알루미늄막의 상부에 상부 전극을 형성하는 단계; 및Forming an upper electrode on the second aluminum oxide film; And

상기 하부 전극, 유전막 및 상부 전극을 패터닝하여 캐패시터를 형성하는 단계.Patterning the lower electrode, the dielectric layer, and the upper electrode to form a capacitor.

이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 구리 배선 형성방법의 일 실시예를 도시하는 공정 단면도이다.2A to 2H are cross-sectional views showing one embodiment of a method for forming a copper wiring of a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(11)의 상부에 하부 구리 배선(112)을 구비하는 층간절연막(110)을 형성한 다음, 상기 구조의 전체 표면 상부에 실리콘 카바이드(SiC) 또는 실리콘 나이트라이드(SiN)를 100∼1000Å의 두께로 증착하여 배리어막(114)을 형성한다.Referring to FIG. 2A, an interlayer insulating film 110 having lower copper interconnects 112 is formed on the semiconductor substrate 11, and then silicon carbide (SiC) or silicon nitride (or silicon nitride) is formed on the entire surface of the structure. SiN) is deposited to a thickness of 100 to 1000 GPa to form a barrier film 114.

다음, 배리어막(114)을 식각하여 하부 구리 배선(112)을 노출시킨다.Next, the barrier layer 114 is etched to expose the lower copper wiring 112.

도 2b를 참조하면, 상기 구조의 전체 표면 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 막을 100∼2000Å 두께로 증착하여 하부 전극(116)을 형성한다 (단, x < 1).Referring to Figure 2b, formed by a compound selected from the group consisting of Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN and WC using physical vapor deposition or chemical vapor deposition on the entire surface of the structure The resulting film is deposited to a thickness of 100 to 2000 microns to form the lower electrode 116 (where x <1).

그 결과, 점선으로 표시된 부분의 확대도에서 보는 바와 같이 토폴로지 형성에 의해 하부 전극(116)의 코너 부분이 오픈 구조로 되어 버리는데, 이는 전술한 바와 같이 하부 구리 배선(112)으로부터의 구리 원자 또는 이온들의 통로가 될 수 있다.As a result, as shown in the enlarged view of the portion indicated by the dotted line, the corner portion of the lower electrode 116 becomes an open structure due to the topology formation, which is as described above with copper atoms or ions from the lower copper wiring 112. It can be a passage for them.

도 2c를 참조하면, 하부 전극(116)을 산화 분위기 하에서 열처리한다. 상기 산화 분위기 하에서의 열처리 공정은 대기 중에 노출하거나 기체 분위기하에서 열처리하는 것이다. 여기서, 대기 중에 노출하는 경우는 0∼100℃의 온도 및 10∼80%의 습도 조건하에서 1초∼10시간 수행하는 것이고, 기체 분위기하에서의 열처리는 산소(O2), 질소(N2) 등의 단독 기체 또는 산소(O2)/질소(N2), 산소(O2)/아르곤(Ar) 등의 혼합 기체를 사용하고 산소 기체의 분압을 1∼1000ppm으로 조절하여 박스로(box furnace)를 이용하여 150∼450℃의 온도에서 1분∼10시간 수행하는 것이다.Referring to FIG. 2C, the lower electrode 116 is heat treated under an oxidizing atmosphere. The heat treatment step in the oxidizing atmosphere is to expose to the atmosphere or heat treatment in a gas atmosphere. In the case of exposure to the atmosphere, the temperature is performed at a temperature of 0 to 100 ° C. and a humidity of 10 to 80% for 1 second to 10 hours, and heat treatment in a gas atmosphere is performed by oxygen (O 2 ), nitrogen (N 2 ), or the like. Box furnace is controlled by using a single gas or a mixed gas such as oxygen (O 2 ) / nitrogen (N 2 ), oxygen (O 2 ) / argon (Ar) and adjusting the partial pressure of oxygen gas to 1 to 1000 ppm. It is carried out for 1 minute to 10 hours at a temperature of 150 ~ 450 ℃.

그 결과, 점선으로 표시된 부분의 확대도에서 보는 바와 같이, 오픈 구조로 되어 있던 하부 전극(116)의 코너 부분이 산소와 같은 불순물 원자에 의해 메꾸어질 뿐만 아니라, 도면에 도시되지는 않았지만 10∼100Å 두께의 얇은 산화막이 형성된다. 이에 따라, 하부 구리 배선(112)으로부터의 구리 원자 또는 이온들의 이동을 철저하게 차단된다.As a result, as shown in the enlarged view of the portion indicated by the dotted line, the corner portion of the lower electrode 116, which has an open structure, is not only filled by impurity atoms such as oxygen, but is not shown in the drawing, but it is 10 to 100 kV. A thin oxide film of thickness is formed. Accordingly, the movement of copper atoms or ions from the lower copper wiring 112 is thoroughly blocked.

다음, 하부 전극(116)의 상부에 실리콘질화막(Si3N4), 산화알루미늄막(Al2O 3) 또는 산화탄탈륨막(Ta2O5)을 100∼1000Å의 두께로 증착하여 유전막(120)을 형성한 다.Next, a silicon nitride film (Si 3 N 4 ), an aluminum oxide film (Al 2 O 3 ), or a tantalum oxide film (Ta 2 O 5 ) is deposited on the lower electrode 116 to have a thickness of about 100 to about 1000 kV, thereby forming the dielectric film 120. ).

도 2d를 참조하면, 유전막(120)의 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 막을 100∼2000Å 두께로 증착하여 상부 전극(124)을 형성한다. 그 결과, 하부 전극(116)의 코너 부분과 마찬가지로 상부 전극(124)의 코너 부분도 토폴로지 때문에 오픈 구조로 되어 버린다.Referring to FIG. 2D, formed by a compound selected from the group consisting of Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN, and WC using physical vapor deposition or chemical vapor deposition on the dielectric film 120. The upper layer 124 is formed by depositing a film having a thickness of 100 to 2000 micrometers. As a result, the corner portion of the upper electrode 124, like the corner portion of the lower electrode 116, also becomes an open structure due to the topology.

다음, 상부 전극(124)을 산화 분위기 하에서 열처리한다. 상기 산화 분위기 하에서의 열처리 공정은 대기 중에 노출하거나 기체 분위기하에서 열처리하는 것이다. 여기서, 대기 중에 노출하는 경우는 0∼100℃의 온도 및 10∼80%의 습도 조건하에서 1초∼10시간 수행하는 것이고, 기체 분위기하에서의 열처리는 산소(O2), 질소(N2) 등의 단독 기체 또는 산소(O2)/질소(N2), 산소(O2)/아르곤(Ar) 등의 혼합 기체를 사용하고 산소 기체의 분압을 1∼1000ppm으로 조절하여 박스로(box furnace)를 이용하여 150∼450℃의 온도에서 1분∼10시간 수행하는 것이다.Next, the upper electrode 124 is heat treated in an oxidizing atmosphere. The heat treatment step in the oxidizing atmosphere is to expose to the atmosphere or heat treatment in a gas atmosphere. In the case of exposure to the atmosphere, the temperature is performed at a temperature of 0 to 100 ° C. and a humidity of 10 to 80% for 1 second to 10 hours, and heat treatment in a gas atmosphere is performed by oxygen (O 2 ), nitrogen (N 2 ), or the like. Box furnace is controlled by using a single gas or a mixed gas such as oxygen (O 2 ) / nitrogen (N 2 ), oxygen (O 2 ) / argon (Ar) and adjusting the partial pressure of oxygen gas to 1 to 1000 ppm. It is carried out for 1 minute to 10 hours at a temperature of 150 ~ 450 ℃.

그 결과, 오픈 구조로 되어 있던 상부 전극(124)의 코너 부분이 산소와 같은 불순물 원자에 의해 메꾸어질 뿐만 아니라, 도면에 도시되지는 않았지만 10∼100Å 두께의 얇은 산화막이 형성된다.As a result, not only the corner portion of the upper electrode 124, which has an open structure, is filled with impurity atoms such as oxygen, but also a thin oxide film having a thickness of 10 to 100 占 퐉 is formed although not shown in the figure.

도 2e를 참조하면, 하부 전극(116), 유전막(120) 및 상부 전극(124)을 패터닝하여 MIM 구조의 캐패시터를 형성한다.Referring to FIG. 2E, the lower electrode 116, the dielectric layer 120, and the upper electrode 124 are patterned to form a capacitor having a MIM structure.

도 2f를 참조하면, 상기 구조의 전체 표면 상부에 실리콘산화막(SiO2) 또는 low-k 물질인 유기실리카 유리(organosilica glass)를 증착하여 층간절연막(126)을 형성한 다음, 식각하여 상부 전극(124)을 노출시키는 콘택홀을 형성한다.Referring to FIG. 2F, a silicon oxide film (SiO 2 ) or an organosilica glass of low-k material is deposited on the entire surface of the structure to form an interlayer insulating film 126, and then etched to form an upper electrode ( A contact hole exposing 124 is formed.

다음, 아르곤 스퍼터링과 같은 물리적인 식각 방법 또는 수소(H2) 플라즈마에 의한 환원 반응을 이용하는 세정 공정을 수행하여 상부 전극(124)의 상부에 형성된 산화막을 제거한다. 또는 층간절연막(126) 식각 공정과 후속의 배리어 메탈층(미도시) 증착 공정을 동시에 한 챔버 내에서 수행하여 콘택홀 바닥 부분에 형성되는 배리어 메탈층(미도시)은 제거한다. 이때, 상기 배리어 메탈층은 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 막을 100∼ 2000Å 두께로 증착하여 형성할 수 있다.Next, an oxide film formed on the upper electrode 124 is removed by performing a physical etching method such as argon sputtering or a cleaning process using a reduction reaction by hydrogen (H 2 ) plasma. Alternatively, the barrier metal layer (not shown) formed on the bottom portion of the contact hole may be removed by simultaneously etching the interlayer insulating layer 126 and subsequent barrier metal layer (not shown) deposition process in one chamber. In this case, the barrier metal layer is a film formed by a compound selected from the group consisting of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN and WC by using physical vapor deposition or chemical vapor deposition, 100-2000 kW thick. It can be formed by depositing.

도 2g를 참조하면, 상기 구조의 전체 표면 상부에 배리어막(128)을 형성한 다음, 배리어막(128) 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 50∼2000Å 두께의 구리 시드층(130)을 형성한다.Referring to FIG. 2G, a barrier layer 128 is formed on the entire surface of the structure, and then a copper seed layer 130 having a thickness of 50 to 2000 μs is formed on the barrier layer 128 using physical vapor deposition or chemical vapor deposition. ).

도 2h를 참조하면, 구리 시드층(130)에 무전해도금 공정, 전해도금 공정, 물리적기상 증착 공정 또는 화학적기상 증착 공정을 수행한 후, 열처리하여 상기 콘택홀을 매립하는 구리층(미도시)을 형성한다.Referring to FIG. 2H, a copper layer (not shown) is embedded in the contact hole by performing an electroless plating process, an electroplating process, a physical vapor deposition process, or a chemical vapor deposition process on the copper seed layer 130. To form.

다음, 상기 구리층에 화학적 기계적 연마공정을 수행하여 평탄화시킴으로써 상기 콘택홀에 상부 구리 배선(132)을 형성할 수 있다.Next, the upper copper wiring 132 may be formed in the contact hole by performing a chemical mechanical polishing process on the copper layer to planarize it.

또한, 본 발명에서는 토폴로지에 의해 형성되는 하부 전극(116) 및 상부 전 극(124)에 오픈 구조가 형성되는 코너 부분을 메꾸기 위하여 산화 분위기하에서 열처리하는 대신 산화알루미늄막을 형성하는 방법을 이용한다.In addition, the present invention uses a method of forming an aluminum oxide film instead of heat treatment in an oxidizing atmosphere in order to fill corner portions in which the open structure is formed in the lower electrode 116 and the upper electrode 124 formed by the topology.

도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 구리 배선 형성방법의 다른 일 실시예를 도시하는 공정 단면도이다.3A to 3I are cross-sectional views showing another embodiment of the method for forming a copper wiring of a semiconductor device according to the present invention.

도 3a를 참조하면, 반도체 기판(21)의 상부에 하부 구리 배선(212)을 구비하는 층간절연막(210)을 형성한 다음, 상기 구조의 전체 표면 상부에 실리콘 카바이드(SiC) 또는 실리콘 나이트라이드(SiN)를 100∼1000Å의 두께로 증착하여 배리어막(214)을 형성한다.Referring to FIG. 3A, an interlayer insulating film 210 having lower copper interconnects 212 is formed on the semiconductor substrate 21, and then silicon carbide (SiC) or silicon nitride (top) is formed on the entire surface of the structure. SiN) is deposited to a thickness of 100 to 1000 GPa to form a barrier film 214.

다음, 배리어막(214)을 식각하여 하부 구리 배선(212)을 노출시킨다.Next, the barrier film 214 is etched to expose the lower copper wiring 212.

도 3b를 참조하면, 상기 구조의 전체 표면 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 막을 100∼2000Å 두께로 증착하여 하부 전극(216)을 형성한다 (단, x < 1). Referring to Figure 3b, formed by a compound selected from the group consisting of Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN and WC using physical vapor deposition or chemical vapor deposition on the entire surface of the structure The resulting film is deposited to a thickness of 100 to 2000 microns to form the lower electrode 216 (where x <1).

그 결과, 점선으로 표시된 부분의 확대도에서 보는 바와 같이 토폴로지 형성에 의해 하부 전극(216)의 코너 부분이 오픈 구조로 되어 버리는데, 이는 전술한 바와 같이 하부 구리 배선(212)으로부터의 구리 원자 또는 이온들의 통로가 될 수 있다.As a result, as shown in the enlarged view of the portion indicated by the dotted line, the corner portion of the lower electrode 216 becomes an open structure due to the topology formation, which is as described above with copper atoms or ions from the lower copper wiring 212. It can be a passage for them.

도 3c를 참조하면, 하부 전극(216)의 상부에 물리적 기상 증착법 또는 화학적 기상 증착법을 이용하여 5∼200Å 두께의 산화알루미늄막(218)을 형성한다. 이때, 산화알루미늄막을 직접 형성시키는 대신 알루미늄막을 증착한 다음 산화 분위 기하에서 열처리하여도 된다. Referring to FIG. 3C, an aluminum oxide film 218 having a thickness of 5 to 200 Å is formed on the lower electrode 216 by using physical vapor deposition or chemical vapor deposition. In this case, instead of directly forming the aluminum oxide film, an aluminum film may be deposited and then heat treated under an oxidizing atmosphere.

상기 산화 분위기 하에서의 열처리 공정은 대기 중에 노출하거나 기체 분위기하에서 열처리하는 것이다. 여기서, 대기 중에 노출하는 경우는 0∼100℃의 온도 및 10∼80%의 습도 조건하에서 1초∼10시간 수행하는 것이고, 기체 분위기하에서의 열처리는 산소(O2), 질소(N2) 등의 단독 기체 또는 산소(O2)/질소(N 2), 산소(O2)/아르곤(Ar) 등의 혼합 기체를 사용하고 산소 기체의 분압을 1∼1000ppm으로 조절하여 박스로(box furnace)를 이용하여 150∼450℃의 온도에서 1분∼10시간 수행하는 것이다.The heat treatment step in the oxidizing atmosphere is to expose to the atmosphere or heat treatment in a gas atmosphere. In the case of exposure to the atmosphere, the temperature is performed at a temperature of 0 to 100 ° C. and a humidity of 10 to 80% for 1 second to 10 hours, and heat treatment in a gas atmosphere is performed by oxygen (O 2 ), nitrogen (N 2 ), or the like. Box furnace is controlled by using a single gas or a mixed gas such as oxygen (O 2 ) / nitrogen (N 2 ), oxygen (O 2 ) / argon (Ar) and adjusting the partial pressure of oxygen gas to 1 to 1000 ppm. It is carried out for 1 minute to 10 hours at a temperature of 150 ~ 450 ℃.

그 결과, 점선으로 표시된 부분의 확대도에서 보는 바와 같이 오픈 구조로 되어 있던 하부 전극(216)의 코너 부분이 산화알루미늄막(218)의 형성으로 인해 산소와 같은 불순물 원자에 의해 메꾸어짐을 알 수 있다. 이에 따라, 하부 구리 배선(212)으로부터의 구리 원자 또는 이온들의 이동이 철저하게 차단된다.As a result, it can be seen that as shown in the enlarged view of the portion indicated by the dotted line, the corner portion of the lower electrode 216 having an open structure is filled with impurity atoms such as oxygen due to the formation of the aluminum oxide film 218. . Accordingly, the movement of copper atoms or ions from the lower copper wiring 212 is thoroughly blocked.

도 3d를 참조하면, 산화알루미늄막(218)의 상부에 실리콘질화막(Si3N4), 산화알루미늄막(Al2O3) 또는 산화탄탈륨막(Ta2O5)을 100∼1000Å의 두께로 증착하여 유전막(220)을 형성한다.Referring to FIG. 3D, a silicon nitride film (Si 3 N 4 ), an aluminum oxide film (Al 2 O 3 ), or a tantalum oxide film (Ta 2 O 5 ) is formed on the upper portion of the aluminum oxide film 218 to a thickness of 100 to 1000 GPa. The dielectric film 220 is formed by deposition.

도 3e를 참조하면, 유전막(220)의 상부에 물리적 기상 증착법 또는 화학적 기상 증착법을 이용하여 5∼200Å 두께의 산화알루미늄막(222)을 형성한다. 이때, 산화알루미늄막을 직접 형성시키는 대신 알루미늄막을 증착한 다음 산화 분위기하에서 열처리하여도 된다. Referring to FIG. 3E, an aluminum oxide film 222 having a thickness of 5 to 200 Å is formed on the dielectric film 220 by using physical vapor deposition or chemical vapor deposition. At this time, instead of forming the aluminum oxide film directly, an aluminum film may be deposited and then heat treated in an oxidizing atmosphere.

상기 산화 분위기 하에서의 열처리 공정은 대기 중에 노출하거나 기체 분위기하에서 열처리하는 것이다. 여기서, 대기 중에 노출하는 경우는 0∼100℃의 온도 및 10∼80%의 1초∼10시간 수행하는 것이고, 기체 분위기하에서의 열처리는 산소(O2), 질소(N2) 등의 단독 기체 또는 산소(O2)/질소(N2), 산소(O2)/아르곤(Ar) 등의 혼합 기체를 사용하고 산소 기체의 분압을 1∼1000ppm으로 조절하여 박스로(box furnace)를 이용하여 150∼450℃의 온도에서 1분∼10시간 수행하는 것이다.The heat treatment step in the oxidizing atmosphere is to expose to the atmosphere or heat treatment in a gas atmosphere. In the case of exposure to air, the temperature is 0 to 100 ° C. and 10 to 80% for 1 second to 10 hours, and heat treatment in a gas atmosphere is performed by a single gas such as oxygen (O 2 ), nitrogen (N 2 ), or the like. Using a mixed gas such as oxygen (O 2 ) / nitrogen (N 2 ), oxygen (O 2 ) / argon (Ar), and adjusting the partial pressure of oxygen gas to 1 to 1000 ppm, using a box furnace 150 1 minute to 10 hours at the temperature of -450 degreeC.

도 3f를 참조하면, 산화알루미늄막(222)의 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 막을 100∼2000Å 두께로 증착하여 상부 전극(224)을 형성한다.Referring to FIG. 3F, a compound selected from the group consisting of Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN, and WC using physical vapor deposition or chemical vapor deposition on the aluminum oxide film 222 may be used. Is deposited to a thickness of 100 to 2000 microns to form the upper electrode 224.

도 3g를 참조하면, 하부 전극(216), 산화알루미늄막(218), 유전막(220), 산화알루미늄막(222) 및 상부 전극(224)을 패터닝하여 MIM 구조의 캐패시터를 형성한다. 여기서는 산화알루미늄(218, 222)이 상기한 바와 같이 취약한 오픈 구조를 보강할 뿐만 아니라, 캐피시터의 역할도 하는 것을 알 수 있다.Referring to FIG. 3G, the lower electrode 216, the aluminum oxide film 218, the dielectric film 220, the aluminum oxide film 222, and the upper electrode 224 are patterned to form a capacitor having a MIM structure. Here, it can be seen that the aluminum oxides 218 and 222 not only reinforce the fragile open structure as described above, but also act as a capacitor.

도 3h를 참조하면, 상기 구조의 전체 표면 상부에 실리콘산화막(SiO2) 또는 low-k 물질인 유기실리카 유리(organosilica glass)를 증착하여 층간절연막(226)을 형성한 다음, 식각하여 상부 전극(224)을 노출시키는 콘택홀을 형성한다.Referring to FIG. 3H, an interlayer insulating film 226 is formed by depositing a silicon oxide film (SiO 2 ) or an organosilica glass of low-k material on the entire surface of the structure, and then etching the upper electrode ( A contact hole exposing 224 is formed.

다음, 아르곤 스퍼터링과 같은 물리적인 식각 방법 또는 수소(H2) 플라즈마에 의한 환원 반응을 이용하는 세정 공정을 수행하여 상부 전극(224)의 상부에 형 성된 산화막을 제거한다. 또는 층간절연막(226) 식각 공정과 후속의 배리어 메탈층(미도시) 증착 공정을 동시에 한 챔버 내에서 수행하여 콘택홀 바닥 부분에 형성되는 배리어 메탈층(미도시)은 제거한다. 이때, 상기 배리어 메탈층은 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 막을 100∼ 2000Å 두께로 증착하여 형성할 수 있다.Next, an oxide film formed on the upper electrode 224 is removed by performing a physical etching method such as argon sputtering or a cleaning process using a reduction reaction by hydrogen (H 2 ) plasma. Alternatively, the barrier metal layer (not shown) formed on the bottom portion of the contact hole may be removed by simultaneously etching the interlayer insulating layer 226 and subsequent barrier metal layer (not shown) deposition process in one chamber. In this case, the barrier metal layer is a film formed by a compound selected from the group consisting of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN and WC by using physical vapor deposition or chemical vapor deposition, 100-2000 kW thick. It can be formed by depositing.

다음, 상기 결과물의 상부에 배리어막(228)을 형성한 다음, 배리어막(228)의 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 50∼2000Å 두께의 구리 시드층(230)을 형성한다.Next, a barrier layer 228 is formed on the resultant, and then a copper seed layer 230 having a thickness of 50 to 2000 μs is formed on the barrier layer 228 by using physical vapor deposition or chemical vapor deposition.

도 3i를 참조하면, 구리 시드층(230)에 무전해도금 공정, 전해도금 공정, 물리적기상 증착 공정 또는 화학적기상 증착 공정을 수행한 후, 열처리하여 상기 콘택홀을 매립하는 구리층(미도시)을 형성한다.Referring to FIG. 3I, a copper layer (not shown) is embedded in the contact hole by performing an electroless plating process, an electroplating process, a physical vapor deposition process, or a chemical vapor deposition process on the copper seed layer 230. To form.

다음, 상기 구리층에 화학적 기계적 연마공정을 수행하여 평탄화시킴으로써 상기 콘택홀에 상부 구리 배선(232)을 형성할 수 있다.Next, the copper layer 232 may be formed in the contact hole by planarization by performing a chemical mechanical polishing process on the copper layer.

이상에서 설명한 바와 같이, 본 발명에서는 반도체 소자의 구리 배선 공정에서의 MIM 구조의 캐패시터를 형성하는데 있어서 하부 전극 및 상부 전극을 형성한 후에 산화 분위기에서 열처리하거나, 하부 전극 및 유전막을 형성한 후에 하부 전극 및 유전막 상부에 각각 산화알루미늄막을 형성시킴으로써 전극의 코너 부분에 발생하는 취약한 오픈 구조에 산소와 같은 불순물 원자로 메꾸어 주는 방법으로 하 부 구리 배선으로부터의 구리 원자 또는 이온을 철저하게 차단시킬 수 있다. 그 결과, 비교적 공정이 단순한 토폴로지를 갖는 구조를 실용화 가능케 함으로써 비용 절감 및 누설 특성 향상을 통하여 소자의 신뢰성을 향상시킬 수 있다.As described above, in the present invention, in forming the capacitor of the MIM structure in the copper wiring process of the semiconductor device, the lower electrode and the upper electrode are formed, followed by heat treatment in an oxidizing atmosphere, or after forming the lower electrode and the dielectric film, the lower electrode. And forming aluminum oxide films on the dielectric film, respectively, to thoroughly block the copper atoms or ions from the lower copper wirings by filling impurity atoms such as oxygen in the weak open structure generated at the corners of the electrodes. As a result, it is possible to realize a structure having a topology having a relatively simple process, thereby improving the reliability of the device through cost reduction and leakage characteristics.

Claims (14)

하부 구리 배선이 형성된 반도체 기판의 상부에 배리어막을 형성하는 단계;Forming a barrier layer on the semiconductor substrate on which the lower copper wirings are formed; 상기 배리어막을 선택적으로 식각하여 캐패시터가 형성될 부분의 상기 구리 배선을 노출시키는 단계;Selectively etching the barrier film to expose the copper wiring in a portion where a capacitor is to be formed; 상기 결과물의 상부에 하부 전극을 형성하는 단계;Forming a lower electrode on top of the resultant product; 상기 하부 전극을 산화 분위기 하에서 열처리하는 단계;Heat-treating the lower electrode under an oxidizing atmosphere; 상기 결과물의 상부에 유전막을 형성하는 단계;Forming a dielectric film on top of the resultant product; 상기 결과물의 상부에 상부 전극을 형성하는 단계; Forming an upper electrode on top of the resultant product; 상기 상부 전극을 산화 분위기 하에서 열처리하는 단계; 및Heat-treating the upper electrode under an oxidizing atmosphere; And 상기 하부 전극, 유전막 및 상부 전극을 패터닝하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.And forming a capacitor by patterning the lower electrode, the dielectric film, and the upper electrode. 제 1 항에 있어서,The method of claim 1, 상기 배리어막은 SiC 또는 SiN으로 형성되는 100∼1000Å 두께의 막인 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.The barrier film is a copper wiring forming method of a semiconductor device, characterized in that the film of 100 to 1000 Å thickness formed of SiC or SiN. 제 1 항에 있어서,The method of claim 1, 상기 산화 분위기 하에서의 열처리 공정은 대기 중에 노출하거나 기체 분위기하에서 열처리하는 공정인 것을 특징으로 하는 반도체 소자의 구리 배선 형성방 법.The heat treatment step in the oxidizing atmosphere is a method of forming a copper wiring of a semiconductor device, characterized in that the step of heat treatment in the atmosphere or gas atmosphere. 제 3 항에 있어서,The method of claim 3, wherein 상기 대기 중에 노출하는 공정은 0∼100℃의 온도 및 10∼80%의 습도 조건하에서 1초∼10시간 수행하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.The process of exposing to the atmosphere is performed for 1 second to 10 hours at a temperature of 0 to 100 ° C. and a humidity of 10 to 80%. 제 3 항에 있어서,The method of claim 3, wherein 상기 기체 분위기하에서의 열처리는 산소(O2), 질소(N2), 산소(O2)/질소(N 2) 또는 산소(O2)/아르곤(Ar)의 기체를 사용하고 산소 기체의 분압을 1∼1000ppm으로 조절하여 박스로(box furnace)를 이용하여 150∼450℃의 온도에서 1분∼10시간 수행하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.The heat treatment in the gas atmosphere uses a gas of oxygen (O 2 ), nitrogen (N 2 ), oxygen (O 2 ) / nitrogen (N 2 ) or oxygen (O 2 ) / argon (Ar) and reduces the partial pressure of oxygen gas. A method of forming a copper wiring in a semiconductor device, which is performed at a temperature of 150 to 450 ° C. for 1 minute to 10 hours by adjusting to 1 to 1000 ppm. 제 1 항에 있어서,The method of claim 1, 상기 상부 전극 및 하부 전극은 각각 Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 100∼2000Å 두께의 막인 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법 (단, x < 1 이다).The upper electrode and the lower electrode are each 100 to 2000 micron thick film formed by a compound selected from the group consisting of Ta, TaNx, TaC, WNx, TiN, TiW, TiSiN, WBN and WC, respectively. Wiring formation method (where x <1). 제 6 항에 있어서,The method of claim 6, 상기 상부 전극 및 하부 전극은 각각 물리적기상 증착법 또는 화학적기상 증착법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.And the upper electrode and the lower electrode are formed by physical vapor deposition or chemical vapor deposition, respectively. 제 1 항에 있어서,The method of claim 1, 상기 유전막은 실리콘질화막(Si3N4), 산화알루미늄막(Al2O3) 또는 산화탄탈륨막(Ta2O5)이 100∼1000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.The dielectric film is formed of a copper wiring of a semiconductor device, characterized in that the silicon nitride film (Si 3 N 4 ), aluminum oxide film (Al 2 O 3 ) or tantalum oxide film (Ta 2 O 5 ) is deposited to a thickness of 100 ~ 1000Å Way. 하부 구리 배선이 형성된 반도체 기판의 상부에 배리어막을 형성하는 단계;Forming a barrier layer on the semiconductor substrate on which the lower copper wirings are formed; 상기 배리어막을 선택적으로 식각하여 캐패시터가 형성될 부분의 상기 구리 배선을 노출시키는 단계;Selectively etching the barrier film to expose the copper wiring in a portion where a capacitor is to be formed; 상기 결과물의 상부에 하부 전극을 형성하는 단계;Forming a lower electrode on top of the resultant product; 상기 하부 전극의 상부에 제1 산화알루미늄막을 형성하는 단계;Forming a first aluminum oxide film on the lower electrode; 상기 제1 산화알루미늄막의 상부에 유전막을 형성하는 단계;Forming a dielectric film on the first aluminum oxide film; 상기 유전막의 상부에 제2 산화알루미늄막을 형성하는 단계;Forming a second aluminum oxide film on the dielectric film; 상기 제2 산화알루미늄막의 상부에 상부 전극을 형성하는 단계; 및Forming an upper electrode on the second aluminum oxide film; And 상기 하부 전극, 유전막 및 상부 전극을 패터닝하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.And forming a capacitor by patterning the lower electrode, the dielectric film, and the upper electrode. 제 9 항에 있어서,The method of claim 9, 상기 산화알루미늄막은 물리적기상 증착법 또는 화학적기상 증착법에 의해 5∼100Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.The aluminum oxide film is a copper wiring forming method of a semiconductor device, characterized in that formed by a thickness of 5 to 100 kPa by physical vapor deposition or chemical vapor deposition. 제 9 항에 있어서,The method of claim 9, 상기 산화알루미늄막은 알루미늄막을 증착한 다음 산화 분위기하에서 열처리하여 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.The aluminum oxide film is formed by depositing an aluminum film and then heat treatment in an oxidizing atmosphere. 제 11 항에 있어서,The method of claim 11, 상기 산화 분위기 하에서의 열처리 공정은 대기 중에 노출하거나 기체 분위기하에서 열처리하는 공정인 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.And the heat treatment step in an oxidizing atmosphere is a step of exposing to air or performing heat treatment in a gas atmosphere. 제 12 항에 있어서,The method of claim 12, 상기 대기 중에 노출하는 공정은 0∼100℃의 온도 및 10∼80%의 습도 조건하에서 1초∼10시간 수행하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.The process of exposing to the atmosphere is performed for 1 second to 10 hours at a temperature of 0 to 100 ° C. and a humidity of 10 to 80%. 제 12 항에 있어서,The method of claim 12, 상기 기체 분위기하에서의 열처리는 산소(O2), 질소(N2), 산소(O2)/질소(N 2) 또는 산소(O2)/아르곤(Ar)의 기체를 사용하고 산소 기체의 분압을 1∼1000ppm으로 조절하여 박스로(box furnace)를 이용하여 150∼450℃의 온도에서 1분∼10시간 수행하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.The heat treatment in the gas atmosphere uses a gas of oxygen (O 2 ), nitrogen (N 2 ), oxygen (O 2 ) / nitrogen (N 2 ) or oxygen (O 2 ) / argon (Ar) and reduces the partial pressure of oxygen gas. A method of forming a copper wiring in a semiconductor device, which is performed at a temperature of 150 to 450 ° C. for 1 minute to 10 hours by adjusting to 1 to 1000 ppm.
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