KR20060077764A - Method for forming gate of semiconductor - Google Patents

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Abstract

본 발명은 리세스 게이트 제조 방법에 관한 것으로, 실리콘 기판 상에 필드 산화막을 형성하여 활성 영역과 소자 분리 영역을 구분하는 단계와, 상기 활성 영역의 실리콘 기판을 식각하여 복수의 제 1 트렌치를 형성하는 단계와, 상기 트렌치 하면의 일부를 식각하여 제 2 트렌치를 형성하는 단계와, 상기 제 2 트렌치를 포함하는 제 1 트렌치의 하면에 게이트 산화막을 형성하는 단계와, 상기 제 1 트렌치의 측벽에 스페이서 질화막을 형성하는 단계와, 상기 스페이서 질화막이 형성되어 있는 제 1 트렌치의 측벽 높이 까지 게이트 도전막을 형성하는 단계와, 상기 게이트 도전막이 형성된 반도체 기판의 전면에 상기 제 1 트렌치가 매립되도록 하드마스크막을 형성하는 단계 및 상기 복수의 제 1 트렌치 사이 및 상기 제 1 트렌치와 필드 산화막 사이의 실리콘 기판의 소정 영역에 플러그를 형성하는 단계를 포함한다. The present invention relates to a method of manufacturing a recess gate, comprising forming a field oxide layer on a silicon substrate to distinguish an active region from an isolation region, and etching the silicon substrate of the active region to form a plurality of first trenches. Forming a second trench by etching a portion of the lower surface of the trench, forming a gate oxide layer on the lower surface of the first trench including the second trench, and forming a spacer nitride film on the sidewall of the first trench. Forming a gate conductive film, forming a gate conductive film to a height of a sidewall of a first trench in which the spacer nitride film is formed, and forming a hard mask film to fill the first trench in the entire surface of the semiconductor substrate on which the gate conductive film is formed. And silicon between the plurality of first trenches and between the first trench and the field oxide layer Forming a plug in a predetermined region of the substrate.

펀치 쓰루, 누설전류, 단채널 효과, 채널 길이Punch Through, Leakage Current, Short Channel Effect, Channel Length

Description

반도체 소자의 게이트 형성 방법{Method for forming gate of semiconductor}Method for forming gate of semiconductor device

도 1a 내지 도 1j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 형성 방법을 순차적으로 보여주는 공정 단면도이다.
1A through 1J are cross-sectional views sequentially illustrating a method of forming a gate of a semiconductor device according to an exemplary embodiment of the present invention.

**** 도면의 주요부분에 대한 부호의 설명 ***** **** Explanation of symbols for main parts of drawing *****

100: 실리콘 기판 103: 감광막 패턴100: silicon substrate 103: photosensitive film pattern

105: 필드산화막 107: 제 1 트렌치105: field oxide film 107: first trench

109: 제 2 트렌치 112: 게이트 산화막 109: second trench 112: gate oxide film

115: 스페이서 질화막 116: 게이트 도전막 115: spacer nitride film 116: gate conductive film

119: 하드마스크 질화막 120: 스토리지 플러그 119: hard mask nitride film 120: storage plug

122: 비트라인 플러그
122: bitline plug

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로서, 보다 상세하게 는 트렌치 하부에 부가적인 트렌치를 형성하여 리플레시 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate of a semiconductor device, and more particularly, to a method of forming a gate of a semiconductor device capable of improving refresh characteristics by forming additional trenches under the trench.

정보의 저장 매체가 고집적화하고 정보의 통신 매체가 고속화 및 경량화 함에 따라, 이들 부품의 주요 요소인 트랜지스터의 크기가 미세화 되고 있다. 즉, 기가 비트급 이상의 반도체 메모리 장치를 구현하기 위하여, 전계 효과 트랜지스터의 게이트 길이는 딥 서브 해프 마이크론 (deep-sub-half-micron) 급으로 축소되고 있으며, 이동 통신 기기의 경량화에 따라 저전력 및 고속 동작의 트랜지스터의 개발이 요구되고 있다. As information storage media have become highly integrated and information communication media have become faster and lighter, the size of transistors, which are the main elements of these components, has become smaller. That is, in order to realize a gigabit-class or more semiconductor memory device, the gate length of the field effect transistor is reduced to a deep sub-half-micron level, and low power and high speed operation are performed according to the weight of the mobile communication device. The development of transistors is required.

이와 같은 고집적 반도체 메모리 및 고속 동작의 스위칭 소자의 개발을 위해서는 트랜지스터의 크기는 더욱 극미세화되고 있다. 그러나, 전계 효과 트랜지스터의 게이트 길이를 축소시킬 경우, 종래의 게이트 길이가 비교적 긴 트랜지스터에서 볼 수 없었던 문제점들이 발생하게 된다. In order to develop such a highly integrated semiconductor memory and a high-speed switching device, the size of the transistor is further miniaturized. However, when the gate length of the field effect transistor is reduced, problems that cannot be seen in a transistor having a relatively long gate length occur.

이를 단채널 효과(short channel effect)라 일컫는데, 게이트 길이가 서브 해프 마이크론 수준으로 감소하면 트랜지스터의 채널 영역이 줄어들게 되어 트랜지스터의 문턱 전압(threshold voltage)이 감소하고, 소스 및 드레인 사이의 누설 전류가 증가 되는 문제가 있다. This is called a short channel effect. When the gate length is reduced to the sub half-micron level, the transistor's channel region is reduced, which reduces the threshold voltage of the transistor and reduces the leakage current between the source and drain. There is a problem that is increased.

더욱이, 게이트 길이가 축소하여 트랜지스터의 소스와 드레인이 근접하게 되면, 소스와 드레인의 공핍 영역이 서로 접근하게 되어 펀치 쓰루(punch through)되는 현상이 발생할 수 있다. 그 결과, 트랜지스터는 온/오프시키는 제어 능력을 상실하게 되어 리플레쉬(Refresh) 특성이 저하되는 문제가 발생한다.Furthermore, when the gate length is reduced and the source and the drain of the transistor are close to each other, the depletion regions of the source and the drain may approach each other, causing punch through. As a result, the transistor loses the control ability to turn on / off, causing a problem in that the refresh characteristic is degraded.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 트렌치의 하면에 또 하나의 트렌치를 형성하여 깊이 단차를 줌으로써, 게이트 내부에 형성되는 게이트의 리플레시 특성을 개선하는데 있다.
The present invention has been made to solve the above problems, and an object of the present invention is to improve the refresh characteristics of the gate formed inside the gate by forming another trench in the lower surface of the trench to give a depth step. .

상기 본 발명의 목적을 달성하기 위하여, 본 발명은 실리콘 기판 상에 필드 산화막을 형성하여 활성 영역과 소자 분리 영역을 구분하는 단계와, 상기 활성 영역의 실리콘 기판을 식각하여 복수의 제 1 트렌치를 형성하는 단계와, 상기 트렌치 하면의 일부를 식각하여 제 2 트렌치를 형성하는 단계와, 상기 제 2 트렌치를 포함하는 제 1 트렌치의 하면에 게이트 산화막을 형성하는 단계와, 상기 제 1 트렌치의 측벽에 스페이서 질화막을 형성하는 단계와, 상기 스페이서 질화막이 형성되어 있는 제 1 트렌치의 측벽 높이 까지 게이트 도전막을 형성하는 단계와, 상기 게이트 도전막이 형성된 반도체 기판의 전면에 상기 제 1 트렌치가 매립되도록 하드마스크막을 형성하는 단계 및 상기 복수의 제 1 트렌치 사이 및 상기 제 1 트렌치와 필드 산화막 사이의 실리콘 기판의 소정 영역에 플러그를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법을 제공한다. In order to achieve the object of the present invention, the present invention comprises forming a field oxide film on a silicon substrate to separate the active region and the device isolation region, and etching the silicon substrate of the active region to form a plurality of first trenches Forming a second trench by etching a portion of the lower surface of the trench, forming a gate oxide layer on the lower surface of the first trench including the second trench, and forming a spacer on a sidewall of the first trench. Forming a nitride film, forming a gate conductive film up to a sidewall height of the first trench in which the spacer nitride film is formed, and forming a hard mask film to fill the first trench in the entire surface of the semiconductor substrate on which the gate conductive film is formed; And silicon between the plurality of first trenches and between the first trench and the field oxide layer. It provides a method for forming a gate of a semiconductor device comprising the step of forming a plug in a predetermined region of the substrate.

여기서, 상기 제 1 트렌치는 500~1,000Å의 깊이로 형성되는 것을 특징으로 한다. Here, the first trench is characterized in that it is formed to a depth of 500 ~ 1,000Å.

또한, 상기 제 2 트렌치는 500~1,000Å의 깊이로 형성되는 것을 특징으로 한 다. In addition, the second trench is characterized in that it is formed to a depth of 500 ~ 1,000Å.

그리고, 상기 플러그는 1,000~1,200Å의 단차를 갖고 형성되는 것을 특징으로 한다.
And, the plug is characterized in that it is formed having a step of 1,000 ~ 1,200Å.

이하 도면에 따라 상기 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 이 실시예들을 벗어나 다양한 형태로 구현 가능하다. 한편, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
Advantages and features of the present invention, and a method of achieving the same will be apparent with reference to the embodiments described below in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various forms beyond the embodiments. In addition, like reference numerals refer to like elements throughout the specification.

도 1a 내지 도 1j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 형성 방법을 순차적으로 보여주는 공정 단면도이다. 1A through 1J are cross-sectional views sequentially illustrating a method of forming a gate of a semiconductor device according to an exemplary embodiment of the present invention.

먼저, 도 1a에 도시한 바와 같이, 트렌치 형성을 위한 마스크 공정이 진행되는데, 이를 위해 필드산화막(105)을 갖는 실리콘 기판(100) 상에 트렌치가 형성될 영역을 정의하는 감광막 패턴(103)을 형성한다.First, as shown in FIG. 1A, a mask process for forming a trench is performed. For this purpose, a photoresist pattern 103 defining a region in which a trench is to be formed is formed on a silicon substrate 100 having a field oxide film 105. Form.

이후, 도 1b에서 도시한 바와 같이, 상기 감광막 패턴을 마스크로 실리콘 기판(100)을 식각하여 제 1 트렌치(107)를 형성한다. 본 발명의 바람직한 실시예에서는 상기 제 1 트렌치(107)의 깊이를 500~1000Å 정도의 깊이로 형성하는 것이 바람직하다. Thereafter, as illustrated in FIG. 1B, the silicon substrate 100 is etched using the photoresist pattern as a mask to form the first trench 107. In a preferred embodiment of the present invention, it is preferable to form the depth of the first trench 107 to a depth of about 500 to 1000 Å.                     

다음으로, 도 1c에 도시한 바와 같이, 상기 제 1 트렌치 하면의 일부 영역에 대해 마스크 공정을 진행하여 제 2 트렌치(109)를 형성한다. 이때, 형성되는 제 2 트렌치(109)의 하면은 상기 제 1 트렌치의 하면을 기준으로 500~1000Å의 깊이를 갖도록 형성되는 것이 바람직하다.Next, as shown in FIG. 1C, a mask process is performed on a portion of the lower surface of the first trench to form the second trench 109. In this case, the lower surface of the second trench 109 is preferably formed to have a depth of 500 ~ 1000Å relative to the lower surface of the first trench.

본 발명의 일 실시예에 의해 형성된 제 2 트렌치(109)는 하면의 중심에 대한 법선이 제 1 트렌치 하면의 중심에 대한 법선과 일치되게 형성되었으나, 본 발명은 이에 한정되는 것은 아니며 제 2 트렌치(109)는 하면의 중심에 대한 법선이 제 1 트렌치 하면의 중심에 대한 법선을 기준으로 좌측 또는 우측에 위치해 있어도 무방하다.
The second trench 109 formed by the embodiment of the present invention is formed so that the normal to the center of the lower surface coincides with the normal to the center of the first trench lower surface, but the present invention is not limited thereto and the second trench ( 109) may be located on the left or right side with respect to the normal to the center of the first trench bottom surface.

그리고, 도 1d에 도시한 바와 같이, 제 2 트렌치(109)의 전면 및 제 1 트렌치의 하면에 게이트 산화막(112)을 증착한다. 이에 따라, 증착되는 게이트 산화막(112)의 길이는 제 1 트렌치만 형성된 경우와 비교해서 제 2 트렌치(109)의 측벽 길이만큼 증가된다. As shown in FIG. 1D, the gate oxide film 112 is deposited on the entire surface of the second trench 109 and the lower surface of the first trench. Accordingly, the length of the gate oxide film 112 to be deposited is increased by the sidewall length of the second trench 109 as compared with the case where only the first trench is formed.

이후, 도 1e에 도시한 바와 같이, 게이트 산화막(112)이 형성된 결과물 전면에 질화막(114)을 증착한다. Thereafter, as illustrated in FIG. 1E, the nitride film 114 is deposited on the entire surface of the resultant product on which the gate oxide film 112 is formed.

그리고 나서, 도 1f에 도시한 바와 같이, 상기 질화막을 식각하여 제 1 트렌치 내부의 측벽에 스페이서 질화막(115)을 형성한다. 이때, 형성되는 스페이서 질화막(115)은 제 1 트렌치 내부 측벽 전면에 형성될 수도 있고, 본 발명의 일 실시예와 같이 제 1 트렌치 내부 측벽의 소정 높이 까지만 형성되어도 무방하다. Then, as illustrated in FIG. 1F, the nitride film is etched to form a spacer nitride film 115 on sidewalls of the first trench. In this case, the spacer nitride layer 115 may be formed on the entire front sidewall of the first trench, or may be formed only up to a predetermined height of the sidewall of the first trench as in the embodiment of the present invention.                     

그리고, 도 1g에 도시한 바와 같이 게이트 산화막(112)과 스페이서 질화막(115)이 형성되어 있는 제 1트렌치 내부의 소정 높이 까지 게이트 도전막(116)을 증착한다. As shown in FIG. 1G, the gate conductive film 116 is deposited to a predetermined height inside the first trench in which the gate oxide film 112 and the spacer nitride film 115 are formed.

상기 증착된 게이트 도전막(116)에 의해 제 2 트렌치는 완전히 매립되지만, 제 1 트렌치의 경우에는 완전히 매립되지 않는 것이 바람직하다. 이는, 이후 공정에서 하드 마스크 질화막이 형성될 공간을 확보하기 위함이다. Although the second trench is completely filled by the deposited gate conductive layer 116, it is preferable that the second trench is not completely filled in the case of the first trench. This is to secure a space where a hard mask nitride film is to be formed in a later process.

이후, 도 1h에 도시한 바와 같이, 게이트 도전막(116)이 증착되어 있는 실리콘 기판(100) 위의 결과물 전면에 질화막(118)을 증착한다. Thereafter, as illustrated in FIG. 1H, a nitride film 118 is deposited on the entire surface of the resultant product on the silicon substrate 100 on which the gate conductive film 116 is deposited.

그리고 나서, 상기 실리콘 기판(100) 상에 증착된 질화막을 상기 실리콘 기판(100)의 표면이 노출될 때까지 평탄화하여 제거한다. 이에 따라, 트렌치 내부에는 게이트 도전막(116)과 하드마스크 질화막(119)으로 이루어진 게이트 패턴이 완성된다. 이때, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정에 의하는 것이 바람직하다. Then, the nitride film deposited on the silicon substrate 100 is removed by planarization until the surface of the silicon substrate 100 is exposed. As a result, a gate pattern including the gate conductive layer 116 and the hard mask nitride layer 119 is completed in the trench. At this time, the planarization is preferably by a chemical mechanical polishing (Chemical Mechanical Polishing) process.

상기 공정을 통해 형성되는 게이트 패턴은 실리콘 기판(100)에 형성된 트렌치 내부에 형성되기 때문에, 외부에 형성되는 기존의 게이트 형성 방법에 비하여 외부 전원이나 충격에 대해 매우 안정적인 동작을 보장할 수 있는 장점이 있어 소자의 신뢰성이 개선된다. Since the gate pattern formed through the process is formed in the trench formed in the silicon substrate 100, the gate pattern formed through the process may have a very stable operation against external power or impact compared to the conventional gate forming method formed outside. This improves the reliability of the device.

또한, 제 1 트렌치 하부에 형성된 제 2 트렌치를 형성하여, 그 내부에 형성되는 게이트의 채널 길이를 증가시켜 단채널 효과(short channel effect)를 개선하고 있다. 이에 따라, 누설 전류가 감소되어 소자의 리플레시(refresh) 특성이 개선 된다. In addition, the second trench formed under the first trench is formed to increase the channel length of the gate formed therein, thereby improving short channel effects. Accordingly, the leakage current is reduced to improve the refresh characteristics of the device.

이후, 도 1h에 도시한 바와 같이, 상기 복수의 트렌치 사이 및 상기 트렌치와 필드 산화막 사이의 실리콘 기판의 소정 영역을 식각한다. 식각 결과 노출된 실리콘 기판에는 이온이 주입되어 소스/ 드레인 정션(source/ drain junction)이 형성된다. Thereafter, as illustrated in FIG. 1H, a predetermined region of the silicon substrate is etched between the plurality of trenches and between the trench and the field oxide film. As a result of etching, ions are implanted into the exposed silicon substrate to form a source / drain junction.

그리고 나서, 소스/ 드레인 정션이 형성되어 있는 실리콘 기판 상에 전극 물질을 매립하여 플러그(120, 122)를 형성한다. 이때, 형성되는 플러그는 1000~ 1200Å의 깊이로 형성되는 것이 바람직하다.Then, the electrode material is embedded on the silicon substrate where the source / drain junction is formed to form plugs 120 and 122. At this time, the plug is preferably formed to a depth of 1000 ~ 1200Å.

그리고, 상기 형성된 플러그들은 연결되는 소스/ 드레인 정션(source/ drain junction)의 종류에 따라 나뉘어 비트라인 플러그(120)와 스토리지 플러그(122)로 구분된다.The formed plugs are divided into bit line plugs 120 and storage plugs 122 according to types of source / drain junctions connected thereto.

여기서, 상기 비트라인 플러그(120)와 스토리지 플러그(122)는 제 1 트렌치의 하면과 동일한 깊이로 형성되기 때문에, 그 하부에 형성되는 소스/ 드레인 정션 간의 간격은 증가되지 않는다. 그러나, 제 1 트렌치 하면에 존재하는 제 2 트렌치에 의해 실질적인 소스/ 드레인 정션 간의 간격(A)이 길어지므로 소스/ 드레인 정션 간의 펀치쓰루의 방지가 가능하다.
Here, since the bit line plug 120 and the storage plug 122 are formed to the same depth as the lower surface of the first trench, the gap between the source / drain junctions formed under the bit line plug 120 and the storage plug 122 is not increased. However, since the gap A substantially between the source / drain junctions is increased by the second trenches present in the lower surface of the first trench, punchthrough between the source / drain junctions can be prevented.

본 발명에 의하면, 트렌치의 하면에 깊이 단차가 있는 또 하나의 트렌치를 형성하여, 트렌치 내부에 형성된 게이트의 채널 길이를 증가시킴으로써 단채널 효 과에 따른 누설 전류를 감소시킬 수 있는 효과가 있다.According to the present invention, another trench having a depth step is formed on the lower surface of the trench, thereby increasing the channel length of the gate formed inside the trench, thereby reducing the leakage current due to the short channel effect.

또한, 트렌치 하면의 단차에 의해 드레인/ 소스 정션 간의 실질적인 간격을 증가시켜 펀치쓰루 현상을 방지할 수 있는 효과도 있다.In addition, a punch gap phenomenon can be prevented by increasing a substantial gap between the drain and the source junction due to the step on the lower surface of the trench.

또한, 상기 누설 전류의 감소와 펀치쓰루 방지 효과에 의해 리플레시 특성을 개선할 수 있는 효과도 있다.In addition, the refresh characteristic can be improved by reducing the leakage current and preventing punchthrough.

또한, 게이트를 트렌치 내부에 형성함으로써, 외부 충격이나 외부 전압에 안정적으로 동작하는 게이트를 형성할 수 있는 효과도 있다.In addition, by forming the gate inside the trench, there is an effect that a gate that operates stably to an external shock or an external voltage can be formed.

Claims (4)

실리콘 기판 상에 필드 산화막을 형성하여 활성 영역과 소자 분리 영역을 구분하는 단계와,Forming a field oxide film on the silicon substrate to separate the active region and the device isolation region; 상기 활성 영역의 실리콘 기판을 식각하여 복수의 제 1 트렌치를 형성하는 단계와,Etching the silicon substrate in the active region to form a plurality of first trenches; 상기 트렌치 하면의 일부를 식각하여 제 2 트렌치를 형성하는 단계와,Etching a portion of the lower surface of the trench to form a second trench; 상기 제 2 트렌치를 포함하는 제 1 트렌치의 하면에 게이트 산화막을 형성하는 단계와,Forming a gate oxide layer on a lower surface of the first trench including the second trench; 상기 제 1 트렌치의 측벽에 스페이서 질화막을 형성하는 단계와,Forming a spacer nitride film on sidewalls of the first trenches; 상기 스페이서 질화막이 형성되어 있는 제 1 트렌치의 측벽 높이 까지 게이트 도전막을 형성하는 단계와,Forming a gate conductive film up to a sidewall height of a first trench in which the spacer nitride film is formed; 상기 게이트 도전막이 형성된 반도체 기판의 전면에 상기 제 1 트렌치가 매립되도록 하드마스크막을 형성하는 단계 및 Forming a hard mask film on the entire surface of the semiconductor substrate on which the gate conductive film is formed to fill the first trench; 상기 복수의 제 1 트렌치 사이 및 상기 제 1 트렌치와 필드 산화막 사이의 실리콘 기판의 소정 영역에 플러그를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법. Forming a plug in a predetermined region of the silicon substrate between the plurality of first trenches and between the first trench and the field oxide film. 제 1 항에 있어서, 상기 제 1 트렌치는 500~1,000Å 의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법. The method of claim 1, wherein the first trench is formed to a depth of 500 to 1,000 Å. 제 1 항에 있어서, 상기 제 2 트렌치는 500~1,000Å 의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법. The method of claim 1, wherein the second trench is formed to a depth of 500 to 1,000 Å. 제 1 항에 있어서, 상기 플러그는 1,000~1,200Å의 단차를 갖고 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법. The method of claim 1, wherein the plug has a step of 1,000 to 1,200 Å.
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