KR20060077749A - Manufacturing method for capacitor in semiconductor device - Google Patents

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Abstract

본 발명은 (1) 반도체 기판에 형성된 소정의 하부구조물 상에 절연층을 증착하는 단계와; (2) 상기 절연층 내에 상기 하부구조물의 소정영역에 접속되는 플러그를 형성하는 단계와; (3) 상기 단계 (2)의 결과물 전면에 식각방지막 및 산화막을 순차로 증착하는 단계와; (4) 식각공정을 통하여 상기 산화막의 일부를 식각하여 상기 플러그의 상부에 위치하는 식각방지막의 소정 영역을 노출시키는 단계와; (5) 상기 단계 (4)의 결과물 전면에 원자층 증착 산화막을 증착한 후, 식각공정을 진행하여 상기 산화막의 식각영역 측면에 원자층 증착 산화막 스페이서를 형성하고 상기 단계 (4)에서 노출된 식각방지막을 제거하는 단계와; (6) 상기 단계 (5)의 결과물 전면에 금속층을 증착하고 패터닝하여 커패시터 하부전극을 형성하는 단계와; (7) 상기 원자층 증착 산화막 스페이서를 선택적으로 식각하여 상기 커패시터 하부전극의 외측면을 노출시키는 단계와; (8) 상기 단계 (7)의 결과물 상에 유전체막과 커패시터 상부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention includes the steps of (1) depositing an insulating layer on a predetermined substructure formed on a semiconductor substrate; (2) forming a plug in the insulating layer, the plug being connected to a predetermined region of the substructure; (3) sequentially depositing an etch stop layer and an oxide layer on the entire surface of the resultant of step (2); (4) etching a portion of the oxide film through an etching process to expose a predetermined region of the etch stop layer positioned on the plug; (5) After depositing the atomic layer deposition oxide film on the entire surface of the product of step (4), the etching process is performed to form an atomic layer deposition oxide spacer on the side of the etching region of the oxide film and the etching exposed in step (4) Removing the protective film; (6) depositing and patterning a metal layer on the entire surface of the resultant of step (5) to form a capacitor lower electrode; (7) selectively etching the atomic layer deposited oxide spacers to expose an outer surface of the capacitor lower electrode; (8) A method of manufacturing a capacitor of a semiconductor device comprising the step of forming a dielectric film and a capacitor upper electrode on the resultant of step (7).

커패시터, 원자층 증착 산화막Capacitor, Atomic Layer Deposition Oxide

Description

반도체 장치의 커패시터 제조방법{manufacturing method for capacitor in semiconductor device} Manufacturing method for capacitor in semiconductor device             

도 1a 내지 도 1f는 종래 반도체 장치의 커패시터 제조공정 수순 단면도를 나타낸 것이다.1A to 1F illustrate cross-sectional views of a capacitor manufacturing process of a conventional semiconductor device.

도 2a 내지 도 2g는 본 발명에 의한 일실시예에 따른 반도체 장치의 커패시터 제조공정 수순 단면도를 나타낸 것이다.2A to 2G illustrate cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 하부구조물 2 : 절연층1: Substructure 2: Insulation layer

3 : 폴리실리콘 플러그 4 : 질화막3: polysilicon plug 4: nitride film

5 : 산화막 6 : 티타늄 실리사이드층5: oxide film 6: titanium silicide layer

7 : TiN막 7a : 커패시터 하부전극7 TiN film 7a capacitor lower electrode

8 : 유전체막 9 : 커패시터 상부전극8 dielectric film 9 capacitor upper electrode

11 : 하부구조물 12 : 절연층11: substructure 12: insulating layer

13 : 플러그 14 : 질화막13: plug 14: nitride film

15 : 산화막 16 : 원자층 증착 산화막15 oxide film 16 atomic layer deposited oxide film

16a : 원자층 증착 산화막 스페이서16a: atomic layer deposited oxide film spacer

17 : 티타늄 실리사이드층 18 : 커패시터 하부전극17: titanium silicide layer 18: capacitor lower electrode

19 : 유전체막 20 : 커패시터 상부전극19 dielectric film 20 capacitor upper electrode

본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 더욱 구체적으로는 실린더형 커패시터의 하부전극 전면을 전극으로 용이하게 사용하여 정전용량을 향상시킬 수 있도록 하는 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device to improve the capacitance by easily using the front surface of the lower electrode of the cylindrical capacitor as an electrode.

일반적으로 반도체 메모리 장치가 90nm 이하 수준으로 그 집적도가 심화되면서, 좁은 면적에 형성되는 커패시터의 정전용량을 향상시키기 위해 많은 노력이 있어왔다.In general, as semiconductor memory devices have increased in density to 90 nm or less, many efforts have been made to improve capacitance of capacitors formed in a narrow area.

특히, 유전체의 유전율을 높여 정전용량을 증가시키기 위하여 기존 유전체인 Al2O3 대신 HfO2 또는 Al2O3/HfO2 라미네이트(laminate) 등을 사용하게 되었다. 또한 하부전극과 상부전극을 폴리 실리콘 대신 TiN같은 금속을 사용하는 금속, 유전체, 금속(MIM) 구조로 변경하게 되었다.In particular, HfO 2 or Al 2 O 3 / HfO 2 laminates are used instead of Al 2 O 3 , which is an existing dielectric, to increase capacitance by increasing the dielectric constant of the dielectric. In addition, the lower electrode and the upper electrode were changed to a metal, dielectric, and metal (MIM) structure using a metal such as TiN instead of polysilicon.

그런데, 상기 TiN과 같은 금속막을 하부전극으로 사용하는 경우에는 실리콘을 사용한 경우에서와는 달리 HSG(hemi-spherical grain)와 같은 표면적 증가방법을 사용할 수 없는 문제점이 있었다. 또한, 컵 형의 커패시터는 그 하부전극의 높 이를 높여 표면적을 증가시킬 수는 있으나, 그 높이가 너무 높을 경우에는 다른 영역과의 단차의 차이가 커짐으로 인해 다른 영역에 형성되는 콘택의 공정마진을 확보하는 것이 용이하지 않게 되었다.However, when using a metal film such as TiN as a lower electrode, there was a problem that a surface area increasing method such as hemi-spherical grain (HSG) cannot be used unlike silicon. In addition, the cup-type capacitor can increase the surface area by raising the height of the lower electrode, but when the height is too high, the process margin of the contact formed in the other area is increased due to the large difference in the step difference with other areas. It is not easy to secure.

이러한 문제점들을 감안하여 종래 고집적 반도체 장치에서의 커패시터는 실린더형을 사용하였다.In view of these problems, the capacitor in the conventional highly integrated semiconductor device uses a cylindrical type.

이하, 첨부한 도면을 참고로 이러한 종래기술에 의한 반도체 장치의 커패시터 제조방법의 문제점을 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the problem of the conventional capacitor manufacturing method of the semiconductor device.

도 1a 내지 도 1f는 종래 반도체 장치의 커패시터 제조공정 수순 단면도를 나타낸 것이다. 이하, 상기의 도면을 참조하여 종래 반도체 장치의 커패시터 제조방법을 구체적으로 설명한다.1A to 1F illustrate cross-sectional views of a capacitor manufacturing process of a conventional semiconductor device. Hereinafter, a capacitor manufacturing method of a conventional semiconductor device will be described in detail with reference to the above drawings.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판에 셀 트랜지스터 등의 반도체 소자 구조가 형성된 소정의 하부구조물(1) 상에 절연층(2)을 증착한다. 그리고, 사진식각공정을 통해 상기 절연층(2)에 콘택홀을 형성한 후, 그 콘택홀에 위치하는 폴리실리콘 플러그(3)를 형성한다.First, as shown in FIG. 1A, an insulating layer 2 is deposited on a predetermined substructure 1 in which a semiconductor device structure such as a cell transistor is formed on a semiconductor substrate. Then, after forming a contact hole in the insulating layer 2 through a photolithography process, a polysilicon plug 3 positioned in the contact hole is formed.

그런 다음, 상기 구조의 상부전면에 식각방지막인 질화막(4)을 증착한다.Then, a nitride film 4 as an anti-etching film is deposited on the upper surface of the structure.

다음으로, 도 1b에 도시된 바와 같이 상기 질화막(4)의 상부전면에 산화막(5)을 증착한 후, 사진식각공정을 통해 상기 산화막(5)의 일부를 식각하여 상기 플러그(3)의 상부와 그 주변일부에 해당하는 면적 위에 위치하는 상기 질화막(4)의 일부를 노출시킨다.Next, as illustrated in FIG. 1B, an oxide film 5 is deposited on the upper surface of the nitride film 4, and then a portion of the oxide film 5 is etched through a photolithography process to etch the upper portion of the plug 3. And a portion of the nitride film 4 positioned on an area corresponding to a portion of the peripheral portion thereof is exposed.

이어서, 상기 산화막(5)의 일부 식각으로 노출된 질화막(4)을 제거하여 플러 그(3)의 상부전면과 그 주변의 절연층(2)을 노출시킨다. 그런 다음, 도 1c에 도시된 바와 같이, 티타늄 실리사이드를 증착한 후 패터닝하여 상기 플러그(3)의 상부에 장벽 금속층인 티타늄 실리사이드층(6)을 형성한다. 그리고, 상기 결과물 상부전면에 TiN막(7)을 증착한다. 이 때, TiN막(7)은 커패시터의 하부전극을 형성하기 위한 것이다.Subsequently, the nitride film 4 exposed by the partial etching of the oxide film 5 is removed to expose the top surface of the plug 3 and the insulating layer 2 around the plug 3. Then, as shown in FIG. 1C, the titanium silicide is deposited and patterned to form a titanium silicide layer 6, which is a barrier metal layer, on top of the plug 3. Then, the TiN film 7 is deposited on the upper surface of the resultant product. At this time, the TiN film 7 is for forming the lower electrode of the capacitor.

그 다음, 도 1d에 도시된 바와 같이 평탄화공정 또는 에치백공정을 이용하여 상기 산화막(5) 상에 위치하는 TiN막(7)을 선택적으로 제거하여 상기 티타늄 실리사이드층(6)과, 플러그(3)를 통해 반도체 소자의 특정영역에 접속되는 커패시터 하부전극(7a)을 형성한다.Next, as illustrated in FIG. 1D, the titanium silicide layer 6 and the plug 3 are selectively removed by selectively removing the TiN film 7 positioned on the oxide film 5 using a planarization process or an etch back process. The capacitor lower electrode 7a connected to the specific region of the semiconductor device is formed through

그 다음, 도 1e에 도시된 바와 같이, 상기 커패시터 하부전극(7a)과 접하는 산화막(5)을 식각하여 제거함으로써 상기 하부전극(7a)의 외측면을 노출시킨다. 이와 같은 식각공정은 커패시터 하부전극(7a)의 표면적을 증가시키기 위한 것이다.Next, as illustrated in FIG. 1E, the outer surface of the lower electrode 7a is exposed by etching away the oxide film 5 in contact with the capacitor lower electrode 7a. This etching process is to increase the surface area of the capacitor lower electrode (7a).

그런데, 상기에서 산화막(5)의 식각공정은 습식식각공정으로서, 이 때 사용되는 식각용액은 상기 티타늄 실리사이드층(6), 질화막(4), 플러그(3) 등으로 침투하여 원하지 않는 다른 산화막을 식각할 수 있으며, 이는 벙커 결함(bunker defect)를 유발하여 반도체 장치의 특성을 열화시키는 문제점을 발생시킨다. 특히, 종래에는 통상 두께 약 20000Å정도에 달하는 상기 산화막(5)의 전체를 식각함으로써, 그 식각시간이 증가하여 상기 식각용액의 침투시간은 매우 길어지고 벙커결함의 발생 가능성은 더욱 증가하게 되었다.However, the etching process of the oxide film 5 is a wet etching process, and the etching solution used in this case penetrates into the titanium silicide layer 6, the nitride film 4, the plug 3, or the like to form another unwanted oxide film. It can be etched, which causes bunker defects and deteriorates the characteristics of the semiconductor device. In particular, conventionally, by etching the entire oxide film 5, which generally has a thickness of about 20,000 [mu] s, the etching time increases, the penetration time of the etching solution becomes very long, and the possibility of occurrence of bunker defects increases.

이어서, 도 1f에 도시된 바와 같이, 상기 구조의 상부전면에 유전체막(8)을 증착하고, 그 상부에 TiN 등을 증착하여 커패시터 상부전극(9)을 형성하여 커패시터 제조를 완료한다.Subsequently, as illustrated in FIG. 1F, a dielectric film 8 is deposited on the upper surface of the structure, and TiN or the like is deposited on the upper portion thereof to form a capacitor upper electrode 9 to complete capacitor manufacturing.

상기한 바와 같이, 종래 반도체 장치의 커패시터 제조방법은 실린더형 커패시터를 제조함에 있어서, 커패시터 하부전극의 유전체와 접하는 표면적을 증가시키기 위하여 커패시터 하부전극의 외측에 접하는 산화막을 습식식각하는 과정에서 습식식각액이 하부구조로 침투하여 다른 산화막을 식각할 수 있어, 반도체 장치 제조방법의 신뢰성이 저하되며, 결함의 발생으로 반도체 장치의 특성이 열화되고 수율이 저하되는 문제점이 있었다.As described above, in the method of manufacturing a capacitor of a conventional semiconductor device, in the manufacturing of a cylindrical capacitor, the wet etching solution is formed in the process of wet etching the oxide film on the outside of the capacitor lower electrode in order to increase the surface area in contact with the dielectric of the capacitor lower electrode. It is possible to penetrate into the underlying structure to etch other oxide films, thereby deteriorating the reliability of the semiconductor device manufacturing method, and deteriorating the characteristics of the semiconductor device due to the generation of defects and lowering the yield.

따라서, 본 발명이 이루고자 하는 기술적 과제는 커패시터 하부전극의 측면을 식각하는 과정에서 식각용액이 침투하여 결함이 발생하는 것을 방지할 수 있는 반도체 장치의 커패시터 제조방법을 제공하는 데 있다.
Accordingly, an aspect of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device capable of preventing defects from infiltrating an etching solution during the etching of the side surface of the capacitor lower electrode.

상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 반도체 기판에 형성된 소정의 하부구조물 상에 절연층을 증착하는 단계와; (2) 상기 절연층 내에 상기 하부구조물의 소정영역에 접속되는 플러그를 형성하는 단계와; (3) 상기 단계 (2)의 결과물 전면에 식각방지막 및 산화막을 순차로 증착하는 단계와; (4) 식각공정을 통하여 상기 산화막의 일부를 식각하여 상기 플러그의 상부에 위치하는 식각방지막 의 소정 영역을 노출시키는 단계와; (5) 상기 단계 (4)의 결과물 전면에 원자층 증착 산화막을 증착한 후, 식각공정을 진행하여 상기 산화막의 식각영역 측면에 원자층 증착 산화막 스페이서를 형성하고 상기 단계 (4)에서 노출된 식각방지막을 제거하는 단계와; (6) 상기 단계 (5)의 결과물 전면에 금속층을 증착하고 패터닝하여 커패시터 하부전극을 형성하는 단계와; (7) 상기 원자층 증착 산화막 스페이서를 선택적으로 식각하여 상기 커패시터 하부전극의 외측면을 노출시키는 단계와; (8) 상기 단계 (7)의 결과물 상에 유전체막과 커패시터 상부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법을 제공한다.In order to achieve the above technical problem, the present invention comprises the steps of (1) depositing an insulating layer on a predetermined substructure formed on a semiconductor substrate; (2) forming a plug in the insulating layer, the plug being connected to a predetermined region of the substructure; (3) sequentially depositing an etch stop layer and an oxide layer on the entire surface of the resultant of step (2); (4) etching a portion of the oxide film through an etching process to expose a predetermined region of the etch stop layer positioned on the plug; (5) After depositing the atomic layer deposition oxide film on the entire surface of the product of step (4), the etching process is performed to form an atomic layer deposition oxide spacer on the side of the etching region of the oxide film and the etching exposed in step (4) Removing the protective film; (6) depositing and patterning a metal layer on the entire surface of the resultant of step (5) to form a capacitor lower electrode; (7) selectively etching the atomic layer deposited oxide spacers to expose an outer surface of the capacitor lower electrode; (8) A method of manufacturing a capacitor of a semiconductor device comprising the step of forming a dielectric film and a capacitor upper electrode on the resultant of step (7).

또한, 본 발명은 (1) 반도체 기판에 형성된 소정의 하부구조물 상에 절연층을 증착하는 단계와; (2) 상기 절연층 내에 상기 하부구조물의 소정영역에 접속되는 플러그를 형성하는 단계와; (3) 상기 단계 (2)의 결과물 전면에 식각방지막 및 산화막을 순차로 증착하는 단계와; (4) 식각공정을 통하여 상기 산화막의 일부 및 상기 식각방지막의 일부를 식각하여 상기 플러그를 노출시키는 단계와; (5) 상기 단계 (4)의 결과물 전면에 원자층 증착 산화막을 증착한 후, 식각공정을 진행하여 상기 산화막의 식각영역 측면에 원자층 증착 산화막 스페이서를 형성하는 단계와; (6) 상기 단계 (5)의 결과물 전면에 금속층을 증착하고 패터닝하여 커패시터 하부전극을 형성하는 단계와; (7) 상기 원자층 증착 산화막 스페이서를 선택적으로 식각하여 상기 커패시터 하부전극의 외측면을 노출시키는 단계와; (8) 상기 단계 (7)의 결과물 상에 유전체막과 커패시터 상부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법을 제공한다.In addition, the present invention includes the steps of (1) depositing an insulating layer on a predetermined substructure formed on a semiconductor substrate; (2) forming a plug in the insulating layer, the plug being connected to a predetermined region of the substructure; (3) sequentially depositing an etch stop layer and an oxide layer on the entire surface of the resultant of step (2); (4) etching a part of the oxide film and a part of the etch stop layer through an etching process to expose the plug; (5) depositing an atomic layer deposited oxide film on the entire surface of the product of step (4), and then performing an etching process to form an atomic layer deposited oxide spacer on an etched region side of the oxide film; (6) depositing and patterning a metal layer on the entire surface of the resultant of step (5) to form a capacitor lower electrode; (7) selectively etching the atomic layer deposited oxide spacers to expose an outer surface of the capacitor lower electrode; (8) A method of manufacturing a capacitor of a semiconductor device comprising the step of forming a dielectric film and a capacitor upper electrode on the resultant of step (7).

본 발명에서, 상기 단계 (5) 이후, 상기 식각방지막의 제거에 의해 노출되는 플러그 상에 장벽금속층을 형성하는 단계를 더 포함하는 것이 바람직하다.In the present invention, after the step (5), it is preferable to further comprise the step of forming a barrier metal layer on the plug exposed by the removal of the etch stop layer.

본 발명에서, 상기 장벽금속층은 티타늄 실리사이드층인 것이 바람직하다.In the present invention, the barrier metal layer is preferably a titanium silicide layer.

본 발명에서, 상기 원자층 증착 산화막의 두께는 200 내지 500Å인 것이 바람직하다.In the present invention, the thickness of the atomic layer deposited oxide film is preferably 200 to 500 kPa.

본 발명에서, 상기 원자층 증착 산화막의 증착은 Si 소스로 Si2Cl6를 사용하고, 산소 소스로 H2O, 촉매제로 피리딘(Pyridine)을 사용하여 상온에서 900~1100℃온도 하에서 실시되는 것이 바람직하다.In the present invention, the deposition of the atomic layer deposition oxide film using Si 2 Cl 6 as the Si source, using H 2 O as the oxygen source, and pyridine (Pyridine) as the catalyst is carried out at 900 ~ 1100 ℃ temperature at room temperature desirable.

본 발명에서, 상기 원자층 증착 산화막 스페이서는 HF 식각용액(HF:DI=20:1 내지 200:1)를 사용하여 선택적 식각되는 것이 바람직하다.In the present invention, it is preferable that the atomic layer deposition oxide spacer is selectively etched using an HF etching solution (HF: DI = 20: 1 to 200: 1).

본 발명에서, 상기 상부전극은 CVD를 이용한 TiN층과 PVD를 이용한 TiN층의 이중층으로 형성되거나, 원자층 증착법을 이용한 TiN과 PVD를 이용한 TiN의 이중층으로 형성되는 것이 바람직하다.In the present invention, the upper electrode is preferably formed of a double layer of a TiN layer using CVD and a TiN layer using PVD, or a double layer of TiN using TiN and PVD using atomic layer deposition.

본 발명에서, 상기 유전체막은 HfO2막, Al2O3막 또는 Al2O3 /HfO2의 라이네이트(laminate)로 형성되는 것이 바람직하다.In the present invention, the dielectric film is preferably formed of a HfO 2 film, an Al 2 O 3 film or a laminate of Al 2 O 3 / HfO 2 .

본 발명에서, 상기 유전체막은 200~480℃의 온도조건 하에서 원자층 증착법에 의하여 형성되는 것이 바람직하다.In the present invention, the dielectric film is preferably formed by the atomic layer deposition method under a temperature condition of 200 ~ 480 ℃.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited to these examples.

상기와 같이 구성되는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the present invention configured as described above are as follows.

도 2a 내지 도 2g는 본 발명에 의한 일실시예에 따른 반도체 장치의 커패시터 제조공정 수순 단면도를 나타낸 것이다. 이하, 상기의 도면을 참조하여 본 발명에 의한 일실시예에 따른 반도체 장치의 커패시터 제조방법을 구체적으로 설명한다.2A to 2G illustrate cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention. Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판에 셀 트랜지스터 등의 반도체 소자 구조가 형성된 소정의 하부구조물(11) 상에 절연층(12)을 증착한다. 그리고, 사진식각공정을 통해 상기 절연층(12)에 콘택홀을 형성하고, 도핑된 폴리 실리콘을 증착한 후 이를 평탄화하여 상기 절연층(12)의 콘택홀 내에 위치하며 반도체 소자의 특정 영역에 접속되는 플러그(13)를 형성한다.First, as shown in FIG. 2A, an insulating layer 12 is deposited on a predetermined substructure 11 in which a semiconductor device structure such as a cell transistor is formed on a semiconductor substrate. In addition, a contact hole is formed in the insulating layer 12 through a photolithography process, and then the doped polysilicon is deposited and planarized to be located in the contact hole of the insulating layer 12 and connected to a specific region of the semiconductor device. The plug 13 is formed.

그 다음, 상기 구조의 상부전면에 식각 방지막인 질화막(14)을 증착한다.Next, a nitride film 14 as an anti-etching film is deposited on the upper surface of the structure.

이어서, 도 2b에 도시된 바와 같이 상기 질화막(14)의 상부전면에 산화막(15)을 증착한다. 이 때의 산화막(15)은 커패시터 하부전극의 높이를 결정하는 요인이므로, 적당한 두께로 증착한다.Next, as illustrated in FIG. 2B, an oxide film 15 is deposited on the upper surface of the nitride film 14. At this time, since the oxide film 15 is a factor for determining the height of the capacitor lower electrode, the oxide film 15 is deposited to an appropriate thickness.

그 다음, 사진식각공정을 통하여 산화막(15)의 일부를 식각하여 상기 플러그(13)의 상부측에 위치하는 질화막(14)을 소정의 면적으로 노출시킨다. 이 때 산화막(15)의 식각되는 면적은 커패시터 하부전극이 형성될 면적에 비하여 보다 넓도록 한다. 상기의 식각으로 플러그(13)의 상부전면과 그 주변일부 상에 위치하는 질화막(14)이 노출된다. 한편, 여기서는 상기 식각을 통해 산화막(15)의 일부분만이 식각되는 방법을 적용하였으나, 경우에 따라서는 상기 노출되는 질화막(14)부분까지도 식각되어 없어지도록 하여 상기 식각결과 플러그(13)가 노출되도록 할 수도 있다.Then, a portion of the oxide film 15 is etched through a photolithography process to expose the nitride film 14 located on the upper side of the plug 13 to a predetermined area. At this time, the area of the oxide film 15 to be etched is larger than the area where the capacitor lower electrode is to be formed. By etching, the nitride film 14 positioned on the upper front surface of the plug 13 and a portion of the peripheral portion thereof is exposed. Meanwhile, in this embodiment, a method in which only a part of the oxide film 15 is etched through the etching is applied, but in some cases, the exposed nitride film 14 is also etched away so that the plug 13 is exposed. You may.

상기에서 산화막(15)은 PE-TEOS(Tetra Ethyl Ortho Silicate)단일층 또는 PSG + PE-TEOS의 이중층으로 형성될 수 있다.The oxide layer 15 may be formed of a single layer of Tetra Ethyl Ortho Silicate (PE-TEOS) or a double layer of PSG + PE-TEOS.

그 다음, 도 2c에 도시된 바와 같이, 상기 구조의 상부전면에 원자층 증착법(ALD:atomic layer deposition)을 이용하여 산화막을 증착하여 원자층 증착 산화막(16)을 형성한다.Next, as illustrated in FIG. 2C, an oxide layer is deposited on the upper surface of the structure by atomic layer deposition (ALD) to form an atomic layer deposition oxide layer 16.

여기서, 상기 원자층 증착 산화막(16)은 그 하부에 있는 다른 산화막(15)의 기상증착 산화막과는 선택적 식각이 가능하다. 특히, HF 식각용액(HF:DI=20:1 내지 200:1)에 높은 식각 선택비를 보이며, 그 HF 식각용액을 이용하면 원자층 증착 산화막(16)을 용이하게 선택적으로 식각할 수 있다.The atomic layer deposited oxide layer 16 may be selectively etched from the vapor deposition oxide layer of the other oxide layer 15 under the atomic layer deposited oxide layer 16. In particular, the HF etching solution (HF: DI = 20: 1 to 200: 1) has a high etching selectivity, using the HF etching solution can easily selectively etch the atomic layer deposition oxide film 16.

상기 원자층 증착 산화막(16)을 증착하는 공정은 Si 소스로 Si2Cl6를 사용하며, 산소 소스로 H2O, 촉매제로 피리딘(Pyridine)을 사용하여 상온에서 90~110℃온도, 특히 100℃의 온도조건 하에서 실시하되, 증착되는 막의 두께는 200 내지 500Å이 되도록 한다. The process of depositing the atomic layer deposition oxide film 16 uses Si 2 Cl 6 as the Si source, H 2 O as the oxygen source, and pyridine as the catalyst, at a temperature of 90 to 110 ° C., especially 100 It is carried out under the temperature condition of ℃, so that the thickness of the deposited film is 200 to 500 내지.

이어서, 도 2d에 도시된 바와 같이, 상기 증착된 원자층 증착 산화막(16)을 건식식각하여 상기 산화막(15)의 측면에 원자층 증착 산화막 스페이서(16a)를 형성한다. 이 때, 플러그(13)의 상부에 위치하는 질화막(14)의 일부분도 식각되어 없어지도록 하여 상기 플러그(13)가 노출되도록 한다. 그리고, 플러그(13)와 그 상부에 위치하게 될 하부전극과의 접촉저항을 감소시키기 위하여, 상기 질화막(14) 식각에 의하여 플러그(13)가 노출된 부분에 대하여 화학기상 증착법으로 티타늄(Ti)을 증착한 후 급속열처리를 수행하여 장벽금속층인 티타늄 실리사이드층(17)을 형성한다. Subsequently, as illustrated in FIG. 2D, the deposited atomic layer deposition oxide layer 16 is dry etched to form an atomic layer deposition oxide spacer 16a on the side surface of the oxide layer 15. At this time, a portion of the nitride film 14 positioned above the plug 13 is also etched away so that the plug 13 is exposed. In addition, in order to reduce contact resistance between the plug 13 and the lower electrode to be positioned thereon, titanium (Ti) is chemically vapor deposited on a portion of the plug 13 exposed by etching the nitride film 14. After the deposition, rapid thermal treatment is performed to form the titanium silicide layer 17, which is a barrier metal layer.

다음으로, 상기 구조의 상부전면에 티타늄 질화막(TiN막)을 증착한 후, 상기 산화막(5) 상에 위치하는 티타늄 질화막을 에치백에 의해 제거하여, 도 2e에 도시된 바와 같이, 커패시터 하부전극(18)을 형성한다.Next, after the titanium nitride film (TiN film) is deposited on the upper surface of the structure, the titanium nitride film located on the oxide film 5 is removed by etch back, and as shown in FIG. 2E, the capacitor lower electrode (18) is formed.

그 다음, 도 2f에 도시된 바와 같이 상기 하부전극(18)과 산화막(15)의 사이에 위치하는 원자층 증착 산화막 스페이서(16a)를 HF식각용액으로 습식식각하여 선택적으로 제거한다. 이러한 식각공정을 통해 하부전극(18)의 외측면을 노출시켜 하부전극(18)의 표면적을 증가시킬 수 있다.Next, as shown in FIG. 2F, the atomic layer deposition oxide spacer 16a positioned between the lower electrode 18 and the oxide layer 15 is wet-etched with HF etching solution to selectively remove the atomic layer deposited oxide spacer 16a. Through the etching process, the outer surface of the lower electrode 18 may be exposed to increase the surface area of the lower electrode 18.

이 때, 원자층 증착 산화막 스페이서(16a)는 다른 산화막(15)과의 HF 식각용액에 의한 식각 선택비가 우수하여 선택적 식각이 가능할 뿐만 아니라, 그 두께가 200~500[Å] 정도로 얇아 그 식각시간이 매우 짧다. 따라서, 상기 HF식각용액은 티타늄 실리사이드층(17), 플러그(13) 등의 하부층으로 거의 침투되지 않아 다른 구조물에 결함을 발생시키지 않는다.At this time, the atomic layer deposited oxide film spacer 16a is excellent in etching selectivity by the HF etching solution with the other oxide film 15, and thus can be selectively etched, and the thickness thereof is as thin as about 200 to 500 [mm]. This is very short. Therefore, the HF etching solution hardly penetrates into the lower layer of the titanium silicide layer 17, the plug 13, and the like, and does not cause defects in other structures.

다음으로, 도 2g에 도시된 바와 같이 결과물 전면에 유전체막(19)을 증착하고, 그 상부전면에 TiN막을 증착하여 커패시터 상부전극(20)을 형성함으로써 커패시터 제조를 완료한다.Next, as illustrated in FIG. 2G, the dielectric film 19 is deposited on the entire surface of the resultant, and the TiN film is deposited on the upper surface of the capacitor to form the capacitor upper electrode 20 to complete the capacitor manufacturing.

상기 유전체막(19)은 HfO2막, Al2O3막 또는 Al2O3/HfO 2의 라이네이트(laminate)로 형성할 수 있으며 그 두께는 30~100[Å]로 한다. 이 때, 상기 HfO2막의 형성시 Hf소스로는 Hf[N(CH3)]2, Hf[N(CH2CH 3)]2 또는 Hf[N(CH3)(CH2CH3)]2를 사용하고; 상기 Al2O3 막 형성시 Al의 소스로는 Al(CH3)3를 사용하고 O소스로는 O3 또는 H2O를 사용한다. 그리고, 상기 유전체막(19)은 200~480℃의 온도조건 하에서 원자층 증착법에 의하여 형성된다. 상기에서, Al2O3/HfO2 의 라이네이트(laminate) 구조에는 이중막 이상의 다중막 구조도 포함된다.The dielectric film 19 may be formed of an HfO 2 film, an Al 2 O 3 film, or a laminate of Al 2 O 3 / HfO 2 , and has a thickness of 30 to 100 [mm]. At this time, when forming the HfO 2 film, Hf sources include Hf [N (CH 3 )] 2 , Hf [N (CH 2 CH 3 )] 2, or Hf [N (CH 3 ) (CH 2 CH 3 )] 2 Using; Al (CH 3 ) 3 is used as the Al source and O 3 or H 2 O is used as the O source when the Al 2 O 3 film is formed. In addition, the dielectric film 19 is formed by atomic layer deposition under a temperature condition of 200 to 480 ° C. In the above, the laminate structure of Al 2 O 3 / HfO 2 also includes a multilayer structure of two or more layers.

상기 상부전극(20)은 CVD(chemical vapor deposition)를 이용하여 증착한 TiN과 PVD(phisical vapor deposition)를 이용한 TiN의 이중층으로 형성하거나, 원자층 증착법을 이용하여 증착한 TiN과 PVD를 이용한 TiN의 이중층으로 형성할 수 있다.The upper electrode 20 is formed of a dual layer of TiN deposited using CVD (chemical vapor deposition) and TiN using phisical vapor deposition (PVD), or TiN deposited using atomic layer deposition and TiN using PVD. It can be formed as a double layer.

이와 같이, 본 발명에 의한 반도체 장치의 커패시터 형성방법은 실린더형 커패시터 하부전극의 외주면 전체에 다른 산화막과는 선택적 식각이 가능한 원자층 증착법으로 증착된 산화막 스페이서를 형성한 후, 다른 산화막에 결함이 생기지 않도록 상기 산화막 스페이서를 선택적으로 제거함으로써, 커패시터 하부전극의 외측면 전체를 노출시켜 정전용량을 증가시킴과 동시에 결함 발생에 의한 반도체 장치 의 특성 열화를 방지할 수 있다.As described above, in the method of forming a capacitor of a semiconductor device according to the present invention, after forming an oxide spacer deposited by an atomic layer deposition method capable of selectively etching with another oxide film on the entire outer circumferential surface of the cylindrical capacitor lower electrode, other oxide films are not defective. By selectively removing the oxide spacers, the entire outer surface of the capacitor lower electrode can be exposed to increase capacitance, and at the same time prevent deterioration of characteristics of the semiconductor device due to defects.

이상 설명한 바와 같이, 본 발명에 따르면 실린더형 커패시터 하부전극의 외주면 전체에 다른 산화막과는 선택적 식각이 가능한 원자층 증착법으로 증착된 산화막 스페이서를 형성한 후, 다른 산화막에 결함이 생기지 않도록 상기 산화막 스페이서를 선택적으로 제거함으로써, 커패시터 하부전극의 외측면 전체를 노출시켜 정전용량을 증가시키고 결함의 발생에 의한 반도체 장치의 특성 열화를 방지하며 반도체 장치의 수율을 증가시킬수 있다.
As described above, according to the present invention, after forming the oxide spacer deposited by the atomic layer deposition method which can selectively etch the other oxide film on the entire outer circumferential surface of the cylindrical capacitor lower electrode, the oxide spacer is disposed so as not to cause defects in the other oxide film. By selectively removing, the entire outer surface of the capacitor lower electrode can be exposed to increase capacitance, prevent deterioration of characteristics of the semiconductor device due to defects, and increase yield of the semiconductor device.

Claims (10)

(1) 반도체 기판에 형성된 소정의 하부구조물 상에 절연층을 증착하는 단계와;(1) depositing an insulating layer on a predetermined substructure formed on the semiconductor substrate; (2) 상기 절연층 내에 상기 하부구조물의 소정영역에 접속되는 플러그를 형성하는 단계와;(2) forming a plug in the insulating layer, the plug being connected to a predetermined region of the substructure; (3) 상기 단계 (2)의 결과물 전면에 식각방지막 및 산화막을 순차로 증착하는 단계와;(3) sequentially depositing an etch stop layer and an oxide layer on the entire surface of the resultant of step (2); (4) 식각공정을 통하여 상기 산화막의 일부를 식각하여 상기 플러그의 상부에 위치하는 식각방지막의 소정 영역을 노출시키는 단계와;(4) etching a portion of the oxide film through an etching process to expose a predetermined region of the etch stop layer positioned on the plug; (5) 상기 단계 (4)의 결과물 전면에 원자층 증착 산화막을 증착한 후, 식각공정을 진행하여 상기 산화막의 식각영역 측면에 원자층 증착 산화막 스페이서를 형성하고 상기 단계 (4)에서 노출된 식각방지막을 제거하는 단계와;(5) After depositing the atomic layer deposition oxide film on the entire surface of the product of step (4), the etching process is performed to form an atomic layer deposition oxide spacer on the side of the etching region of the oxide film and the etching exposed in step (4) Removing the protective film; (6) 상기 단계 (5)의 결과물 전면에 금속층을 증착하고 패터닝하여 커패시터 하부전극을 형성하는 단계와;(6) depositing and patterning a metal layer on the entire surface of the resultant of step (5) to form a capacitor lower electrode; (7) 상기 원자층 증착 산화막 스페이서를 선택적으로 식각하여 상기 커패시터 하부전극의 외측면을 노출시키는 단계와;(7) selectively etching the atomic layer deposited oxide spacers to expose an outer surface of the capacitor lower electrode; (8) 상기 단계 (7)의 결과물 상에 유전체막과 커패시터 상부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법.(8) forming a dielectric film and a capacitor upper electrode on the resultant of step (7). (1) 반도체 기판에 형성된 소정의 하부구조물 상에 절연층을 증착하는 단계와;(1) depositing an insulating layer on a predetermined substructure formed on the semiconductor substrate; (2) 상기 절연층 내에 상기 하부구조물의 소정영역에 접속되는 플러그를 형성하는 단계와;(2) forming a plug in the insulating layer, the plug being connected to a predetermined region of the substructure; (3) 상기 단계 (2)의 결과물 전면에 식각방지막 및 산화막을 순차로 증착하는 단계와;(3) sequentially depositing an etch stop layer and an oxide layer on the entire surface of the resultant of step (2); (4) 식각공정을 통하여 상기 산화막의 일부 및 상기 식각방지막의 일부를 식각하여 상기 플러그를 노출시키는 단계와;(4) etching a part of the oxide film and a part of the etch stop layer through an etching process to expose the plug; (5) 상기 단계 (4)의 결과물 전면에 원자층 증착 산화막을 증착한 후, 식각공정을 진행하여 상기 산화막의 식각영역 측면에 원자층 증착 산화막 스페이서를 형성하는 단계와;(5) depositing an atomic layer deposited oxide film on the entire surface of the product of step (4), and then performing an etching process to form an atomic layer deposited oxide spacer on an etched region side of the oxide film; (6) 상기 단계 (5)의 결과물 전면에 금속층을 증착하고 패터닝하여 커패시터 하부전극을 형성하는 단계와;(6) depositing and patterning a metal layer on the entire surface of the resultant of step (5) to form a capacitor lower electrode; (7) 상기 원자층 증착 산화막 스페이서를 선택적으로 식각하여 상기 커패시터 하부전극의 외측면을 노출시키는 단계와;(7) selectively etching the atomic layer deposited oxide spacers to expose an outer surface of the capacitor lower electrode; (8) 상기 단계 (7)의 결과물 상에 유전체막과 커패시터 상부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법.(8) forming a dielectric film and a capacitor upper electrode on the resultant of step (7). 제 1 항 또는 제 2항에 있어서, 상기 단계 (5) 이후, 상기 식각방지막의 제거에 의해 노출되는 플러그 상에 장벽금속층을 형성하는 단계를 더 포함하는 반도체 장치의 커패시터 제조방법.The method of claim 1, further comprising, after the step (5), forming a barrier metal layer on the plug that is exposed by the removal of the etch stop layer. 제 3항에 있어서, 상기 장벽금속층은 티타늄 실리사이드층인 반도체 장치의 커패시터 제조방법.The method of claim 3, wherein the barrier metal layer is a titanium silicide layer. 제 1항 또는 제 2 항에 있어서, 상기 원자층 증착 산화막의 두께는 200 내지 500Å인 반도체 장치의 커패시터 제조방법.The method for manufacturing a capacitor of a semiconductor device according to claim 1 or 2, wherein the atomic layer deposited oxide film has a thickness of 200 to 500 mW. 제 1 항 또는 제 2항에 있어서, 상기 원자층 증착 산화막의 증착은 Si 소스로 Si2Cl6를 사용하고, 산소 소스로 H2O, 촉매제로 피리딘(Pyridine)을 사용하여 상온에서 90~110℃온도 하에서 실시되는 반도체 장치의 커패시터 제조방법. The method of claim 1, wherein the deposition of the atomic layer deposition oxide film is performed using Si 2 Cl 6 as a Si source, H 2 O as an oxygen source, and pyridine as a catalyst. A method for producing a capacitor of a semiconductor device carried out at ℃ ℃. 제 1항 또는 제 2항에 있어서, 상기 원자층 증착 산화막 스페이서는 HF 식각용액(HF:DI=20:1 내지 200:1)를 사용하여 선택적 식각되는 반도체 장치의 커패시터 제조방법.The method of claim 1, wherein the atomic layer deposited oxide spacer is selectively etched using an HF etching solution (HF: DI = 20: 1 to 200: 1). 제 1항 또는 제 2항에 있어서, 상기 상부전극은 CVD를 이용한 TiN층과 PVD를 이용한 TiN층의 이중층으로 형성되거나, 원자층 증착법을 이용한 TiN과 PVD를 이용한 TiN의 이중층으로 형성되는 반도체 장치의 커패시터 제조방법.The semiconductor device according to claim 1, wherein the upper electrode is formed of a double layer of a TiN layer using CVD and a TiN layer using PVD, or a double layer of TiN using TiN and PVD using atomic layer deposition. Capacitor manufacturing method. 제 1항 또는 제 2항에 있어서, 상기 유전체막은 HfO2막, Al2O3막 또는 Al2O3/HfO2의 라이네이트(laminate)로 형성되는 반도체 장치의 커패시터 제조방법.The method of claim 1, wherein the dielectric film is formed of a HfO 2 film, an Al 2 O 3 film, or a laminate of Al 2 O 3 / HfO 2 . 제 9항에 있어서, 상기 유전체막은 200~480℃의 온도조건 하에서 원자층 증착법에 의하여 형성되는 반도체 장치의 커패시터 제조방법.The method of claim 9, wherein the dielectric film is formed by atomic layer deposition under a temperature condition of 200 ° C. to 480 ° C. 10.
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