KR20060077244A - Cmos image sensor and method for manufacturing the same - Google Patents

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김희진
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Abstract

본 발명은 제1메탈배선층 아래에서 포토다이오드까지의 광원의 길이를 짧게 할 수 있는 씨모스 이미지 센서 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 씨모스 이미지 센서는 반도체기판, 상기 반도체 기판의 소정 영역에 형성된 게이트트렌치, 상기 게이트트렌치의 표면 상에 형성된 게이트산화막, 상기 게이트산화막 상에서 상기 게이트트렌치를 매립하는 형태로 형성된 게이트전극, 상기 게이트전극 일측의 반도체 기판 내에 형성된 포토다이오드, 상기 게이트전극을 포함한 반도체 기판의 전면을 덮는 층간절연막, 및 상기 층간절연막을 관통하는 게이트콘택을 통해 상기 게이트전극과 연결되는 메탈배선층을 포함한다.
The present invention provides a CMOS image sensor capable of shortening the length of a light source from a first metal wiring layer to a photodiode and a manufacturing method thereof. The CMOS image sensor of the present invention is a semiconductor substrate, the semiconductor substrate of the A gate trench formed in a predetermined region, a gate oxide film formed on a surface of the gate trench, a gate electrode formed to fill the gate trench on the gate oxide film, a photodiode formed in a semiconductor substrate on one side of the gate electrode, and the gate electrode And an interlayer insulating film covering the entire surface of the semiconductor substrate, and a metal wiring layer connected to the gate electrode through a gate contact penetrating through the interlayer insulating film.

씨모스 이미지 센서, 메탈배선층, 게이트트렌치, 광원길이CMOS image sensor, metallization layer, gate trench, light source length

Description

씨모스 이미지 센서 및 그의 제조 방법{CMOS IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME} CMOS image sensor and its manufacturing method {CMOS IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}             

도 1은 종래기술에 따른 씨모스 이미지 센서의 구조를 도시한 도면,1 is a view showing the structure of a CMOS image sensor according to the prior art,

도 2는 본 발명의 실시예에 따른 씨모스 이미지 센서의 구조를 도시한 구조 단면도,2 is a cross-sectional view illustrating a structure of a CMOS image sensor according to an exemplary embodiment of the present invention;

도 3a 내지 도 3e는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도.
3A to 3E are cross-sectional views illustrating a method of manufacturing the CMOS image sensor according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film

33 : 하드마스크 34 : 게이트트렌치33: hard mask 34: gate trench

35 : 게이트산화막 36 : 게이트전극35: gate oxide film 36: gate electrode

37 : 게이트스페이서 38 : 포토다이오드37: gate spacer 38: photodiode

39 : 제1층간절연막 40 : 게이트콘택
39: first interlayer insulating film 40: gate contact

본 발명은 이미지 센서에 관한 것으로, 특히 씨모스이미지센서(CMOS Image Sensor; CIS)의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image sensor, and more particularly to a method for manufacturing a CMOS image sensor (CIS).

일반적으로, 이미지센서는 광학 영상(optical image)을 전기적 신호로 변환시키는 반도체장치로서, 전하결합소자(Charge Coupled Device; CCD)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, 씨모스이미지센서(CIS)는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소(pixel)수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출력을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal, and a charge coupled device (CCD) is located at a position where individual metal-oxide-silicon (MOS) capacitors are very close to each other. The charge carrier is stored and transported in the capacitor while the CMOS image sensor (CIS) is a pixel using CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits. It is a device that adopts a switching method that makes as many MOS transistors and uses it to sequentially detect output.

도 1은 종래기술에 따른 씨모스 이미지 센서의 구조를 도시한 도면이다.1 is a view showing the structure of a CMOS image sensor according to the prior art.

도 1에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)이 형성되고, 반도체 기판(11)의 선택된 표면 상에 게이트산화막(13)과 게이트전극(14)으로 이루어진 게이트가 형성된다. 여기서, 게이트의 양측벽에는 게이트스페이서(15)가 형성되어 있다.As shown in FIG. 1, a field oxide film 12 is formed on a semiconductor substrate 11 for isolation between devices, and a gate oxide film 13 and a gate electrode 14 are formed on a selected surface of the semiconductor substrate 11. The gate is made up. Here, gate spacers 15 are formed on both side walls of the gate.

그리고, 필드산화막(12)과 게이트 사이의 반도체 기판(11) 내에 포토다이오드(PD, 16)가 형성되어 있고, 반도체 기판(11) 상부에 제1층간절연막(17)이 형성되어 있다.The photodiodes PD and 16 are formed in the semiconductor substrate 11 between the field oxide film 12 and the gate, and the first interlayer insulating film 17 is formed on the semiconductor substrate 11.

그리고, 제1층간절연막(17) 상에 게이트콘택(18)을 통해 게이트전극(14)과 연결되는 제1메탈배선층(M1)이 형성되고, 제1메탈배선층(M1) 상부에 제2층간절연막(19)이 형성되어 있다.A first metal interconnection layer M1 is formed on the first interlayer dielectric layer 17 to be connected to the gate electrode 14 through the gate contact 18, and a second interlayer dielectric layer is formed on the first metal interconnection layer M1. (19) is formed.

그리고, 제2층간절연막(19) 상에 비아콘택(도시 생략)을 통해 제1메탈배선층(M1)과 연결되는 제2메탈배선층(M2)이 형성되고, 제2메탈배선층(M2) 상에 제3층간절연막(20)이 형성되어 있다.In addition, a second metal wiring layer M2 is formed on the second interlayer insulating layer 19 to be connected to the first metal wiring layer M1 through a via contact (not shown). The second metal wiring layer M2 is formed on the second metal wiring layer M2. A three interlayer insulating film 20 is formed.

그리고, 제3층간절연막(20) 상에 비아콘택(도시 생략)을 통해 제2메탈배선층(M2)과 연결되는 제3메탈배선층(M3)이 형성되고, 제3메탈배선층(M3) 상부에는 보호막(21)이 형성되어 있다.In addition, a third metal wiring layer M3 is formed on the third interlayer insulating film 20 to be connected to the second metal wiring layer M2 through a via contact (not shown), and a passivation layer is formed on the third metal wiring layer M3. 21 is formed.

마지막으로, 보호막(21) 상에 칼라필터(22)와 마이크로렌즈(23)가 차례로 형성되어 있다.Finally, the color filter 22 and the microlens 23 are sequentially formed on the protective film 21.

그러나, 종래기술은 씨모스 이미지 센서의 픽셀수가 메가급 이상이 되면서 상대적으로 픽셀의 크기는 점점 작아져 2∼3㎛ 이하의 작은 픽셀을 형성하고 있다.However, in the related art, as the number of pixels of the CMOS image sensor is more than mega level, the size of the pixel is relatively small, forming small pixels of 2 to 3 μm or less.

픽셀 크기의 감소는 픽셀 위에 올라가는 마이크로렌즈(Micro lens)의 크기의 제한을 일으켜 마이크로렌즈의 포커스길이(Focus length)가 짧아지게 되었다.The reduction in pixel size causes a limitation of the size of the microlens that rises above the pixel, resulting in a short focal length of the microlens.

따라서 픽셀 주변의 로직회로를 구성하는 메탈배선층에 제한이 따르게 되었다. 또한, 픽셀이 작아지면서 집속되는 광원의 양이 감소하면서 신호대 노이즈(Signal to noise)가 감소하게 되어 점점 더 높은 이득(Gain)의 씨모스이미지센서를 필요로 하는 문제가 있다.
Therefore, there is a restriction on the metallization layer constituting the logic circuit around the pixel. In addition, as the pixels become smaller, the amount of focused light is reduced and signal to noise is decreased, thereby requiring a CMOS image sensor having an increasingly higher gain.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 제1메탈배선층 아래에서 포토다이오드까지의 광원의 길이를 짧게 할 수 있는 씨모스 이미지 센서 및 그의 제조 방법을 제공하는데 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a CMOS image sensor and a method for manufacturing the same, which can shorten the length of the light source from the first metal wiring layer to the photodiode.

상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서는 반도체기판, 상기 반도체 기판의 소정 영역에 형성된 게이트트렌치, 상기 게이트트렌치의 표면 상에 형성된 게이트산화막, 상기 게이트산화막 상에서 상기 게이트트렌치를 매립하는 형태로 형성된 게이트전극, 상기 게이트전극 일측의 반도체 기판 내에 형성된 포토다이오드, 상기 게이트전극을 포함한 반도체 기판의 전면을 덮는 층간절연막, 및 상기 층간절연막을 관통하는 게이트콘택을 통해 상기 게이트전극과 연결되는 메탈배선층을 포함하는 것을 특징으로 한다.The CMOS image sensor of the present invention for achieving the above object is a semiconductor substrate, a gate trench formed in a predetermined region of the semiconductor substrate, a gate oxide film formed on the surface of the gate trench, the gate trench formed on the gate oxide film And a metal wiring layer connected to the gate electrode through a gate electrode formed through the gate electrode, a photodiode formed in a semiconductor substrate on one side of the gate electrode, an interlayer insulating film covering the entire surface of the semiconductor substrate including the gate electrode, and a gate contact penetrating the interlayer insulating film. Characterized in that it comprises a.

그리고, 본 발명의 씨모스 이미지 센서의 제조 방법은 반도체기판을 소정 깊이로 식각하여 게이트트렌치를 형성하는 단계, 상기 게이트트렌치의 표면 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 상기 게이트트렌치를 매립하는 형태를 갖는 게이트전극을 형성하는 단계, 상기 게이트전극 일측의 반도체 기판 내에 포토다이오드를 형성하는 단계, 상기 게이트전극을 포함한 반도체 기판의 전면을 덮는 층간절연막을 형성하는 단계, 및 상기 층간절연막을 관통하는 게이트콘택을 통해 상기 게이트전극과 연결되는 메탈배선층을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 게이트트렌치를 형성하는 단계는 상기 반도체 기판 상에 게이트전극이 형성될 반도체기판의 표면을 노출시키는 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 상기 노출된 반도체기판을 소정깊이로 식각하여 게이트트렌치를 형성하는 단계, 및 상기 게이트트렌치 형성시 발생된 실리콘결함을 제거하기 위해 어닐을 진행하는 단계를 포함하는 것을 특징으로 한다.
In addition, the method of manufacturing the CMOS image sensor may include forming a gate trench by etching a semiconductor substrate to a predetermined depth, forming a gate oxide layer on a surface of the gate trench, and forming the gate trench on the gate oxide layer. Forming a gate electrode having a form of filling the gate electrode, forming a photodiode in the semiconductor substrate on one side of the gate electrode, forming an interlayer insulating film covering the entire surface of the semiconductor substrate including the gate electrode, and the interlayer insulating film And forming a metal wiring layer connected to the gate electrode through a gate contact penetrating through the gate contact. The forming of the gate trench may include forming a surface of a semiconductor substrate on which the gate electrode is to be formed. Forming a hard mask to expose the hard mask Characterized in that the predetermined a semiconductor substrate having the exposed the greater as an etch barrier comprising the step, and a step of proceeding to anneal to remove silicon defects occur when forming the gate trench is etched to a depth to form a gate trench.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 실시예에 따른 씨모스 이미지 센서의 구조를 도시한 구조 단면도이다.2 is a cross-sectional view illustrating a structure of a CMOS image sensor according to an exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 필드산화막(32)이 형성된 반도체기판(31), 반도체 기판(31)의 소정 영역에 형성된 게이트트렌치(34), 게이트트렌치(34)의 표면 상에 형성된 게이트산화막(35), 게이트산화막(35) 상에서 게이트트렌치(34)를 매립하는 형태로 형성된 게이트전극(36), 게이트전극(36) 일측의 반도체 기판(31) 내에 형성된 포토다이오드(38), 게이트전극(36)을 포함한 반도체 기판(31)의 전면을 덮는 제1층간절연막(39), 제1층간절연막(39)을 관통하는 게이트콘택(40)을 통해 게이트전극과 연결되는 제1메탈배선층(M1)을 포함한다.As shown in FIG. 2, the semiconductor substrate 31 having the field oxide film 32 formed thereon, the gate trench 34 formed in a predetermined region of the semiconductor substrate 31, and the gate oxide film formed on the surface of the gate trench 34 ( 35, the gate electrode 36 formed in the form of filling the gate trench 34 on the gate oxide film 35, the photodiode 38 formed in the semiconductor substrate 31 on one side of the gate electrode 36, and the gate electrode 36. The first metal interconnection layer M1 connected to the gate electrode through the first interlayer insulating layer 39 covering the entire surface of the semiconductor substrate 31 including the semiconductor layer 31 and the gate contact 40 penetrating through the first interlayer insulating layer 39. Include.

그리고, 제1메탈배선층(M1) 상부 제2층간절연막(41)이 형성되고, 제2층간절연막(41) 상에 비아콘택(도시 생략)을 통해 제1메탈배선층(M1)과 연결되는 제2메탈배선층(M2)이 형성되며, 제2메탈배선층(M2) 상에 제3층간절연막(42)이 형성되어 있 다. 그리고, 제3층간절연막(42) 상에 비아콘택(도시 생략)을 통해 제2메탈배선층(M2)과 연결되는 제3메탈배선층(M3)이 형성되고, 제3메탈배선층(M3) 상부에는 보호막(43)이 형성되어 있다. 마지막으로, 보호막(43) 상에 칼라필터(44)와 마이크로렌즈(45)가 차례로 형성되어 있다.In addition, a second interlayer insulating film 41 is formed on the first metal wiring layer M1 and is connected to the first metal wiring layer M1 through a via contact (not shown) on the second interlayer insulating film 41. The metal wiring layer M2 is formed, and the third interlayer insulating film 42 is formed on the second metal wiring layer M2. In addition, a third metal wiring layer M3 is formed on the third interlayer insulating film 42 to be connected to the second metal wiring layer M2 through a via contact (not shown), and a protective film is formed on the third metal wiring layer M3. 43 is formed. Finally, the color filter 44 and the microlens 45 are sequentially formed on the protective film 43.

도 2와 같은 씨모스 이미지 센서에서, 게이트전극(36)이 게이트트렌치(34) 내부에 형성되고 있는데, 이로써 제1층간절연막(39)의 두께를 종래기술의 'd10'보다 'd20'으로 현저히 낮출 수 있다.In the CMOS image sensor as shown in FIG. 2, the gate electrode 36 is formed inside the gate trench 34, thereby remarkably reducing the thickness of the first interlayer insulating layer 39 to 'd20' rather than 'd10' of the prior art. Can be lowered.

위와 같이, 제1층간절연막(39)의 두께를 낮추면 제1금속배선(M1) 아래에서 포토다이오드(38)까지의 광원의 길이가 종래기술의 'F1'에 비해 본 발명은 'F2'로 매우 짧아진다.As described above, when the thickness of the first interlayer insulating film 39 is lowered, the length of the light source from the first metal interconnection M1 to the photodiode 38 is much lower than that of the conventional 'F1'. Shorten.

제1층간절연막의 두께 및 광원의 길이에 대한 자세한 사항은 후술하기로 한다.Details of the thickness of the first interlayer insulating film and the length of the light source will be described later.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a CMOS image sensor according to an exemplary embodiment of the present invention.

도 3a에 도시된 바와 같이, p형 에피층을 포함하는 반도체 기판(31)에 STI 공정을 이용하여 트렌치 구조의 필드산화막(32)을 형성한다. 이때, 필드산화막(32)은 단위픽셀간 격리를 위한 것으로 STI 공정을 통해 트렌치 내부에 매립시킨 형태로 형성한다.As shown in FIG. 3A, a field oxide film 32 having a trench structure is formed on the semiconductor substrate 31 including the p-type epitaxial layer using an STI process. In this case, the field oxide layer 32 is formed to form isolation between unit pixels and is embedded in the trench through the STI process.

상기 필드산화막(32)을 형성하기 위한 STI 공정은, 반도체 기판(31) 상에 하드마스크물질을 증착하고, STI 포토 및 식각을 통해 트렌치를 형성하며, 이 트렌치 내부에 필드산화막용 절연막을 증착하고 STI CMP를 실시하며, 하드마스크물질을 제거하는 순서로 진행한다.In the STI process for forming the field oxide layer 32, a hard mask material is deposited on the semiconductor substrate 31, a trench is formed through STI photo and etching, and an insulating layer for the field oxide layer is deposited inside the trench. STI CMP is performed in order to remove hard mask material.

위와 같이, 필드산화막(32)을 형성한 후에는 웰(Well)을 형성하기 위한 이온주입(도시 생략)을 진행한다.As described above, after the field oxide film 32 is formed, ion implantation (not shown) is performed to form a well.

이어서, 반도체 기판(31) 상부에 하드마스크(33)를 증착한 후, 하드마스크(33)을 선택적으로 식각하여 게이트전극이 형성될 반도체기판(31)의 표면을 노출시킨다. 이때, 노출되는 부분은 후속 게이트전극이 형성될 영역이다.Subsequently, after the hard mask 33 is deposited on the semiconductor substrate 31, the hard mask 33 is selectively etched to expose the surface of the semiconductor substrate 31 on which the gate electrode is to be formed. In this case, the exposed portion is a region where a subsequent gate electrode is to be formed.

여기서, 하드마스크(33)는 실리콘질화막(SiN)으로 형성하며, 실리콘질화막은100Å∼1000Å 두께로 형성한다.Here, the hard mask 33 is formed of a silicon nitride film (SiN), and the silicon nitride film is formed in a thickness of 100 kPa to 1000 kPa.

다음으로, 하드마스크(33)를 식가배리어로 노출된 반도체 기판(31)을 소정 깊이로 식각하여 게이트 트렌치(34)를 형성한다.Next, the gate trench 34 is formed by etching the semiconductor substrate 31 having the hard mask 33 exposed to the food barrier to a predetermined depth.

이때, 게이트 트렌치(34)의 깊이는 500Å∼1000Å의 깊이를 갖는다.At this time, the depth of the gate trench 34 has a depth of 500 micrometers-1000 micrometers.

다음으로, 게이트트렌치(34) 형성시 발생된 실리콘결함을 제거하여 실리콘 표면을 안정화시키도록(암전류 발생을 방지하도록) 어닐을 진행한다. 이때, 어닐은 600℃∼1000℃ 온도에서 5분∼20분동안 진행한다.Next, annealing is performed to stabilize the silicon surface (to prevent dark current generation) by removing the silicon defect generated when the gate trench 34 is formed. At this time, annealing is performed for 5 to 20 minutes at the temperature of 600 degreeC-1000 degreeC.

도 3b에 도시된 바와 같이, 게이트트렌치(34) 표면에 게이트산화막(35)을 형성한다. 이때, 게이트산화막(35) 증착전에 전세정(Pre-cleaning)을 진행한다.As shown in FIG. 3B, the gate oxide layer 35 is formed on the gate trench 34. At this time, pre-cleaning is performed before the gate oxide layer 35 is deposited.

이어서, 게이트산화막(35) 상에 게이트 트렌치(34)를 채울때까지 폴리실리콘막을 증착한 후, 하드마스크(33)를 연마정지막으로 하여 하드마스크(33)가 500Å 두께로 남을 때까지 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 게이 트 트렌치(34) 내부에 게이트전극(36)을 형성한다. Subsequently, the polysilicon film is deposited on the gate oxide film 35 until the gate trench 34 is filled, and then the polysilicon is used until the hard mask 33 remains 500 mm thick with the hard mask 33 as a polishing stop film. The film is chemically mechanical polished (CMP) to form a gate electrode 36 inside the gate trench 34.

이때, 게이트전극(36)은 자신의 대부분이 게이트트렌치(34)에 매립되고, 상부 일부가 반도체 기판(31)의 표면 위로 100Å∼500Å 높이로 돌출된 형태를 갖는다.At this time, most of the gate electrode 36 is embedded in the gate trench 34, and a part of the upper portion of the gate electrode 36 protrudes from the surface of the semiconductor substrate 31 to a height of 100 mW to 500 mW.

상기한 게이트전극(36)은 통상의 씨모스 이미지센서의 단위픽셀(Unit Pixel; UP)을 구성하는 것으로 알려진, 4개의 NMOS 트랜지스터(Tx, Rx, Dx, Sx)의 게이트전극이다. 예를 들어, 4개의 NMOS 트랜지스터는 트랜스퍼트랜지스터(Tx), 리셋트랜지스터(Rx), 드라이브트랜지스터(Dx) 및 셀렉트트랜지스터(Sx)로 이루어진다.The gate electrode 36 is a gate electrode of four NMOS transistors Tx, Rx, Dx, and Sx, which are known to constitute a unit pixel (UP) of a conventional CMOS image sensor. For example, four NMOS transistors include a transfer transistor Tx, a reset transistor Rx, a drive transistor Dx, and a select transistor Sx.

도 3c에 도시된 바와 같이, 하드마스크(33)를 인산(H3PO4) 용액을 이용하여 제거한다.As shown in FIG. 3C, the hard mask 33 is removed using a phosphoric acid (H 3 PO 4 ) solution.

계속해서, 게이트전극(36)을 포함한 전면에 게이트스페이서용 절연막을 200Å∼500Å 두께로 증착한 후, 블랭킷 에치백하여 게이트전극(36)의 양측벽에 접하는 게이트스페이서(37)를 형성한다. 즉, 반도체기판(31)의 표면 위로 돌출된 게이트전극의 양측벽에 게이트스페이서(37)를 형성한다.Subsequently, an insulating film for a gate spacer is deposited to a thickness of 200 mW to 500 mW on the entire surface including the gate electrode 36, followed by blanket etch back to form a gate spacer 37 in contact with both side walls of the gate electrode 36. That is, the gate spacer 37 is formed on both side walls of the gate electrode protruding from the surface of the semiconductor substrate 31.

다음으로, 소정 이온주입공정을 통해 포토다이오드(38)를 형성한다.Next, the photodiode 38 is formed through a predetermined ion implantation process.

여기서, 포토다이오드(38)을 형성하기 위한 이온주입 공정은, 도시되지 않았지만 잘 알려진 바와 같이, 게이트스페이서(37) 형성전에, 깊은 n- 확산층을 형성하고, 게이트스페이서(37) 형성후에 p형 불순물의 이온주입을 통해 반도체 기판의 표면 근처에 po 확산층을 형성하는 순서로 진행한다. Here, the ion implantation process for forming the photodiode 38 is not shown, but as is well known, a deep n − diffusion layer is formed before the gate spacer 37 is formed, and the p-type impurity is formed after the gate spacer 37 is formed. through the ion implantation proceeds in order to form a p o diffusion layer near the surface of the semiconductor substrate.

이와 같이, po 확산층과 n_ 확산층으로 이루어지는 얕은(shallow) pn 접합을 형성하고, p 형 에피층/n_ 확산층/po 확산층으로 이루어지는 pnp형 포토다이오드(38)가 형성된다.Thus, to form the diffusion layer and p o n _ form a shallow (shallow) pn junction formed of a diffusion layer, p-type epi-layer / n _ diffusion layer / p o pnp-type photodiode diffusion layer 38 formed of a.

도 3d에 도시된 바와 같이, 포토다이오드(38)가 형성된 반도체 기판(31)의 전면에 제1층간절연막(39)을 형성한 후 CMP 없이 바로 제1층간절연막(39)을 식각하여 콘택홀을 형성한다. 그리고 나서, 이 콘택홀에 매립되는 게이트콘택(40)을 형성한 후, 메탈층 증착 및 패터닝을 통해 게이트콘택(40)을 통해 게이트전극(36)과 연결되는 제1메탈배선층(M1)을 형성한다. As shown in FIG. 3D, the first interlayer insulating layer 39 is formed on the entire surface of the semiconductor substrate 31 on which the photodiode 38 is formed, and then the first interlayer insulating layer 39 is etched without CMP to form a contact hole. Form. Then, after the gate contact 40 buried in the contact hole is formed, a first metal wiring layer M1 connected to the gate electrode 36 through the gate contact 40 is formed through metal layer deposition and patterning. do.

상기 제1층간절연막(39) 형성시, 게이트전극(36)이 게이트트렌치(34)에 매립되는 구조를 가져 높이가 현저하게 감소된 상태이므로 제1층간절연막(39)은 게이트전극(36)과 제1메탈배선층(M1)간 절연을 위한 두께만 만족하면 된다. 즉, 제1층간절연막(39)을 종래기술의 제1층간절연막보다 얇은 두께로 형성하여 제1메탈배선층(M1)과 포토다이오드(38)간 광원의 길이를 짧게 한다.In the formation of the first interlayer insulating film 39, since the gate electrode 36 is embedded in the gate trench 34, the height is remarkably reduced, so that the first interlayer insulating film 39 is connected to the gate electrode 36. Only the thickness for insulation between the first metal wiring layers M1 needs to be satisfied. That is, the first interlayer insulating film 39 is formed to have a thickness thinner than that of the first interlayer insulating film of the related art, thereby shortening the length of the light source between the first metal wiring layer M1 and the photodiode 38.

도 3d와 도 1을 비교해 보면, 종래기술의 제1층간절연막(18)은 이웃한 게이트전극(14)간 절연을 위해 게이트전극(14)을 포함하는 게이트패턴의 높이(d1)와 게이트전극(14)과 제1메탈배선층(M1)간 절연을 위한 높이(d2)를 확보하여 총 'd10'의 두께로 형성하고 있으나, 본 발명의 제1층간절연막(39)은 게이트트렌치(34) 위로 돌출된 게이트전극(36)의 높이(d21)와 게이트전극(36)과 제1메탈배선층(M1)간 절연을 위한 높이(d22=d12)를 확보하여 총 'd20'의 두께로 형성하고 있다. Referring to FIG. 3D and FIG. 1, the first interlayer insulating film 18 according to the related art has a height d1 of a gate pattern including the gate electrode 14 and a gate electrode (I) to insulate the adjacent gate electrodes 14. 14) and the height (d2) for the insulation between the first metal wiring layer (M1) is secured to form a total thickness of 'd10', but the first interlayer insulating film 39 of the present invention protrudes over the gate trench 34 The height d21 of the gate electrode 36 and the height d22 = d12 for insulation between the gate electrode 36 and the first metal wiring layer M1 are secured to form a total thickness of 'd20'.                     

위와 같이, 본 발명에서는 게이트전극(36)을 게이트트렌치(34)에 매립시키는 형태로 형성하므로써 반도체 기판(31)의 표면 위로 돌출되는 게이트전극(36)의 높이를 d21으로 현저히 낮추었으며, 이로 인해 제1층간절연막(39)은 종래기술의 제1층간절연막(17)에 비해 현저히 얇은 'd20'의 두께만 확보하면 된다.As described above, in the present invention, the gate electrode 36 is formed to be embedded in the gate trench 34, thereby significantly lowering the height of the gate electrode 36 protruding over the surface of the semiconductor substrate 31 to d21. The first interlayer insulating film 39 only needs to have a thickness of 'd20' which is significantly thinner than the first interlayer insulating film 17 of the prior art.

이로써, 제1금속배선(M1) 아래에서 포토다이오드까지의 광원의 길이가 종래기술의 'F1'에 비해 본 발명은 'F2'로 매우 짧아진다.As a result, the length of the light source from the bottom of the first metal wiring M1 to the photodiode becomes very short as 'F2' in comparison with the conventional 'F1'.

다음으로, 도 3e에 도시된 바와 같이, 제1메탈배선층(M1) 상부에 제2층간절연막(41)을 형성한 후, 제2층간절연막(41) 상에 비아콘택(도시 생략)을 통해 제1메탈배선층(M1)과 연결되는 제2메탈배선층(M2)을 형성한다.Next, as shown in FIG. 3E, after forming the second interlayer insulating film 41 on the first metal wiring layer M1, the via interlayer (not shown) is formed on the second interlayer insulating film 41. The second metal wiring layer M2 connected to the one metal wiring layer M1 is formed.

이어서, 제2메탈배선층(M2) 상에 제3층간절연막(42)을 형성한 후, 제3층간절연막(42) 상에 비아콘택(도시 생략)을 통해 제2메탈배선층(M2)과 연결되는 제3메탈배선층(M3)을 형성한다.Subsequently, after the third interlayer insulating film 42 is formed on the second metal wiring layer M2, the third interlayer insulating film 42 is connected to the second metal wiring layer M2 through a via contact (not shown). The third metal wiring layer M3 is formed.

이어서, 제3메탈배선층(M3)을 포함한 전면에 보호막(43)을 형성하고 평탄화시킨 후에, 보호막(43) 상에 통상의 컬러필터어레이(CFA) 공정을 진행하여 칼라필터(44)를 형성한다.Subsequently, after forming and planarizing the passivation layer 43 on the entire surface including the third metal wiring layer M3, the color filter 44 is formed by performing a normal color filter array (CFA) process on the passivation layer 43. .

이어서, 칼라필터(44) 상에 감광물질을 도포하고 패터닝하고, 리플로우 공정을 진행하여 마이크로렌즈(45)를 형성한다.Subsequently, the photosensitive material is coated and patterned on the color filter 44, and the reflow process is performed to form the microlens 45.

상술한 실시예에서, 제1메탈배선층 내지 제3메탈배선층(M1∼M3)은 게이트콘택 또는 비아 콘택 포토 및 식각, 콘택배리어 증착, 텅스텐 증착, 텅스텐 CMP, 메탈배리어증착, 메탈 증착, ARC(Anti Reflective Coating) 증착 , M1∼M3 포토 및 식각의 순서로 진행한다. 즉, 비아콘택은 텅스텐막으로 형성하고, 비아콘택과 각 메탈배선층 사이에는 메탈배리어가 존재한다.In the above-described embodiment, the first to third metal wiring layers M1 to M3 may be gate contact or via contact photo and etched, contact barrier deposition, tungsten deposition, tungsten CMP, metal barrier deposition, metal deposition, ARC (Anti). Reflective Coating) Proceed in the order of deposition, M1 ~ M3 photo and etching. That is, the via contact is formed of a tungsten film, and a metal barrier exists between the via contact and each metal wiring layer.

전술한 바와 같이, 본 발명은 제1메탈배선층(M1) 아래의 제1층간절연막(39)의 두께를 얇게 하므로써 제1메탈배선층(M1)과 포토다이오드(38) 사이의 광원의 길이를 짧게 하여 광특성을 향상시킨다.As described above, the present invention reduces the length of the light source between the first metal wiring layer M1 and the photodiode 38 by reducing the thickness of the first interlayer insulating film 39 under the first metal wiring layer M1. Improve optical properties

그리고, 게이트전극(36)을 게이트트렌치(34) 내에 매립시켜 형성하므로 게이트전극(36) 아래에서 정의되는 채널길이를 길게하여 암전류(Dark current)를 감소시킨다.In addition, since the gate electrode 36 is formed in the gate trench 34, the channel length defined under the gate electrode 36 is increased to reduce dark current.

그리고, 게이트전극(36) 형성시 플라즈마 식각을 하지 않으므로 플라즈마손실을 줄여 반도체 기판(31)의 표면에서 전자-정공쌍(EHP) 형성에 도움을 준다.In addition, since plasma etching is not performed when the gate electrode 36 is formed, plasma loss is reduced to help form an electron-hole pair (EHP) on the surface of the semiconductor substrate 31.

그리고, 게이트전극(35)이 게이트트렌치(34)에 매립되어 반도체 기판(31)의 표면과 거의 평탄화되므로 제1층간절연막(39)의 평탄화를 위한 CMP 공정을 진행하지 않아도 된다.Since the gate electrode 35 is buried in the gate trench 34 and substantially flattened with the surface of the semiconductor substrate 31, the CMP process for planarizing the first interlayer insulating film 39 may not be performed.

그리고, 게이트트렌치(34)에 매립되는 게이트전극(36)을 형성하여 채널길이를 증가시키므로 동일한 채널길이를 갖는 게이트전극을 형성할 경우 게이트전극의 폭을 줄일 수 있고, 이는 결국 포토다이오드의 면적을 증가시켜 더 많은 광전하를 받아들일 수 있다.In addition, since the channel length is increased by forming the gate electrode 36 embedded in the gate trench 34, when the gate electrode having the same channel length is formed, the width of the gate electrode can be reduced, which in turn reduces the area of the photodiode. It can be increased to accept more photocharges.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 제1메탈배선층(M1)과 포토다이오드 사이의 광원의 길이를 짧게 하여 광특성을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of improving the optical characteristics by shortening the length of the light source between the first metal wiring layer M1 and the photodiode.

또한, 본 발명은 게이트전극을 게이트트렌치 내에 매립시켜 형성하므로 게이트전극 아래에서 정의되는 채널길이를 길게하여 암전류(Dark current)를 감소시킬 수 있는 효과가 있다.In addition, the present invention is formed by embedding the gate electrode in the gate trench has the effect of reducing the dark current by increasing the channel length defined under the gate electrode.

또한, 본 발명은 게이트전극이 게이트트렌치에 매립되어 반도체 기판의 표면과 거의 평탄화되므로 제1층간절연막의 평탄화를 위한 CMP 공정을 진행하지 않아도되어 공정을 단순화시킬 수 있는 효과가 있다.In addition, since the gate electrode is buried in the gate trench and substantially flattened with the surface of the semiconductor substrate, the present invention does not require the CMP process for the planarization of the first interlayer insulating film, thereby simplifying the process.

Claims (11)

반도체기판;Semiconductor substrates; 상기 반도체 기판의 소정 영역에 형성된 게이트트렌치;A gate trench formed in a predetermined region of the semiconductor substrate; 상기 게이트트렌치의 표면 상에 형성된 게이트산화막;A gate oxide film formed on a surface of the gate trench; 상기 게이트산화막 상에서 상기 게이트트렌치를 매립하는 형태로 형성된 게이트전극;A gate electrode formed on the gate oxide layer to fill the gate trench; 상기 게이트전극 일측의 반도체 기판 내에 형성된 포토다이오드;A photodiode formed in the semiconductor substrate on one side of the gate electrode; 상기 게이트전극을 포함한 반도체 기판의 전면을 덮는 층간절연막; 및An interlayer insulating film covering an entire surface of the semiconductor substrate including the gate electrode; And 상기 층간절연막을 관통하는 게이트콘택을 통해 상기 게이트전극과 연결되는 메탈배선층A metal wiring layer connected to the gate electrode through a gate contact penetrating through the interlayer insulating layer 을 포함하는 씨모스 이미지 센서.CMOS image sensor comprising a. 제1항에 있어서,The method of claim 1, 상기 게이트전극의 표면은 상기 반도체 기판의 표면 위로 100Å∼500Å 높이로 돌출되는 것을 특징으로 하는 씨모스 이미지 센서.And the surface of the gate electrode protrudes from the surface of the semiconductor substrate to a height of 100 kHz to 500 kHz. 제1항에 있어서,The method of claim 1, 상기 게이트전극의 양측벽에 형성된 게이트스페이서를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서.The CMOS image sensor further comprises a gate spacer formed on both side walls of the gate electrode. 반도체기판을 소정 깊이로 식각하여 게이트트렌치를 형성하는 단계;Etching the semiconductor substrate to a predetermined depth to form a gate trench; 상기 게이트트렌치의 표면 상에 게이트산화막을 형성하는 단계;Forming a gate oxide film on a surface of the gate trench; 상기 게이트산화막 상에 상기 게이트트렌치를 매립하는 형태를 갖는 게이트전극을 형성하는 단계;Forming a gate electrode having a form filling the gate trench on the gate oxide layer; 상기 게이트전극 일측의 반도체 기판 내에 포토다이오드를 형성하는 단계;Forming a photodiode in the semiconductor substrate on one side of the gate electrode; 상기 게이트전극을 포함한 반도체 기판의 전면을 덮는 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film covering an entire surface of the semiconductor substrate including the gate electrode; And 상기 층간절연막을 관통하는 게이트콘택을 통해 상기 게이트전극과 연결되는 메탈배선층을 형성하는 단계Forming a metal wiring layer connected to the gate electrode through a gate contact penetrating the interlayer insulating layer; 를 포함하는 씨모스 이미지 센서의 제조 방법.Method of manufacturing a CMOS image sensor comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 게이트트렌치를 형성하는 단계는,Forming the gate trench, 상기 반도체 기판 상에 게이트전극이 형성될 반도체기판의 표면을 노출시키는 하드마스크를 형성하는 단계;Forming a hard mask on the semiconductor substrate to expose a surface of the semiconductor substrate on which the gate electrode is to be formed; 상기 하드마스크를 식각배리어로 상기 노출된 반도체기판을 소정깊이로 식각하여 게이트트렌치를 형성하는 단계; 및Forming a gate trench by etching the exposed semiconductor substrate to a predetermined depth using the hard mask as an etch barrier; And 상기 게이트트렌치 형성시 발생된 실리콘결함을 제거하기 위해 어닐을 진행하는 단계Annealing to remove silicon defects generated during the gate trench formation 를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.Method of manufacturing a CMOS image sensor comprising a. 제5항에 있어서,The method of claim 5, 상기 하드마스크는, 실리콘질화막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The hard mask is formed of a silicon nitride film, characterized in that the CMOS image sensor manufacturing method. 제7항에 있어서,The method of claim 7, wherein 상기 실리콘질화막은, 100Å∼1000Å 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The silicon nitride film is formed in a thickness of 100 kPa to 1000 kPa, the manufacturing method of the CMOS image sensor. 제5항에 있어서,The method of claim 5, 상기 어닐은, 600℃∼1000℃ 온도에서 5분∼20분동안 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The annealing is performed at 600 ° C. to 1000 ° C. for 5 to 20 minutes. 제5항에 있어서,The method of claim 5, 상기 게이트전극을 형성하는 단계는,Forming the gate electrode, 상기 하드마스크를 잔류시킨 상태에서 상기 게이트트렌치의 표면 상에 게이트산화막을 형성하는 단계;Forming a gate oxide layer on a surface of the gate trench with the hard mask remaining; 상기 게이트산화막 상에 상기 게이트트렌치를 채울때까지 폴리실리콘막을 증착하는 단계; Depositing a polysilicon layer on the gate oxide layer until the gate trench is filled; 상기 폴리실리콘막을 CMP하여 평탄화시키는 단계; 및CMP planarizing the polysilicon film; And 상기 하드마스크를 제거하는 단계Removing the hard mask 를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.Method of manufacturing a CMOS image sensor comprising a. 제9항에 있어서,The method of claim 9, 상기 CMP후에 상기 하드마스크는 100Å∼500Å 두께로 잔류하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.And after said CMP, said hard mask remains 100 [mu] m to 500 [mu] m thick. 제9항에 있어서,The method of claim 9, 상기 하드마스크는, 인산용액을 이용하여 제거하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The hard mask is removed using a phosphoric acid solution, characterized in that the manufacturing method of the CMOS image sensor.
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