KR20060077107A - Method for manufacturing a cell of nonvolatile memory device and method for manufacturing semiconductor device using the same - Google Patents

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KR20060077107A
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신동현
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Abstract

본 발명은 비휘발성 메모리 셀의 플로팅 게이트와 컨트롤 게이트 간의 접촉면적을 증대시켜 커플링비를 증가시킬 수 있는 비휘발성 메모리 소자의 셀 제조 방법에 관한 것으로, 이를 위해 본 발명에서는, 기판 상에 터널 산화막과 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 폴리실리콘층의 상부 일부가 노출된 절연막을 형성하는 단계와, 산화공정을 실시하여 상기 절연막을 통해 노출된 상기 폴리실리콘층 상에 국부산화막을 형성하는 단계와, 상기 절연막을 제거하는 단계와, 상기 국부산화막을 식각 마스크로 이용한 식각공정을 실시하여 상기 폴리실리콘층과 상기 터널 산화막을 식각하여 플로팅 게이트의 프로파일을 정의하는 단계와, 상기 국부산화막을 제거하여 상기 플로팅 게이트의 상부에 움푹 들어간 홈을 형성하는 단계와, 상기 플로팅 게이트를 덮도록 유전체막을 형성하는 단계와, 상기 유전체막을 덮도록 컨트롤 게이트를 형성하는 단계와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 셀 제조방법을 제공한다.
The present invention relates to a cell manufacturing method of a nonvolatile memory device capable of increasing the coupling ratio by increasing the contact area between the floating gate and the control gate of the nonvolatile memory cell. Sequentially forming a polysilicon layer, forming an insulating film exposing an upper portion of the polysilicon layer, and performing an oxidation process to form a local oxide film on the polysilicon layer exposed through the insulating film Forming a profile of the floating gate by etching the polysilicon layer and the tunnel oxide layer by performing an etch process using the local oxide layer as an etch mask, removing the insulating layer, and removing the local oxide layer. Forming a recess in the upper portion of the floating gate, Forming a dielectric layer to cover the gate, forming a control gate to cover the dielectric layer, and forming a source / drain region on the substrate exposed to both sides of the control gate; Provided are a cell manufacturing method of an element.

셀, 플로팅 게이트, 컨트롤 게이트, 접촉면적, 커플링비.Cell, Floating Gate, Control Gate, Contact Area, Coupling Ratio.

Description

비휘발성 메모리 소자의 셀 제조방법 및 이를 이용한 반도체 소자의 제조방법{METHOD FOR MANUFACTURING A CELL OF NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME} Cell manufacturing method of nonvolatile memory device and semiconductor device manufacturing method using same {METHOD FOR MANUFACTURING A CELL OF NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}             

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀 제조방법 및 이를 이용한 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도.
1 to 9 are cross-sectional views illustrating a method of manufacturing a cell of a nonvolatile memory device and a method of manufacturing a semiconductor device using the same according to a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

Memory : 메모리 영역 Logic : 로직 영역Memory: Memory Area Logic: Logic Area

10 : 기판 11 : 터널 산화막10 substrate 11 tunnel oxide film

12 : 제1 폴리실리콘층 13 : 질화막12: first polysilicon layer 13: nitride film

14, 18, 21 : 포토레지스트 패턴 15 : 국부산화막14, 18, 21: photoresist pattern 15: local oxide film

17 : 유전체막17: dielectric film

19 : 게이트 산화막 20 : 제2 폴리실리콘층 19 gate oxide film 20 second polysilicon layer

20a: 컨트롤 게이트 전극 20b : 고전압 게이트 전극20a: control gate electrode 20b: high voltage gate electrode

20c : 저전압 게이트 전극 22a : EEPROM 소자의 셀 20c: low voltage gate electrode 22a: cell of EEPROM element                 

22b : 고전압 게이트 22c : 저전압 게이트22b: high voltage gate 22c: low voltage gate

23 : 스페이서 24 : 층간 절연막23 spacer 24 interlayer insulating film

25 : 컨택 플러그 26 : 금속배선
25: contact plug 26: metal wiring

본 발명은 비휘발성 메모리 소자의 셀 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 특히, 비휘발성 메모리 소자와 로직 소자가 하나의 칩에 병합된 반도체 소자의 제조공정에 있어서, 비휘발성 메모리 소자의 셀 및 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cell manufacturing method of a nonvolatile memory device and a semiconductor device manufacturing method using the same. A cell of a device and a manufacturing method of a semiconductor device are provided.

반도체 메모리 소자는 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면, 메모리 소자의 데이타를 소실하는 메모리 소자로서, DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static RAM) 소자 등이 있다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 메모리 소자의 데이타를 유지하는 기억소자, 예컨대 EEPROM 소자, 플래시(FLASH) 소자 등이 있다. The semiconductor memory device may be classified into a volatile memory device and a nonvolatile memory device. Volatile memory devices lose their data when their power supplies are interrupted, such as DRAM (Dynamic Random Access Memory) devices and static RAM (SRAM) devices. Nonvolatile memory devices include memory devices that retain data of the memory device even when a power supply is cut off, such as EEPROM devices and flash devices.

EEPROM 소자 및 플래시 메모리 소자와 같은 비휘발성 메모리 소자의 셀 구조는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 셀과 1셀당 2개의 트랜지스터 구조의 채널분리(split gate)형 셀로 구분된다. 이러한 셀 구조를 갖는 비휘발성 메모 리 소자에서 프로그램(program) 동작은 F-N 터널링(Fowler-nordheim tunneling) 방식과 열전자 주입(hot electron injection) 방식에 의해 이루어진다. F-N 터널링 방식은 터널 산화막으로 고전계를 인가하여 전자가 기판으로부터 플로팅 게이트로 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 열전자 주입방식은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 한편, 비휘발성 메모리 소자의 소거(erase) 동작은 프로그램 동작을 통해 플로팅 게이트에 주입된 전자를 기판 또는 소오스로 방출시킴으로써 이루어진다. The cell structures of nonvolatile memory devices such as EEPROM devices and flash memory devices are divided into ETOX (EPROM Tunnel Oxide) cells having a simple stacked structure and split gate type cells having two transistor structures per cell. Program operation in a nonvolatile memory device having such a cell structure is performed by F-N tunneling (Fowler-nordheim tunneling) method and hot electron injection (hot electron injection) method. The F-N tunneling method is a method in which a program operation is performed by applying a high electric field to a tunnel oxide film by injecting electrons into a floating gate from a substrate. The hot electron injection method is a method in which a hot electron generated in a channel region near a drain is injected into a floating gate to perform a program operation. Meanwhile, an erase operation of the nonvolatile memory device is performed by emitting electrons injected into the floating gate to a substrate or a source through a program operation.

그러나, 상기와 같은 종래기술에 따른 비휘발성 메모리 소자의 셀 구조에서는 고집적화에 따라 플로팅 게이트와 컨트롤 게이트 간의 접촉면적이 감소하여 플로팅 게이트와 컨트롤 게이트 간의 커플링비(coupling ratio)가 감소되는 문제점이 발생한다. 따라서, 낮은 전압에서는 프로그램 동작이 이루어지지 않는 문제점을 유발한다.
However, in the cell structure of the conventional nonvolatile memory device as described above, the contact area between the floating gate and the control gate decreases due to high integration, thereby reducing the coupling ratio between the floating gate and the control gate. . Therefore, a problem occurs that the program operation is not performed at a low voltage.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비휘발성 메모리 셀의 플로팅 게이트와 컨트롤 게이트 간의 접촉면적을 증대시켜 커플링비를 증가시킬 수 있는 비휘발성 메모리 소자의 셀 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above-mentioned problems of the prior art, and a method of manufacturing a cell of a nonvolatile memory device capable of increasing a coupling ratio by increasing a contact area between a floating gate and a control gate of a nonvolatile memory cell. The purpose is to provide.

또한, 본 발명은 비휘발성 메모리 소자와 로직 소자를 하나의 칩에 병합하여 제조하는 반도체 소자의 제조공정시 비휘발성 메모리 소자의 셀의 플로팅 게이트와 컨트롤 게이트 간의 접촉면적을 증대시켜 커플링비를 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
In addition, the present invention can increase the coupling ratio by increasing the contact area between the floating gate and the control gate of the cell of the nonvolatile memory device in the manufacturing process of the semiconductor device that is manufactured by merging the nonvolatile memory device and the logic device into one chip. Another object is to provide a method for manufacturing a semiconductor device.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 터널 산화막과 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 폴리실리콘층의 상부 일부가 노출된 절연막을 형성하는 단계와, 산화공정을 실시하여 상기 절연막을 통해 노출된 상기 폴리실리콘층 상에 국부산화막을 형성하는 단계와, 상기 절연막을 제거하는 단계와, 상기 국부산화막을 식각 마스크로 이용한 식각공정을 실시하여 상기 폴리실리콘층과 상기 터널 산화막을 식각하여 플로팅 게이트의 프로파일을 정의하는 단계와, 상기 국부산화막을 제거하여 상기 플로팅 게이트의 상부에 움푹 들어간 홈을 형성하는 단계와, 상기 플로팅 게이트를 덮도록 유전체막을 형성하는 단계와, 상기 유전체막을 덮도록 컨트롤 게이트를 형성하는 단계와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 셀 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method including: sequentially forming a tunnel oxide film and a polysilicon layer on a substrate, forming an insulating layer on which a portion of the polysilicon layer is exposed; Performing an oxidation process to form a local oxide film on the polysilicon layer exposed through the insulating film, removing the insulating film, and performing an etching process using the local oxide film as an etching mask. And etching the tunnel oxide layer to define a profile of the floating gate, removing the local oxide layer to form a recessed groove in the upper portion of the floating gate, and forming a dielectric layer to cover the floating gate; Forming a control gate to cover the dielectric layer, and the amount of the control gate; It provides a cell manufacturing method of a non-volatile memory device comprising forming a source / drain region on the substrate exposed to the side.

또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 메모리 영역과 로직 영역이 정의된 기판을 제공하는 단계와, 상기 기판 상에 터널 산화막, 제1 폴리실리콘층 및 절연막을 순차적으로 형성하는 단계와, 상기 절연막의 일부를 식각하여 상기 메모리 영역에 증착된 상기 제1 폴리실리콘층 상부의 일부를 노출시키 는 단계와, 산화공정을 실시하여 노출된 상기 제1 폴리실리콘층 상에 국부산화막을 형성하는 단계와, 상기 절연막을 제거하는 단계와, 상기 국부산화막을 식각 마스크로 이용한 식각공정을 실시하여 상기 메모리 영역에 플로팅 게이트의 프로파일을 정의하는 단계와, 상기 국부산화막을 제거하여 상기 플로팅 게이트 상부가 움푹 들어간 홈을 형성하는 단계와, 상기 플로팅 게이트를 덮도록 상기 메모리 영역 상에 유전체막을 형성하는 단계와, 상기 유전체막이 형성되지 않은 상기 로직 영역 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막을 포함하는 전체 구조 상에 제2 폴리실리콘층을 증착하는 단계와, 상기 제2 폴리실리콘층을 식각하여 상기 메모리 영역에는 상기 터널 산화막, 상기 플로팅 게이트, 상기 유전체막 및 상기 제2 폴리실리콘층으로 이루어진 제1 게이트 전극을 형성하고, 상기 유전체막 및 상기 제2 폴리실리콘층으로 이루어진 제2 게이트 전극을 형성하며, 상기 로직 영역에는 상기 게이트 산화막 및 상기 제2 폴리실리콘층으로 이루어진 제3 게이트 전극을 형성하는 단계와, 소오스/드레인 이온주입공정을 실시하여 상기 제1 내지 제3 게이트 전극의 양측으로 노출된 상기 기판 상에 각각 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. According to another aspect of the present invention, there is provided a substrate including a memory region and a logic region defined therein, and sequentially forming a tunnel oxide layer, a first polysilicon layer, and an insulating layer on the substrate. Exposing a portion of an upper portion of the first polysilicon layer deposited in the memory region by etching a portion of the insulating layer, and performing an oxidation process to deposit a local oxide layer on the exposed first polysilicon layer. Forming a profile, removing the insulating layer, etching using the local oxide layer as an etch mask to define a profile of the floating gate in the memory region, and removing the local oxide layer to form an upper portion of the floating gate. Forming a recessed groove, and forming a dielectric film on the memory region to cover the floating gate Forming a gate oxide film on the logic region where the dielectric film is not formed, depositing a second polysilicon layer on the entire structure including the gate oxide film, and forming the second polysilicon layer. Etching to form a first gate electrode made of the tunnel oxide film, the floating gate, the dielectric film, and the second polysilicon layer, and a second gate made of the dielectric film and the second polysilicon layer. Forming an electrode, and forming a third gate electrode including the gate oxide layer and the second polysilicon layer in the logic region, and performing a source / drain ion implantation process on both sides of the first to third gate electrodes Forming source / drain regions on each of the exposed substrates; It provides a manufacturing method.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀 제조방법 및 이를 이용한 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 설명의 편의를 위해 셀렉트 게이트(select gate) EEPROM 셀의 제조방법을 도시하였다. 1 to 9 are cross-sectional views illustrating a method of manufacturing a cell of a nonvolatile memory device and a method of manufacturing a semiconductor device using the same according to a preferred embodiment of the present invention. Here, a method of manufacturing a select gate EEPROM cell is shown for convenience of description.

먼저, 도 1에 도시된 바와 같이, EEPROM 셀과 같이 셀이 형성되는 메모리 영역(Memory)과, 저전압 트랜지스터가 형성되는 로직 영역(Logic)으로 정의된 반도체 기판(10)을 제공한다. 한편, 도 1에는 도시되진 않았지만, 메모리 영역(Memory)과 로직 영역(Logic) 간에는 이들을 전기적으로 분리시키기 위한 소자 분리막(미도시)이 개재된다. First, as shown in FIG. 1, a semiconductor substrate 10 is defined as a memory region in which a cell is formed, such as an EEPROM cell, and a logic region in which a low voltage transistor is formed. Although not shown in FIG. 1, a device isolation film (not shown) is disposed between the memory area and the logic area to electrically isolate them.

이어서, 기판(10) 상에 터널 산화막(11)을 형성한 후, 플로팅 게이트용 전극물질 예컨대, 제1 폴리실리콘층(12)을 증착한다. 이때, 제1 폴리실리콘층(12)은 도프트(doped) 또는 언도프트(un-doped) 실리콘층으로 형성한다. 예컨대, SiH4 또는 SiH4와 PH3를 이용하여 LPCVD(Low Presure Chemical Vapor Depostion) 방식으로 증착한다. Subsequently, after the tunnel oxide film 11 is formed on the substrate 10, the floating gate electrode material, for example, the first polysilicon layer 12 is deposited. In this case, the first polysilicon layer 12 is formed of a doped or undoped silicon layer. For example, SiH 4 or SiH 4 and PH 3 are deposited using Low Presure Chemical Vapor Depostion (LPCVD).

이어서, 제1 폴리실리콘층(12) 상에 마스크로 기능하는 절연막, 예컨대 질화막(13)을 증착한다. 이때, 질화막(13)은 1000Å 내지 1500Å의 두께로 증착한다.Subsequently, an insulating film, for example, a nitride film 13 serving as a mask is deposited on the first polysilicon layer 12. At this time, the nitride film 13 is deposited to a thickness of 1000 kW to 1500 kW.

이어서, 질화막(13) 상에 포토레지스트(photoresist)를 도포한 후 포토마스크(photomask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 메모리 영역(Memory)의 제1 폴리실리콘층(12)의 일부가 노출되도록 포토레지스트 패턴(14)을 형성한다. Subsequently, after the photoresist is applied onto the nitride film 13, exposure and development processes using a photomask are sequentially performed to form part of the first polysilicon layer 12 in the memory area. The photoresist pattern 14 is formed to be exposed.

이어서, 도 2에 도시된 바와 같이, 포토레지스트 패턴(14)을 식각마스크로 이용한 식각공정을 실시하여 노출된 질화막(13)을 식각한다. 이로써, 플로팅 게이트로 기능하는 제1 폴리실리콘층(12)의 일부가 노출된다.Subsequently, as illustrated in FIG. 2, an etching process using the photoresist pattern 14 as an etching mask is performed to etch the exposed nitride film 13. As a result, a part of the first polysilicon layer 12 serving as the floating gate is exposed.

이어서, 도 3에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(14)을 제거한다. Subsequently, as shown in FIG. 3, a strip process is performed to remove the photoresist pattern 14.

이어서, 식각된 질화막(13)의 노출되는 부위에 LOCOS(LOCal Oxidation of Silicon) 공정을 실시한다. 이로써, 노출된 제1 폴리실리콘층(12) 상에 국부 산화막(15)을 500Å 내지 1000Å의 두께로 형성한다. 여기서, LOCOS 공정은 습식으로 실시한다. Subsequently, the exposed portion of the etched nitride film 13 is subjected to a LOCOS (LOCal Oxidation of Silicon) process. As a result, a local oxide film 15 is formed on the exposed first polysilicon layer 12 to a thickness of 500 kPa to 1000 kPa. Here, the LOCOS process is performed wet.

이어서, 도 4에 도시된 바와 같이, 식각공정을 실시하여 제1 폴리실리콘층(12) 상에 잔류되어 있는 질화막(13)을 제거한다. 예컨대, 식각공정은 인산을 이용하여 실시한다. Next, as illustrated in FIG. 4, an etching process is performed to remove the nitride film 13 remaining on the first polysilicon layer 12. For example, the etching process is performed using phosphoric acid.

이어서, 도 5에 도시된 바와 같이, 국부산화막(15)을 식각마스크로 이용한 식각공정을 실시하여 메모리 영역(Memory) 기판(10) 상의 증착된 제1 폴리실리콘층(12)과 터널 산화막(11)을 식각한다. 이로써, 동도면에서 도시된 바와 같은 프로파일(profile)을 갖는 플로팅 게이트가 정의된다. 이하, 제1 폴리실리콘층(12)을 플로팅 게이트라 한다. Subsequently, as illustrated in FIG. 5, the etching process using the local oxide layer 15 as an etching mask is performed to deposit the first polysilicon layer 12 and the tunnel oxide layer 11 deposited on the memory substrate 10. Etch). This defines a floating gate having a profile as shown in the figure. Hereinafter, the first polysilicon layer 12 is called a floating gate.

이어서, 도 6에 도시된 바와 같이, 제1 폴리실리콘층(12)과 국부산화막(15)간의 식각 선택비를 고려한 식각공정을 실시하여 국부산화막(15)만을 선택적으로 제거한다. 이로써, 플로팅 게이트(12)는 상부가 움푹 들어간 프로파일을 갖게 된다. 이는, 후속공정을 통해 형성될 컨트롤 게이트(20a; 도 9 참조) 간의 접촉면적 을 넓히기 위함이다. Subsequently, as illustrated in FIG. 6, only the local oxide layer 15 is selectively removed by performing an etching process considering an etching selectivity between the first polysilicon layer 12 and the local oxide layer 15. As a result, the floating gate 12 has a recessed profile. This is to widen the contact area between the control gate 20a (see FIG. 9) to be formed through a subsequent process.

이어서, 플로팅 게이트(12)가 형성된 결과물 상부의 단차를 따라 유전체막(17)을 형성한다. 여기서, 유전체막(17)은 ONO(oxide-nitride-oxide) 구조로 형성한다. 한편, 유전체막(17)은 EEPROM 소자의 셀의 플로팅 게이트 전극(16)과 후속 공정을 통해 형성될 컨트롤 게이트(20a; 도 9 참조)의 게이트 절연막으로 기능하는 동시에 후속 공정을 통해 형성될 셀렉트 게이트(22b; 도 9 참조)의 게이트 절연막으로도 사용된다. 여기서, 셀렉트 게이트(22b)는 경우에 따라서는 고전압 트랜지스터의 게이트 전극으로 사용될 수 있다. Subsequently, the dielectric film 17 is formed along the stepped portion above the resultant formed floating gate 12. Here, the dielectric film 17 is formed in an oxide-nitride-oxide (ONO) structure. On the other hand, the dielectric film 17 functions as a gate insulating film of the floating gate electrode 16 of the cell of the EEPROM device and the control gate 20a (see FIG. 9) to be formed through the subsequent process, and at the same time, the select gate to be formed through the subsequent process It is also used as the gate insulating film of 22b (see FIG. 9). Here, the select gate 22b may be used as a gate electrode of a high voltage transistor in some cases.

따라서, 메모리 영역(Memory)에 형성되는 셀렉트 게이트(22b)의 게이트 절연막을 형성하기 위한 별도의 산화공정을 진행하지 않으므로 공정을 단순화할 수 있다.Therefore, since a separate oxidation process for forming the gate insulating film of the select gate 22b formed in the memory region (Memory) is not performed, the process can be simplified.

이어서, 도 7에 도시된 바와 같이, 유전체막(17) 상에 마스크 공정을 통해 로직 영역(Logic)이 오픈(open)된 포토레지스트 패턴(18)을 형성한다. Subsequently, as shown in FIG. 7, a photoresist pattern 18 in which logic regions are open is formed on the dielectric layer 17 through a mask process.

이어서, 포토레지스트 패턴(18)을 식각마스크로 이용한 식각공정을 실시하여 로직 영역(Logic)의 기판(10) 상에 형성된 유전체막(17)을 제거하여 기판(10)을 노출시킨다.Subsequently, an etching process using the photoresist pattern 18 as an etching mask is performed to remove the dielectric layer 17 formed on the substrate 10 in the logic region to expose the substrate 10.

이어서, 도 8에 도시된 바와 같이, 스트립 공정을 통해 포토레지스트 패턴(18)을 제거한다. Subsequently, as shown in FIG. 8, the photoresist pattern 18 is removed through a strip process.

이어서, 산화공정을 실시하여 로직 영역(Logic)의 기판(10) 상에 저전압용 게이트 산화막(19)을 형성한다. 이때, 산화공정은 건식 또는 습식방식으로 실시한 다. 여기서, 게이트 산화막(19)은 셀렉트 게이트의 게이트 산화막보다 얇게 형성한다. Subsequently, an oxidation process is performed to form a low-voltage gate oxide film 19 on the substrate 10 in the logic region Logic. At this time, the oxidation process is carried out in a dry or wet manner. Here, the gate oxide film 19 is formed thinner than the gate oxide film of the select gate.

이어서, 게이트 산화막(19)이 형성된 전체 구조 상부에 콘트롤 게이트용 제2 폴리실리콘층(20)을 증착한다. 이때, 제2 폴리실리콘층(20)은 예컨대, SiH4 또는 SiH4와 PH3를 이용하여 LPCVD 방식으로 증착한다. Subsequently, the second polysilicon layer 20 for the control gate is deposited on the entire structure where the gate oxide film 19 is formed. At this time, the second polysilicon layer 20 is deposited by LPCVD using, for example, SiH 4 or SiH 4 and PH 3 .

이어서, 마스크 공정을 실시하여 제2 폴리실리콘층(20) 상에 포토레지스트 패턴(21)을 형성한다. 이때, 포토레지스트 패턴(21)은 게이트 전극 프로파일을 형성하기 위한 마스크로 사용된다. Subsequently, a mask process is performed to form the photoresist pattern 21 on the second polysilicon layer 20. In this case, the photoresist pattern 21 is used as a mask for forming the gate electrode profile.

이어서, 도 9에 도시된 바와 같이, 포토레지스트 패턴(21; 도 8 참조)을 식각마스크로 이용한 식각공정을 실시하여 제2 폴리실리콘층(20), 유전체막(17) 및 게이트 산화막(19)을 순차로 식각한다. Next, as illustrated in FIG. 9, an etching process using the photoresist pattern 21 (see FIG. 8) as an etching mask is performed to form the second polysilicon layer 20, the dielectric layer 17, and the gate oxide layer 19. Etch sequentially.

이에 따라, 메모리 영역(Memory)의 기판(10) 상에는 터널 산화막(11), 플로팅 게이트 전극(16), 유전체막(17)을 덮도록 컨트롤 게이트(20a)로 이루어진 셀(22a)이 형성되고, 셀렉트 게이트가 형성되는 영역에는 유전체막(17)과 제2 폴리실리콘층(20)이 적층된 셀렉트 게이트(22b)가 형성된다. 또한, 로직 영역(Logic)에는 게이트 산화막(19) 및 제2 폴리실리콘층(20)으로 이루어진 저전압 트랜지스터용 게이트 전극(22c)이 형성된다.As a result, a cell 22a formed of the control gate 20a is formed on the substrate 10 of the memory region Memory to cover the tunnel oxide film 11, the floating gate electrode 16, and the dielectric film 17. In the region where the select gate is formed, the select gate 22b in which the dielectric film 17 and the second polysilicon layer 20 are stacked is formed. In the logic region Logic, the gate electrode 22c for the low voltage transistor including the gate oxide film 19 and the second polysilicon layer 20 is formed.

이어서, EEPROM 소자의 셀(22a), 셀렉트 게이트(22b) 및 저전압 게이트(22c)가 형성된 결과물 상부의 단차를 따라 절연막을 증착한 후 식각하여 각 EEPROM 소 자의 셀, 고전압 게이트 및 저전압 게이트(22a, 22b 및 22c)의 양측벽에 스페이서(23)를 형성한다. Subsequently, an insulating film is deposited along the level difference between the cells 22a, the select gate 22b, and the low voltage gate 22c of the EEPROM device, and then etched to etch the cells, the high voltage gates, and the low voltage gates 22a, of each EEPROM element. Spacers 23 are formed on both side walls of 22b and 22c.

이어서, 컨트롤 게이트(20a), 셀렉트 게이트(22b) 및 저전압 게이트(22c)의 양측벽에 각각 스페이서(23)를 형성한다 .Subsequently, spacers 23 are formed on both side walls of the control gate 20a, the select gate 22b, and the low voltage gate 22c, respectively.

이어서, 이온주입 공정을 실시하여 EEPROM 소자의 셀(22a), 고전압 게이트(22b) 및 저전압 게이트(22c)의 양측으로 노출된 기판(10)에 각각 소오스 영역(S) 및 드레인 영역(D)을 형성한다.Subsequently, the source region S and the drain region D are respectively applied to the substrate 10 exposed to both sides of the cell 22a, the high voltage gate 22b and the low voltage gate 22c of the EEPROM device by performing an ion implantation process. Form.

이어서, 금속배선 공정을 실시하여 각 소오스 영역(S) 및 드레인 영역(D)과 접속되는 컨택 플러그(25)와, 컨택 플러그(25)와 접속된 상부배선(26)을 형성한다. 한편, 미설명된 '24'는 층간 절연막이다. Subsequently, a metal wiring process is performed to form contact plugs 25 connected to the source regions S and the drain regions D, and upper wirings 26 connected to the contact plugs 25. Meanwhile, '24', which is not described, is an interlayer insulating film.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 비휘발성 메모리(Memory) 소자와 로직(Logic) 소자를 하나의 칩에 병합하여 제조하는 반도체 소자의 제조시 다음과 같은 여러가지 효과가 있다.As described above, according to the present invention, there are various effects in manufacturing a semiconductor device in which a nonvolatile memory device and a logic device are merged and manufactured in one chip.

첫째, 비휘발성 메모리 소자의 셀의 플로팅 게이트 상부를 움푹 들어가게 형 성하여 플로팅 게이트와 컨트롤 게이트 간의 접촉면적을 넓힐 수 있다. 따라서, 비휘발성 메모리 소자의 셀의 플로팅 게이트와 컨트롤 게이트 간의 커플링비(coupling ratio)를 증가시켜 저전압에서도 프로그램(program) 동작이 용이하게 이루어질 수 있게 된다.First, the contact area between the floating gate and the control gate can be increased by forming a recessed upper portion of the floating gate of the cell of the nonvolatile memory device. Therefore, the coupling ratio between the floating gate and the control gate of the cell of the nonvolatile memory device can be increased to facilitate program operation even at low voltage.

둘째, 비휘발성 메모리 소자의 셀의 플로팅 게이트와 컨트롤 게이트 사이에 존재하는 유전체막을 셀렉트 게이트(또는, 고전압 트랜지스터)의 게이트 절연막으로 사용함으로써, 고전압 트랜지스터의 게이트 절연막 형성을 위한 별도의 공정을 필요로 하지 않게 되므로 공정의 단순화를 이룰 수 있다.Second, by using the dielectric film existing between the floating gate and the control gate of the cell of the nonvolatile memory device as the gate insulating film of the select gate (or the high voltage transistor), a separate process for forming the gate insulating film of the high voltage transistor is not required. This can simplify the process.

Claims (5)

기판 상에 터널 산화막과 폴리실리콘층을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film and a polysilicon layer on the substrate; 상기 폴리실리콘층의 상부 일부가 노출된 절연막을 형성하는 단계;Forming an insulating film on which a portion of the polysilicon layer is exposed; 산화공정을 실시하여 상기 절연막을 통해 노출된 상기 폴리실리콘층 상에 국부산화막을 형성하는 단계;Performing an oxidation process to form a local oxide film on the polysilicon layer exposed through the insulating film; 상기 절연막을 제거하는 단계;Removing the insulating film; 상기 국부산화막을 식각 마스크로 이용한 식각공정을 실시하여 상기 폴리실리콘층과 상기 터널 산화막을 식각하여 플로팅 게이트의 프로파일을 정의하는 단계;Performing an etching process using the local oxide layer as an etching mask to etch the polysilicon layer and the tunnel oxide layer to define a profile of the floating gate; 상기 국부산화막을 제거하여 상기 플로팅 게이트의 상부에 움푹 들어간 홈을 형성하는 단계;Removing the local oxide layer to form a recess in the upper portion of the floating gate; 상기 플로팅 게이트를 덮도록 유전체막을 형성하는 단계; Forming a dielectric film to cover the floating gate; 상기 유전체막을 덮도록 컨트롤 게이트를 형성하는 단계; 및Forming a control gate to cover the dielectric layer; And 상기 컨트롤 게이트의 양측으로 노출되는 상기 기판에 소오스/드레인 영역을 형성하는 단계;Forming a source / drain region in the substrate exposed at both sides of the control gate; 를 포함하는 비휘발성 메모리 소자의 셀 제조방법.Cell manufacturing method of a nonvolatile memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 질화막으로 형성하는 비휘발성 메모리 소자의 셀 제조방법.And the insulating film is formed of a nitride film. 메모리 영역과 로직 영역이 정의된 기판을 제공하는 단계;Providing a substrate on which memory regions and logic regions are defined; 상기 기판 상에 터널 산화막, 제1 폴리실리콘층 및 절연막을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film, a first polysilicon layer, and an insulating film on the substrate; 상기 절연막의 일부를 식각하여 상기 메모리 영역에 증착된 상기 제1 폴리실리콘층 상부의 일부를 노출시키는 단계;Etching a portion of the insulating layer to expose a portion of an upper portion of the first polysilicon layer deposited in the memory region; 산화공정을 실시하여 노출된 상기 제1 폴리실리콘층 상에 국부산화막을 형성하는 단계;Performing a oxidation process to form a local oxide film on the exposed first polysilicon layer; 상기 절연막을 제거하는 단계;Removing the insulating film; 상기 국부산화막을 식각 마스크로 이용한 식각공정을 실시하여 상기 메모리 영역에 플로팅 게이트의 프로파일을 정의하는 단계;Defining a floating gate profile in the memory area by performing an etching process using the local oxide layer as an etching mask; 상기 국부산화막을 제거하여 상기 플로팅 게이트 상부가 움푹 들어간 홈을 형성하는 단계;Removing the local oxide layer to form a groove having an upper portion of the floating gate; 상기 플로팅 게이트를 덮도록 상기 메모리 영역 상에 유전체막을 형성하는 단계;Forming a dielectric film on the memory region to cover the floating gate; 상기 유전체막이 형성되지 않은 상기 로직 영역 상에 게이트 산화막을 형성하는 단계;Forming a gate oxide film on the logic region where the dielectric film is not formed; 상기 게이트 산화막을 포함하는 전체 구조 상에 제2 폴리실리콘층을 증착하 는 단계;Depositing a second polysilicon layer on the entire structure including the gate oxide film; 상기 제2 폴리실리콘층을 식각하여 상기 메모리 영역에는 상기 터널 산화막, 상기 플로팅 게이트, 상기 유전체막 및 상기 제2 폴리실리콘층으로 이루어진 제1 게이트 전극을 형성하고, 상기 유전체막 및 상기 제2 폴리실리콘층으로 이루어진 제2 게이트 전극을 형성하며, 상기 로직 영역에는 상기 게이트 산화막 및 상기 제2 폴리실리콘층으로 이루어진 제3 게이트 전극을 형성하는 단계; 및The second polysilicon layer is etched to form a first gate electrode including the tunnel oxide layer, the floating gate, the dielectric layer, and the second polysilicon layer in the memory region, and the dielectric layer and the second polysilicon layer are formed. Forming a second gate electrode made of a layer, and forming a third gate electrode made of the gate oxide layer and the second polysilicon layer in the logic region; And 소오스/드레인 이온주입공정을 실시하여 상기 제1 내지 제3 게이트 전극의 양측으로 노출된 상기 기판 상에 각각 소오스/드레인 영역을 형성하는 단계;Performing a source / drain ion implantation process to form source / drain regions on the substrate exposed to both sides of the first to third gate electrodes; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 절연막은 질화막으로 형성하는 반도체 소자의 제조 방법.And the insulating film is formed of a nitride film. 제 3 항에 있어서, The method of claim 3, wherein 상기 제1 게이트 전극는 상기 제2 폴리실리콘층이 상기 유전체막을 덮는 구조로 형성하는 반도체 소자의 제조 방법. And the first gate electrode has a structure in which the second polysilicon layer covers the dielectric film.
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