KR20060076587A - Method for forming isolation layer of semiconductor device - Google Patents

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KR20060076587A
KR20060076587A KR1020040115059A KR20040115059A KR20060076587A KR 20060076587 A KR20060076587 A KR 20060076587A KR 1020040115059 A KR1020040115059 A KR 1020040115059A KR 20040115059 A KR20040115059 A KR 20040115059A KR 20060076587 A KR20060076587 A KR 20060076587A
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박형순
정종구
박점용
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주식회사 하이닉스반도체
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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시의 트렌치 매립 특성을 개선시키기 위한 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 제1매립산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 제1매립산화막을 화학적기계연마하는 단계; 상기 기판 결과물 상에 제1매립산화막의 표면에 드러난 보이드가 매립되도록 제2매립산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 제2매립산화막을 화학적기계연마하는 단계; 및 상기 패드질화막 및 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 한다. The present invention discloses a method of forming a device isolation film of a semiconductor device for improving the trench filling characteristics in forming the device isolation film using a shallow trench isolation (STI) process. The disclosed method comprises sequentially forming a pad oxide film and a pad nitride film on a silicon substrate; Etching the pad nitride film, the pad oxide film, and the substrate to form a trench; Depositing a first buried oxide film on the entire surface of the substrate to fill the trench; Chemical mechanical polishing the first buried oxide film until the pad nitride film is exposed; Depositing a second buried oxide film on the substrate resultant to embed voids exposed on the surface of the first buried oxide film; Chemical mechanical polishing the second buried oxide film to expose the pad nitride film; And removing the pad nitride film and the pad oxide film.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}Method for forming isolation layer of semiconductor device

도 1a 내지 도 1f는 본 발명에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도. 1A to 1F are cross-sectional views of processes for describing a method of forming a device isolation film according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 실리콘기판 2 : 패드산화막1: silicon substrate 2: pad oxide film

3 : 패드질화막 4 : 트렌치3: pad nitride film 4: trench

5 : 제1매립산화막 6 : 보이드5: first buried oxide film 6: void

7 : 제2매립산화막 10 : 소자분리막7: second buried oxide film 10: device isolation film

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시의 트렌치 매립 특성을 개선시키기 위한 방법에 관한 것이다. The present invention relates to a method for forming a device isolation film of a semiconductor device, and more particularly, to a method for improving trench filling characteristics in forming a device isolation film using a shallow trench isolation (STI) process.

주지된 바와 같이, 최근의 반도체 소자는 소자들간을 전기적으로 분리시키는 소자분리막을 STI 공정을 이용하여 형성하고 있다. 이것은 기존 로코스(LOCOS) 공 정의 경우는 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우는 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.As is well known, recent semiconductor devices have formed device isolation films using STI processes to electrically separate devices. In the case of the conventional LOCOS process, the size of the active region is reduced due to the occurrence of bird's-beak of the beak shape at the top edge of the device isolation layer, but in the case of the STI process, the width is small. This is because the device isolation layer can be formed to secure the size of the active region, thereby realizing a highly integrated device.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다. Hereinafter, a conventional method of forming an isolation layer using an STI process will be described.

먼저, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막을 패터닝한다. 그런다음, 상기 패터닝된 패드질화막을 이용해서 그 아래의 패드산화막과 기판을 식각하여 트렌치를 형성한다. First, a pad oxide film and a pad nitride film are sequentially formed on a silicon substrate, and then the pad nitride film is patterned. Then, a trench is formed by etching the pad oxide layer and the substrate below using the patterned pad nitride layer.

다음으로, 트렌치를 매립하도록 기판 결과물 상에 트렌치 매립산화막을 증착한 다음, 패드질화막이 노출될 때까지 상기 매립산화막을 화학적기계연마(Chemical Mechanical Polishing; 이하, CMP)한다. Next, a trench buried oxide film is deposited on the substrate resultant to fill the trench, and then the buried oxide film is chemical mechanical polished (CMP) until the pad nitride film is exposed.

그리고나서, 식각장벽으로 이용된 패드질화막을 인산용액을 이용한 습식식각으로 제거하고, 연이어, 불산 용액을 이용한 습식세정으로 패드산화막을 제거하여 트렌치형의 소자분리막 형성을 완성한다. Then, the pad nitride film used as the etch barrier is removed by wet etching using a phosphoric acid solution, followed by the removal of the pad oxide film by wet cleaning using a hydrofluoric acid solution to complete the formation of a trench type device isolation film.

그러나, 전술한 STI 공정을 이용한 종래의 소자분리막 형성방법은, 반도체 소자의 디자인 룰이 서브(sub)-0.1㎛ 이하로 감소됨에 따라 트렌치 매립의 한계 문제에 직면하고 있다. However, the conventional method of forming a device isolation film using the above-described STI process faces a limitation problem of trench filling as the design rule of the semiconductor device is reduced to sub-0.1 μm or less.

자세하게, 트렌치 매립 물질로서 HDP(High Density Plasma)-산화막을 이용하 는 경우, 0.1㎛급 이하의 소자 제조시 트렌치 내에 보이드(void)가 발생되고 있으며, 이러한 보이드가 후속의 습식식각 공정에서 노출됨으로써 폴리 스트링거(poly stringer)를 유발하여 소자의 전기적 페일(fail)을 초래하고 있다. 물론, 이러한 보이드 발생은 트렌치 깊이의 감소를 통해 해결될 수 있겠지만, 이 경우에는 소자분리 특성을 확보하기 위해 추가적인 채널 스탑 이온주입이 필요하게 된다. 그런데, 이러한 고 도핑 농도는 GIDL(Gate Induced Drain Leakage)과 핫케리어 경향(hot carrier immunity)의 증가에 의한 데이터 보유 시간의 저하를 초래하게 된다. In detail, in the case of using HDP (High Density Plasma) -oxide film as the trench buried material, voids are generated in the trenches when manufacturing devices having a size of 0.1 μm or less, and these voids are exposed by a subsequent wet etching process. Inducing a stringer (poly stringer) is causing an electrical failure of the device (fail). Of course, such void generation may be solved by reducing the trench depth, but in this case, additional channel stop ion implantation is required to secure device isolation characteristics. However, such a high doping concentration causes a decrease in data retention time due to an increase in gate induced drain leakage (GIDL) and hot carrier immunity.

한편, 보이드의 형성을 억제하기 위해, 종래에는 증착-식각-증착 싸이클 공정, SA(Sub Atmosphere)-CVD 공정, 또는, SOG 및 HDP-CVD 공정의 조합 공정을 이용하는 방법들이 제안되었다. 그러나, 이 방법들은 많은 제조공정 싸이클에 기인해서 공정 단가의 증가를 유발하며, 특히, 이러한 공정들에 의한 매립산화막은 증착 속도는 낮고 습식식각 속도는 높기 때문에, 실질적으로 그 이용에 어려움이 있다. On the other hand, in order to suppress the formation of voids, conventionally, methods using a deposition-etch-deposition cycle process, a sub-atmosphere (SA) -CVD process, or a combination of SOG and HDP-CVD processes have been proposed. However, these methods cause an increase in the process cost due to many manufacturing process cycles, and in particular, the buried oxide film by these processes is practically difficult to use because of its low deposition rate and high wet etching rate.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 트렌치 매립 물질로서 HDP-산화막을 이용함에 있어서의 보이드로 인한 결함 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and provides a method of forming a device isolation film of a semiconductor device capable of preventing defects caused by voids in using an HDP-oxide film as a trench filling material. Has its purpose.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 제1매립산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 제1매립산화막을 CMP하는 단계; 상기 기판 결과물 상에 제1매립산화막의 표면에 드러난 보이드가 매립되도록 제2매립산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 제2매립산화막을 CMP하는 단계; 및 상기 패드질화막 및 패드산화막을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming a pad oxide film and a pad nitride film on a silicon substrate in turn; Etching the pad nitride film, the pad oxide film, and the substrate to form a trench; Depositing a first buried oxide film on the entire surface of the substrate to fill the trench; CMPing the first buried oxide film until the pad nitride film is exposed; Depositing a second buried oxide film on the substrate resultant to embed voids exposed on the surface of the first buried oxide film; CMPing the second buried oxide film to expose the pad nitride film; And removing the pad nitride film and the pad oxide film.

상기한 본 발명의 방법은, 상기 트렌치를 형성하는 단계 후, 그리고, 상기 제1매립산화막을 증착하는 단계 전, 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계; 상기 측벽산화막 상에 선형질화막을 증착하는 단계; 및 상기 선형질화막 상에 선형산화막을 증착하는 단계;를 더 포함한다. The method of the present invention includes the steps of: forming a sidewall oxide film on the trench surface after forming the trench and before depositing the first buried oxide film; Depositing a linear nitride film on the sidewall oxide film; And depositing a linear oxide film on the linear nitride film.

상기 제1매립산화막은, O3-TEOS 베이스 열공정으로 증착되는 산화막, 또는, 실란(silane) 베이스 HDP-CVD 공정으로 증착되는 산화막이다. The first buried oxide film is an oxide film deposited by an O3-TEOS base thermal process, or an oxide film deposited by a silane-based HDP-CVD process.

상기 제1매립산화막을 CMP하는 단계는, 초기 단차가 제거되도록 산화막용 슬러리를 사용하여 1차 연마를 진행하고, CeO2 베이스 고선택비 슬러리를 사용하여 패드질화막의 부식없이 2차 연마를 진행하는 방식으로 수행한다. In the CMP of the first buried oxide film, the first polishing is performed by using an oxide film slurry to remove the initial step, and the second polishing is performed without corrosion of the pad nitride film by using a CeO 2 base high selectivity slurry. To do it.

상기 산화막용 슬러리는, 연마재(abrasive)로 실리카를 사용하고 pH가 8∼12이다.The said slurry for oxide films uses silica as an abrasive, and pH is 8-12.

상기 CeO2 베이스 고선택비 슬러리는, 연마입자로 CeO2을 사용하고, 연마입자 분산제로 카르복실산 또는 그 염을 사용하며, 이때, 상기 CeO2의 연마입자는, 슬러리 전체에 대해 0.1∼50wt%로 함유되고, 연마입자 분산제는 연마입자에 대해 0.0001∼20wt%로 함유된다. The CeO 2 base high selectivity slurry uses CeO 2 as the abrasive grains and carboxylic acid or its salt as the abrasive grain dispersant, wherein the CeO 2 abrasive grains are contained in an amount of 0.1 to 50 wt% based on the entire slurry. The abrasive grain dispersant is contained in an amount of 0.0001 to 20 wt% based on the abrasive grains.                     

상기 제1매립산화막을 CMP하는 단계는, CeO2의 연마입자 함량비가 5wt% 이상인 CeO2 베이스 고선택비 슬러리를 사용하여 수행한다. The CMP of the first buried oxide film is performed using a CeO 2 base high selectivity slurry having a CeO 2 abrasive grain content ratio of 5 wt% or more.

또한, 본 발명의 방법은, 상기 제1매립산화막을 CMP하는 단계 후, 그리고, 상기 제2매립산화막을 증착하는 단계 전, 상기 제2매립산화막의 플로우 특성을 조절하기 위해 습식 세정, 또는, PE-CVD 방식을 이용한 플라즈마 처리를 수행하는 단계를 더 포함한다. In addition, the method of the present invention, after the step of CMP the first buried oxide film, and before the step of depositing the second buried oxide film, wet cleaning, or PE to adjust the flow characteristics of the second buried oxide film Performing a plasma treatment using a CVD method.

상기 제2매립산화막은 SOG(Spin On Glass) 산화막 또는 유동성(flowable) CVD 산화막이다. 예컨데, 상기 SOG 산화막은 폴리실란(polysilane) 베이스 무기질 SOG 산화막이며, 상기 유동성 CVD 산화막은 SiH4와 H2O2를 반응 소오스로 한 유동성 APL(Advanced Planarization Layer)이다. The second buried oxide film is a spin on glass (SOG) oxide or a flowable CVD oxide film. For example, the SOG oxide film is a polysilane-based inorganic SOG oxide film, and the flowable CVD oxide film is a flowable Advanced Planarization Layer (APL) using SiH 4 and H 2 O 2 as a reaction source.

상기 제2매립산화막은 50∼5000Å, 바람직하게 200∼1000Å두께로 증착한다. The second buried oxide film is deposited at a thickness of 50 to 5000 Pa, preferably 200 to 1000 Pa.

게다가, 본 발명의 방법은, 상기 제2매립산화막을 증착하는 단계 후, 그리고, 상기 제2매립산화막을 CMP하는 단계 전, 상기 제2매립산화막을 치밀화시키는 단계를 더 포함한다. In addition, the method further includes densifying the second buried oxide film after depositing the second buried oxide film and before the CMP of the second buried oxide film.

상기 치밀화는 O2, N2, O3, N2O 또는 H2+O2 중에서 어느 하나의 가스 분위기 및 300∼1200℃의 온도 범위에서 5분 이상 수행한다. The densification is performed for at least 5 minutes in a gas atmosphere of any one of O 2, N 2, O 3, N 2 O, or H 2 + O 2 and in a temperature range of 300 to 1200 ° C.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다. First, the technical principle of the present invention will be described.                     

STI 공정을 진행함에 있어 HDP-CVD 공정만으로 트렌치를 매립하는 방식은 트렌치의 높이가 증가되거나 폭이 감소됨에 따라 보이드(void)의 발생없이 트렌치를 매립하는데 한계가 있다. In the STI process, the method of filling the trench using only the HDP-CVD process has a limitation in filling the trench without generating voids as the height of the trench is increased or the width is decreased.

이에, 본 발명은 트렌치 매립을 2회로 나누어 수행한다. 즉, 본 발명은 1차로 O3-TEOS 베이스 열공정, 또는, 실란(silane) 베이스 HDP-CVD 공정을 이용해서 트렌치 매립을 수행한 후, 보이드의 발생 유무에 상관없이 CMP를 진행하여 평탄화를 이룬다. 이때, 트렌치의 에스펙트 비(aspect ratio) 증가로 인해 필연적으로 보이드가 발생되며, 이러한 보이드는 CMP 후에 표면으로 드러나게 된다. 따라서, 표면으로 드러난 보이드를 매립시키기 위해 본 발명은 2차로 SOG 산화막 또는 유동성 CVD 산화막을 증착한 후, 이를 어닐링하고, 그리고나서, CMP 공정을 진행하여 평탄화시킨다. Thus, the present invention is carried out by dividing the trench buried in two. That is, according to the present invention, after the trench filling is performed by using an O3-TEOS base thermal process or a silane based HDP-CVD process, CMP proceeds to planarization regardless of the occurrence of voids. In this case, voids are inevitably generated due to an increase in the aspect ratio of the trenches, and these voids are exposed to the surface after the CMP. Thus, in order to fill the voids exposed to the surface, the present invention deposits the SOG oxide film or the flowable CVD oxide film secondarily, then anneals it, and then proceeds to planarize the CMP process.

이 경우, 제1매립산화막에서 발생된 보이드는 제2매립산화막에 의해 완전히 매립되기 때문에, 결과적으로 본 발명의 소자분리막은 보이드가 없는 형태로 형성되며, 따라서, 본 발명은 소자분리 특성을 개선시킬 수 있게 된다. In this case, since the voids generated in the first buried oxide film are completely buried by the second buried oxide film, the device isolation film of the present invention is formed in a void-free form, and as a result, the present invention improves device isolation characteristics. It becomes possible.

자세하게, 도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. In detail, FIGS. 1A to 1F are cross-sectional views of processes for describing a method of forming a device isolation film of a semiconductor device according to the present invention.

도 1a를 참조하면, 액티브영역과 필드영역을 갖는 실리콘기판(1) 상에 공지의 공정에 따라 패드산화막(2)과 패드질화막(3)을 차례로 형성한다. 그런다음, 공지의 포토리소그라피 공정에 따라 패드질화막(3)을 식각한 후, 식각된 패드질화막(3)을 식각장벽으로 이용해서 패드산화막(2)과 기판(1)의 소정 깊이를 식각하여 기 판 필드영역에 트렌치(4)를 형성한다. Referring to FIG. 1A, a pad oxide film 2 and a pad nitride film 3 are sequentially formed on a silicon substrate 1 having an active region and a field region according to a known process. Thereafter, the pad nitride film 3 is etched according to a known photolithography process, and then a predetermined depth of the pad oxide film 2 and the substrate 1 is etched using the etched pad nitride film 3 as an etching barrier. The trench 4 is formed in the plate field region.

다음으로, 도시하지는 않았으나, 실리콘기판(1)과 트렌치(4)의 계면 사이에서 발생될 수 있는 누설전류를 방지하기 위해 600℃ 이상의 퍼니스(furnace)에서 산화 공정을 진행하여 트렌치(4)의 표면에 20∼200Å의 두께로 측벽산화막을 형성한다. 그런다음, 상기 측벽산화막 상에 후속에서 진행되는 세정 공정에서 측벽산화막의 손실이 방지되도록 LPCVD 또는 ALD 방식에 따라 10∼200Å의 두께로 선형질화막(liner nitride)을 증착하고, 연이어, 후속하는 트렌치 매립절연막의 증착시에 발생될 수 있는 실리콘기판(1)의 결함을 방지하기 위해 10∼200Å의 두께로 선형산화막을 증착한다. Next, although not shown, the surface of the trench 4 is subjected to an oxidation process in a furnace of 600 ° C. or higher in order to prevent leakage current which may occur between the interface between the silicon substrate 1 and the trench 4. A sidewall oxide film is formed in a thickness of 20 to 200 GPa. Then, a linear nitride film is deposited on the sidewall oxide layer at a thickness of 10 to 200 microseconds by LPCVD or ALD method so as to prevent the loss of the sidewall oxide layer in a subsequent cleaning process, and subsequently, a trench filling is performed. In order to prevent the defect of the silicon substrate 1 which may occur at the time of deposition of an insulating film, a linear oxide film is deposited to a thickness of 10 to 200 Å.

도 1b를 참조하면, 트렌치(4)를 매립하도록 기판 결과물 상에 제1매립산화막(5)을 증착한다. 상기 제1매립산화막(5)은 O3-TEOS(Tetraethylorthosilicate) 베이스 열공정, 또는, 실란(silane) 베이스 HDP-CVD 공정을 통해 형성하며, 이때, 트렌치(4)의 큰 에스펙트 비로 인해 내부에 보이드(6)를 갖게 된다. Referring to FIG. 1B, a first buried oxide film 5 is deposited on a substrate resultant to fill the trench 4. The first buried oxide film 5 is formed through an O3-TEOS (Tetraethylorthosilicate) base thermal process or a silane-based HDP-CVD process, and at this time, due to the large aspect ratio of the trench 4, voids are formed therein. Will have (6).

도 1c를 참조하면, 패드질화막(3)이 노출될 때까지 상기 제1매립산화막(5)의 표면을 CMP한다. 이때, 제1매립산화막(5) 내에 발생된 보이드(6)는 그 표면으로 노출된다. Referring to FIG. 1C, the surface of the first buried oxide film 5 is CMP until the pad nitride film 3 is exposed. At this time, the voids 6 generated in the first buried oxide film 5 are exposed to the surface thereof.

여기서, 상기 제1매립산화막(6)의 CMP는 초기 단차가 제거되도록 산화막용 슬러리를 사용하여 1차 연마를 진행하고, 그리고나서, CeO2 베이스의 고선택비 슬러리를 사용하여 패드질화막의 부식없이 2차 연마를 진행하는 방식으로 수행한다. 상기 산화막용 슬러리는 연마재(abrasive)로 실리카를 사용하며, pH가 8∼12가 되 도록 한다. 상기 CeO2 베이스의 고선택비 슬러리는 연마입자로 CeO2을 사용하고, 연마입자 분산제로 카르복실산 또는 그 염을 사용하며, 이때, 상기 CeO2의 연마입자는 슬러리 전체에 대해 0.1∼50wt% 정도가 함유되도록 하고, 연마입자 분산제는 연마입자에 대해 0.0001∼20wt% 정도가 함유되도록 한다. Here, the CMP of the first buried oxide film 6 is subjected to the primary polishing using the slurry for the oxide film so that the initial step is removed, and then using the CeO 2 -based high selectivity slurry, 2 without corrosion of the pad nitride film. Carry out in the manner of proceeding the secondary polishing. As the slurry for the oxide film, silica is used as an abrasive, and the pH is 8 to 12. The CeO 2 -based high selectivity slurry uses CeO 2 as abrasive grains and carboxylic acid or salt thereof as abrasive grain dispersant, wherein the CeO 2 abrasive grains contain 0.1 to 50 wt% of the entire slurry. The abrasive grain dispersant should contain about 0.0001 to 20 wt% of the abrasive grains.

한편, 상기 제1매립산화막(5)을 CMP하는 단계는 2회로 나누어 수행함이 없이 CeO2의 연마입자 함량비가 5wt% 이상인 CeO2 베이스의 고선택비 슬러리를 사용하여 1회로 수행하는 것도 가능하다. Meanwhile, the CMP of the first buried oxide film 5 may be performed by using a CeO 2 -based high selectivity slurry having a CeO 2 abrasive grain content ratio of 5 wt% or more without performing two dividing steps.

도 1d를 참조하면, 노출된 보이드(6)를 완전 매립하도록 제1매립산화막(5) 및 패드질화막(3)을 포함한 기판 결과물 상에 50∼5000Å의 두께, 바람직하게, 200∼1000Å 두께로 제2매립산화막(7)을 증착한다. Referring to FIG. 1D, a substrate having a thickness of 50 to 5000 mm 3, preferably 200 to 1000 mm 3, on a substrate resultant including the first buried oxide film 5 and the pad nitride film 3 so as to completely fill the exposed voids 6. A two buried oxide film 7 is deposited.

여기서, 상기 제2매립산화막(7)으로서는 SOG(Spin On Glass) 산화막 또는 유동성(flowable) CVD 산화막을 이용한다. 예컨데, 상기 SOG 산화막으로는 폴리실란(polysilane) 베이스의 무기질 SOG 산화막을 이용하며, 상기 유동성 CVD 산화막으로는 SiH4와 H2O2를 반응 소오스로 한 유동성 APL(Advanced Planarization Layer)을 이용한다. 이러한 SOG 산화막 또는 유동성 CVD 산화막은 USG막과 같은 고밀도플라즈마 산화막이 포지티브 슬로프(positive slope)를 갖는 보이드는 완전 매립할 수 있는 반면에 네가티브 슬로프(negative slope)를 갖는 보이드에 대해서는 완전 매립을 이루지 못하는 것과는 달리, 포지티브 슬로프의 보이드는 물론 네가티브 슬로프의 보이드 또한 안정적으로 매립을 이룰 수 있다.Here, as the second buried oxide film 7, a spin on glass (SOG) oxide film or a flowable CVD oxide film is used. For example, a polysilane-based inorganic SOG oxide film is used as the SOG oxide film, and a flexible APL (Advanced Planarization Layer) using SiH 4 and H 2 O 2 as a reaction source is used as the flowable CVD oxide film. Such SOG oxide or flowable CVD oxide film can be completely buried in a high density plasma oxide film such as USG film having a positive slope, while not completely filling for a void having a negative slope. Alternatively, the void of the positive slope as well as the void of the negative slope can be stably buried.

계속해서, 상기 제2매립산화막(7)을 치밀화시키기 위해 기판 결과물에 대해 어닐링을 진행한다. 이때, 상기 제2매립산화막(7)의 치밀화를 위한 어닐링은 O2, N2, O3, N2O 또는 H2+O2 중에서 어느 하나의 가스 분위기 및 300∼1200℃의 온도 범위에서 5분 이상 진행한다. Subsequently, annealing is performed on the substrate resultant to densify the second buried oxide film 7. At this time, the annealing for densification of the second buried oxide film 7 proceeds for at least 5 minutes in any one gas atmosphere of O 2, N 2, O 3, N 2 O or H 2 + O 2 and a temperature range of 300 to 1200 ° C.

한편, 본 발명은 상기 제2매립산화막(7)을 증착 전, 상기 제2매립산화막(7)의 플로우 특성을 조절하기 위해 습식 세정, 또는, PE-CVD 방식을 이용한 플라즈마 처리를 추가로 수행할 수 있다. Meanwhile, in the present invention, before the deposition of the second buried oxide film 7, a wet cleaning or a plasma treatment using PE-CVD may be further performed to adjust the flow characteristics of the second buried oxide film 7. Can be.

도 1e를 참조하면, 패드질화막(3)이 노출되도록 제2매립산화막(7)을 CMP한다. 이때, 제1매립산화막(5)을 포함한 패드질화막(3) 상에 증착된 제2매립산화막(7)이 모두 제거되는 바, 상기 제2매립산화막(7)은 보이드(6) 내에만 매립된 형태로 잔류되며, 상기 보이드(6)은 제2매립산화막(7)에 의해 완전히 매립된 형태가 된다. Referring to FIG. 1E, the second buried oxide film 7 is CMP to expose the pad nitride film 3. At this time, all of the second buried oxide film 7 deposited on the pad nitride film 3 including the first buried oxide film 5 is removed, and the second buried oxide film 7 is embedded only in the void 6. It remains in the form, and the voids 6 are completely embedded by the second buried oxide film 7.

여기서, 상기 제2매립산화막(7)의 제거는 CMP 공정 대신에 케미컬을 이용한 습식식각으로 진행하는 것도 가능하다. The second buried oxide film 7 may be removed by wet etching using chemical instead of the CMP process.

도 1f를 참조하면, 인산 용액을 이용한 습식식각 공정을 통해 패드질화막을 제거하고, 연이어, 불산(HF) 용액을 이용한 습식 세정을 통해 패드산화막을 제거하여 본 발명에 따른 소자분리막(10)의 형성을 완성한다. Referring to FIG. 1F, the pad nitride film is removed through a wet etching process using a phosphoric acid solution, and subsequently, the pad oxide film is removed by wet cleaning using a hydrofluoric acid (HF) solution to form the device isolation film 10 according to the present invention. To complete.

여기서, 본 발명의 소자분리막(10)은 큰 에스펙트 비로 인해 발생된 보이드(6)가 제2매립산화막(7)으로 완전 매립된 형태이므로, 결국, 보이드의 발생없이 완전한 트렌치 매립이 이루어지며, 그래서, 안정적인 소자분리 특성을 확보하게 된다. Here, since the device isolation film 10 of the present invention has a form in which the voids 6 generated due to the large aspect ratio are completely filled with the second buried oxide film 7, the trenches are completely buried without generation of voids. Thus, stable device isolation characteristics are secured.                     

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 우선적으로 트렌치 매립을 행한 후, 보이드를 재차 매립시킴으로써 보이드가 없는 소자분리막을 구현할 수 있으며, 이에 따라, 소자분리 특성을 향상시킬 수 있다. As described above, the present invention can implement a void-free device isolation film by first buried trench, and then buried again, it is possible to improve the device isolation characteristics.

특히, 본 발명은 트렌치의 깊이가 깊어지고 폭이 좁아지는 고집적화 추세에 유리하게 대응시킬 수 있으므로, 고집적 소자의 제조를 가능하게 할 수 있다. In particular, the present invention can advantageously cope with the trend of higher integration, where the depth of the trench is deeper and the width is narrower, and therefore, it is possible to manufacture a highly integrated device.

Claims (16)

실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; Sequentially forming a pad oxide film and a pad nitride film on a silicon substrate; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; Etching the pad nitride film, the pad oxide film, and the substrate to form a trench; 상기 트렌치를 매립하도록 기판 전면 상에 제1매립산화막을 증착하는 단계; Depositing a first buried oxide film on the entire surface of the substrate to fill the trench; 상기 패드질화막이 노출될 때까지 제1매립산화막을 화학적기계연마하는 단계; Chemical mechanical polishing the first buried oxide film until the pad nitride film is exposed; 상기 기판 결과물 상에 제1매립산화막의 표면에 드러난 보이드가 매립되도록 제2매립산화막을 증착하는 단계; Depositing a second buried oxide film on the substrate resultant to embed voids exposed on the surface of the first buried oxide film; 상기 패드질화막이 노출되도록 제2매립산화막을 화학적기계연마하는 단계; 및 Chemical mechanical polishing the second buried oxide film to expose the pad nitride film; And 상기 패드질화막 및 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. Removing the pad nitride film and the pad oxide film; and forming a device isolation film for the semiconductor device. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계 후, 그리고, 상기 제1매립산화막을 증착하는 단계 전, The method of claim 1, after forming the trench and before depositing the first buried oxide film. 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계; Forming a sidewall oxide film on the trench surface; 상기 측벽산화막 상에 선형질화막을 증착하는 단계; 및 Depositing a linear nitride film on the sidewall oxide film; And 상기 선형질화막 상에 선형산화막을 증착하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And depositing a linear oxide film on the linear nitride film. 제 1 항에 있어서, 상기 제1매립산화막은, O3-TEOS 베이스 열공정으로 증착되는 산화막, 또는, 실란 베이스 HDP-CVD 공정으로 증착되는 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the first buried oxide film is an oxide film deposited by an O3-TEOS base thermal process or an oxide film deposited by a silane-based HDP-CVD process. 제 1 항에 있어서, 상기 제1매립산화막을 화학적기계연마하는 단계는, 초기 단차가 제거되도록 산화막용 슬러리를 사용하여 1차 연마를 진행하고, CeO2 베이스 고선택비 슬러리를 사용하여 패드질화막의 부식없이 2차 연마를 진행하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the chemical mechanical polishing of the first buried oxide film is performed by first polishing using an oxide film slurry to remove an initial step, and corrosion of the pad nitride film using a CeO2 based high selectivity slurry. Method for forming a device isolation film of a semiconductor device, characterized in that to perform a secondary polishing without. 제 4 항에 있어서, 상기 산화막용 슬러리는, 연마재로 실리카를 사용하고 pH가 8∼12인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.5. The method of claim 4, wherein the oxide slurry is made of silica as an abrasive and has a pH of 8 to 12. 제 4 항에 있어서, 상기 CeO2 베이스 고선택비 슬러리는, 연마입자로 CeO2을 사용하고, 연마입자 분산제로 카르복실산 또는 그 염을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 4, wherein the CeO 2 base high selectivity slurry uses CeO 2 as the abrasive grain and carboxylic acid or its salt as the abrasive grain dispersant. 제 6 항에 있어서, 상기 CeO2의 연마입자는, 슬러리 전체에 대해 0.1∼50wt%로 함유되고, 연마입자 분산제는 연마입자에 대해 0.0001∼20wt%로 함유되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.7. The device isolation film of claim 6, wherein the abrasive grain of CeO2 is contained in an amount of 0.1 to 50 wt% based on the entire slurry, and the abrasive grain dispersant is contained in an amount of 0.0001 to 20 wt% based on the abrasive grain. Way. 제 1 항에 있어서, 상기 제1매립산화막을 화학적기계연마하는 단계는, CeO2의 연마입자 함량비가 5wt% 이상인 CeO2 베이스 고선택비 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.2. The method of claim 1, wherein chemical mechanical polishing of the first buried oxide film is performed using a CeO 2 base high selectivity slurry having a CeO 2 abrasive grain content ratio of 5 wt% or more. 3. . 제 1 항에 있어서, 상기 제1매립산화막을 화학적기계연마하는 단계 후, 그리고, 상기 제2매립산화막을 증착하는 단계 전, 상기 제2매립산화막의 플로우 특성을 조절하기 위해 습식 세정, 또는, PE-CVD 방식을 이용한 플라즈마 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, further comprising: wet cleaning, or PE to adjust the flow characteristics of the second buried oxide film after chemical mechanical polishing of the first buried oxide film and before depositing the second buried oxide film. A method of forming a device isolation film for a semiconductor device, further comprising the step of performing a plasma treatment using a CVD method. 제 1 항에 있어서, 상기 제2매립산화막은 SOG 산화막 또는 유동성 CVD 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the second buried oxide film is an SOG oxide film or a flowable CVD oxide film. 제 10 항에 있어서, 상기 SOG 산화막은 폴리실란 베이스 무기질 SOG 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 10, wherein the SOG oxide film is a polysilane-based inorganic SOG oxide film. 제 10 항에 있어서, 상기 유동성 CVD 산화막은 SiH4와 H2O2를 반응 소오스로 한 유동성 APL인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 10, wherein the flowable CVD oxide film is a flowable APL using SiH 4 and H 2 O 2 as a reaction source. 제 1 항 또는 제 10 항에 있어서, 상기 제2매립산화막은 50∼5000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1 or 10, wherein the second buried oxide film is deposited to a thickness of 50 to 5000 GPa. 제 13 항에 있어서, 상기 제2매립산화막은 200∼1000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.15. The method of claim 13, wherein the second buried oxide film is deposited to a thickness of 200 to 1000 GPa. 제 1 항에 있어서, 상기 제2매립산화막을 증착하는 단계 후, 그리고, 상기 제2매립산화막을 화학적기계연마하는 단계 전, 상기 제2매립산화막을 치밀화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The semiconductor of claim 1, further comprising densifying the second buried oxide film after depositing the second buried oxide film and before chemical mechanical polishing of the second buried oxide film. Device isolation film formation method of the device. 제 15 항에 있어서, 상기 치밀화는 O2, N2, O3, N2O 및 H2+O2로 구성된 그룹으로부터 선택되는 어느 하나의 가스 분위기 및 300∼1200℃의 온도 범위에서 5분 이상 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The semiconductor according to claim 15, wherein the densification is performed for at least 5 minutes in any one gas atmosphere selected from the group consisting of O2, N2, O3, N2O and H2 + O2 and in a temperature range of 300 to 1200 ° C. Device isolation film formation method of the device.
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