KR20060075517A - An isolationing film of semiconductor device and method for forming the same - Google Patents

An isolationing film of semiconductor device and method for forming the same Download PDF

Info

Publication number
KR20060075517A
KR20060075517A KR1020040114317A KR20040114317A KR20060075517A KR 20060075517 A KR20060075517 A KR 20060075517A KR 1020040114317 A KR1020040114317 A KR 1020040114317A KR 20040114317 A KR20040114317 A KR 20040114317A KR 20060075517 A KR20060075517 A KR 20060075517A
Authority
KR
South Korea
Prior art keywords
film
insulating film
trench
device isolation
semiconductor device
Prior art date
Application number
KR1020040114317A
Other languages
Korean (ko)
Other versions
KR100611781B1 (en
Inventor
구자춘
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040114317A priority Critical patent/KR100611781B1/en
Publication of KR20060075517A publication Critical patent/KR20060075517A/en
Application granted granted Critical
Publication of KR100611781B1 publication Critical patent/KR100611781B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 트렌치를 매립하는 소자분리막 형성시 트렌치 내에 발생되는 공극(pore) 및 보이드(void)를 억제하고 소자분리막의 딜레미네이션(delamination)을 방지할 수 있는 반도체 장치의 소자분리막 및 그 형성방법에 관한 것으로, 이를 위해 본 발명은 트렌치가 형성된 기판과, 상기 트렌치의 내측을 따라 일정 두께로 형성된 제1 절연막과, 상기 제1 절연막의 내측을 따라 상기 제1 절연막보다 얇게 형성된 제2 절연막과, 상기 트렌치가 매립되도록 형성된 제3 절연막을 포함하는 반도체 장치의 소자분리막을 제공한다.The present invention provides a device isolation film and method for forming the semiconductor device capable of suppressing pores and voids generated in the trench and preventing delamination of the device isolation film when the device isolation film filling the trench is formed. The present invention relates to a substrate having a trench formed therein, a first insulating film having a predetermined thickness along an inner side of the trench, a second insulating film thinner than the first insulating film along an inner side of the first insulating film, An isolation layer of a semiconductor device including a third insulating layer formed to fill the trench is provided.

소자분리막, 트렌치, HDP 산화막, 비정질 실리콘막, 유동성 산화막.Device isolation film, trench, HDP oxide film, amorphous silicon film, flowable oxide film.

Description

반도체 장치의 소자분리막 및 그 형성방법{AN ISOLATIONING FILM OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME} A device isolation film of a semiconductor device and a method of forming the same {AN ISOLATIONING FILM OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}             

도 1은 종래기술에 따라 형성된 반도체 장치의 소자분리막에서 발생하는 보이드(void)를 나타낸 SEM 사진.1 is a SEM photograph showing a void generated in the device isolation film of the semiconductor device formed according to the prior art.

도 2는 종래 기술에 따라 형성된 반도체 장치의 소자분리막에서 발생하는 포어(pore)를 나타낸 SEM 사진.FIG. 2 is a SEM photograph showing pores generated in the device isolation film of a semiconductor device formed according to the prior art. FIG.

도 3은 본 발명의 바람직한 일실시예에 따라 형성된 반도체 장치의 소자분리막을 나타낸 단면도.3 is a cross-sectional view illustrating a device isolation film of a semiconductor device formed in accordance with one preferred embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따라 형성된 반도체 장치의 소자분리막을 나타낸 단면도.4 is a cross-sectional view illustrating a device isolation film of a semiconductor device formed in accordance with another embodiment of the present invention.

도 5 내지 도 7은 본 발명의 바람직한 일실시예에 따른 반도체 장치의 소자분리막 형성방법을 나타낸 공정단면도.5 to 7 are process cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10, 20, 110 : 반도체 기판10, 20, 110: semiconductor substrate

11, 111 : HDP 산화막11, 111: HDP oxide film

12, 23, 112 : 비정질 실리콘막12, 23, 112: amorphous silicon film

13, 24, 113 : 유동성 산화막13, 24, 113: fluid oxide film

21 : 라이너 질화막21: liner nitride film

22 : 라이너 산화막22: liner oxide film

본 발명은 반도체 장치의 소자분리막 및 그 형성방법에 관한 것으로, 특히 STI(shallow trench isolation) 공정을 이용하는 반도체 장치의 소자분리막 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation film of a semiconductor device and a method of forming the same, and more particularly to a device isolation film of a semiconductor device using a shallow trench isolation (STI) process and a method of forming the same.

반도체 제조 공정에서 일반적인 소자들간의 격리는 종래의 LOCOS(local oxidation of silicon) 공정으로 수행되어 왔다. 그러나, 최근 반도체 장치의 고집적화로 인하여 기존의 LOCOS 공정을 기본으로 하여 보완된 격리 공정은 한계에 이르게 되고, 새로운 소자 분리를 위한 격리 공정으로 STI(shallow trench isolation) 공정이 적용되고 있다.Isolation between devices common in semiconductor manufacturing processes has been performed in conventional local oxidation of silicon (LOCOS) processes. However, in recent years, due to high integration of semiconductor devices, the isolation process based on the existing LOCOS process reaches a limit, and a shallow trench isolation (STI) process is applied as an isolation process for new device isolation.

이러한 STI 공정은 실리콘 기판을 식각하여 트렌치(Trench)를 형성하고, 상기 트렌치에 절연 물질을 채워서 소자들을 전기적으로 격리시키는 공정이다. STI 공정에 의한 소자 분리 방법에 있어서, 보이드(void)의 발생 없이 트렌치 내부를 매립시키는 기술은 소자의 관점에서 매우 중요시되고 있다.The STI process is a process of etching a silicon substrate to form a trench, and electrically insulating the devices by filling an insulating material in the trench. In the device isolation method by the STI process, the technique of filling the inside of the trench without generating voids is very important from the viewpoint of the device.

일반적으로, 트렌치를 매립시키기 위해 O3-TEOS 산화막, 고밀도 플라즈마(High Density Plasma; 이하, HDP라 함) 산화막, SOG(Spin on Glass) 산화막 또는 매립특성을 향상시키기 위해 유동성(flowable) 특성이 좋은 산화막이 사용되고 있다. HDP 산화막은 막의 밀도가 열산화막과 같이 치밀하고, 증착공정시 증착과 식각(트렌치 모서리(corner)부분)이 동시에 일어나 트렌치 저면에서부터 산화막이 증착되기 때문에 80㎚~0.25㎛급 STI 공정에서는 널리 사용되고 있다.Generally, O 3 -TEOS oxide, high density plasma (HDP) oxide, spin on glass (SOG) oxide, or good flowable properties to improve the buried characteristics to fill the trench. An oxide film is used. HDP oxide is widely used in 80nm ~ 0.25㎛ STI process because the density of the film is as dense as the thermal oxide, and the deposition and etching (trench corner) occur at the same time during the deposition process, and the oxide is deposited from the bottom of the trench. .

그러나, 80㎚급 이하의 기술에서는 HDP 산화막의 한계로 인해 DED(deposition-etch-deposition)와 같이 복잡한 공정을 진행하더라도 도 1에서 보는 바와 같이, 보이드(Void)가 발생하거나, 보이드(Void)가 발생하지 않는다 하더라도 HDP 산화막의 생산성이 감소하는 문제점이 있다.However, in the technology of 80 nm or less, due to the limitation of the HDP oxide film, even if a complicated process such as DED (deposition-etch-deposition) is performed, as shown in FIG. 1, voids or voids are generated. Even if it does not occur, there is a problem that the productivity of the HDP oxide film is reduced.

또한, O3-TEOS 산화막을 이용하여 트렌치를 매립시키는 경우에는, 초기 O3 농도를 높게 하여 측벽 스텝 커버리지(step-coverage)를 향상시킬 수는 있으나, 심(seam) 조절이 어려운 문제점이 있다.In addition, in the case of filling the trench using an O 3 -TEOS oxide film, the sidewall step coverage may be improved by increasing the initial concentration of O 3 , but it is difficult to control the seam.

더불어, 최근 리세스(Recessed) 게이트 등의 소자개발 동향을 보면 트렌치가 수직으로 형성되거나 바람직하게는 음(negative)의 경사(slope)를 갖도록 형성되어야 하는데, 상기의 HDP 산화막 및 O3-TEOS 산화막은 이러한 트렌치의 구조에서는 보이드 발생을 억제할 수 없게 된다.In addition, in the recent trend of device development such as recessed gates, trenches must be formed vertically or preferably have a negative slope. The HDP oxide film and the O 3 -TEOS oxide film are described above. In this trench structure, voids cannot be suppressed.

따라서, 이러한 문제점을 해결하기 위하여 도 2에서 보는 바와 같이, SOG 산화막 또는 유동성 산화막을 단독으로 사용하여 트렌치를 매립시키는 기술이 제안되 었다. 그러나, 이러한 기술에서는 트렌치를 매립시킨 후 후속으로 진행되는 어닐(anneal)공정을 통해 막을 치밀화한다 하더라도 트렌치 내부에서 딜레미네이션(delamination) 현상이 발생하는 문제점이 있다. 여기서, 딜레미네이션이란 접합하고 있는 두 박막간의 접착력이 떨어져 후속공정에서 부분적으로 분리되는 현상을 말한다. 더욱이, 유동성 산화막은 높은 공극률(porosity)을 갖고, 이로 인하여 반복적으로 실시되는 습식 세정공정에 취약하기 때문에 소자분리막으로는 부적합하다.Accordingly, in order to solve this problem, as shown in FIG. 2, a technique of filling a trench using an SOG oxide film or a fluid oxide film alone has been proposed. However, in this technique, even if the film is densified through a subsequent annealing process after filling the trench, a delamination phenomenon occurs in the trench. Here, the delay refers to a phenomenon in which the adhesive force between the two thin films to be bonded is separated and partially separated in a subsequent process. Furthermore, the fluidized oxide film has high porosity and is therefore not suitable for device isolation film because it is vulnerable to repeated wet cleaning processes.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 트렌치를 매립하는 소자분리막 형성시 트렌치 내에 발생되는 공극(pore) 및 보이드(void)를 억제하면서 소자분리막의 딜레미네이션(delamination)을 방지할 수 있는 반도체 장치의 소자분리막을 제공하는 것을 그 목적으로 한다.Accordingly, the present invention has been proposed to solve the above-described problem, and reduces the delamination of the device isolation film while suppressing pores and voids generated in the trench when forming the device isolation film to fill the trench. It is an object of the present invention to provide an element isolation film of a semiconductor device that can be prevented.

또한, 본 발명의 다른 목적은 트렌치를 매립하는 소자분리막 형성시 트렌치 내에 발생되는 공극 및 보이드를 억제하면서 소자분리막의 딜레미네이션을 방지할 수 있는 반도체 장치의 소자분리막 형성방법을 제공하는데 있다.
In addition, another object of the present invention is to provide a method of forming a device isolation film of a semiconductor device capable of preventing the device isolation film from being delayed while suppressing voids and voids generated in the trench when forming the device isolation film filling the trench.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 트렌치가 형성된 기판과, 상기 트렌치의 내측을 따라 일정 두께로 형성된 제1 절연막과, 상 기 제1 절연막의 내측을 따라 상기 제1 절연막보다 얇게 형성된 제2 절연막과, 상기 트렌치가 매립되도록 형성된 제3 절연막을 포함하는 반도체 장치의 소자분리막을 제공한다.According to an aspect of the present invention, there is provided a substrate including a trench, a first insulating film having a predetermined thickness along an inner side of the trench, and the first insulating film along an inner side of the first insulating film. A device isolation film of a semiconductor device includes a thinner second insulating film and a third insulating film formed to fill the trench.

상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 트렌치가 형성된 반도체 기판 상의 단차를 따라 일정 두께로 제1 절연막을 증착하는 단계와, 상기 제1 절연막 상부의 단차를 따라 상기 제1 절연막보다 얇은 제2 절연막을 형성하는 단계와, 상기 제2 절연막의 상부에 제3 절연막을 증착한 후 어닐(anneal)공정을 진행하는 단계를 포함하는 반도체 장치의 소자분리막 형성방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: depositing a first insulating film with a predetermined thickness along a step on a semiconductor substrate on which a trench is formed; And forming a thinner second insulating film, and depositing a third insulating film on the second insulating film, and then performing an annealing process.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 다양한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, various embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

제1 실시예First embodiment

도 3는 본 발명의 바람직한 제1 실시예에 따라 형성된 반도체 장치의 소자분리막을 나타낸 단면도이고, 도 5 내지 도 7은 이러한 도 3의 소자분리막 형성방법을 나타낸 공정단면도이다. 여기서, 도 5 내지 도 7에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일 요소이다. 3 is a cross-sectional view illustrating a device isolation film of a semiconductor device formed in accordance with a first preferred embodiment of the present invention, and FIGS. 5 to 7 are cross-sectional views illustrating a method of forming the device isolation film of FIG. 3. Here, the same reference numerals among the reference numerals shown in FIGS. 5 to 7 are the same elements having the same function.

우선, 도 3을 참조하면, 본 발명의 바람직한 일실시예에 따른 반도체 장치의 소자분리막은 트렌치(미도시)가 형성된 반도체 기판(10)의 트렌치의 내측을 따라 일정 두께로 형성된 HDP 산화막(11; 이하, 제1 절연막이라 함)을 포함한다. 또한, 제1 절연막(11)의 내측을 따라 제1 절연막(11)보다 얇게 형성되고 측벽(sidewall) 스텝 커버리지(step-coverage)가 우수한 비정질(amorphous) 실리콘막(12; 이하, 제2 절연막이라 함)과, 제2 절연막(12)이 형성된 트렌치를 매립하여 형성되고 매립(gap-fill) 특성이 우수한 유동성(flowable) 산화막(13; 이하, 제3 절연막이라 함)을 포함한다. 이때, 트렌치의 프로파일(profile)은 버티컬(vertical) 슬로프(slope) 형태를 갖는다.First, referring to FIG. 3, an isolation layer of a semiconductor device according to an exemplary embodiment of the present invention may include an HDP oxide film 11 having a predetermined thickness along an inner side of a trench of a semiconductor substrate 10 on which a trench (not shown) is formed; Hereinafter, referred to as a first insulating film). In addition, an amorphous silicon film 12 (hereinafter referred to as a second insulating film) formed thinner than the first insulating film 11 along the inner side of the first insulating film 11 and having excellent sidewall step coverage. And a flowable oxide film 13 (hereinafter referred to as a third insulating film) formed by filling a trench in which the second insulating film 12 is formed and having excellent gap-fill characteristics. At this time, the profile of the trench has a vertical slope shape.

여기서, 제1 절연막(11) 형성 전에 트렌치의 내측에 라이너 질화막(미도시) 및 라이너 산화막(미도시)이 순차적으로 적층될 수 있다.Here, a liner nitride film (not shown) and a liner oxide film (not shown) may be sequentially stacked inside the trench before forming the first insulating layer 11.

이하, 도 5 내지 도 7을 참조하여 도 3의 소자분리막 형성방법을 상세히 설명하기로 한다.Hereinafter, the device isolation film forming method of FIG. 3 will be described in detail with reference to FIGS. 5 to 7.

먼저, 도 5에 도시된 바와 같이, 반도체 기판(110)에 트렌치(미도시)를 형성하고, 월 산화공정(wall oxidation)을 실시한 후 트렌치를 포함한 반도체 기판(110; 이하, 기판이라 함)의 단차를 따라 라이너 질화막(미도시)과 라이너 산화막(미도시)을 순차로 증착한다. 여기서, 라이너 산화막은 LPCVD(Low Pressuer Chemical Vapor Deposition) 방식으로 50Å 내지 100Å의 두께로 증착하는 것이 바람직하다. 이때, 트렌치의 프로파일(profile)은 버티컬(vertical) 슬로프(slope) 형태를 갖는다.First, as shown in FIG. 5, a trench (not shown) is formed in the semiconductor substrate 110, a wall oxidation is performed, and then a trench of the semiconductor substrate 110 (hereinafter, referred to as a substrate) including the trench is formed. A liner nitride film (not shown) and a liner oxide film (not shown) are sequentially deposited along the steps. Here, the liner oxide film is preferably deposited at a thickness of 50 kPa to 100 kPa by LPCVD (Low Pressuer Chemical Vapor Deposition) method. At this time, the profile of the trench has a vertical slope shape.

이어서, 라이너 산화막 상부의 단차를 따라 제1 절연막(111)을 일정 두께로 증착한다. 이때, 제1 절연막(111)은 제1 절연막(111)이 형성된 후 트렌치의 폭(W1)가 적어도 100Å이 되도록 평판 기준으로 500Å 내지 2000Å의 두께로 증착한다.Subsequently, the first insulating layer 111 is deposited to a predetermined thickness along the stepped portion of the liner oxide layer. In this case, after the first insulating layer 111 is formed, the first insulating layer 111 is deposited to have a thickness of 500 kV to 2000 kV based on the flat plate such that the width W1 of the trench is at least 100 kV.

이어서, 도 6에 도시된 바와 같이, 제1 절연막(111) 상부의 단차를 따라 측벽 스텝 커버리지(step coverage)가 100%인 제2 절연막(112)을 형성한다. 여기서, 제2 절연막(112)은 퍼니스(furnace) 장비에서 제2 절연막(112)이 형성된 후 트렌치의 폭(W2)이 적어도 50Å이 되도록 평판 기준으로 20Å 내지 200Å의 두께로 증착한다.Subsequently, as shown in FIG. 6, a second insulating layer 112 having a sidewall step coverage of 100% is formed along the step of the upper portion of the first insulating layer 111. Here, after the second insulating film 112 is formed in the furnace equipment, the second insulating film 112 is deposited to have a thickness of 20 mW to 200 mW based on the flat plate so that the width W2 of the trench is at least 50 mW.

이 외에도, 제2 절연막(112)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용한 장비에서 플라즈마(plasma) 공정을 통해 제1 절연막(111) 표면의 일부를 실리콘(Si)을 다량 함유한 층으로 변화시켜 10Å 내지 100Å의 두께로 형성할 수 있다. 이때, 플라즈마 공정은 실리콘(Si)을 함유한 가스(바람직하게는, SiH4, Si2H6 및 SiH2Cl2 중 어느 하나)를 소스 가스로 하여 실시하는 것이 바람직하다.In addition, the second insulating film 112 is changed to a layer containing a large amount of silicon (Si) on the surface of the first insulating film 111 through a plasma process in a device using PECVD (Plasma Enhanced Chemical Vapor Deposition). It can be formed in a thickness of 10 kPa to 100 kPa. At this time, the plasma process is preferably performed using a gas containing silicon (Si) (preferably any one of SiH 4 , Si 2 H 6, and SiH 2 Cl 2 ) as the source gas.

이어서, 도 7에 도시된 바와 같이, 트렌치가 매립되도록 제2 절연막(112)의 상부에 매립(gap fill) 특성이 우수한 즉, 50nm 이하의 좁은 폭으로 형성된 트렌치에서도 매립 특성이 우수한 제3 절연막(113)을 증착한 후 어닐(anneal)공정을 실시한다. 이때, 제3 절연막(113)은 SOG 방식 또는 CVD 방식으로 증착한다. Subsequently, as shown in FIG. 7, the third insulating film having excellent filling characteristics, that is, having excellent filling characteristics even in trenches having a narrow width of 50 nm or less, is formed on the upper portion of the second insulating film 112 so that the trenches are filled. 113) is deposited and then subjected to an annealing process. In this case, the third insulating layer 113 is deposited by SOG or CVD.

SOG 방식을 사용하는 경우에는 HSQ(Hydrogen Silsesquioxane) 계열의 물질과 폴리실라젠(Polysilazane) 계열의 물질을 사용하고, CVD 방식을 사용하는 경우에는 유동성 특성이 좋은 물질을 사용한다. 이때, 제3 절연막(113)은 50Å 내지 300Å의 폭으로 형성된다.In case of using SOG method, HSQ (Hydrogen Silsesquioxane) material and polysilazane (Polysilazane) material are used, and in case of CVD method, good fluidity property is used. In this case, the third insulating film 113 is formed to have a width of 50 kPa to 300 kPa.

상기에서 진행하는 어닐공정은 제3 절연막(113)의 밀도(density)를 높게하고, 제1 절연막(111)과 제3 절연막(113) 사이에 존재하는 제2 절연막(112)의 실리콘(Si) 성분을 산화시켜 제2 절연막(112)의 볼륨(volume)을 팽창시킴으로써, 제2 절연막(112)과 제3 절연막(113) 간의 계면에 딜레미네이션(delamination)이 발생하는 것을 억제할 수 있다. 따라서, 제3 절연막(113)의 포어(pore) 및 보이드(void)를 제거할 수 있다.In the annealing process, the density of the third insulating film 113 is increased, and the silicon (Si) of the second insulating film 112 exists between the first insulating film 111 and the third insulating film 113. By oxidizing the component to expand the volume of the second insulating film 112, it is possible to suppress the occurrence of delamination at the interface between the second insulating film 112 and the third insulating film 113. Therefore, pores and voids of the third insulating layer 113 can be removed.

이때, 어닐공정은 제2 절연막(112)을 산화시키기 위하여 800 내지 1000℃의 고온에서 O2, O2+H2 및 H2O 중 어느 하나의 가스를 이용하여 10 내지 120분간 한차례에 걸쳐 진행하거나, 저온 및 고온으로 두차례로 나누어 진행할 수 있다. At this time, the annealing process is performed in a single step for 10 to 120 minutes using any one of O 2 , O 2 + H 2 and H 2 O at a high temperature of 800 to 1000 ° C. to oxidize the second insulating film 112. Or it can be divided into two times, low temperature and high temperature.

여기서, 두차례로 나누어 진행하는 어닐공정은 저온에서 바람직하게는, 400 내지 750℃의 온도범위에서 O2, O2+H2 및 H2O 중 어느 하나의 가스를 이용하여 실시하는 1차 어닐공정과, 고온에서 바람직하게는, 800 내지 1000℃의 온도범위에서 드라이(dry) N2 가스를 이용하여 실시하는 2차 어닐공정으로 나뉘어 진행된다. 이때, 두차례로 나누어 어닐공정을 진행하는 이유는, 제1 절연막(111) 하부에 존재하는 라이너 질화막 및 기판(110)이 산화될 수 있는 가능성을 방지하기 위함이다.Here, the annealing process divided into two times is carried out at a low temperature, preferably a first annealing process performed using any one of O 2 , O 2 + H 2 and H 2 O at a temperature range of 400 to 750 ℃. And, at a high temperature, it is preferably divided into a secondary annealing process performed using dry N 2 gas in a temperature range of 800 to 1000 ° C. At this time, the reason why the annealing process is performed twice is to prevent the possibility that the liner nitride film and the substrate 110 existing under the first insulating film 111 may be oxidized.

즉, 어닐공정을 통해 제2 절연막(112)을 산화시키면, 이때 형성되는 산화막은 기 형성된 제2 절연막(112)의 두께보다 1.5 내지 2배의 두께로 팽창하므로, 제3 절연막(113)과 제2 절연막(112) 간의 계면에서 딜레미네이션(delamination)이 발생되는 것을 억제할 수 있다. 따라서, 제3 절연막(113)의 포어를 줄이면서 제3 절연 막(113)의 밀도를, 앞서 언급한 바와 같이 종래에 소자분리막으로 단독 사용되던 HDP 산화막의 밀도만큼 높아지게 할 수 있다.That is, when the second insulating film 112 is oxidized through an annealing process, the oxide film formed at this time is expanded to a thickness of 1.5 to 2 times the thickness of the previously formed second insulating film 112. The occurrence of delamination at the interface between the two insulating films 112 can be suppressed. Therefore, while reducing the pore of the third insulating film 113, it is possible to increase the density of the third insulating film 113 by the density of the HDP oxide film conventionally used alone as the device isolation film as mentioned above.

제2 실시예Second embodiment

도 4는 본 발명의 바람직한 제2 실시예에 따라 형성된 반도체 장치의 소자분리막을 나타낸 단면도로써, 본 발명의 다른 실시예에 따르면, 본 발명의 바람직한 제1 실시예에서 형성된 HDP 산화막을 형성하지 않고 HDP 산화막 형성 이전에 증착하는 라이너 산화막의 두께를 100Å 내지 300Å으로 하여 상기 제1 실시예에서보다 두껍게 형성함으로써, 70nm이하의 폭으로 형성된 트렌치를 매립하는 경우에 유리하다. 이때, 그밖의 부분은 본 발명의 바람직한 제1 실시예와 동일하므로 중복되는 설명은 피하기로 한다.4 is a cross-sectional view illustrating a device isolation film of a semiconductor device formed in accordance with a second preferred embodiment of the present invention. According to another embodiment of the present invention, the HDP oxide film is not formed without forming the HDP oxide film formed in the first preferred embodiment of the present invention. The thickness of the liner oxide film deposited before the oxide film is formed to be thicker than that in the first embodiment by setting the thickness of the liner oxide film to 100 mW to 300 mW, which is advantageous in the case of filling the trench formed in the width of 70 nm or less. At this time, since other parts are the same as the first preferred embodiment of the present invention, redundant description will be avoided.

도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 소자분리막은 트렌치(미도시)가 형성된 반도체 기판(20)의 트렌치 내측을 따라 라이너 질화막(21) 및 라이너 산화막(22)이 순차적으로 적층되고, 라이너 산화막(22)의 내측을 따라 형성되고 측벽 스텝 커버리지가 우수한 비정질 실리콘막(23)과, 비정질 실리콘막(23)이 형성된 트렌치를 매립하여 형성된 유동성 산화막(24)을 포함한다. 여기서, 라이너 산화막(22)은 100Å 내지 300Å의 두께로 형성하여 바람직한 실시예에서보다 두껍게 형성한다.Referring to FIG. 4, the device isolation layer of the semiconductor device according to the second embodiment of the present invention may include a liner nitride layer 21 and a liner oxide layer 22 along the inside of a trench of a semiconductor substrate 20 having a trench (not shown). An amorphous silicon film 23 formed sequentially on the inner side of the liner oxide film 22 and having excellent sidewall step coverage, and a fluid oxide film 24 formed by filling a trench in which the amorphous silicon film 23 is formed. . Here, the liner oxide film 22 is formed to a thickness of 100 kPa to 300 kPa to be thicker than in the preferred embodiment.

즉, 라이너 산화막(22)은 HDP 산화막에 비해 모서리(corner)측에서의 오버행(overhang)이 발생되지 않고, 측벽 스텝 커버리지가 80%이상으로 HDP 산화막보다 우수하기 때문에, 70nm 이하의 폭으로 형성된 트렌치를 매립하는 경우에는 HDP 산 화막 형성공정을 스킵(skip)하는 것이 바람직하다.That is, since the liner oxide film 22 does not generate an overhang on the corner side compared to the HDP oxide film, and the sidewall step coverage is 80% or more, which is superior to that of the HDP oxide film, the trench formed in the width of 70 nm or less is buried. In this case, it is preferable to skip the HDP oxide film forming process.

상기에서 기술된 본 발명의 다양한 실시예는, 디자인 룰이 0.1㎛ 이하인 반도체 장치 기술에서, 게이트 전극 사이를 매립하는 750℃ 이하의 저온 층간절연막 형성공정 및 비트라인 사이를 매립하는 층간절연막 형성공정에도 적용되어 실시할 수 있다.The various embodiments of the present invention described above are applicable to the process of forming a low temperature interlayer insulating film of 750 ° C. or less to fill a gap between gate electrodes and a process of forming an interlayer insulating film to fill a bit line in a semiconductor device technology having a design rule of 0.1 μm or less. It can be applied.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 트렌치를 매립하는 소자분리막 형성시 트렌치 내에 제1 절연막, 측벽 스텝 커버리지가 우수한 제2 절연막 및 매립 특성이 우수한 제3 절연막을 적절한 두께로 조절하여 형성한 후 어닐공정을 실시함으로써, 트렌치 내에 발생되는 포어(pore) 및 보이드(void)를 억제하고 소자분리막의 딜레미네이션(delamination)을 방지할 수 있다.As described above, according to the present invention, when forming a device isolation film to fill the trench, the first insulating film, the second insulating film having excellent sidewall step coverage, and the third insulating film having excellent embedding characteristics are formed in the trench after adjusting to an appropriate thickness. By performing the annealing process, pores and voids generated in the trench can be suppressed and delamination of the device isolation film can be prevented.

따라서, 후속공정인 게이트 습식식각 공정시에도 소자분리막의 꺼짐현상이나 보이드에 의한 게이트 라인 단락 문제를 방지할 수 있고, 80nm 이하의 반도체 장치에서 매립 불량에 의한 수율 저하를 억제할 수 있다.Therefore, even in the subsequent gate wet etching process, the device isolation film may be turned off or the gate line short circuit due to the void may be prevented, and the yield decrease due to the buried defect may be suppressed in the semiconductor device of 80 nm or less.

또한, 본 발명에 의하면, 제2 절연막의 두께를 조절하고 제3 절연막 형성 후 어닐공정을 적절히 진행함에 따라 소자분리막의 스트레스를 조절할 수 있어 셀 트랜지스터의 정션 리키지(junction leakage) 특성을 향상시키므로, 소자분리막으로 단독으로 사용되던 HDP 산화막보다 10~50% 정도 리프레쉬 타임을 개선할 수 있다.In addition, according to the present invention, by adjusting the thickness of the second insulating film and properly performing an annealing process after forming the third insulating film, the stress of the device isolation film can be adjusted, thereby improving the junction leakage characteristic of the cell transistor. The refresh time can be improved by about 10 to 50% compared to the HDP oxide film used alone as the device isolation film.

Claims (18)

트렌치가 형성된 기판;A trench formed substrate; 상기 트렌치의 내측을 따라 일정 두께로 형성된 제1 절연막;A first insulating film having a predetermined thickness along an inner side of the trench; 상기 제1 절연막의 내측을 따라 상기 제1 절연막보다 얇게 형성된 제2 절연막; 및A second insulating film thinner than the first insulating film along an inner side of the first insulating film; And 상기 트렌치가 매립되도록 형성된 제3 절연막;A third insulating film formed to fill the trench; 을 포함하는 반도체 장치의 소자분리막.Device isolation film of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제1 절연막은 HDP 산화막 또는 라이너 질화막으로 형성하는 반도체 장치의 소자분리막.And the first insulating film is formed of an HDP oxide film or a liner nitride film. 제 2 항에 있어서,The method of claim 2, 상기 HDP 산화막은 상기 HDP 산화막이 형성된 후 상기 트렌치의 폭이 적어도 100Å이 되도록 형성하는 반도체 장치의 소자분리막.And the HDP oxide layer is formed so that the width of the trench is at least 100 GPa after the HDP oxide layer is formed. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 절연막과 상기 제2 절연막 사이에 100 내지 300Å의 두께로 형성된 라이너 산화막을 더 포함하는 반도체 장치의 소자분리막.And a liner oxide film formed between the first insulating film and the second insulating film in a thickness of 100 to 300 Å. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 절연막은 비정질(amorphous) 실리콘막이고, 상기 비정질 실리콘막이 형성된 후 상기 트렌치의 폭이 적어도 50Å이 되도록 형성하는 반도체 장치의 소자분리막.And the second insulating film is an amorphous silicon film and is formed such that the width of the trench is at least 50 kV after the amorphous silicon film is formed. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제2 절연막은 비정질(amorphous) 실리콘막이고, PECVD 장비에서 플라즈마 공정을 통해 상기 제1 절연막 표면의 일부를 실리콘(Si)을 다량 함유한 층으로 변화시켜 형성하는 반도체 장치의 소자분리막.And the second insulating film is an amorphous silicon film, and is formed by changing a part of the surface of the first insulating film into a layer containing a large amount of silicon (Si) through a plasma process in a PECVD apparatus. 제 6 항에 있어서,The method of claim 6, 상기 플라즈마 공정은 SiH4, Si2H6 및 SiH2Cl2 중 어느 하나를 소스 가스로 하 여 실시하는 반도체 장치의 소자분리막.The plasma process is a device isolation film of a semiconductor device performed by using any one of SiH 4 , Si 2 H 6 and SiH 2 Cl 2 as a source gas. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제3 절연막은 유동성(flowable) 산화막이고, HSQ(Hydrogen Silsesquioxane) 계열 SOG 공정, Polysilazane 계열 SOG 공정 및 CVD 계열 Flow-Fill공정 중 어느 하나를 이용하여 상기 트렌치를 매립하여 50Å 내지 300Å의 폭으로 형성하는 반도체 장치의 소자분리막.The third insulating layer is a flowable oxide film, and is formed in a width of 50 kV to 300 kW by embedding the trench using any one of a hydrogen silsesquioxane (HSQ) -based SOG process, a polysilazane-based SOG process, and a CVD-based flow-fill process. A device isolation film of a semiconductor device. 트렌치가 형성된 반도체 기판 상의 단차를 따라 일정 두께로 제1 절연막을 증착하는 단계;Depositing a first insulating film with a predetermined thickness along a step on the trench-formed semiconductor substrate; 상기 제1 절연막 상부의 단차를 따라 상기 제1 절연막보다 얇은 제2 절연막을 형성하는 단계; 및Forming a second insulating film thinner than the first insulating film along a step above the first insulating film; And 상기 제2 절연막의 상부에 제3 절연막을 증착한 후 어닐(anneal)공정을 진행하는 단계;Depositing a third insulating film on the second insulating film and then performing an annealing process; 를 포함하는 반도체 장치의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a. 제 9 항에 있어서,The method of claim 9, 상기 제1 절연막은 HDP 산화막 또는 라이너 질화막으로 형성하는 반도체 장치의 소자분리막 형성방법.And the first insulating film is formed of an HDP oxide film or a liner nitride film. 제 10 항에 있어서,The method of claim 10, 상기 HDP 산화막은 상기 HDP 산화막이 형성된 후 트렌치의 폭이 적어도 100Å이 되도록 형성하는 반도체 장치의 소자분리막 형성방법.And the HDP oxide film is formed to have a width of at least 100 GPa after the HDP oxide film is formed. 제 10 항에 있어서,The method of claim 10, 상기 제1 절연막을 증착한 후 100 내지 300Å의 두께로 라이너 산화막을 증착하는 단계를 더 포함하는 반도체 장치의 소자분리막 형성방법.And depositing a liner oxide film to a thickness of 100 to 300 Å after depositing the first insulating film. 제 9 항 또는 제 10 항에 있어서,The method according to claim 9 or 10, 상기 제2 절연막은 비정질 실리콘막이고, 퍼니스(furnace) 장비에서 상기 제2 절연막이 형성된 후 트렌치의 폭이 적어도 50Å이 되도록 형성하는 반도체 장치의 소자분리막 형성방법.And the second insulating film is an amorphous silicon film, and is formed to have a width of a trench of at least 50 kV after the second insulating film is formed in a furnace equipment. 제 9 항 또는 제 10 항에 있어서,The method according to claim 9 or 10, 상기 제2 절연막은 비정질 실리콘막이고, PECVD 장비에서 플라즈마 공정을 통해 상기 제1 절연막 표면의 일부를 Si를 다량 함유한 층으로 변화시켜 10Å 내지 100Å의 두께로 형성하는 반도체 장치의 소자분리막.And the second insulating film is an amorphous silicon film, and a portion of the surface of the first insulating film is changed to a layer containing a large amount of Si through a plasma process in a PECVD apparatus to form a thickness of 10 to 100 Å. 제 14 항에 있어서,The method of claim 14, 상기 플라즈마 공정은 SiH4, Si2H6 및 SiH2Cl2 중 어느 하나를 소스 가스로 하여 실시하는 반도체 장치의 소자분리막 형성방법.The plasma process is a method for forming a device isolation film of a semiconductor device performed by using any one of SiH 4 , Si 2 H 6 and SiH 2 Cl 2 as a source gas. 제 9 항 또는 제 10 항에 있어서,The method according to claim 9 or 10, 상기 제3 절연막은 유동성 산화막이고, HSQ 계열 SOG 공정, Polysilazane 계열 SOG 공정 및 CVD 계열 Flow-Fill공정 중 어느하나를 이용하여 상기 트렌치를 매립하여 50Å 내지 300Å의 폭으로 형성하는 반도체 장치의 소자분리막 형성방법.The third insulating layer is a flowable oxide film, and the device isolation film is formed to form a width of 50 to 300 하여 by filling the trench using any one of HSQ series SOG process, Polysilazane SOG process and CVD flow-fill process. Way. 제 9 항 또는 제 10 항에 있어서, 상기 어닐공정은 The method of claim 9 or 10, wherein the annealing process 800 내지 1000℃의 고온에서 O2, O2+H2 및 H2O 중 어느 하나의 가스를 이용하 여 10 내지 120분간 진행하는 반도체 장치의 소자분리막 형성방법.A method of forming a device isolation film for a semiconductor device, which proceeds for 10 to 120 minutes using any one of O 2 , O 2 + H 2, and H 2 O at a high temperature of 800 to 1000 ° C. 제 9 항 또는 제 10 항에 있어서, 상기 어닐공정은, The method of claim 9 or 10, wherein the annealing step, 400 내지 750℃의 저온에서 O2, O2+H2 및 H2O 중 어느 하나의 가스를 이용하여 이루어지는 1차 어닐공정; 및A first annealing process using any one of O 2 , O 2 + H 2, and H 2 O at a low temperature of 400 to 750 ° C .; And 800 내지 1000℃의 고온에서 드라이(dry) N2 가스를 이용하여 이루어지는 2차 어닐공정;A secondary annealing process using dry N 2 gas at a high temperature of 800 to 1000 ° C .; 으로 나누어 진행하는 반도체 장치의 소자분리막 형성방법.A device isolation film forming method of a semiconductor device divided by.
KR1020040114317A 2004-12-28 2004-12-28 An isolationing film of semiconductor device and method for forming the same KR100611781B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114317A KR100611781B1 (en) 2004-12-28 2004-12-28 An isolationing film of semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114317A KR100611781B1 (en) 2004-12-28 2004-12-28 An isolationing film of semiconductor device and method for forming the same

Publications (2)

Publication Number Publication Date
KR20060075517A true KR20060075517A (en) 2006-07-04
KR100611781B1 KR100611781B1 (en) 2006-08-10

Family

ID=37168041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114317A KR100611781B1 (en) 2004-12-28 2004-12-28 An isolationing film of semiconductor device and method for forming the same

Country Status (1)

Country Link
KR (1) KR100611781B1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822605B1 (en) * 2006-12-27 2008-04-17 주식회사 하이닉스반도체 Method of forming a isolation in flash memory device
KR100826776B1 (en) * 2006-12-28 2008-04-30 주식회사 하이닉스반도체 Method for forming isolation layer in semiconductor device
KR100967677B1 (en) * 2007-02-06 2010-07-07 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR100972675B1 (en) * 2008-01-10 2010-07-27 주식회사 하이닉스반도체 Method of forming isolation layer in semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822605B1 (en) * 2006-12-27 2008-04-17 주식회사 하이닉스반도체 Method of forming a isolation in flash memory device
KR100826776B1 (en) * 2006-12-28 2008-04-30 주식회사 하이닉스반도체 Method for forming isolation layer in semiconductor device
KR100967677B1 (en) * 2007-02-06 2010-07-07 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR100972675B1 (en) * 2008-01-10 2010-07-27 주식회사 하이닉스반도체 Method of forming isolation layer in semiconductor device

Also Published As

Publication number Publication date
KR100611781B1 (en) 2006-08-10

Similar Documents

Publication Publication Date Title
KR100280107B1 (en) How to form trench isolation
TWI644395B (en) Semiconductor device and method of manufacturing same
KR100839529B1 (en) Method for fabricating isolation in semiconductor device
US7902037B2 (en) Isolation structure in memory device and method for fabricating the same
JP2012231007A (en) Method of manufacturing semiconductor device
JP2008103645A (en) Production method of semiconductor device
KR100825014B1 (en) Method for fabricating isolation in semiconductor device
KR20050067445A (en) Shallow trench isolation method in semiconductor device
US8163627B2 (en) Method of forming isolation layer of semiconductor device
KR20080095621A (en) Method of forming an isolation layer in semiconductor device
JP2008177277A (en) Flash memory and method for manufacturing the same
KR100611781B1 (en) An isolationing film of semiconductor device and method for forming the same
KR100972675B1 (en) Method of forming isolation layer in semiconductor device
KR101077014B1 (en) Method for forming the isolation layer of semiconductor device
KR101082090B1 (en) Method for fabricating trench isolation in semiconductor device
KR20100079797A (en) Semiconductor device with buried gate and method for fabricating the same
KR100613453B1 (en) Method for forming Isolation layer of semiconductor device
KR100691016B1 (en) Method for forming isolation layer of semiconductor device
KR20090003716A (en) Method for manufacturing isolation layer of semiconductor device
KR100896360B1 (en) Method for forming trench gap fill in semiconductor device
KR100647391B1 (en) Gap-fill method in a semiconductor fabrication process
KR100681212B1 (en) Method for forming trench type isolation layer in semiconductor device
KR100849073B1 (en) Method of manufacturing isolation layer for semiconductor device
KR100517351B1 (en) Method for manufacturing device isolation barrier of semiconductor device
KR100753104B1 (en) Method for manufacturing isolation in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee