KR20060075427A - Method of forming semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 게이트들이 형성된 반도체 기판을 제공하는 단계; 상기 기판 전면 상에 스페이서용 질화막과 층간절연막을 차례로 증착하는 단계; 상기 층간절연막을 상기 게이트가 노출되도록 CMP하는 단계; 상기 결과물 상에 랜딩 플러그 콘택을 형성하기 위한 하드마스크를 형성하는 단계; 상기 하드마스크를 이용해서 노출된 층간절연막 부분을 식각하여 랜딩 플러그 콘택을 형성하는 단계; 상기 랜딩 플러그 콘택을 포함한 기판 전면 상에 스텝 커버리지 특성이 열화되도록 USG막을 증착하는 단계; 상기 USG막의 상부 가장자리 부분을 아르곤으로 스퍼터링하여 제거하는 단계; 상기 랜딩 플러그 콘택을 포함한 기판 결과물 상에 폴리실리콘막을 매립하는 단계; 및 상기 게이트가 노출될 때까지 폴리실리콘막을 CMP하여 랜딩 플러그 폴리를 형성하는 단계;를 포함하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a semiconductor device. A method of manufacturing a semiconductor device according to the present invention, comprising: providing a semiconductor substrate having gates formed thereon; Sequentially depositing a spacer nitride film and an interlayer insulating film on the entire surface of the substrate; CMP the interlayer dielectric layer to expose the gate; Forming a hardmask on the resultant to form a landing plug contact; Etching the exposed portion of the interlayer insulating layer using the hard mask to form a landing plug contact; Depositing a USG film on the entire surface of the substrate including the landing plug contact to deteriorate step coverage characteristics; Sputtering and removing the upper edge portion of the USG film with argon; Embedding a polysilicon film on a substrate resultant including the landing plug contact; And forming a landing plug poly by CMPing the polysilicon layer until the gate is exposed.
Description
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining a method of manufacturing a conventional semiconductor device.
도 2는 LPC의 임계치수 증가에 따른 USG막의 두께 변화를 도시한 그래프.Figure 2 is a graph showing the change in thickness of the USG film with increasing the critical dimension of the LPC.
도 3은 LPC의 임계치수 증가에 따른 USG막의 스텝 커버리지의 변화를 도시한 도면.3 is a diagram showing a change in step coverage of a USG film with increasing LPC threshold.
도 4a 내지 4g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4G are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30: 반도체 기판 31: 폴리실리콘막30: semiconductor substrate 31: polysilicon film
32: 텅스텐막 33: 게이트 하드마스크32: tungsten film 33: gate hard mask
34: 게이트 전극 35: 스페이서막34: gate electrode 35: spacer film
36: 층간절연막 39: USG막36: interlayer insulating film 39: USG film
40: 랜딩 플러그 폴리40: landing plug pulley
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 랜딩 플러그 콘택의 면적을 확보하여 셀의 저항값을 감소시킴으로써, 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device that can improve the electrical characteristics of the device by securing the area of the landing plug contact to reduce the resistance of the cell.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 고집적 반도체 소자의 제조시 한정된 공간에 더 많은 단위 셀들을 구비시키기 위하여, 단위 셀의 실질적인 면적의 감소와 더불어, 콘택 사이즈의 크기도 함께 감소되고 있다. 이에 따라, 실리콘 기판과 비트라인 및 상기 실리콘 기판과 캐패시터 사이를 전기적으로 연결하기 위한 콘택홀의 형성에 큰 어려움을 겪고 있으며, 이러한 문제를 해결하기 위한 하나의 기술로서 자기정렬콘택(Self Aligned Contact: 이하, SAC) 기술이 제안되었다.As high integration of semiconductor memory devices proceeds, in order to have more unit cells in a limited space in manufacturing a highly integrated semiconductor device, the size of the contact size is reduced together with the reduction of the substantial area of the unit cell. Accordingly, there is a great difficulty in forming a contact hole for electrically connecting the silicon substrate and the bit line and the silicon substrate and the capacitor, and as one technique for solving such a problem, a self aligned contact (hereinafter referred to as self-aligned contact): , SAC) technology has been proposed.
상기 SAC 기술은 비트라인 및 캐패시터가 형성될 셀 영역 부분을 노출시키는 콘택홀(Landing Plug Contact: 이하 LPC)을 형성한 후, 상기 콘택홀 내에 비트라인용 및 캐패시터용 랜딩 플러그 폴리(Landing Plug Poly)를 매립시킴으로써, 후속에서 형성될 비트라인 및 캐패시터와 실리콘 기판간의 전기적 연결이 용이하게 되도록 한다.The SAC technology forms a Landing Plug Contact (LPC) that exposes a portion of a cell region in which a bit line and a capacitor are to be formed, and then a landing plug poly for a bit line and a capacitor in the contact hole. By filling the, it is to facilitate the electrical connection between the bit line and capacitor to be formed subsequently and the silicon substrate.
도 1a 내지 도 1d는 종래의 반도체 소자의 형성 공정을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views for explaining a process of forming a conventional semiconductor device.
도 1a을 참조하면, 실리콘 기판(10) 상에 게이트 산화막(도시안됨)과 폴리실리콘막(11)과 텅스텐막(12) 및 게이트 하드마스크(13)의 적층 구조로 이루어진 게이트 전극(14)을 형성한다. 그런 다음, 상기 게이트 전극(14)을 포함한 기판 전면 상에 스페이서용 질화막(16)과 층간절연막(15)을 형성한 후 게이트 하드마스크(13)가 노출될 때까지 CMP한다.Referring to FIG. 1A, a
도 1b를 참조하면, 상기 기판 결과물 상에 LPC 하드마스크용 질화막(17)을 증착한 다음, 마스크(18)를 이용해서 상기 LPC 하드마스크용 질화막(17)을 식각한다.Referring to FIG. 1B, the
도 1c를 참조하면, 상기 식각된 LPC 하드마스크용 질화막(17)을 이용해서 게이트들 사이의 층간절연막을 식각하여 LPC를 형성한다. 다음으로, 상기 LPC 상에 스페이서용 질화막의 식각시 게이트 하드마스크를 보호하기 위하여 USG막(20)을 증착한다. Referring to FIG. 1C, an LPC is formed by etching an interlayer insulating layer between gates using the
도 1d를 참조하면, 상기 USG막과 스페이서용 질화막을 에치백하여 기판 영역을 노출시킨 다음, 상기 LPC를 매립하도록 상기 결과물 상에 폴리실리콘막을 증착한다. 상기 기판 결과물을 상기 게이트 하드마스크(13)가 노출될 때까지 CMP하여 게이트들 사이에 랜딩 플러그 폴리(21)를 형성하여 반도체 소자의 제조를 완성한다. Referring to FIG. 1D, the USG film and the nitride film for the spacer are etched back to expose a substrate region, and then a polysilicon film is deposited on the resultant to fill the LPC. The substrate product is CMP until the gate
그런데, 최근 0.1㎛ 이상의 고집적 메모리 소자에서의 패턴의 미세화 경향에 따라, LPC의 면적이 협소해져서 비정상적으로 셀의 저항값이 증가하는 경우가 발생하게 되었다. 따라서, 셀의 안정적인 저항값을 얻기 위해서 감광막 패턴 임계치수(Develop Inspection Critical Dimension; DICD)를 증가시켜서 LPC의 면적을 넓히는 작업을 하게 되었다.By the way, in recent years, according to the tendency of the pattern miniaturization in the highly integrated memory element of 0.1 micrometer or more, the area of LPC becomes narrow and the resistance value of a cell abnormally increases. Therefore, in order to obtain a stable resistance value of the cell, a photoresist pattern critical dimension (DICD) was increased to increase the area of the LPC.
그러나, 마스크의 감광막 패턴 임계치수를 증가시키면, LPC의 패턴 임계치수 는 증가하지만, USG막의 증착 및 에치백 공정 후의 최종 패턴 임계치수 또한 증가하게 되어, 결국 LPC의 면적이 증가되지 않는 현상이 발생하게 된다.However, increasing the photoresist pattern threshold of the mask increases the pattern threshold of the LPC, but also increases the final pattern threshold after the deposition and etch back processes of the USG film, resulting in a phenomenon in which the area of the LPC does not increase. do.
도 2는 LPC의 임계치수(A)의 증가에 따른 USG막의 두께(B) 변화를 도시한 그래프인데, LPC의 임계치수(A)가 증가할수록, 증착되는 USG막의 두께(B) 또한 증가하기 때문에 그 차이값(C)은 감소하는 경향을 보이는 것을 알 수 있다.2 is a graph showing the change in the thickness B of the USG film according to the increase in the critical dimension A of the LPC. As the critical dimension A of the LPC increases, the thickness B of the deposited USG film also increases. It can be seen that the difference value C tends to decrease.
이는 LPC의 면적이 증가함에 따라, 증착되는 버퍼산화막의 스텝 커버리지가 증가하는데 기인하는 것인데, 도 3에 도시한 바와 같이, LPC의 임계치수를 55nm에서 65nm로 증가시키면 버퍼산화막의 스텝 커버리지(B/A)는 5.1에서 6.5%로 증가되며, LPC의 임계치수를 65nm에서 73nm로 증가시키면 스텝 커버리지(B/A)는 6.5에서 8.0%로 증가하는 결과를 볼 수 있다. 따라서, LPC의 임계치수를 증가시켜도 최종적인 임계치수는 감소하는 경향을 보이게 되므로, LPC의 임계치수 증가만으로는 LPC의 면적을 확보할 수 없다는 문제점이 발생한다.This is due to the increase in the step coverage of the deposited buffer oxide film as the area of the LPC increases. As shown in FIG. 3, the step coverage (B / B) of the buffer oxide film is increased by increasing the critical dimension of the LPC from 55 nm to 65 nm. A) increases from 5.1 to 6.5%, and increasing the LPC threshold from 65nm to 73nm increases the step coverage (B / A) from 6.5 to 8.0%. Therefore, even if the critical dimension of the LPC increases, the final critical dimension tends to decrease. Therefore, there is a problem that the area of the LPC cannot be secured only by increasing the critical dimension of the LPC.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 LPC의 면적을 확보하여 셀의 저항값이 증가하는 것을 방지함으로써, 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention provides a method for manufacturing a semiconductor device that can improve the electrical characteristics of the semiconductor device by preventing the increase in the resistance value of the cell by securing the area of the LPC as devised to solve the above problems. Has its purpose.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트들이 형성된 반도체 기판을 제공하는 단계; 상기 기판 전면 상에 스페이서용 질화막과 층간절연막을 차 례로 증착하는 단계; 상기 층간절연막을 상기 게이트가 노출되도록 CMP하는 단계; 상기 결과물 상에 랜딩 플러그 콘택을 형성하기 위한 하드마스크를 형성하는 단계; 상기 하드마스크를 이용해서 노출된 층간절연막 부분을 식각하여 랜딩 플러그 콘택을 형성하는 단계; 상기 랜딩 플러그 콘택을 포함한 기판 전면 상에 스텝 커버리지 특성이 열화되도록 USG막을 증착하는 단계; 상기 USG막의 상부 가장자리 부분을 아르곤으로 스퍼터링하여 제거하는 단계; 상기 랜딩 플러그 콘택을 포함한 기판 결과물 상에 폴리실리콘막을 매립하는 단계; 및 상기 게이트가 노출될 때까지 폴리실리콘막을 CMP하여 랜딩 플러그 폴리를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a method comprising the steps of providing a semiconductor substrate formed with gates; Sequentially depositing a spacer nitride film and an interlayer insulating film on the entire surface of the substrate; CMP the interlayer dielectric layer to expose the gate; Forming a hardmask on the resultant to form a landing plug contact; Etching the exposed portion of the interlayer insulating layer using the hard mask to form a landing plug contact; Depositing a USG film on the entire surface of the substrate including the landing plug contact to deteriorate step coverage characteristics; Sputtering and removing the upper edge portion of the USG film with argon; Embedding a polysilicon film on a substrate resultant including the landing plug contact; And forming a landing plug poly by CMPing the polysilicon layer until the gate is exposed.
상기 USG막은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식에 따라 증착하는 것을 특징으로 한다.The USG film is deposited by a Plasma Enhanced Chemical Vapor Deposition (PECVD) method.
상기 USG막은 1500w의 RF와 500℃의 온도 및 1.5Torr의 압력에서, N2와 SiH4 및 N2O의 혼합가스를 사용하여 증착하는 것을 특징으로 한다.The USG film is deposited using a mixed gas of N 2 , SiH 4, and N 2 O at an RF of 1500w, a temperature of 500 ° C., and a pressure of 1.5 Torr.
상기 N2의 유량은 3000sccm이고, 상기 SiH4의 유량은 350sccm이며, 상기 N2O의 유량은 7000sccm인 것이 바람직하다.The flow rate of N 2 is 3000sccm, the flow rate of SiH 4 is 350sccm, and the flow rate of N 2 O is preferably 7000sccm.
(실시예)(Example)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설 명하기 위한 공정별 단면도이다.4A to 4G are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 4a를 참조하면, 실리콘 기판(30) 상에 폴리실리콘막(31)과 텅스텐막(32) 및 게이트 하드마스크(33)의 적층구조로 이루어진 게이트 전극(34)를 형성한다.Referring to FIG. 4A, a
도 4b를 참조하면, 상기 게이트 전극(34) 상에 스페이서용 질화막(35)를 증착한 다음, 상기 스페이서용 질화막(35) 상에 층간절연막을 증착한다. 그런 다음, 상기 게이트 하드마스크(33)가 노출되도록 상기 층간절연막(36)을 CMP한다.Referring to FIG. 4B, a
도 4c를 참조하면, 상기 기판 결과물 상에 LPC 하드마스크용 질화막(37)을 증착한다. 그런 다음, 상기 LPC 하드마스크용 질화막 상에 감광막을 증착하고, 이를 노광 및 현상하여 LPC가 형성될 영역을 노출시키는 마스크(38)을 형성한다. 상기 마스크(38)를 이용해서 상기 LPC 하드마스크용 질화막(37)을 식각하여 패터닝한다.Referring to FIG. 4C, a
도 4d를 참조하면, 상기 식각된 LPC 하드마스크용 질화막(37)을 이용해서 게이트들 사이의 층간절연막을 식각하여 LPC를 형성한다. 다음으로 상기 LPC 상에 버퍼산화막으로 USG막(39)을 증착한다.Referring to FIG. 4D, the interlayer insulating layer between the gates is etched using the
상기 USG막은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식에 따라 증착하게 되는데, 이때 LPC의 면적을 확보하기 위해, 상기 USG막의 스텝 커버리지 특성이 열화되도록, 1500w의 RF와 500℃의 온도 및 1.5Torr의 압력에서, N2와 SiH4 및 N2O의 혼합가스를 사용하여 증착한다. 여기서, 상기 N2의 유량은 3000sccm이고, 상기 SiH4의 유량은 350sccm이며, 상기 N2O의 유량은 7000sccm인 것이 바람직 하다. 상기와 같은 조건에서, 상기 USG막은 하드마스크의 상부에는 두껍게 증착되어 가장자리 부분은 오버행(over hang)이 발생되며, 측벽이나 바닥면에는 얇게 증착된다. The USG film is deposited according to the Plasma Enhanced Chemical Vapor Deposition (PECVD) method. In order to secure the area of the LPC, the USG film has a RF of 1500w, a temperature of 500 ° C., and a pressure of 1.5 Torr to deteriorate the step coverage characteristics of the USG film. In, it is deposited using a mixed gas of N 2 and SiH 4 and N 2 O. Here, the flow rate of the N 2 is 3000sccm, the flow rate of the SiH 4 is 350sccm, the flow rate of the N 2 O is preferably 7000sccm. Under the above conditions, the USG film is thickly deposited on the top of the hard mask so that the edge portion is overhanged, and is thinly deposited on the sidewall or the bottom surface.
도 4e를 참조하면, 상기 USG막의 상부 가장자리 부분을 아르곤으로 스퍼터링하여 라운딩한다. 상부 가장자리 부분을 라운딩함으로써, 쇼트를 방지하고 후속하는 에치백 공정을 보다 용이하게 한다.Referring to FIG. 4E, the upper edge portion of the USG film is sputtered with argon to round. Rounding the upper edge portion prevents shorts and makes the subsequent etch back process easier.
도 4f를 참조하면, 상기 기판 결과물을 에치백하여 LPC의 USG막과 스페이서용 질화막을 식각하여 실리콘 기판을 노출시킨다. 상기와 같이 USG막을 스텝 커버리지 특성이 열화되도록 증착하고 이를 에치백하면, 보다 넓은 최종 면적을 가지는 LPC를 형성할 수 있게 된다.Referring to FIG. 4F, the substrate resultant is etched back to etch the USG film of the LPC and the nitride film for the spacer to expose the silicon substrate. As described above, when the USG film is deposited to deteriorate the step coverage property and etched back, the LPC having a wider final area can be formed.
도 4g를 참조하면, 상기 기판 결과물 상에 상기 LPC를 매립하도록 폴리실리콘막을 증착한 다음, 게이트가 노출될 때까지 CMP하여 랜딩 플러그 폴리를 형성하여 반도체 소자의 제조를 완성한다.Referring to FIG. 4G, a polysilicon film is deposited on the substrate resultant to embed the LPC, and then CMP is formed until the gate is exposed to form a landing plug poly to complete the manufacture of the semiconductor device.
상기와 같은 공정에 따라 USG막을 증착할 경우, LPC의 임계치수가 65mm일 때 LPC의 측벽 스텝 커버리지는 6.5에서 5.8%로, 바닥면의 스텝 커버리지는 3.2%에서 2.9%로 낮아지게 되므로, 보다 넓은 LPC 면적을 확보할 수 있게 된다.In the case of depositing the USG film according to the above process, when the LPC critical dimension is 65mm, the sidewall step coverage of the LPC is lowered from 6.5 to 5.8%, and the step coverage on the bottom surface is lowered from 3.2% to 2.9%. The area can be secured.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것 이다.While the invention has been shown and described with reference to certain preferred embodiments, the invention is not so limited, and the invention is not limited to the scope and spirit of the invention as defined by the following claims. It will be readily apparent to those skilled in the art that various modifications and variations can be made.
이상에서와 같이, 본 발명은 랜딩 플러그 콘택의 면적을 증가시켜 셀의 저항값을 감소시킴으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다. 따라서 본 발명은 랜딩 플러그 폴리 자체의 신뢰성을 확보할 수 있음은 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.
As described above, the present invention can improve the electrical characteristics of the semiconductor device by reducing the resistance value of the cell by increasing the area of the landing plug contact. Therefore, the present invention can ensure the reliability of the landing plug poly itself, as well as improve the reliability and manufacturing yield of the semiconductor device.
Claims (4)
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2004
- 2004-12-28 KR KR1020040114212A patent/KR20060075427A/en not_active Application Discontinuation
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Legal Events
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