KR20060075008A - Delay locked loop in semiconductor memory device and its control method - Google Patents

Delay locked loop in semiconductor memory device and its control method Download PDF

Info

Publication number
KR20060075008A
KR20060075008A KR1020040113552A KR20040113552A KR20060075008A KR 20060075008 A KR20060075008 A KR 20060075008A KR 1020040113552 A KR1020040113552 A KR 1020040113552A KR 20040113552 A KR20040113552 A KR 20040113552A KR 20060075008 A KR20060075008 A KR 20060075008A
Authority
KR
South Korea
Prior art keywords
clock
control
delay
rising
phase detector
Prior art date
Application number
KR1020040113552A
Other languages
Korean (ko)
Inventor
최영배
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040113552A priority Critical patent/KR20060075008A/en
Publication of KR20060075008A publication Critical patent/KR20060075008A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Landscapes

  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 멀티플렉서 선택기에 이용되는 제어 클럭과 쉬프트 카운터에 이용되는 제어 클럭의 라이징 에지에 시간차를 둠으로써 록킹 페일을 방지할 수 있는 지연 고정 루프 및 그의 제어 방법을 제공함에 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a delay locked loop and a control method thereof that can prevent a locking failure by providing a time difference between a rising edge of a control clock used for a multiplexer selector and a control clock used for a shift counter.

상기 목적을 달성하기 위한 본 발명에 따른 지연 고정 루프는, 제1 제어 클럭에 제어되고, 기준 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출기; 제2 제어 클럭에 제어되고, 상기 위상 검출기의 출력을 이용하여 라이징 클럭 혹은 폴링 클럭 중 어느 하나를 선택하도록 선택신호를 출력하기 위한 멀티플렉서 선택기; 및 제3 제어 클럭에 제어되고, 상기 위상 검출기로부터 출력되는 쉬프트 신호를 이용하여 지연 라인을 통과하는 상기 라이징 클럭 혹은 폴링 클럭의 위상 지연을 가감시키기 위한 쉬프트 카운터를 포함하고, 상기 제1 내지 제3 제어 클럭의 라이징 에지는 각기 상이하다.
A delay lock loop according to the present invention for achieving the above object is controlled by a first control clock, the phase detector for comparing the phase of the reference clock and the feedback clock; A multiplexer selector, controlled by a second control clock, for outputting a selection signal to select either a rising clock or a falling clock using an output of the phase detector; And a shift counter controlled by a third control clock, for shifting a phase delay of the rising clock or the falling clock through a delay line using a shift signal output from the phase detector. The rising edges of the control clocks are different.

지연 고정 루프, 제어 클럭, 순차적, 반도체 기억 소자, 록킹 페일Delay-Locked Loop, Control Clock, Sequential, Semiconductor Memory, Locking Fail

Description

반도체 기억 소자에서의 지연 고정 루프 및 그의 제어 방법{DELAY LOCKED LOOP IN SEMICONDUCTOR MEMORY DEVICE AND ITS CONTROL METHOD} DELAY LOCKED LOOP IN SEMICONDUCTOR MEMORY DEVICE AND ITS CONTROL METHOD}             

도 1은 종래 기술에 따른 지연 고정 루프의 전체 블럭도,1 is an overall block diagram of a delay locked loop according to the prior art;

도 2는 도 1의 기준 클럭과 피드백 클럭의 위상 관계도,2 is a phase relationship diagram between a reference clock and a feedback clock of FIG. 1;

도 3은 도 1에 사용되는 제어 클럭의 파형도,3 is a waveform diagram of a control clock used in FIG. 1;

도 4는 본 발명에 따른 지연 고정 루프의 전체 블럭도, 및4 is an overall block diagram of a delay locked loop according to the present invention, and

도 5는 도 4에 사용되는 제어 클럭의 파형도이다.
5 is a waveform diagram of a control clock used in FIG. 4.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

110: 입력 버퍼 111: 멀티플렉서110: input buffer 111: multiplexer

112: 거친 지연 라인 113: 미세 지연 라인112: coarse delay line 113: fine delay line

114: 듀티 교정기 115: 클럭 드라이버114: duty calibrator 115: clock driver

116: 지연 모델 117: 위상 검출기116: delay model 117: phase detector

118: 멀티플렉서 선택기 119: 쉬프트 카운터
118: multiplexer selector 119: shift counter

본 발명은 반도체 기억 소자에 사용되는 지연 고정 루프에 관한 것으로, 특히 1/2 클럭에 해당하는 길이의 지연 라인을 갖는 지연 고정 루프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay locked loop for use in semiconductor memory devices, and more particularly to a delay locked loop having a delay line of a length corresponding to 1/2 clock.

일반적으로, 지연 고정 루프(DLL)라 함은 반도체 기억 소자에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 지연 시간이 발생하는데, 이 지연 시간을 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.In general, a delay locked loop (DLL) is a circuit used to make an internal clock of a synchronous memory using a clock in a semiconductor memory device coincide with an external clock without error. That is, a delay occurs when an external clock is used internally. This delay time is used to control the internal clock to be synchronized with an external clock.

도 1은 종래 기술에 따른 지연 고정 루프의 전체 블럭도로서, 종래 기술에 따른 지연 고정 루프는, 입력 버퍼(110), 멀티플렉서(111), 거친 지연 라인(112), 미세 지연 라인(113), 듀티 교정기(114), 클럭 드라이버(115), 지연 모델(116), 위상 검출기(117), 멀티플렉서 선택기(118), 및 쉬프트 카운터(119)를 포함한다.1 is an overall block diagram of a delay lock loop according to the prior art, and the delay lock loop according to the prior art includes an input buffer 110, a multiplexer 111, a coarse delay line 112, a fine delay line 113, A duty corrector 114, a clock driver 115, a delay model 116, a phase detector 117, a multiplexer selector 118, and a shift counter 119.

각 블럭의 기능 및 동작을 설명하면 다음과 같다.The function and operation of each block are as follows.

입력 버퍼(110, buffer)는 외부 클럭(eCLK)을 입력받아 라이징 클럭(rclk)과 폴링 클럭(fclk)을 생성한다.The input buffer 110 receives an external clock eCLK and generates a rising clock rclk and a falling clock fclk.

멀티플렉서(111, multiplexer)는 멀티플렉서 선택기(118)로부터 출력되는 선택신호에 제어받아 입력 버퍼(110)로부터 출력되어 인가되는 라이징 클럭(rclk)과 폴링 클럭(fclk)중 어느 하나를 출력한다.The multiplexer 111 is controlled by the selection signal output from the multiplexer selector 118 and outputs any one of a rising clock rclk and a falling clock fclk that are output from the input buffer 110.

거친 지연 라인(112, coarse delay line)은 쉬프트 카운터(119)로부터 출력 되는 신호에 따라 멀티플렉서(111)로부터 출력되는 라이징 클럭 혹은 폴링 클럭의 위상을 거칠게 가감한다.The coarse delay line 112 roughly decrements the phase of the rising clock or the falling clock output from the multiplexer 111 according to the signal output from the shift counter 119.

미세 지연 라인(113, fine delay line)은 쉬프트 카운터(119)로부터 출력되는 신호에 따라 거친 지연 라인(112)으로부터 출력되는 라이징 클럭 혹은 폴링 클럭의 위상을 미세하게 가감한다.The fine delay line 113 finely subtracts the phase of the rising clock or the falling clock output from the coarse delay line 112 according to the signal output from the shift counter 119.

듀티 교정기(114)는 미세 지연 라인(113)으로부터 출력되는 라이징 클럭 혹은 폴링 클럭의 듀티비가 50%를 유지되도록 교정한다.The duty calibrator 114 corrects the duty ratio of the rising clock or the falling clock output from the fine delay line 113 to maintain 50%.

클럭 드라이버(115)는 듀티 교정기(114)로부터 출력되는 클럭의 구동 능력을 향상시켜 출력한다.The clock driver 115 improves and outputs the driving capability of the clock output from the duty calibrator 114.

지연 모델(116)은 듀티 교정기(14)로부터 출력되는 클럭이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된다.Delay model 116 is configured such that the clock output from duty calibrator 14 undergoes the same delay condition as the actual clock path.

위상 검출기(117)는 지연 모델(116)로부터 출력되는 피드백 클럭(feedback clk)의 라이징 에지와 기준 클럭(ref clk)의 라이징 에지의 위상을 비교하여 쉬프트 제어 신호(UP, DN)를 출력한다.The phase detector 117 outputs the shift control signals UP and DN by comparing the phase of the rising edge of the feedback clock clk and the rising edge of the reference clock ref clk output from the delay model 116.

멀티플렉서 선택기(118)는 위상 검출기(117)의 출력을 이용하여 라이징 클럭 혹은 폴링 클럭 중 어느 하나를 선택하도록 선택신호를 출력한다. 즉, 기준 클럭의 라이징 에지가 피드백 클럭의 라이징 에지보다 180도 내에서 뒤진 경우 라이징 클럭을 선택하도록 선택신호를 출력하고, 기준 클럭의 라이징 에지가 피드백 클럭의 라이징 에지보다 180도 내에서 앞선 경우 폴링 클럭을 선택하도록 선택신호를 출력한다. 이에 대해서는 도 2의 기준 클럭과 피드백 클럭의 위상 관계도로부터 알 수 있다. 이와 같은 동작에 따라 거친 지연 라인은 1/2 클럭에 상당하는 길이만으로 구현된다.The multiplexer selector 118 outputs a selection signal to select either a rising clock or a falling clock using the output of the phase detector 117. That is, if the rising edge of the reference clock falls within 180 degrees behind the rising edge of the feedback clock, it outputs a selection signal to select the rising clock, and polls when the rising edge of the reference clock falls within 180 degrees before the rising edge of the feedback clock. Output a select signal to select a clock. This can be seen from the phase relationship diagram between the reference clock and the feedback clock of FIG. 2. As a result of this operation, the coarse delay line is implemented with a length corresponding to 1/2 clock.

한편, 도시되지 않은 분주기는 입력 버퍼(110)로부터 출력되는 기준 클럭(ref clk)을 분주시켜 도 3에 도시된 바와 같은 클럭1(CLK1) 및 클럭2(CLK2)를 출력하며, 클럭1(CLK1)은 위상 검출기(117)에, 클럭2(CLK2)는 멀티플렉서 선택기(118) 및 쉬프트 카운터(119)에 각각 입력되어 제어 클럭으로 사용된다. On the other hand, the divider (not shown) divides the reference clock ref clk output from the input buffer 110 to output clock 1 (CLK1) and clock 2 (CLK2) as shown in FIG. CLK1 is input to the phase detector 117 and clock 2 CLK2 is input to the multiplexer selector 118 and the shift counter 119, respectively, and is used as a control clock.

그런데, 멀티플렉서 선택기(118)와 쉬프트 카운터(119)가 동일한 제어 클럭을 사용하므로 지연을 조정하기 위하여 카운터가 동작할 때에 기준 클럭(ref clk)과 피드백 클럭(feedback clk)의 위치가 변화하게 되는 문제가 따른다. 즉, 멀티플렉서 선택기(118)에 인가되어 거친 지연을 위하여 이용되는 클럭2(CLK2)가 쉬프트 카운터(119)에서도 사용되므로 거친 지연 라인(112)에서 거친 지연된 시점에서 쉬프트 카운터(119)가 동작하지 못하고 다음 클럭에서 동작하게 된다. 따라서, 그 사이에 기준 클럭(ref clk)과 피드백 클럭(feedback clk)의 위상이 변화하게 되고 이는 록킹 페일을 유발하게 된다.
However, since the multiplexer selector 118 and the shift counter 119 use the same control clock, the positions of the reference clock ref clk and the feedback clock change when the counter operates to adjust the delay. Follows. That is, since the clock 2 (CLK2) applied to the multiplexer selector 118 and used for the coarse delay is also used in the shift counter 119, the shift counter 119 does not operate at the coarse delayed point in the coarse delay line 112. It will run on the next clock. Accordingly, the phases of the reference clock ref clk and the feedback clock clk are changed in the meantime, which causes the locking fail.

상기와 같은 문제점을 해결하기 위하여 본 발명은 멀티플렉서 선택기에 이용되는 제어 클럭과 쉬프트 카운터에 이용되는 제어 클럭의 라이징 에지에 시간차를 둠으로써 록킹 페일을 방지할 수 있는 지연 고정 루프 및 그의 제어 방법을 제공함에 목적이 있다.In order to solve the above problems, the present invention provides a delay locked loop and a control method thereof that can prevent a locking failure by providing a time difference between a rising edge of a control clock used for a multiplexer selector and a control clock used for a shift counter. There is a purpose.

상기 목적을 달성하기 위한 본 발명에 따른 지연 고정 루프는, 제1 제어 클럭에 제어되고, 기준 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출기; 제2 제어 클럭에 제어되고, 상기 위상 검출기의 출력을 이용하여 라이징 클럭 혹은 폴링 클럭 중 어느 하나를 선택하도록 선택신호를 출력하기 위한 멀티플렉서 선택기; 및 제3 제어 클럭에 제어되고, 상기 위상 검출기로부터 출력되는 쉬프트 신호를 이용하여 지연 라인을 통과하는 상기 라이징 클럭 혹은 폴링 클럭의 위상 지연을 가감시키기 위한 쉬프트 카운터를 포함하고, 상기 제1 내지 제3 제어 클럭의 라이징 에지는 각기 상이하다.A delay lock loop according to the present invention for achieving the above object is controlled by a first control clock, the phase detector for comparing the phase of the reference clock and the feedback clock; A multiplexer selector, controlled by a second control clock, for outputting a selection signal to select either a rising clock or a falling clock using an output of the phase detector; And a shift counter controlled by a third control clock, for shifting a phase delay of the rising clock or the falling clock through a delay line using a shift signal output from the phase detector. The rising edges of the control clocks are different.

바람직하게는, 제1 내지 제3 제어 클럭의 라이징 에지가 순차적으로 발생된다.Preferably, the rising edges of the first to third control clocks are sequentially generated.

또한, 본 발명에 따른 지연 고정 루프의 제어 방법은, 기준 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출기를 제1 제어 클럭에 의해 제어하는 단계; 상기 위상 검출기의 출력을 이용하여 라이징 클럭 혹은 폴링 클럭 중 어느 하나를 선택하도록 선택신호를 출력하기 위한 멀티플렉서 선택기를 제2 제어 클럭에 의해 제어하는 단계; 및 상기 위상 검출기로부터 출력되는 쉬프트 신호를 이용하여 지연 라인을 통과하는 상기 라이징 클럭 혹은 폴링 클럭의 위상 지연을 가감시키기 위한 쉬프트 카운터를 제3 제어 클럭에 의해 제어하는 단계를 포함하고, 상기 제1 내지 제3 제어 클럭의 라이징 에지는 순차적이다.
In addition, a method of controlling a delay locked loop according to the present invention may include: controlling, by a first control clock, a phase detector for comparing a phase of a reference clock and a feedback clock; Controlling, by a second control clock, a multiplexer selector for outputting a selection signal to select either a rising clock or a falling clock using the output of the phase detector; And controlling, by a third control clock, a shift counter for decreasing a phase delay of the rising clock or the falling clock passing through a delay line using the shift signal output from the phase detector. The rising edge of the third control clock is sequential.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.

도 4는 본 발명에 따른 지연 고정 루프의 전체 블럭도이다.4 is an overall block diagram of a delay locked loop according to the present invention.

본 발명에 따르면, 위상 검출기(117), 멀티플렉서 선택기(118) 및 쉬프트 카운터(119)에서 제어 클럭으로 사용하는 클럭1(CLK1), 클럭2(CLK2), 클럭3(CLK3) 각각의 라이징 에지가, 도 4에 도시된 바와 같이, 소정의 시간차를 갖는다.According to the present invention, the rising edges of clock 1 (CLK1), clock 2 (CLK2), and clock 3 (CLK3), which are used as control clocks in the phase detector 117, the multiplexer selector 118, and the shift counter 119, , As shown in Figure 4, has a predetermined time difference.

즉, 위상 검출기(117)가 제어 클럭으로 클럭1(CLK1)을 사용하고, 멀티플렉서 선택기(118)가 제어 클럭으로 클럭2(CLK2)를 사용하며, 쉬프트 카운터(119)가 제어 클럭으로 클럭3(CLK3)을 사용한다. That is, the phase detector 117 uses the clock 1 (CLK1) as the control clock, the multiplexer selector 118 uses the clock 2 (CLK2) as the control clock, and the shift counter 119 uses the clock 3 ( CLK3).

클럭1(CLK1)을 사용하여 위상 검출기(117)가 기준 클럭(ref clk)과 피드백 클럭(feedback clk)의 위상을 비교하면, 클럭2(CLK2)를 사용하여 멀티플렉서 선택기(118)가 기준 클럭(ref clk)의 라이징 에지가 피드백 클럭(feedback clk)의 라이 징 에지보다 180도 내에서 뒤진 경우 라이징 클럭을 선택하도록 선택신호를 출력하고, 기준 클럭(ref clk)의 라이징 에지가 피드백 클럭(feedback clk)의 라이징 에지보다 180도 내에서 앞선 경우 폴링 클럭을 선택하도록 선택신호를 출력한다. 그리고 뒤이어 쉬프트 카운터(119)가 클럭3(CLK3)에 의해 동작함으로써 다음 차례의 기준 클럭(ref clk)과 피드백 클럭(feedback clk)을 비교할 때까지의 구간에서 발생하는 기준 클럭(ref clk)과 피드백 클럭(feedback clk)의 위상 변화에 관계없이 안정적으로 동작할 수 있다.
When the phase detector 117 compares the phase of the reference clock ref clk and the feedback clock clk using the clock 1 CLK1, the multiplexer selector 118 uses the clock 2 CLK2 to determine the reference clock ( If the rising edge of ref clk is within 180 degrees behind the rising edge of the feedback clock, the select signal is output to select the rising clock, and the rising edge of the reference clock ref clk is the feedback clock. Outputs a selection signal to select the polling clock if it is within 180 degrees of the rising edge of Subsequently, the shift counter 119 is operated by the clock 3 CLK3, so that the reference clock ref clk and the feedback generated in the interval until the next reference clock ref clk and the feedback clock clk are compared. It can operate stably regardless of the phase change of the clock clk.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
As described above, although the present invention has been described by way of limited embodiments and drawings, the present invention is not limited thereto and is intended by those skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of equivalents of the claims to be described.

상기와 같은 구성에 따라 본 발명은 특정 주파수에서 발생하던 록킹 페일 등 지연 고정 루프의 불안정성을 제거할 수 있다. 결국, 고주파수에서의 동작 특성이 향상되고, 이러한 지연 고정 루프를 사용하는 반도체 기억 소자의 수율이 향상될 수 있다.According to the above configuration, the present invention can eliminate the instability of the delay locked loop, such as a locking fail, generated at a specific frequency. As a result, the operating characteristics at high frequencies can be improved, and the yield of semiconductor memory devices using such delay locked loops can be improved.

Claims (3)

제1 제어 클럭에 제어되고, 기준 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출기;A phase detector, controlled by the first control clock, for comparing phases of the reference clock and the feedback clock; 제2 제어 클럭에 제어되고, 상기 위상 검출기의 출력을 이용하여 라이징 클럭 혹은 폴링 클럭 중 어느 하나를 선택하도록 선택신호를 출력하기 위한 멀티플렉서 선택기; 및A multiplexer selector, controlled by a second control clock, for outputting a selection signal to select either a rising clock or a falling clock using an output of the phase detector; And 제3 제어 클럭에 제어되고, 상기 위상 검출기로부터 출력되는 쉬프트 신호를 이용하여 지연 라인을 통과하는 상기 라이징 클럭 혹은 폴링 클럭의 위상 지연을 가감시키기 위한 쉬프트 카운터를 포함하고,A shift counter controlled by a third control clock, for shifting a phase delay of the rising clock or the falling clock through a delay line using a shift signal output from the phase detector, 상기 제1 내지 제3 제어 클럭의 라이징 에지는 각기 상이한 지연 고정 루프.The rising edges of the first to third control clocks are different. 제1항에 있어서, The method of claim 1, 제1 내지 제3 제어 클럭의 라이징 에지가 순차적으로 발생되는 지연 고정 루프.A delay locked loop in which rising edges of the first to third control clocks are sequentially generated. 기준 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출기를 제1 제어 클럭에 의해 제어하는 단계;Controlling, by the first control clock, a phase detector for comparing the phase of the reference clock and the feedback clock; 상기 위상 검출기의 출력을 이용하여 라이징 클럭 혹은 폴링 클럭 중 어느 하나를 선택하도록 선택신호를 출력하기 위한 멀티플렉서 선택기를 제2 제어 클럭에 의해 제어하는 단계; 및Controlling, by a second control clock, a multiplexer selector for outputting a selection signal to select either a rising clock or a falling clock using the output of the phase detector; And 상기 위상 검출기로부터 출력되는 쉬프트 신호를 이용하여 지연 라인을 통과하는 상기 라이징 클럭 혹은 폴링 클럭의 위상 지연을 가감시키기 위한 쉬프트 카운터를 제3 제어 클럭에 의해 제어하는 단계를 포함하고,Controlling, by a third control clock, a shift counter for adding or subtracting a phase delay of the rising clock or the falling clock passing through the delay line using the shift signal output from the phase detector, 상기 제1 내지 제3 제어 클럭의 라이징 에지는 순차적인 지연 고정 루프의 제어 방법.The rising edges of the first to third control clocks are sequential delay locked loop control method.
KR1020040113552A 2004-12-28 2004-12-28 Delay locked loop in semiconductor memory device and its control method KR20060075008A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040113552A KR20060075008A (en) 2004-12-28 2004-12-28 Delay locked loop in semiconductor memory device and its control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040113552A KR20060075008A (en) 2004-12-28 2004-12-28 Delay locked loop in semiconductor memory device and its control method

Publications (1)

Publication Number Publication Date
KR20060075008A true KR20060075008A (en) 2006-07-04

Family

ID=37167613

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040113552A KR20060075008A (en) 2004-12-28 2004-12-28 Delay locked loop in semiconductor memory device and its control method

Country Status (1)

Country Link
KR (1) KR20060075008A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780959B1 (en) * 2006-09-13 2007-12-03 삼성전자주식회사 Delay locked loop circuit capable of reducing a bang-bang jitter
US10466739B1 (en) 2018-08-20 2019-11-05 SK Hynix Inc. Semiconductor device including data input circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780959B1 (en) * 2006-09-13 2007-12-03 삼성전자주식회사 Delay locked loop circuit capable of reducing a bang-bang jitter
US10466739B1 (en) 2018-08-20 2019-11-05 SK Hynix Inc. Semiconductor device including data input circuit

Similar Documents

Publication Publication Date Title
US7990194B2 (en) Apparatus and method for correcting duty cycle of clock signal
US6593786B2 (en) Register controlled DLL reducing current consumption
KR100437611B1 (en) A mixed delay lock loop circuit
US6943602B1 (en) Delay locked loop and locking method thereof
KR100500925B1 (en) Low jitter dll using 2 coarse half delay line with digital phase mixer
KR100807115B1 (en) Semiconductor memory device and driving method thereof
KR100894255B1 (en) Delay-locked loop, integrated circuit having the same and method of driving the same
KR101950320B1 (en) Phase detection circuit and synchronization circuit using the same
KR20030039994A (en) Apparatus for ensuring the correct start-up and locking of a delay locked loop
KR20090107256A (en) Duty cycle correction circuit
KR100639617B1 (en) Delay locked loop in semiconductor memory device and its clock locking method
US20180048319A1 (en) Delay locked loop circuit and integrated circuit including the same
KR100541685B1 (en) Delay Locked Loop device
US8026749B2 (en) Phase locked loop circuit, method of operating phase locked loop circuit and semiconductor memory device including phase locked loop circuit
KR20090033783A (en) All digital phase locked loop controlling by digital code and method controlling the same
US7061287B2 (en) Delay locked loop
KR101738875B1 (en) Coarse lock detector and delay locked loop comprising the same
US8085072B2 (en) Semiconductor integrated circuit having delay locked loop circuit
US7605624B2 (en) Delay locked loop (DLL) circuit for generating clock signal for memory device
US20050242855A1 (en) Delay locked loop circuit
US6670835B2 (en) Delay locked loop for controlling phase increase or decrease and phase control method thereof
KR100854457B1 (en) Delay locked loop
KR101027347B1 (en) Delay lock loop circuit
KR20060075008A (en) Delay locked loop in semiconductor memory device and its control method
KR20080022451A (en) Circuit of multi phase clock generator minimizing jitter in source synchronous interface and a method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination