KR20040093819A - Delay locked loop for reducing locking time - Google Patents

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Abstract

PURPOSE: A delay locked loop capable of reducing a locking time is provided which reduces an area of an integrated circuit as reducing a phase locking time. CONSTITUTION: According to the delay locked loop, a comparator(600) compares a phase of a feedback clock signal with a phase of a reference clock signal. A delay chain(400) delays the reference clock signal buffering an external clock signal as much as a delay time corresponding to the output result of the comparator. A clock signal delay control unit(700) comprises a number of delays having different delay times, and passes an output signal of the delay chain through one of the delays and then outputs it as an operation clock. And a delay model(700) delays the operation clock and then outputs it as the feedback clock signal.

Description

락킹타임을 줄일 수 있는 지연고정루프{DELAY LOCKED LOOP FOR REDUCING LOCKING TIME}DELAY LOCKED LOOP FOR REDUCING LOCKING TIME}

본 발명은 반도체 집적회로에 관한 것으로, 특이 고정식 반도체 장치에 사용되는 지연고정루프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a delay locked loop for use in a specific fixed semiconductor device.

지연고정루프(DLL,Delay Loop)는 기준클럭 신호(reference clock signal)에 대하여 일정 시간 위상이 앞서는 내부클럭 신호를 제공하는 데 사용된다. 일반적으로 내부클럭 신호를 필요로 하는 상황은 램버스 디램(RDRAM: Rambus DRAM) 및 싱크로너스 디램(SDRAM: Synchronous DRAM)과 같이, 외부클럭 신호를 입력받아 생성되는 내부클럭신호에 동기되어 동작하며 비교적 높은 집적도를 갖는 반도체 집적회로에서 발생한다.A delay lock loop (DLL) is used to provide an internal clock signal that is a predetermined time phase relative to a reference clock signal. In general, the situation that requires an internal clock signal, such as Rambus DRAM (RDRAM) and synchronous DRAM (SDRAM: Synchronous DRAM), operates in synchronization with the internal clock signal generated by receiving the external clock signal and relatively high integration It occurs in a semiconductor integrated circuit having a.

좀더 상세히 설명하면, 입력핀을 통해 입력되는 외부클럭 신호는 클럭 입력버퍼로 입력되어 클럭 입력버퍼로부터 내부클럭 신호가 발생되며, 내부클럭신호가 데이터 출력버퍼를 제어하여 외부로 데이터가 출력된다. 그런데 내부클럭신호는 클럭버퍼에 의해 외부클럭 신호로부터 일정 시간 지연되고, 또한 데이터 출력버퍼로부터의 출력 데이터도 내부클럭 신호로부터 일정시간 지연된 후 출력된다.In more detail, the external clock signal input through the input pin is input to the clock input buffer to generate an internal clock signal from the clock input buffer, and the internal clock signal controls the data output buffer to output data to the outside. However, the internal clock signal is delayed for a predetermined time from the external clock signal by the clock buffer, and the output data from the data output buffer is also output after being delayed for a predetermined time from the internal clock signal.

이로 인하여 출력 데이터는 외부클럭 신호에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시말해 외부클럭 신호 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간(tAC)이 길어지는 문제점이 있다.As a result, the output data has a problem that is output after a large time delay with respect to the external clock signal. In other words, there is a problem in that the time for outputting data after the external clock signal is applied, that is, the output data access time tAC is long.

이러한 문제점을 해결하기 위하여 지연 고정 루프 회로를 사용하여 내부클럭 신호의 위상을 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부클럭 신호에 대하여 지연없이 출력될 수 있다. 즉 지연고정루프는 외부클럭 신호를 수신하고 일정 시간 위상이 앞서는 내부클럭신호를 발생하며, 내부클럭신호는 데이터 출력버퍼와 같은 반도체 장치의 각 부분의 기준클럭신호로서 사용된다.In order to solve this problem, by using the delay lock loop circuit to make the phase of the internal clock signal ahead of a predetermined time, the output data can be output without delay with respect to the external clock signal. That is, the delay lock loop receives an external clock signal and generates an internal clock signal that is advanced in a predetermined time phase, and the internal clock signal is used as a reference clock signal of each part of the semiconductor device such as a data output buffer.

도1은 종래기술에 의한 지연고정루프의 블럭구성도이다.1 is a block diagram of a delay lock loop according to the prior art.

도1을 참조하여 살펴보면, 지연고정루프는 외부클럭신호(ECK)가 클럭입력버퍼를 통과한 내부클럭신호(ICK)를 비교기(14)에서 비교한 결과값에 응답하여 지연시켜 출력하며, 반도체 장치의 각 회로의 동작에 기준이 되는 동작클럭(CK)을 출력하는 딜레이체인(11)과, 딜레이체인(11)에서 출력되는 동작클럭(CK)를 클럭입력버퍼(10)와 데이터 출력버퍼(12)에서 지연되는 지연량만큼 지연시켜 피드백클럭신호(CKF)로 출력하는 지연모델(15)과, 내부클럭신호(ICK)를 4분주 또는 8분주등 분주하여 기준클럭신호(CKR)을 출력하기 위한 디바이더(13)와, 피드백클럭신호(CKF)와 기준클럭신호(CKR)의 위상을 비교하는 비교기(14)를 구비한다.Referring to FIG. 1, the delay lock loop delays and outputs an internal clock signal ICK in which the external clock signal ECK has passed through the clock input buffer in response to a result obtained by comparing the comparator 14. The delay chain 11 outputting the operation clock CK which is a reference to the operation of each circuit of the circuit, and the operation clock CK output from the delay chain 11 are inputted into the clock input buffer 10 and the data output buffer 12. Delay model 15 for delaying the delayed amount by the delay amount and delaying the delayed amount 15 to the feedback clock signal CKF, and for dividing the internal clock signal ICK by 4 or 8 divisions, and outputting the reference clock signal CKR. The divider 13 and a comparator 14 for comparing the phases of the feedback clock signal CKF and the reference clock signal CKR.

여기서 클럭입력버퍼(10)은 외부클럭신호(ECK)를 버퍼링하여 내부클럭신호(ICK)를 출력하는 것이며, 데이터 출력버퍼(12)는 동작클럭(CK)에 동기시켜 데이터신호(Data)를 출력데이터(DQ)로 출력하기 위한 것이다.The clock input buffer 10 outputs the internal clock signal ICK by buffering the external clock signal ECK, and the data output buffer 12 outputs the data signal Data in synchronization with the operation clock CK. This is for outputting data DQ.

도2는 도1에 도시된 지연고정루프의 동작을 나타내는 블럭구성도이다. 이하 도1 및 도2를 참조하여 종래기술에 의한 지연고정루프의 동작을 살펴본다.FIG. 2 is a block diagram showing the operation of the delay lock loop shown in FIG. Hereinafter, the operation of the delay lock loop according to the related art will be described with reference to FIGS. 1 and 2.

먼저 외부클럭신호(ECK)가 클럭입력버퍼(10)에 의해 버퍼링되어 출력되는 내부클럭신호(ICK)는 'd1' 만큼의 지연시간을 가지게 된다. 이어서 디바이더(13)에 의해 내부클럭신호(ICK)가 분주되고, 반전된 신호인 기준클럭신호(CKR)이 비교기(14)로 입력된다.First, the internal clock signal ICK, which is output by buffering the external clock signal ECK by the clock input buffer 10, has a delay time of 'd1'. Next, the internal clock signal ICK is divided by the divider 13, and the reference clock signal CKR, which is an inverted signal, is input to the comparator 14.

한편, 내부클럭신호(ICK)는 딜레이체인(11)에 의해 일정시간 지연된 후에 지연모델(15)로 입력된다.On the other hand, the internal clock signal (ICK) is input to the delay model 15 after a predetermined time delay by the delay chain (11).

이어서 지연모델(15)은 딜레이체인(11)에서 출력되는 동작클럭을 모델링된 지연시간만큼 지연시킨 피드백클럭신호(CKF)를 비교기(14)로 출력한다. 여기서 지연모델(15)이 모델링하는 지연시간은 클럭입력버퍼(10)와 데이터 출력버퍼(12)에의해 클럭신호가 지연되는 시간이다.Subsequently, the delay model 15 outputs the feedback clock signal CKF, which delays the operation clock output from the delay chain 11 by the modeled delay time, to the comparator 14. The delay time modeled by the delay model 15 is a time at which the clock signal is delayed by the clock input buffer 10 and the data output buffer 12.

따라서 비교기(14)로 출력되는 피드백클럭신호(CKF)는 내부클럭신호(ICK)를 클럭입력버퍼(10)에서 외부클럭신호(10)가 지연되는 시간인 'd1'과, 데이터출력버퍼(12)에 의해 동작클럭(CK)이 지연되는 시간인 'd2'과, 딜레이체인(11)에 의해 내부클럭이 지연되는 시간인 'α'만큼 지연시킨, 즉, 'd1+d2+α' 만큼 지연시킨 신호이다.Accordingly, the feedback clock signal CKF output to the comparator 14 is a time when the internal clock signal ICK is delayed from the clock input buffer 10 to the external clock signal 10 and 'd1' and the data output buffer 12. Delayed by 'd2' which is the time when the operation clock CK is delayed by ') and' α 'which is the time when the internal clock is delayed by the delay chain 11, that is, delayed by' d1 + d2 + α '. It is a signal.

이어서 비교기(14)는 기준클럭신호(CKR)와, 피드백클럭신호(CKF)의 위상(도2의 X와 Y 참조)을 비교하고, 그 비교한 값을 딜레이체인(11)으로 출력한다. 이어서 딜레이체인(11)은 비교기(14)에서 출력되는 값에 의해 내부클럭신호(ICK)가 동작클럭신호(CK)로 출력되는 지연되는 지연시간(α)을 조정한다.The comparator 14 then compares the reference clock signal CKR with the phase of the feedback clock signal CKF (see X and Y in FIG. 2), and outputs the compared value to the delay chain 11. Next, the delay chain 11 adjusts the delay time α at which the internal clock signal ICK is output as the operation clock signal CK based on the value output from the comparator 14.

이어서 지연시간(α)이 조정된 동작클럭신호(CK)는 다시 지연모델(15)로 입력된다. 이어서 비교기(14)는 다시 지연모델(15)에서 피드백클럭신호(CKF)와 기준클럭신호(CKR)를 비교하고, 비교한 값에 의해서 딜레이체인(11)의 지연시간(α)을 다시 조정한다. 상기의 동작이 비교기(14)에 입력되는 피드백클럭신호(CKF)와 기준클럭신호(CKR)의 위상이 같을 때 까지 반복된다.Subsequently, the operation clock signal CK whose delay time α is adjusted is inputted to the delay model 15 again. Next, the comparator 14 compares the feedback clock signal CKF and the reference clock signal CKR in the delay model 15 again, and adjusts the delay time α of the delay chain 11 based on the comparison value. . The above operation is repeated until the phase of the feedback clock signal CKF and the reference clock signal CKR input to the comparator 14 are the same.

비교기(14)에 입력되는 피드백클럭신호(CKF)와 기준클럭신호(CKR)의 위상이 같을 때 위상락킹이 되고, 이 때의 동작클럭(CK)이 반도체 장치의 다른 회로에 입력되어 동작하는데 기준클럭으로 사용된다.When the feedback clock signal CKF input to the comparator 14 and the reference clock signal CKR have the same phase, phase locking is performed, and the operation clock CK at this time is inputted to another circuit of the semiconductor device to operate. Used as a clock.

결국 위상락킹동작이라는 것은 내부클럭신호의 한주기(tCK)에서 내부클럭신호(ICK)를 클럭입력버퍼(10)에서 외부클럭신호(10)가 지연되는 시간인 'd1'과, 데이터출력버퍼(12)에 의해 동작클럭(CK)이 지연되는 시간인 'd2'인 'd1+d2'를 뺀 시간을 찾아서 딜레이체인이 tCK - d1+d2 만큼의 지연시간을 찾는 동작이다.After all, the phase locking operation means 'd1', which is a time for delaying the internal clock signal (ICK) from the clock input buffer 10 to the external clock signal 10 in one cycle tCK of the internal clock signal, and the data output buffer ( 12), the delay chain finds a delay time of tCK-d1 + d2 by finding a time obtained by subtracting 'd1 + d2', which is a time at which the operation clock CK is delayed.

한편, 딜레이체인(11)은 다수의 단위딜레이를 구비하여 비교기(14)로부터 입력되는 값에 의래서 내부클럭신호(ICK)가 동작클럭(CK)으로 되는데 있어서의 통과하게 되는 단위딜레이의 수를 한단씩 증가/감소시키게 된다.On the other hand, the delay chain 11 has a plurality of unit delays, and the number of unit delays that pass through the internal clock signal ICK to become the operation clock CK according to the value input from the comparator 14. It will increase / decrease step by step.

따라서 지연고정루프가 지연고정된 동작클럭(CK)를 찾는데 있어서, 딜레이체인(11)에 구비된 다수의 단위딜레이를 증가/감소시키는 단계가 많으면 많을수록 지연고정루프가 위상락킹동작을 하는데 있어서 많은 시간이 걸리게 된다.Therefore, in finding the operation clock CK in which the delay lock loop is delayed, the more steps to increase / decrease a plurality of unit delays provided in the delay chain 11, the more time the delay lock loop performs the phase locking operation. This takes

또한 지연고정루프에 입력되는 외부클럭신호(CK)의 주파수 범위에 따라서 딜레이체인(11)에 구비되는 단위딜레이의 수가 달라지는데, 외부클럭신호(ECK)의 주파수 범위가 증가하게 되면, 딜레이체인(11)에 구비되는 단위딜레이의 수가 증가하게 된다. 단위딜레이의 수가 증가하게 되면, 지연고정루프가 위상락킹동작을 하는데 있어서 더 많은 시간이 걸리게 될 것이다.In addition, the number of unit delays included in the delay chain 11 varies according to the frequency range of the external clock signal CK input to the delay locked loop. When the frequency range of the external clock signal ECK increases, the delay chain 11 The number of unit delays included in) increases. As the number of unit delays increases, it will take longer for the delay lock loop to perform phase locking.

예를 들어서 d1+d2가 4ns라 하고 외부클럭신호(ECK)의 동작주파수가 200MHz(tCK=5ns)라고 하면, 딜레이체인(11)에서 찾아야할 지연고정시간은 1ns가 된다. 이 때 딜레이체인(11)의 단위딜레이가 0.5ns라고 하면 5단의 단위딜레이가 필요하다.For example, if d1 + d2 is 4ns and the operating frequency of the external clock signal ECK is 200MHz (tCK = 5ns), the delay lock time to be found in the delay chain 11 is 1ns. In this case, if the unit delay of the delay chain 11 is 0.5 ns, five unit delays are required.

또한 외부클럭신호(ECK)의 동작주파수가 100MHz(tCK=10ns)이면, 딜레이체인(11)에서 찾아야할 지연고정시간은 6ns가 되고, 이 경우에는 30단의 단위딜레이가 딜레이체인(11)에 필요하다. 이때 만약 디바이더(13)이내부클럭신호(ICK)를 4분주하여 기준클럭신호(CKR)로 출력한다면 약 4 ×30 =120 클럭이후에 위상락킹이 될 것이다.In addition, if the operating frequency of the external clock signal ECK is 100 MHz (tCK = 10 ns), the delay settling time to be found in the delay chain 11 is 6 ns. In this case, a 30-stage unit delay is applied to the delay chain 11. need. At this time, if the divider 13 divides the internal clock signal ICK by 4 and outputs the reference clock signal CKR, phase locking will occur after about 4x30 = 120 clocks.

따라서 하나의 지연고정루프의 동작주파수 범위가 증가되면 될수록 딜레이체인(11)에 구비되는 단위딜레이의 수가 증가하게 되고, 위상락킹동작을 하는데 있어서는 더 많은 시간이 걸리게 된다.Therefore, as the operation frequency range of one delay locked loop increases, the number of unit delays included in the delay chain 11 increases, and it takes more time to perform the phase locking operation.

한편 달레이체인(11)에 구비되는 단위딜레이를 단위지연시간을 늘리게 되면, 위상락킹된 동작클럭(CK)의 지터(jitter)가 커지게 되며, 단위딜레이의 단위지연시간을 줄이게 되면, 위상락킹된 동작클럭(CK)의 지터(jitter)는 감소되나 많은수의 단위딜레이가 필요하게 된다.On the other hand, when the unit delay provided in the Dalay chain 11 increases the unit delay time, the jitter of the phase locked operation clock CK increases, and when the unit delay time of the unit delay decreases, phase locking occurs. The jitter of the operation clock CK is reduced, but a large number of unit delays are required.

본 발명은 상기의 문제점을 해결하기 위한 제안된 것으로, 위상락킹 시간을 줄이면서도 집적회로의 면적이 줄어든 지연고정루프를 제공하는 것을 특징으로 한다.The present invention has been proposed to solve the above problems, and it is characterized in that it provides a delay locked loop which reduces the area of the integrated circuit while reducing the phase locking time.

도1은 종래기술에 의한 지연고정루프의 블럭구성도.1 is a block diagram of a delay lock loop according to the prior art;

도2는 도1에 도시된 지연고정루프의 동작을 나타내는 블럭구성도.FIG. 2 is a block diagram showing the operation of the delay lock loop shown in FIG.

도3은 본 발명의 바람직한 실시예에 따른 지연고정루프의 블럭구성도.Figure 3 is a block diagram of a delay lock loop according to a preferred embodiment of the present invention.

도4는 도3에 도시된 지연고정루프의 클럭신호 지연조정부를 나타내는 블럭구성도.FIG. 4 is a block diagram showing a clock signal delay adjuster of the delay lock loop shown in FIG.

도5는 도3에 도시된 지연고정루프의 동작을 나타내는 파형도.Fig. 5 is a waveform diagram showing the operation of the delay locked loop shown in Fig. 3;

상기의 과제를 해결하기 위하여 본 발명은 외부클럭신호에 대해 일정한 지연시간을 고정시킨 동작클럭을 출력하는 지연 고정루프에 있어서, 피드백클럭신호와 기준클럭신호의 위상을 비교하는 비교기; 상기 외부클럭신호를 버퍼링한 상기 기준클럭신호를 상기 비교기의 출력결과에 대응하는 지연시간만큼 지연시켜 출력하는딜레이체인; 서로 다른 지연시간을 가지는 다수의 딜레이를 구비하고, 상기 딜레이체인의 출력신호를 상기 다수의 딜레이 중에서 선택된 하나에 통과시켜 상기 동작클럭으로 출력하는 클럭신호 지연조정부; 및 상기 기준클럭신호에 대응하는 동작타이밍이 상기 외부클럭신호에 대하여 지연되는 시간을 모니터링한 지연시간만큼 상기 동작클럭을 지연시켜 상기 피드백클럭신호로 출력하기 위한 지연모델을 구비하는 지연고정루프를 제공한다.In order to solve the above problems, the present invention provides a delay lock loop for outputting an operation clock having a fixed delay time for an external clock signal, a comparator for comparing the phase of the feedback clock signal and the reference clock signal; A delay chain configured to delay the reference clock signal buffering the external clock signal by a delay time corresponding to an output result of the comparator; A clock signal delay adjustment unit having a plurality of delays having different delay times, and outputting the output signal of the delay chain through one selected from the plurality of delays to be output to the operation clock; And a delay model for delaying the operation clock and outputting the feedback clock signal by a delay time that monitors a time when the operation timing corresponding to the reference clock signal is delayed with respect to the external clock signal. do.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도3은 본 발명의 바람직한 실시예에 따른 지연고정루프의 블럭구성도이다.3 is a block diagram of a delay lock loop according to a preferred embodiment of the present invention.

도3을 참조하여 살펴보면, 본 실시예에 따라 외부클럭신호(ICK)에 대해 일정한 지연시간을 고정한 동작클럭을 출력하는 지연 고정루프는 피드백클럭신호와 기준클럭신호의 위상을 비교하는 비교기(600)와, 외부클럭(ECK)을 버퍼링한 내부클럭신호(ICK)를 비교기(600)의 출력결과에 대응하는 지연시간만큼 지연시켜 출력하는 딜레이체인(400)와, 서로 다른 지연시간을 가지는 다수의 딜레이를 구비하여 딜레이체인(400)의 출력신호를 상기 다수의 딜레이 중에서 선택된 하나에 통과시켜 동작클럭(CK)으로 출력하는 클럭신호 지연조정부(100)와, 내부클럭신호(ICK)에 대응하는 동작타이밍이 외부클럭신호(ECK)에 대하여 지연되는 시간을 모니터링한 지연시간만큼 지연시켜 상기 피드백클럭신호(CKF)로 출력하기 위한 지연모델(700)을 구비한다.Referring to FIG. 3, the delay lock loop outputting an operation clock having a fixed delay time with respect to the external clock signal ICK according to the present embodiment is a comparator 600 comparing the phase of the feedback clock signal and the reference clock signal. And a delay chain 400 for delaying and outputting the internal clock signal ICK buffering the external clock ECK by a delay time corresponding to the output result of the comparator 600, and a plurality of delays having different delay times. And a clock signal delay adjusting unit 100 for passing the output signal of the delay chain 400 through one selected from the plurality of delays and outputting it to the operation clock CK, and an operation timing corresponding to the internal clock signal ICK. A delay model 700 is provided for delaying the delayed time with respect to the external clock signal ECK by the monitored delay time and outputting the delayed signal as the feedback clock signal CKF.

또한, 본 실시예에 따른 지연고정루프는 내부클럭신호(ICK)를 분주하여 지연모델(700)로 출력하기 위한 디바이더(200)을 더 구비한다.In addition, the delay lock loop according to the present embodiment further includes a divider 200 for dividing the internal clock signal ICK to output the delay model 700.

또한, 본 실시예에 따른 지연고정루프는 내부클럭신호(ICK)의 주파수를 감지하여 클럭신호 지연선택부(100)에서 다수의 딜레이중 하나의 출력신호를 선택하기 위한 선택신호(S1,S2)를 출력하는 주파수 감지기를 더 구비한다.In addition, the delay lock loop according to the present embodiment senses the frequency of the internal clock signal ICK and selects signals S1 and S2 for selecting one output signal among a plurality of delays by the clock signal delay selector 100. It further comprises a frequency detector for outputting.

도4는 도3에 도시된 지연고정루프의 클럭신호 지연조정부를 나타내는 블럭구성도이다.FIG. 4 is a block diagram showing a clock signal delay adjuster of the delay lock loop shown in FIG.

도4를 참조하여 살펴보면, 클럭신호 지연조정부(100)는 서로 다른 지연시간을 가지는 다수의 딜레이(110 ~ 130)와, 다수의 딜레이(110 ~ 130)중 하나의 출력신호를 선택하여 지연모델(700)로 출력하는 클럭신호 선택부(140)를 구비한다.Referring to FIG. 4, the clock signal delay adjusting unit 100 selects one output signal among a plurality of delays 110 to 130 having different delay times and a plurality of delays 110 to 130 to select a delay model ( And a clock signal selector 140 for outputting to 700.

도5는 도3에 도시된 지연고정루프의 동작을 나타내는 파형도이다. 이하에서는 도3 내지 도5를 참조하여 본 실시예에 따른 지연고정루프의 동작을 살펴본다.FIG. 5 is a waveform diagram showing the operation of the delay locked loop shown in FIG. Hereinafter, the operation of the delay locked loop according to the present embodiment will be described with reference to FIGS. 3 to 5.

먼저 외부클럭신호(ECK)가 클럭입력버퍼(300)에 의해 버퍼링되어 출력되는 내부클럭신호(ICK)는 'd1' 만큼의 지연시간을 가지게 된다. 이어서 디바이더(200)에 의해 내부클럭신호(ICK)가 분주되고, 반전된 신호인 기준클럭신호(CKR)이 비교기(600)로 입력된다.First, the internal clock signal ICK, which is externally buffered by the clock input buffer 300 and output by the clock input buffer 300, has a delay time of 'd1'. Subsequently, the internal clock signal ICK is divided by the divider 200, and the reference clock signal CKR, which is an inverted signal, is input to the comparator 600.

또한 주파수감지기(800)는 내부클럭신호(ICK)의 주파수를 감지하여 선택신호(S1,S2)를 클럭신호 지연조정부(100)로 출력한다. 주파수감지기(800)는 반도체 장치가 주로 동작하는 4가지의 클럭주파수에 대한 정보를 가지고 있어서 이에따라 선택신호(S1,S2)를 출력하게 되는데, 예를 들어 200MHz, 166MHz,133MHz,100MHz에 대한 정보를 가지고 있어서, 입력되는 내부클럭신호(ICK)의 주파수에 따라서 선택신호(S1,S2)를 11,10,01,00 중 하나로 출력하는 것이다.In addition, the frequency detector 800 detects the frequency of the internal clock signal ICK and outputs the selection signals S1 and S2 to the clock signal delay adjusting unit 100. The frequency detector 800 has information on four clock frequencies at which the semiconductor device mainly operates, and accordingly outputs the selection signals S1 and S2. For example, information about 200 MHz, 166 MHz, 133 MHz, and 100 MHz is output. In this case, the select signals S1 and S2 are output to one of 11, 10, 01, and 00 according to the frequency of the internal clock signal ICK.

한편, 내부클럭신호(ICK)는 딜레이체인(400)을 통과하여 클럭신호 지연조정부(100)로 입력되는데, 처음에는 지연시간 없이 입력된다.On the other hand, the internal clock signal (ICK) is passed through the delay chain 400 is input to the clock signal delay adjusting unit 100, which is initially input without a delay time.

클럭신호 지연조정부(100)에서는 다수의 서로다른 지연시간을 가지는 딜레이(110 ~ 130)를 구비하고 있는데, 딜레이체인(400)에서 출력되는 클럭신호(A)는 다수의 딜레이(110 ~ 130)에 의해 서로 다르게 지연된 클럭(CKD1,CKD2,CKD3)으로 되어 클럭신호 선택부(140)로 출력된다. 도5에 도시된 바와 같이 다수의 딜레이(110 ~ 130)에 의해 서로 다르게 지연된 클럭(CKD1,CKD2,CKD3)은 내부클럭신호(ICK)를 각각 dx,dy,dz만큼의 타임잉이 지연한 클럭신호들이다. 또한 여기서는 선택신호(S1,S2)가 '10'으로 출력되어 제2 딜레이(120)에서 출력되는 클럭신호(CKD2)가 선택되어 지연모델(700)로 출력되는 것으로 한다.(B)The clock signal delay adjusting unit 100 includes delays 110 to 130 having a plurality of different delay times, and the clock signals A output from the delay chain 400 are applied to the plurality of delays 110 to 130. As a result, the clocks CKD1, CKD2, and CKD3 are differently delayed, and are output to the clock signal selector 140. As shown in FIG. 5, the clocks CKD1, CKD2, and CKD3 delayed differently by the plurality of delays 110 to 130 have clocks delayed by dx, dy, dz for the internal clock signal ICK, respectively. Signals. In this case, the selection signals S1 and S2 are output as '10', and the clock signal CKD2 output from the second delay 120 is selected and output as the delay model 700. (B)

이어서 클럭신호 선택부(140)는 주파수 감지기(800)에서 출력되는 선택신호(S1,S2)에 의해서 지연된 클럭(CKD1,CKD2,CKD3)과 딜레이체인(400)에서 출력되는 클럭신호(A) 중에서 하나를 선택하여 지연모델(700)로 출력한다.Subsequently, the clock signal selector 140 may include the clocks CKD1, CKD2 and CKD3 delayed by the selection signals S1 and S2 output from the frequency detector 800 and the clock signal A output from the delay chain 400. Select one and output it to the delay model 700.

이어서 지연모델(700)은 클럭신호 지연조정부(100)의 출력신호(B)를 클럭입력버퍼(10)에서 외부클럭신호(10)가 지연되는 시간인 'd1'과, 데이터출력버퍼(12)에 의해 동작클럭(CK)이 지연되는 시간인 'd2'인 'd1+d2'만큼 지연시킨 피드백클럭신호(CKF)를 비교기(600)로 출력한다.Next, the delay model 700 outputs the output signal B of the clock signal delay adjuster 100 to 'd1', which is a time at which the external clock signal 10 is delayed in the clock input buffer 10, and the data output buffer 12. As a result, the feedback clock signal CKF delayed by 'd1 + d2', which is the time at which the operation clock CK is delayed, is outputted to the comparator 600.

따라서 이 때 비교기(600)로 출력되는 피드백클럭신호(CKF)는 내부클럭신호(ICK)를 클럭입력버퍼(10)에서 외부클럭신호(10)가 지연되는 시간인 'd1'과, 데이터출력버퍼(12)에 의해 동작클럭(CK)이 지연되는 시간인 'd2'과, 클럭신호 지연조정부(100)에 의해서 지연된 시간,dy 만큼, 즉 'd1+d2+dy' 만큼 지연시킨 신호이다.Therefore, at this time, the feedback clock signal CKF output to the comparator 600 includes the internal clock signal ICK, 'd1', which is a time at which the external clock signal 10 is delayed from the clock input buffer 10, and the data output buffer. This signal is delayed by 'd2', which is the time at which the operation clock CK is delayed by (12), and by the time, dy, which is delayed by the clock signal delay adjustment unit 100, that is, 'd1 + d2 + dy'.

이어서 비교기(600)는 기준클럭신호(CKR)와, 피드백클럭신호(CKF)의 위상(도5의 X와 Y 참조)을 비교하고, 그 비교한 값을 딜레이체인(11)으로 출력한다. 이 때 기준클럭신호(CKR)와, 피드백클럭신호(CKF)의 위상이 같다면 지연고정루푸의 락킹이 이루어 지는 것이고, 이 때의 클럭신호 지연조정부(100)에서 출력되는 지연고정된 클럭(B)이 내부의 동작클럭(CK)으로 사용된다.Next, the comparator 600 compares the reference clock signal CKR with the phase (see X and Y in FIG. 5) of the feedback clock signal CKF, and outputs the compared value to the delay chain 11. At this time, if the phase of the reference clock signal CKR and the feedback clock signal CKF are the same, the locking of the delay locked loop is performed, and the delay locked clock B output from the clock signal delay adjuster 100 at this time. Is used as the internal operation clock CK.

또한, 비교기(600)에 입력되는 기준클럭신호(CKR)와, 피드백클럭신호(CKF)의 정확하게 위상이 같지 않을 수도 있다. 그러나, 클럭신호 지연조정부(100)에서 이미 내부클럭신호(ICK)의 주파수에 따라서 일정한 시간을 지연시겼기 때문에 거의 비슷한 위상을 가지게 된다.In addition, the phase of the reference clock signal CKR and the feedback clock signal CKF input to the comparator 600 may not be exactly the same. However, since the clock signal delay adjusting unit 100 has already delayed a predetermined time according to the frequency of the internal clock signal ICK, the clock signal delay adjusting unit 100 has a substantially similar phase.

비교기(600)에 입력되는 기준클럭신호(CKR)와 피드백클럭신호(CKF)의 위상이 정확하게 같지 않다면, 비교기(600)의 출력값에 의해서 딜레이체인(600)에서 내부클럭신호(ICK)의 지연값을 조정하여 클럭신호 지연조정부(100)로 출력한다.If the phases of the reference clock signal CKR and the feedback clock signal CKF that are input to the comparator 600 are not exactly the same, the delay value of the internal clock signal ICK in the delay chain 600 is determined by the output value of the comparator 600. Is adjusted to output to the clock signal delay adjustment unit 100.

따라서 본 실시예에 따른 지연고정루프의 비교기(600)로 입력되는 기준클럭신호(CKR)와 피드백클럭신호(CKF)의 위상은 거의 일치하기 때문에 위상락킹 타임이 종래의 지연고정루프에 비하여 현저히 줄어들게 된다. 즉, 비교기(600)에서 처음비교하는 순간 위상락킹이 바로 될 수도 있고, 비교기(600)의 비교값에 따라 딜레이체인(400)에서 지연값을 조정한다고 하더라도 미세한 타이밍만 조정하면 되는 것이다.Therefore, since the phases of the reference clock signal CKR and the feedback clock signal CKF input to the comparator 600 of the delay locked loop according to the present embodiment are substantially identical, the phase locking time is significantly reduced compared to the conventional delay locked loop. do. In other words, phase locking may be performed immediately when the first comparator 600 compares, and even if the delay value is adjusted in the delay chain 400 according to the comparison value of the comparator 600, only fine timing may be adjusted.

따라서 딜레이체인에 구비되는 단위딜레이의 수를 최소화 할 수 있어 전체적으로 지연고정루프의 면적을 크게 줄일 수 있다.Therefore, the number of unit delays provided in the delay chain can be minimized, which can greatly reduce the area of the delay locked loop as a whole.

클럭신호 지연조정부(100)에 구비되는 다수의 딜레이에서 지연되는 지연시간은 반도체 장치가 동작하는 클럭의 주파수에 따라서 정해지게 되는데, 반도체 장치의 동작주파수는 통상 166MHz, 200MHz등으로 정해져 있기 때문에, 주로 동작되는 주파수에 따라서 정하면 된다.The delay time delayed by the plurality of delays provided in the clock signal delay adjusting unit 100 is determined according to the frequency of the clock at which the semiconductor device operates. Since the operating frequency of the semiconductor device is usually set to 166 MHz, 200 MHz, etc., This is determined according to the operating frequency.

또한 종래기술에 의한 지연고정루프의 경우에는 저주파(tCK 20ns ~ 30ns)에서는 엄청난 양의 단위딜레이가 딜레이체인에 필요하여, 사용할 수 없었는데, 본 발명에 의해서 딜레이체인에 구비되는 단위딜레이의 수를 증가시키기 않아도, 저주파용 딜레이를 클럭신호 지연조정부에 구비하게 되면 저주파에서 지연고정루프의 사용이 가능하게 되었다. 통상 테스트시에만 사용되는 저주파를 위해 딜레이체인에 많은 수의 단위딜레이를 구비할 수 없었기 때문에 테스트시에는 지연고정루프를 사용할 수 없었는데, 본 발명에 의해서 테스트시에도 지연고정루프를 사용할 수 있게 되었다.In addition, in the case of a delayed fixed loop according to the prior art, a large amount of unit delay was not needed in the delay chain at low frequencies (tCK 20ns to 30ns), but the number of unit delays included in the delay chain was increased by the present invention. Even if a low frequency delay is provided in the clock signal delay adjustment unit, the delay locked loop can be used at a low frequency. Since the delay chain could not be provided with a large number of unit delays for the low frequency used only in the normal test, the delay locked loop could not be used in the test, but the delay locked loop could be used in the test.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의해서 지연고정루프의 동작클럭(CK)을 지연고정하는 시간을 종래보다 크게 줄일 수 있어 반도체 장치의 동작속도를 향상시킬 수 있고, 딜레이체인에 구비되는 단위딜레이의 수를 크게 줄일 수 있어서, 지연고정루프의 회로면적을 크게 줄일 수 있다. 또한, 본 발명에 의해서 지연고정루프를 지연고정루프의 동작주파수 범위가 크게 증대되었다.According to the present invention, the time for delaying the operation clock CK of the delay lock loop can be significantly reduced compared to the conventional method, and thus the operating speed of the semiconductor device can be improved, and the number of unit delays in the delay chain can be greatly reduced. Therefore, the circuit area of the delay locked loop can be greatly reduced. In addition, the operation frequency range of the delay locked loop is greatly increased by the present invention.

Claims (4)

외부클럭신호에 대해 일정한 지연시간을 고정시킨 동작클럭을 출력하는 지연 고정루프에 있어서,In the delay lock loop for outputting an operation clock with a fixed delay time for the external clock signal, 피드백클럭신호와 기준클럭신호의 위상을 비교하는 비교기;A comparator for comparing phases of the feedback clock signal and the reference clock signal; 상기 외부클럭신호를 버퍼링한 상기 기준클럭신호를 상기 비교기의 출력결과에 대응하는 지연시간만큼 지연시켜 출력하는 딜레이체인;A delay chain configured to delay the reference clock signal buffering the external clock signal by a delay time corresponding to an output result of the comparator; 서로 다른 지연시간을 가지는 다수의 딜레이를 구비하고, 상기 딜레이체인의 출력신호를 상기 다수의 딜레이 중에서 선택된 하나에 통과시켜 상기 동작클럭으로 출력하는 클럭신호 지연조정부; 및A clock signal delay adjustment unit having a plurality of delays having different delay times, and outputting the output signal of the delay chain through one selected from the plurality of delays to be output to the operation clock; And 상기 기준클럭신호에 대응하는 동작타이밍이 상기 외부클럭신호에 대하여 지연되는 시간을 모니터링한 지연시간만큼 상기 동작클럭을 지연시켜 상기 피드백클럭신호로 출력하기 위한 지연모델Delay model for outputting the feedback clock signal by delaying the operation clock by a delay time of monitoring the time that the operation timing corresponding to the reference clock signal is delayed with respect to the external clock signal 을 구비하는 지연고정루프.Delay fixed loop having a. 제 1 항에 있어서,The method of claim 1, 상기 클럭신호 지연조정부는The clock signal delay adjustment unit 서로 다른 지연시간을 가지는 상기 다수의 딜레이와, 상기 다수의 딜레이중 하나의 출력신호를 선택하여 상기 지연모델로 출력하는 클럭신호 선택부를 구비하는 것을 특징으로 하는 지연고정루프.And a plurality of delays having different delay times, and a clock signal selector for selecting one output signal from among the plurality of delays and outputting the output signal to the delay model. 제 2 항에 있어서,The method of claim 2, 상기 내부클럭신호를 분주하여 상기 지연모델로 출력하기 위한 디바이더 수단을 더 구비하는 것을 특징으로 하는 지연고정루프.And a divider means for dividing the internal clock signal and outputting the internal clock signal to the delay model. 제 2 항에 있어서,The method of claim 2, 상기 내부클럭신호의 주파수를 감지하여 상기 클럭신호 지연선택부에서 상기 다수의 딜레이중 하나의 출력신호를 선택하기 위한 선택신호를 출력하는 주파수 감지기를 더 구비하는 것을 특징으로 하는 지연고정루프.And a frequency detector for detecting a frequency of the internal clock signal and outputting a selection signal for selecting one output signal of the plurality of delays by the clock signal delay selection unit.
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