KR20060073747A - Negative pumping voltage genernating circuit for wordline-off in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 워드라인 오프용 음전위 펌핑전압 생성회로에 관한 것이다. 본 발명은 별도의 클램핑 회로를 필요로 하지 않는 반도체 메모리 소자의 워드라인-오프용 음전위 펌핑전압 생성회로를 제공하는데 그 목적이 있다. 본 발명에서는 워드라인-오프용 음전위 펌핑전압(VBBW) 전압 생성회로의 트랜스퍼 NMOS 트랜지스터는 벌크 바이어스를 기존의 VBBW 셀프 바이어스에서 접지전압(VSS) 바이어스로 변경하였다. 이에 따라, VBBW단의 전압 레벨이 과도하게 낮아지면 VSS단과 VBBW단 사이에 존재하는 기생 P-N 다이오드가 턴온되어 VSS단으로부터 VBBW단으로 전류가 흐르게 되어 추가적인 VBBW단의 전압 강하를 방지해준다. 이처럼 본 발명에서는 트랜스퍼 NMOS 트랜지스터가 셀프 클램핑 기능을 수행하므로 별도의 클램핑 회로를 사용하지 않아도 된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly to a negative potential pumping voltage generation circuit for word line off of semiconductor memory devices. An object of the present invention is to provide a negative potential pumping voltage generation circuit for word line-off of a semiconductor memory device that does not require a separate clamping circuit. In the present invention, the transfer NMOS transistor of the word line-off negative potential pumping voltage (VBBW) voltage generation circuit changes the bulk bias from the conventional VBBW self bias to the ground voltage (VSS) bias. Accordingly, if the voltage level of the VBBW stage is excessively lowered, the parasitic PN diode existing between the VSS stage and the VBBW stage is turned on so that a current flows from the VSS stage to the VBBW stage, thereby preventing additional voltage drop of the VBBW stage. As such, in the present invention, since the transfer NMOS transistor performs a self clamping function, a separate clamping circuit is not required.

반도체 메모리, 워드라인-오프, 음전위 펌핑전압, 셀프 클램핑, 벌크 바이어스Semiconductor Memory, Wordline-Off, Negative Potential Pumping Voltage, Self Clamping, Bulk Bias

Description

반도체 메모리 소자의 워드라인-오프용 음전위 펌핑전압 생성회로{NEGATIVE PUMPING VOLTAGE GENERNATING CIRCUIT FOR WORDLINE-OFF IN SEMICONDUCTOR DEVICE} NEGATIVE PUMPING VOLTAGE GENERNATING CIRCUIT FOR WORDLINE-OFF IN SEMICONDUCTOR DEVICE}             

도 1은 기존의 VBBW 전압 생성회로의 트랜스퍼 NMOS 트랜지스터의 활성영역 및 전압 인가 구성을 개략적으로 나타낸 도면.1 is a view schematically showing an active region and a voltage application configuration of a transfer NMOS transistor of a conventional VBBW voltage generation circuit.

도 2는 상기 도 1의 회로도.2 is a circuit diagram of FIG. 1.

도 3은 VBBW 전압 생성회로의 클램핑 회로를 나타낸 회로도.3 is a circuit diagram showing a clamping circuit of the VBBW voltage generating circuit.

도 4는 본 발명의 일 실시예에 따른 VBBW 전압 생성회로의 트랜스퍼 NMOS 트랜지스터의 활성영역 및 전압 인가 구성을 개략적으로 나타낸 도면.4 is a diagram schematically showing an active region and a voltage application configuration of a transfer NMOS transistor of a VBBW voltage generation circuit according to an embodiment of the present invention.

도 5는 상기 도 4의 회로도.
5 is a circuit diagram of FIG. 4.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

p1boot : 네가티브 바이어스p1boot: negative bias

p2boot : 스위칭 제어신호
p2boot: switching control signal

본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 워드라인 오프용 음전위 펌핑전압 생성회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly to a negative potential pumping voltage generation circuit for word line off of semiconductor memory devices.

반도체 메모리 소자를 구성하는 회로 선폭의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.As the continuous scaling down of the circuit line width constituting the semiconductor memory device proceeds, the lowering of the power supply voltage is accelerated, and accordingly, a design technique for satisfying the performance required in a low voltage environment is required.

이러한 저전원전압 환경하에서 대부분의 반도체 메모리 소자는 전원전압(외부전압)을 이용하여 동작하는 경우에 발생하는 전압 손실을 보상하고, 정상적인 데이터를 유지할 수 있도록 전원전압에 비해 일정 정도 높은 레벨을 가지는 승압전압(고전위 펌핑전압, Vpp)을 필요로 한다. 특히, DRAM에서는 워드라인이 선택될 때 구동전압으로 Vpp 전압을 사용하고 있다.Under such a low power supply voltage environment, most semiconductor memory devices have a voltage level higher than that of the power supply voltage to compensate for voltage loss occurring when operating using a power supply voltage (external voltage) and to maintain normal data. Voltage (high potential pumping voltage, Vpp) is required. In particular, DRAM uses a Vpp voltage as a driving voltage when a word line is selected.

한편, DRAM 셀의 리프레시 특성과 게이트 전극(워드라인)에의 Vpp 전압 인가에 따른 셀 게이트 산화막의 신뢰성 향상을 위하여 워드라인 오프용 구동 전압으로 접지전압(VSS)에 비해 낮은 전압 레벨을 갖는 음전위 펌핑전압(VBBW)을 인가하는 네가티브 워드라인 기술이 적용되고 있다.On the other hand, a negative potential pumping voltage having a voltage level lower than that of the ground voltage VSS as a driving voltage for the word line off in order to improve the refresh characteristics of the DRAM cell and the reliability of the cell gate oxide film according to the Vpp voltage applied to the gate electrode (word line). Negative wordline technology that applies (VBBW) is being applied.

VBBW 전압 생성회로는 통상적인 백바이어스 전압(VBB) 생성회로와 유사하게, 게이트 펌핑 캐패시터와 트랜스퍼 NMOS 트랜지스터를 사용하여 발진주기 동안 VBBW단을 네가티브 레벨로 낮추는 회로이다.The VBBW voltage generation circuit is a circuit for lowering the VBBW stage to a negative level during the oscillation period by using a gate pumping capacitor and a transfer NMOS transistor, similar to a conventional back bias voltage (VBB) generation circuit.

도 1은 기존의 VBBW 전압 생성회로의 트랜스퍼 NMOS 트랜지스터의 활성영역 및 전압 인가 구성을 개략적으로 나타낸 것이며, 도 2는 상기 도 1의 회로도이다. FIG. 1 schematically shows an active region and a voltage application configuration of a transfer NMOS transistor of a conventional VBBW voltage generation circuit, and FIG. 2 is a circuit diagram of FIG.                         

도 1을 참조하면, P 기판 내에 딥 N웰이 형성되어 있으며, 딥 N웰에 내에 P웰이 형성되어 있으며, P웰 영역에 트랜스퍼 NMOS 트랜지스터의 소오스/드레인 및 게이트가 형성되어 있다. 이때, 트랜스퍼 NMOS 트랜지스터의 소오스에는 VBBW가 인가되며, 트랜스퍼 NMOS 트랜지스터의 게이트에는 스위칭 제어신호 p2boot가 인가되며, 트랜스퍼 NMOS 트랜지스터의 드레인에는 네가티브 바이어스 p1boot가 인가된다. 한편, 벌크 바이어스는 VBBW 전압으로 셀프 바이어스 되어 있으며, P웰과 딥 N웰에 의한 다이오드가 턴온되지 않도록(역바이어스) 딥 N웰에는 전원전압(VDD)이 인가된다.Referring to FIG. 1, a deep N well is formed in a P substrate, a P well is formed in a deep N well, and a source / drain and a gate of a transfer NMOS transistor are formed in the P well region. At this time, VBBW is applied to the source of the transfer NMOS transistor, the switching control signal p2boot is applied to the gate of the transfer NMOS transistor, and negative bias p1boot is applied to the drain of the transfer NMOS transistor. On the other hand, the bulk bias is self-biased to the VBBW voltage, and the power supply voltage VDD is applied to the deep N well so that the diodes caused by the P well and the deep N well are not turned on (reverse bias).

그런데, 스위칭 제어신호 p2boot가 활성화되어 트랜스퍼 NMOS 트랜지스터가 턴온되면 채널 및 벌크 접합(P+)을 통해서 네가티브 바이어스 p1boot에 의해 공급되는 전자가 VBBW단으로 이동하여 VBBW 레벨의 감소가 발생하게 된다. 도 1에서 화살표는 전류 방향을 나타낸 것이다.However, when the switching control signal p2boot is activated and the transfer NMOS transistor is turned on, electrons supplied by the negative bias p1boot through the channel and bulk junction P + move to the VBBW stage, whereby a decrease in the VBBW level occurs. Arrows in FIG. 1 indicate the current direction.

VBBW단의 전압 레벨이 과도하게 낮아지는 경우에는 -0.7V 이하로 감소하게 되는데, 이처럼 VBBW단의 전압 레벨이 과도하게 낮아지면 해당 워드라인이 활성화 되었을 때 반응 속도가 늦어지는 문제점이 발생하며, 이를 방지하기 위하여 VBBW 레벨이 일정 레벨 이하로 낮아지면 VSS단에서 VBBW단으로 전류가 흐르도록 하는 클램핑 회로를 적용하고 있다.If the voltage level of the VBBW stage is excessively lowered, the voltage decreases below -0.7V. If the voltage level of the VBBW stage is excessively lowered, the reaction rate becomes slow when the corresponding word line is activated. In order to prevent this, a clamping circuit is applied so that current flows from the VSS stage to the VBBW stage when the VBBW level is lowered below a certain level.

도 3은 VBBW 전압 생성회로의 클램핑 회로를 나타낸 회로도이다.3 is a circuit diagram illustrating a clamping circuit of a VBBW voltage generation circuit.

도 3을 참조하면, VBBW 전압 생성회로의 클램핑 회로는 그 소오스가 VBBW단에 연결되고, 그 게이트와 드레인이 VSS단에 연결된 NMOS 트랜지스터로 구현할 수 있으며, 이 회로는 VBBW단의 전압 레벨이 NMOS 트랜지스터의 문턱전압 이하로 낮아지면 NMOS 트랜지스터가 턴온되어 VSS단으로부터 VBBW단으로 전류를 흘려 VBBW단의 전압 레벨이 추가적으로 강하하는 것을 방지하게 된다.Referring to FIG. 3, the clamping circuit of the VBBW voltage generation circuit may be implemented as an NMOS transistor whose source is connected to the VBBW terminal and its gate and drain are connected to the VSS terminal. When the voltage falls below the threshold voltage, the NMOS transistor is turned on to flow a current from the VSS terminal to the VBBW terminal, thereby preventing the voltage level of the VBBW terminal from falling further.

전술한 바와 같이 종래기술에 따른 VBBW 전압 생성회로는 트랜스퍼 NMOS 트랜지스터에 의한 VBBW단의 과도한 전압 강하를 방지하기 위해서 클램핑 회로의 적용이 필수적인 바, 이러한 클램핑 회로의 추가적인 사용에 의한 회로 면적 상의 부담이 수반되는 문제점이 있다.
As described above, in the VBBW voltage generation circuit according to the prior art, it is necessary to apply a clamping circuit to prevent excessive voltage drop of the VBBW stage by a transfer NMOS transistor, and the burden on the circuit area due to the additional use of the clamping circuit is accompanied. There is a problem.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 별도의 클램핑 회로를 필요로 하지 않는 반도체 메모리 소자의 워드라인-오프용 음전위 펌핑전압 생성회로를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a negative potential pumping voltage generation circuit for word line-off of a semiconductor memory device that does not require a separate clamping circuit.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 메모리 소자의 워드라인-오프용 음전위 펌핑전압 생성회로에 있어서, 실리콘 기판 상의 P웰 영역에 소오스/드레인 및 게이트가 배치되며, 상기 소오스에 워드라인-오프용 음전위 펌핑전압단이 연결되고, 상기 드레인에 네가티브 바이어스가 인가되고, 상기 게이트에 스위칭 제어신호가 인가되며, 상기 P웰(벌크)에 접지전압이 인가되는 트랜스퍼 NMOS 트랜지스터를 구비하는 반도체 메모리 소자의 워드라인-오프 용 음전위 펌핑전압 생성회로가 제공된다.According to an aspect of the present invention for achieving the above technical problem, in the negative potential pumping voltage generation circuit for the word line-off of the semiconductor memory device, the source / drain and the gate is disposed in the P well region on the silicon substrate, A transfer NMOS transistor having a negative line pumping voltage terminal for word line-off connected to a source, a negative bias applied to the drain, a switching control signal applied to the gate, and a ground voltage applied to the P well (bulk) A negative potential pumping voltage generation circuit for word line-off of a semiconductor memory device is provided.

바람직하게, 상기 실리콘 기판은 P 타입이며, 상기 P웰을 포함하는 딥 N웰을 더 구비한다.Preferably, the silicon substrate is a P type, and further includes a deep N well including the P well.

나아가, 상기 딥 N웰에 전원전압(VDD)을 인가하는 것이 바람직하다.Further, it is preferable to apply a power supply voltage VDD to the deep N well.

본 발명에서는 워드라인-오프용 음전위 펌핑전압(VBBW) 전압 생성회로의 트랜스퍼 NMOS 트랜지스터는 벌크 바이어스를 기존의 VBBW 셀프 바이어스에서 접지전압(VSS) 바이어스로 변경하였다. 이에 따라, VBBW단의 전압 레벨이 과도하게 낮아지면 VSS단과 VBBW단 사이에 존재하는 기생 P-N 다이오드가 턴온되어 VSS단으로부터 VBBW단으로 전류가 흐르게 되어 추가적인 VBBW단의 전압 강하를 방지해준다. 이처럼 본 발명에서는 트랜스퍼 NMOS 트랜지스터가 셀프 클램핑 기능을 수행하므로 별도의 클램핑 회로를 사용하지 않아도 된다.
In the present invention, the transfer NMOS transistor of the word line-off negative potential pumping voltage (VBBW) voltage generation circuit changes the bulk bias from the conventional VBBW self bias to the ground voltage (VSS) bias. Accordingly, if the voltage level of the VBBW stage is excessively lowered, the parasitic PN diode existing between the VSS stage and the VBBW stage is turned on so that a current flows from the VSS stage to the VBBW stage, thereby preventing additional voltage drop of the VBBW stage. As such, in the present invention, since the transfer NMOS transistor performs a self clamping function, a separate clamping circuit is not required.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 4는 본 발명의 일 실시예에 따른 VBBW 전압 생성회로의 트랜스퍼 NMOS 트랜지스터의 활성영역 및 전압 인가 구성을 개략적으로 나타낸 것이며, 도 5는 상기 도 4의 회로도이다.FIG. 4 schematically shows an active region and a voltage application configuration of a transfer NMOS transistor of a VBBW voltage generation circuit according to an embodiment of the present invention, and FIG. 5 is a circuit diagram of FIG.

도 4를 참조하면, P 기판 내에 딥 N웰이 형성되어 있으며, 딥 N웰에 내에 P웰이 형성되어 있으며, P웰 영역에 트랜스퍼 NMOS 트랜지스터의 소오스/드레인 및 게이트가 형성되어 있다. 이때, 트랜스퍼 NMOS 트랜지스터의 소오스에는 VBBW가 인가되며, 트랜스퍼 NMOS 트랜지스터의 게이트에는 스위칭 제어신호 p2boot가 인가되며, 트랜스퍼 NMOS 트랜지스터의 드레인에는 네가티브 바이어스 p1boot가 인가된다. 한편, 벌크 바이어스는 VSS 전압으로 바이어스 되어 있으며, P웰과 딥 N웰에 의한 다이오드가 턴온되지 않도록(역바이어스) 딥 N웰에는 전원전압(VDD)이 인가된다.Referring to FIG. 4, a deep N well is formed in a P substrate, a P well is formed in a deep N well, and a source / drain and a gate of a transfer NMOS transistor are formed in the P well region. At this time, VBBW is applied to the source of the transfer NMOS transistor, the switching control signal p2boot is applied to the gate of the transfer NMOS transistor, and negative bias p1boot is applied to the drain of the transfer NMOS transistor. On the other hand, the bulk bias is biased by the VSS voltage, and the power supply voltage VDD is applied to the deep N well so that the diodes of the P well and the deep N well are not turned on (reverse bias).

본 실시예에 따른 VBBW 전압 생성회로의 트랜스퍼 NMOS 트랜지스터는 벌크 바이어스를 기존의 VBBW 셀프 바이어스에서 VSS 바이어스로 바꾸었음을 도 2 및 도 5를 참조하면 쉽게 알 수 있다.Referring to FIGS. 2 and 5, the transfer NMOS transistor of the VBBW voltage generation circuit according to the present embodiment has changed the bulk bias from the conventional VBBW self bias to the VSS bias.

상기와 같이 VBBW 전압 생성회로의 트랜스퍼 NMOS 트랜지스터를 구성하는 경우의 동작을 살펴본다.The operation in the case of configuring the transfer NMOS transistor of the VBBW voltage generation circuit as described above will be described.

스위칭 제어신호 p2boot가 활성화되어 트랜스퍼 NMOS 트랜지스터가 턴온되면 채널 및 벌크 접합(P+)을 통해서 네가티브 바이어스 p1boot에 의해 공급되는 전자가 VBBW단으로 이동하여 VBBW 레벨의 감소가 발생하게 된다. 이는 종래기술과 마찬가지이다.When the switching control signal p2boot is activated and the transfer NMOS transistor is turned on, electrons supplied by the negative bias p1boot through the channel and bulk junction (P +) move to the VBBW stage to cause a decrease in the VBBW level. This is the same as in the prior art.

한편, VBBW단의 전압 레벨이 과도하게 낮아져 -0.7V 이하로 떨어지게 되면, VSS단과 VBBW단 사이에 존재하는 P-N 다이오드가 턴온되어 VSS단으로부터 VBBW단으로 전류가 흐르게 된다(화살표는 전류 경로를 나타냄). 즉, VBBW단의 전압 레벨이 -0.7 이하로 떨어지지 않도록 셀프 클램핑하게 되며, 이에 따라 별도의 클램핑 회로를 사용하지 않아도 된다. On the other hand, if the voltage level of the VBBW stage becomes excessively low and falls below -0.7V, the PN diode existing between the VSS stage and the VBBW stage is turned on so that current flows from the VSS stage to the VBBW stage (arrow indicates a current path). . That is, the self-clamping is performed so that the voltage level of the VBBW stage does not fall below -0.7, thus eliminating the need for a separate clamping circuit.                     

또한, 트랜스퍼 NMOS 트랜지스터의 벌크 바이어스를 기존의 VBBW 대신 VSS를 사용하면 트랜스퍼 NMOS 트랜지스터의 문턱전압(Vt)이 낮아지므로 채널 전류가 증가하여 트랜스퍼 NMOS 트랜지스터의 레벨 트랜스퍼 효율도 증가하게 된다.
In addition, if the bulk bias of the transfer NMOS transistor is VSS instead of the conventional VBBW, the threshold voltage Vt of the transfer NMOS transistor is lowered, thereby increasing the channel current, thereby increasing the level transfer efficiency of the transfer NMOS transistor.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

전술한 본 발명은 VBBW 전압 생성회로의 트랜스퍼 NMOS 트랜지스터의 벌크 바이어스로서 기존의 VBBW 대신 VSS를 사용함으로써 기생 다이오드에 의한 셀프 클램핑 효과를 얻을 수 있어 별도의 클램핑 회로를 사용할 필요가 없으며, 이에 따라 레이아웃 면적 저감에 따른 셀 효율(cell efficiency) 및 넷 다이(net die) 증대를 꾀할 수 있다.
According to the present invention, the self clamping effect of the parasitic diode can be obtained by using VSS instead of the existing VBBW as the bulk bias of the transfer NMOS transistor of the VBBW voltage generation circuit, thereby eliminating the need for a separate clamping circuit. Cell efficiency and net die increase due to the reduction can be achieved.

Claims (3)

반도체 메모리 소자의 워드라인-오프용 음전위 펌핑전압 생성회로에 있어서,A negative potential pumping voltage generation circuit for word line-off of a semiconductor memory device, 실리콘 기판 상의 P웰 영역에 소오스/드레인 및 게이트가 배치되며, 상기 소오스에 워드라인-오프용 음전위 펌핑전압단이 연결되고, 상기 드레인에 네가티브 바이어스가 인가되고, 상기 게이트에 스위칭 제어신호가 인가되며, 상기 P웰(벌크)에 접지전압이 인가되는 트랜스퍼 NMOS 트랜지스터를 구비하는 반도체 메모리 소자의 워드라인-오프용 음전위 펌핑전압 생성회로.A source / drain and a gate are disposed in a P well region on a silicon substrate, a negative potential pumping voltage terminal for word line-off is connected to the source, a negative bias is applied to the drain, and a switching control signal is applied to the gate. And a negative voltage pumping voltage generation circuit for a word line-off of a semiconductor memory device including a transfer NMOS transistor to which a ground voltage is applied to the P well (bulk). 제1항에 있어서,The method of claim 1, 상기 실리콘 기판은 P 타입이며, 상기 P웰을 포함하는 딥 N웰을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 워드라인-오프용 음전위 펌핑전압 생성회로.And the silicon substrate is a P type, and further includes a deep N well including the P well. 제2항에 있어서,The method of claim 2, 상기 딥 N웰에 전원전압(VDD)이 인가되는 것을 특징으로 하는 반도체 메모리 소자의 워드라인-오프용 음전위 펌핑전압 생성회로.A negative voltage pumping voltage generation circuit for a word line-off of a semiconductor memory device, characterized in that a power supply voltage VDD is applied to the deep N well.
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