KR20060071372A - 비트 동기화 검출장치 - Google Patents

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KR20060071372A
KR20060071372A KR1020057022459A KR20057022459A KR20060071372A KR 20060071372 A KR20060071372 A KR 20060071372A KR 1020057022459 A KR1020057022459 A KR 1020057022459A KR 20057022459 A KR20057022459 A KR 20057022459A KR 20060071372 A KR20060071372 A KR 20060071372A
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아알베르트 스텍
코르넬리스 엠. 셰프
콘스탄트 피. 엠. 제이. 바겐
요세푸스 에이. 에이치. 엠. 칼만
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

주기적인 시간간격의 대략 시작시간 레퍼런스에서 주기적으로 리세트되도록 시간에 대한 신호를 적분하는 적분수단과, 그 주기적인 시간간격의 대략 종료시간 레퍼런스에서 상기 적분된 신호(int)를 주기적으로 샘플링 및 홀딩하여 또 다른 신호(fs)를 전달하는 샘플 앤 홀드회로(SH)를 구비한 신호에 있는 정보를 검출하기 위한 검출장치. 상기 검출장치는, 입력이 또 다른 신호(fs)를 수신하도록 연결된 신호 시간 지연소자로 이루어진 체인(CHDL)과, 상기 체인(CHDL)의 신호탭에 연결된 합성 입력을 갖는 합성수단(CBMNS)을 구비하고, 합성 입력의 수와, 상기 합성 입력과 상기 체인(CHDL)의 신호탭과의 결합 위치는 그 신호에서의 정보에 대응한다.
광 디스크, 검출장치, 비트 동기화, 샘플 앤 홀드회로, 합성수단

Description

비트 동기화 검출장치{BIT SYNCHRONIZATION DETECTION MEANS}
본 발명은, 신호에 있는 정보를 검출하는 검출장치에 관한 것으로, 주기적인 시간간격의 대략 시작시간 레퍼런스에서 주기적으로 리세트되도록 시간에 대한 신호를 적분하는 적분수단과, 그 주기적인 시간간격의 대략 종료시간 레퍼런스에서 상기 적분된 신호를 주기적으로 샘플링 및 홀딩하여 또 다른 신호를 전달하는 샘플 앤 홀드회로를 구비한 검출장치에 관한 것이다.
상기 검출장치는, 도 1에 도시된 것과 같은 종래의 일반적인 상태에 공지되어 있다. 이 공지된 검출장치는, 여러 가지 목적을 위해 사용될 수 있다. 도 1의 예시에서는, 광 디스크 등의 디스크로부터 생기는 소위 워블신호 wbl에 있는 어드레스 데이터를 검출하는데 사용된다. 도 1의 종래의 검출장치는, 상기 워블신호 wbl을 워블 기준신호 wblrf와 곱하여, 곱셈의 결과인 신호 s를 공급하는 곱셈기 M과, 그 신호 s를 수신하고 적분의 결과인 적분신호 int를 공급하도록 연결된 적분수단 INT와, 상기 적분신호 int를 수신하여 결과로서 또 다른 신호 fs를 공급하도록 연결된 샘플 앤 홀드회로 SH와, 상기 또 다른 신호 fs를 수신하여 비교출력신호 cmp를 공급하도록 연결된 비교기 CMP를 구비한다. 상기 신호 s는 상기 적분수단 INT에 직접 연결되어도 되어, 아날로그 도메인에서 적분이 수행된다. 이와는 달리, 상기 신호 s는 먼저 아날로그 대 디지털 변환기 ADC에 의해 디지털화된 후 적분수 단 INT에 연결되어서, 디지털 도메인에서 적분이 수행된다.
상기에서 적분수단 INT와 샘플 앤 홀드회로 SH의 조합은 종종 "적분 덤프 (integrate and dump) 필터"라고 나타낸다는 것을 주목한다.
도 1에 도시된 것과 같은 종래의 검출장치는, 도 2에 도시된 것과 같은 신호도 I,II,III,IV 및 V와 관련하여 더욱 설명된다. 본 예시에서는, 또 비트싱크(bitsync)라고 나타낼 워블신호 wbl에 있는 동기화 비트의 검출을 입증한다. 신호도 I는, 워블신호 wbl을 나타낸다. 그것은 시각 t0과 t3 사이의 3개의 연속적인 사인파 주기에서 시작한다. 이 주기 뒤에는 시각 t3과 t4 사이의 반전된 사인파 주기가 온다. 이러한 반전된 사인파 주기는, 비트싱크이다. 시각 t4에서 t7까지 상기 워블신호 wbl은, 다시 말하면 마치 비트싱크가 일어나지 않는 것처럼, 정상적으로 연속된다. 또한, 시각 t7과 t8 사이에서, 비트싱크는 워블신호 wbl에 존재한다. 신호도 II는 실제 워블신호 wbl과 같은 워블 기준신호 wblrf를 나타내어, 각 비트싱크는 단조워블신호가 얻어지는 비반전 사인파 주기로 대체된다. 상기 워블 기준신호 wblrf의 생성은, 모든 공지된 방법, 이를테면 PLL(위상동기루프)에 의해 수행되어도 된다. 신호도 III는, 워블신호 wbl과 워블 기준신호 wblrf의 수학적인 곱셈인 신호 s를 나타낸다. 상기 신호 s는 워블신호 wbl에서의 비트싱크동안 네가티브만 된다. 따라서, 비트싱크의 검출은, 원리상 그 신호 s를 직접 비교기에 연결하여서 가능하다. 실제로, 그러나, 상기 신호 s의 형태는, 신호도 III에 나타낸 것처럼 이상적이지는 않다. 일부의 경우, 상기 신호 s는 (매우) 시끄러운 신호이다. 이 때문 에, 비교기는 잘못된 비트싱크를 검출하기도 한다. 이 때문에, 상기 신호 s는 처음에 주기적으로 적분된다. 그 적분된 신호 int는 신호도 IV에 도시되어 있다. 하나의 시간간격 Ti의 길이는, 하나의 사인파 주기에 해당한다. 시간 간격 Ti의 시작시간과 종료시간은, 각각 TB와 TE로 나타낸다. 각 시작시간 TB에 대해서, 상기 적분수단 INT는 시작/리세트 신호 STRS에 의해 리세트되고(도 1 참조), 샘플 앤 홀드회로 SH는 홀딩 상태로 들어간다. 각 종료시간 TE 바로 (아주 가깝기) 전에 샘플 앤 홀드회로 SH는 샘플링 상태로 들어간다. 그 결과의 또 다른 신호 fs는 상기 샘플 앤 홀드회로에 의해 공급되고, 신호도 V에 나타내어져 있다. 이러한 적분신호 fs가 비교기 CMP에 연결되는 경우, 더욱 신뢰성이 있는 비트싱크 검출이 가능하다.
종종 상기 적분신호 int는 아주 많은 잡음으로 부담을 더 받게되어, 비교기 cmp는 잘못 판단할 수 있어, 비트싱크를 잘못 검출하거나 비트싱크를 잃어버릴 수 있다.
따라서, 본 발명의 목적은, 비트싱크에 대한 정확한 위치를 검출하는 신뢰성을 증가시키는 비트싱크 검출장치를 제공하는데 있다.
이를 위해, 본 발명에 따른 서두에 기재된 형태의 검출장치는, 입력이 또 다른 신호를 수신하도록 연결된 신호 시간 지연소자로 이루어진 체인(chain)과, 상기 체인의 신호탭에 연결된 합성 입력을 갖는 합성수단을 구비하고, 합성 입력의 수와, 상기 합성 입력과 상기 체인의 신호탭과의 결합 위치는 그 신호에 있는 정보에 대응하는 것을 특징으로 한다.
실제, 종래의 검출수단에서 사용된 비교기는, 신호시간 지연소자로 이루어진 체인과 상기 합성수단으로 대체된다. 그렇게 함으로써, 비트싱크를 대다수의 워블 주기를 고려하여 결정하는 것이 가능하므로, (통계적인) 계산을 실행할 수 있다. 신호탭으로의 합성 입력의 적절한 결합은, 상기 신호에서의 정보 특징으로 결정된다. 그래서, 비트싱크 또는, 정보의 다른 특수한 특징을 검출하는 "패턴 정합 원리"를 실행할 수 있다. 종래의 검출장치에서, 워블신호에 비트싱크가 있는지의 여부의 판단은 각 워블주기(사인파 주기) 후에 행해진다. 이것은, 대다수의 워블주기를 고려한 새로운 검출장치와 대조적이다. 이 때문에, 보다 신뢰성 있는 비트싱크 검출이 (증가된 S/N비로 인해) 가능하다.
본 발명의 일 실시예는, 상기 정보가 비트 동기화 부분 후의 워드 동기화 부분이나, 비트 동기화 부분 후의 복수의 가능한 형태의 데이터 비트 부분들 중 하나의 데이터 비트 부분을 구비하는 것을 특징으로 하고, 또 상기 합성수단이 상기 비트 동기화 부분 후의 워드 동기화 부분에 대응하는 합성출력신호를 전달하고, 각 비트 동기화 부분 후의 가능한 형태의 데이터 비트 부분마다 합성출력신호를 전달하는 것을 특징으로 한다.
보통, 2가지 형태의 데이터 비트 부분이 있는데, 하나의 데이터 비트 부분은 논리적인 "0"을 나타내고, 하나의 데이터 비트 부분은 논리적인 "1"을 나타낸다. 이들 형태의 데이터 비트 부분을 추가로 데이터 ZERO 및 데이터 ONE로 각각 나타낸다.
본 발명의 다른 실시예는, 상기 검출장치가, 모든 합성출력신호를 처리하되, 소정 수의 시간간격의 동안, 각 시간간격에서 모든 합성출력신호의 신호값들 중 최저(최고) 신호값을 대응한 시간간격에 대응하는 첨부 위치 수(number)와 함께 검출하고, 소정 수의 시간 간격 내의 최저(최고) 검출신호값에 대응하는 위치 수가 상기 비트 동기화 부분 후의 워드 동기화 부분의 정확한 위치라고 간주하도록, 처리를 수행하는 처리수단을 구비한 것을 특징으로 한다. 그렇게 함으로써, 소위 "패턴 정합 원리"를 실행한다.
본 발명의 또 다른 실시예는, 상기 검출장치는 비트 동기화 부분 후의 워드 동기화 부분의 처리수단에 의해 전달된 상기 간주한 정확한 위치를 더 처리하는 추가의 처리수단을 구비하되, 상기 추가의 처리수단이 소정 수의 시간간격과 비교하여 실질적으로 보다 긴 시간 주기 동안 비트 동기화 부분 후의 워드 동기화 부분의 상기 간주한 정확한 위치의 위치를 검사하고, 상기 추가의 처리수단은, 비트 동기화 부분 후의 워드 동기화 부분의 간주된 정확한 위치가 상기 추가의 처리수단에 의해 예측된 위치에서 일어날 때마다 업/다운 카운터의 소정의 기준값까지 단위값만큼 증가(감소)되는 등록값을 갖는 업/다운 카운터를 구비하고, 그 등록값은 비트 동기화 부분 후의 워드 동기화 부분의 간주된 정확한 위치가 상기 추가의 처리수단에 예측한 위치에서 일어나지 않을 때마다 단위값만큼 감소(증가)되고, 상기 추가의 처리수단은, 상기 추가의 처리수단에서 전달한 상기 비트 동기화 부분 후의 워드 동기화 부분의 위치가 상기 등록값이 추가의 소정의 기준값 이상(이하)인 동안 상기 추가의 처리수단에서 예측한 위치와 같고, 상기 추가의 처리수단에서 전달한 상기 비트 동기화 부분 후의 워드 동기화 부분의 위치가 상기 등록값이 추가의 소 정의 기준값과 같아지는 경우 상기 처리수단에서 전달한 위치와 같은 상기 추가의 처리수단의 동작방식으로 수행된 위치 신뢰성을 향상시킨 비트 동기화 부분 후의 워드 동기화 부분의 위치를 전달하고, 그 후자의 경우에 상기 업/다운 카운터는 리세트되는 것을 특징으로 한다.
비트싱크 검출의 신뢰성을 향상시킴에도 불구하고, 비트싱크는 잃어버리거나 또는 잘못 검출되는 일도 발생하기도 한다. 상기 신뢰성은 상기 추가의 처리수단의 애플리케이션에 의해 더욱 증가된다. 기본적으로, 그것은, 일종의 전자 "플라이휠(flywheel)"로서 동작한다. 그래서, 잃어버린 비트싱크, 또는 "플라이휠"에서 예측한 위치가 아닌 비트싱크는, 단순히 "플라이휠"에 의해 추가된다. 잘못된 비트싱크 검출이 아주 자주 일어나는 경우, 이것은 신호의 변경에 의해 생길 수 있다. 그 후, 그에 따라서 상기 "플라이휠"은 리세트된다.
또한, 본 발명은 총괄적으로 청구항 5에 기재된 것과 같은 장치와, 구체적으로는 청구항 6, 7에 각각 기재된 것과 같은 광 디스크 드라이브와 광자기 디스크 드라이브에 관한 것이다.
또한, 본 발명은 신호에서의 어드레스 데이터를 검출하되,
- 시간간격 동안 시간에 대한 신호를 주기적으로 적분하는 단계와,
- 각 시간간격의 대략 종료에서 적분신호를 샘플링 및 홀딩하여서 또 다른 신호를 전달하는 단계와,
- 상기 또 다른 신호를 지연하여서 각 종 지연을 갖는 복수의 지연신호를 제공하는 단계와,
- 상기 신호에서의 어드레스 데이터에 대응하는 방식으로 상기 지연된 신호들 중 적어도 일부를 합성하는 단계를 포함한 신호에서의 어드레스 데이터 검출방법에 관한 것이다.
상기 방법의 바람직한 실시예는, 청구항 9 및 10에 기재되어 있다.
또한, 상기 검출장치의 원리는, 적분수단없이 적용될 수 있다. 이것은, 청구항 11에 특정되어 있다.
본 발명을 첨부도면을 참조하여 더욱 상세히 설명하겠다:
도 1은 종래의 검출장치의 회로도,
도 2는 종래의 검출장치를 설명하기 위한 일련의 신호도 I-V이고,
도 3(a-d)는 기록매체(디스크)를 나타내고,
도 4는 바이페이즈(bi-phase) 워블 변조를 나타내고,
도 5는 본 발명에 따른 검출장치의 실시예의 회로도,
도 6은 본 발명을 추가로 설명하기 위한 표,
도 7은 본 발명에 따른 검출장치의 다른 실시예의 회로도,
도 8은 본 발명의 다른 실시예를 추가로 설명하기 위한 표이다.
이들 도면에서, 동일한 기능 또는 목적을 갖는 부품 또는 소자는 동일한 참조부호를 갖는다.
도 3a는 기록하도록 구성되고 회전의 나선형 패턴(3)으로 배치된 연속적인 트랙(9)을 구비한 디스크형 기록매체(1)를 나타낸 것이다. 상기 회전도, 나선형 대신에 동심형으로 배치되어도 된다. 기록매체의 상기 트랙(9)은, 예를 들면, 프리그루브(4)에 의해 판독/기록헤드가 주사시에 트랙(9)을 따라갈 수 있는 서보 트랙으로 나타내어진다. 또한, 서보 트랙은, 서보 트랙 시스템에서, 주시호를 주기적으로 일어나게 하는 규칙적으로 분포된 서브트랙들로 형성되어도 된다. 도 3b는 투명 기판(5)이 기록층(6)과 보호층(7)에 의해 덮인 기록매체(1)의 선 b-b를 따라 자른 단면도이다. 상기 프리그루브(4)는, 랜드로서 배치되거나, 그 환경과 서로 다른 재료특성이어도 된다. 기록층(6)은, 광학, 광자기 또는 자기 방식으로 종래의 CD 레코더블 또는 컴퓨터 용도의 하드디스크 등의 정보를 판독 및/또는 기록하는 장치에 의해 적층되어도 된다. 도 3c 및 3d는 프리그루브의 주기적 변조(워블)의 2가지 예이다. 이러한 워블에 의해, 서보 트랙 레코더에서 신호가 추가로 일어날 수 있다. 디스크 정보를 구비한 CD 시스템의 포괄적인 설명은, US 4,901,300 및 US 5,187,699에서 발견할 수 있다.
도 4는 바이페이즈 워블 변조를 나타낸다. 제 1 궤적은 워드 동기 패턴용 워블 변조를 나타내고, 제 2 및 제 3 궤적은 데이터 비트(데이터 비트 1-51 중 하나)용 워블 변조를 나타낸다. 소정의 위상 패턴은, 동기화 심볼(ADIP(ADdress In Pregroove)비트 동기)과 풀 어드레스 워드의 동기화(ADIP 워드 동기)를 나타내는데 사용되고, 각각의 데이터 비트(ADIP 데이터='0', 및 ADIP데이터 ='1')를 위해 사용된다. ADIP 비트 동기는, 단일 반전 워블(워블 #0)로 나타낸다. ADIP워드 동기는, 3개의 반전 워블 바로 다음의 ADIP 비트 동기로 나타내는 반면에, 데이터 비트는 이러한 영역(워블 #1∼3)에서 비반전된 워블을 갖는다. ADIP 데이터 영역은 1 데이터 비트를 나타내도록 할당된 다수의 워블 주기를 포함하고, 도 4에서, 워블 주기는 4∼7로 번호가 매겨져 있다(=워블 #4∼7). ADIP 데이터 영역의 전반에서의 워블 위상은 그 영역의 후반에서의 워블 위상에 대한 반전이다. 이 때문에 각 비트는 워블의 서로 다른 위상, 즉 바이페이즈라고 불리는 위상을 갖는 2개의 서브영역으로 나타내어진다. 데이터 비트는 다음과 같이 변조된다: 즉, ADIP 데이터='0'은 2개의 비반전 워블 후의 2개의 반전된 워블로 나타내어지고, ADIP 데이터='1'은 반대로 나타내어진다. 본 예에서, 데이터 비트에 대한 변조는, 완전히 대칭적이고, 양쪽의 데이터 비트에 대해 오류 가능성이 동일하다. 그러나, 워블 및 반전 워블의 조합, 또는 다른 위상값을 사용하여도 된다. 단조 워블은 제 1 데이터 비트 뒤에서 사용되어도 되거나, 또 다른 데이터 비트는 그 후에 인코딩되어도 된다. 통상, 대다수의 워블은 PLL을 쉽게 잠그고 안정하게 출력하도록(즉, 공칭 위상을 갖도록) 변조되지 않는다. 본 예에서, 8개의 가능한 변조 워블 뒤에 85개의 비변조(즉, 단조) 워블(워블 #8∼92)이 온다. PLL의 출력 주파수는, 기록시에 기록 클록이 PLL 출력으로부터 얻어지기 때문에, 가능한 한 안정적이어야 한다.
ADIP 워드는, 52*93 워블에 해당하는 52비트를 구비하고, 1워블=32 채널비트. DVD 포맷일 경우, 채널 코드 EFM+를 사용하고, 채널비트는 1488 채널비트로 이루어진 EFM 동기 프레임에 클러스터링된다. 따라서, 하나의 ADIP 비트는 2 EFM 동기 프레임에 해당하고, ADIP 워드는 DVD 포맷에서 4섹터에 해당한다. DVD 포맷에서 ECC(Error Correction Code) 블록은, 16섹터를 구비하고, 그에 따라서 ECC 블록은 4 ADIP 워드에 해당한다. 그래서 하나의 ADIP 워드 동기는, 4번째 섹터마다 새로운 어드레스의 시작(즉, 새로운 풀 ADIP 워드)을 나타내는데 사용된다.
간략히 말하면, ADIP 워드를 다음의 다수의 단계로 검출한다:
단계 1: (PLL에 의해) 워블에 대해 잠금.
단계 2: 비트동기의 위치를 검출, 또는 즉 ADIP 단위의 위치를 검출.
단계 3: 비트동기에 관해 잠금, "플라이휠"을 사용하여, 비트동기를 잃어버린 경우에도 잠금을 유지.
단계 4: SYNC를 검출.
단계 5: SYNC에 관해 잠금, "플라이휠"을 사용하여, 워드동기를 잃어버린 경우에도 잠금을 유지.
단계 6: 데이터 비트 ZERO 또는 ONE을 검출.
단계 7: ECC를 사용하여, 오류를 정정하고 정확한 어드레스를 추출.
즉, 본 발명은 단계 2,3,4,5 및 6에 초점을 맞춘다.
도 5는 본 발명에 따른 검출장치의 실시예의 회로도이다. 도 1에 도시된 회로도, 비교기 CMP를 제외하고는 본 실시예에 속한다. 상기 검출장치는, 그 체인 CHDL의 입력이 또 다른 신호 fs를 수신하도록 연결된 신호시간 지연소자의 체인 CHDL과, 합성 입력이 상기 체인 CHDL의 신호 탭에 연결되어, 그 합성 입력의 수와 그 합성 입력을 상기 체인 CHDL의 신호 탭과 연결하는 위치가 상기 신호 s에서의 정보에 해당하는, 합성수단 CBMNS를 더 구비한다. 본 예에서, 상기 정보는, 비트 동기화 부분 후의 워드 동기화 부분을 구비하고, 이를 추가로 SYNC와, 데이터 비트 부분의 가능한 데이터 ZERO와 데이터 ONE 타입이라고 추가로 나타낼 것이다. 합성수단 CBMNS는, 데이터 ZERO에 해당하는 합성출력신호 "0"과, 데이터 ONE에 해당하는 합성출력신호 "1"과, SYNC에 해당하는 합성출력신호 "동기"를 전달한다.
상기 검출장치는, 상기 합성출력신호 "0", "1" 및 "동기"를 처리하는 처리수단 PRMNS를 더 구비한다. 상기 처리는, 소정 수의 시간간격 TI 동안(도 2 참조), 시간간격 Ti마다, 상기 합성출력신호 "0", "1" 및 "동기"의 신호값들 중 최저(최고) 신호값은, 대응한 시간간격 Ti에 해당하는 첨부하는 위치 수와 함께 검출된다. 소정 수의 시간간격 Ti 내에서 최저(최고) 검출된 신호값에 해당하는 상기 위치 수는, SYNC의 정확한 위치 P0라고 간주한다. 도 6의 표에 도시된 것처럼, 매우 워블마다(워블 0∼92) ZERO, ONE 또는 SYNC의 최소값을 결정하여 그에 대응한 위치 수로 계속 유지한다. 본 예시에서, 최소 검출값은 -32이다. 이것이 의미하는 것은, SYNC 검출은 상기 간주된 정확한 위치 P0가 17일 경우 일어난다는 것이다. 17번째 워블에 속하는 패턴은, 도 5에서 "최소값 패턴"으로서 나타내어진다. 본 특허출원에서, 상기 검출장치는 최소값(도 6 참조)과, "최상의 패턴 정합 원리"에 해당하는 관련된 "최소값 패턴"을 결정하도록 예시에 의해 정의되어 있다. 그러나, 최대값 및 관련된 "최대값 패턴"을 결정하는 검출장치를 정의하는 것도 가능하다. 그래서, "최대값 패턴"은 "최상의 패턴 정합원리"에 해당한다.
도 7은 처리수단 PRMNS에서 전달한 상기 간주된 정확한 위치 P0를 추가로 처 리하는 추가의 처리수단 FPRMNS를 더 구비한 본 발명에 따른 검출장치의 다른 실시예의 회로도이다. 이러한 다른 실시예는, 단계 3-6을 다룬다. 상기 추가의 처리수단 FPRMNS은 소정 수의 시간간격 Ti과 비교하여 실질적으로 보다 긴 시간 주기 동안 SYNC의 상기 간주된 정확한 위치 P0를 검사한다. 상기 추가의 처리수단 FPRMNS은, "플라이휠 원리"를 나타내는 도 8의 표와 관련지어 추가로 설명된다.
상기 추가의 처리수단 FPRMNS은, 상기 추가의 처리수단 FPRMNS에서 예측한 위치에서 SYNC의 간주된 정확한 위치 P0가 일어날 때마다, 업/다운 카운터 CNT의 소정의 기준값 PRV까지 단위값만큼 증가(감소)되는 등록값 RCN을 갖는 업/다운 카운터 CNT를 구비한다. 본 예에서, 상기 소정의 기준값 PRV은 4이다. 등록값 RCN은 상기 추가의 처리수단 FPRMNS에서 예측한 위치에서 SYNC의 간주된 정확한 위치 P0가 일어나지 않을 때마다 단위값만큼 감소(증가)된다. 등록값 RCN이 크면 클수록, 상기 추가의 처리수단 FPRMNS에서 전달한 위치 P1가 정확한 "신뢰성(confidence)"이 보다 커진다. 위치 신뢰성이 향상된 SYNC의 위치 P1를 전달하는 상기 추가의 처리수단 FPRMNS은, 등록값 RCN이 또 다른 소정의 기준값 FPRV 이상(이하)인 동안 SYNC의 위치 P1가 상기 추가의 처리수단 FPRMNS에서 예측한 위치와 동일하고, 상기 등록값 RCN이 상기 또 다른 소정의 기준값 FPRV와 같아질 경우 상기 추가의 처리수단 FPRMNS에서 전달한 위치 P0와 상기 SYNC의 위치 P1가 동일한 상기 추가의 처리수단 FPRMNS의 동작의 방식에 의해 수행되고, 후자의 경우에 상기 업/다운 카운터 CNT는 리세트된다. 본 예시에서 상기 또 다른 소정의 기준값 FPRV는 제로이다. 도 7에는, 실제, BS(Bitsync) 및 WS(wordsync) "플라이휠"로 나타낸 2개의 "플라이휠"이 있다. 양쪽의 플라이휠의 동작은 유사하다. 따라서, 하나의 "플라이휠"만의 동작을 도 8에 도시하였다.
도 8의 표를 생각해보자. 제 1(상부의) 행은, 위치 PRMNS=16, FPRMNS=16, 및 RCN=4를 포함한다. RCN=4라는 것은 P1이 정확한 위치인 높은 "신뢰성"이 있다는 것이다. RCN이 제로 이상인 동안, 상기 추가의 처리수단 FPRMNS에서 전달한 위치는, 상기 위치 P0가 변경되는 경우라도, 처음으로 4번째 행(P0=30)에서 일어나도록 일정하게 유지하고, 그 결과는 1단위씩 상기 등록값 RCN이 저하(이 경우에 4에서 3으로)될 뿐이다. 10번째 행에서 RCN은 0이 된다. 그 결과에 의하면, 업/다운 카운터 CNT는 리세트되고, P1은 P0에서 전달한 새로운 값이라고 가정한다. 그 후, 상기 과정을 반복한다.
강조할 것은, 상기 검출장치가 본 특허출원에 기재된 예시들로 한정되지 않는다는 것이다. 검출방법도 예를 들면, MSK(Minimum Shift Keying)를 적용한 블루레이 디스크(이전에 DVR로 나타냄)에 적용하여도 된다. MSK는 문헌에 잘 알려져 있다. 간략히 요약하면, MSK에서, 비트싱크는 3개의 워블에 대해 확장되되, 하나의 워블 주기는 단조 워블 주파수에 1.5배인 코사인파를 갖고, 하나의 워블 주기는 단조 워블 주파수에 1배인 코사인파를 갖고, 하나의 워블 주기는 단조 워블 주파수에 1.5배인 코사인파를 갖는다.
또한, 또 다른 변조형태를 사용하여도 된다.

Claims (11)

  1. 주기적인 시간간격(Ti)의 대략 시작시간 레퍼런스(TB)에서 주기적으로 리세트되도록 시간에 대한 신호(s)를 적분하는 적분수단(INT)과, 그 주기적인 시간간격(Ti)의 대략 종료시간 레퍼런스(TE)에서 상기 적분된 신호(int)를 주기적으로 샘플링 및 홀딩하여 또 다른 신호(fs)를 전달하는 샘플 앤 홀드회로(SH)를 구비한 신호(s)에 있는 정보를 검출하기 위한 검출장치에 있어서, 상기 검출장치는, 입력이 또 다른 신호(fs)를 수신하도록 연결된 신호 시간 지연소자로 이루어진 체인(CHDL)과, 상기 체인(CHDL)의 신호탭에 연결된 합성 입력을 갖는 합성수단(CBMNS)을 구비하고, 합성 입력의 수와, 상기 합성 입력과 상기 체인(CHDL)의 신호탭과의 결합 위치는 그 신호(s)에서의 정보에 대응하는 것을 특징으로 하는 검출장치.
  2. 제 1 항에 있어서,
    상기 정보는 비트 동기화 부분 후의 워드 동기화 부분이나, 비트 동기화 부분 후의 복수의 가능한 형태의 데이터 비트 부분들 중 하나의 데이트 비트 부분을 구비하는 것을 특징으로 하고, 상기 합성수단(CBMNS)은 상기 비트 동기화 부분 후의 워드 동기화 부분에 대응하는 합성출력신호를 전달하고, 각 비트 동기화 부분 후의 가능한 형태의 데이터 비트 부분마다 합성출력신호를 전달하는 것을 특징으로 하는 검출장 치.
  3. 제 2 항에 있어서,
    상기 검출장치는, 모든 합성출력신호를 처리하되, 소정 수의 시간간격(Ti) 동안, 각 시간간격(Ti)에서 모든 합성출력신호의 신호값들 중 최저(최고) 신호값을 대응한 시간간격(Ti)에 대응하는 첨부 위치 수와 함께 검출하고, 소정 수의 시간 간격(Ti) 내의 최저(최고) 검출신호값에 대응하는 위치 수를 상기 비트 동기화 부분 후의 워드 동기화 부분의 정확한 위치(P0)라고 간주하도록, 처리를 수행하는 처리수단(PRMNS)을 구비한 것을 특징으로 하는 검출장치.
  4. 제 3 항에 있어서,
    상기 검출장치는 비트 동기화 부분 후의 워드 동기화 부분의 처리수단(PRMNS)에 의해 전달된 상기 간주한 정확한 위치(P0)를 더 처리하는 추가의 처리수단(FPRMNS)을 구비하되, 상기 추가의 처리수단(FPRMNS)은 소정 수의 시간간격(Ti)과 비교하여 실질적으로 보다 긴 시간 주기 동안 비트 동기화 부분 후의 워드 동기화 부분의 상기 간주한 정확한 위치(P0)의 위치를 검사하고, 상기 추가의 처리수단(FPRMNS)은 비트 동기화 부분 후의 워드 동기화 부분의 간주된 정확한 위치(P0)가 상기 추가의 처리수단(FPRMNS)에 의해 예측된 위치에서 일어날 때마다 업/다운 카운터(CNT)의 소정의 기준값까지 단위값만큼 증가(감소)되는 등록값(RCN)을 갖는 업/다운 카운터(CNT)를 구비하고, 그 등록값(RCN)은 비트 동기화 부분 후의 워드 동기화 부분의 간주된 정확한 위치(P0)가 상기 추가의 처리수단(FPRMNS)에서 예측한 위치에서 일어나지 않을 때마다 단위값만큼 감소(증가)되고, 상기 추가의 처리수단(FPRMNS)은, 상기 추가의 처리수단(FPRMNS)에서 전달한 상기 비트 동기화 부분 후의 워드 동기화 부분의 위치(P1)가 상기 등록값(RCN)이 추가의 소정의 기준값(FPRV) 이상(이하)인 동안 상기 추가의 처리수단(FPRMNS)에서 예측한 위치와 같고, 상기 추가의 처리수단(FPRMNS)에서 전달한 상기 비트 동기화 부분 후의 워드 동기화 부분의 위치(P1)가 상기 등록값(RCN)이 추가의 소정의 기준값(FPRV)과 같아지는 경우 상기 처리수단(PRMNS)에서 전달한 위치(P0)와 같은 상기 추가의 처리수단(FPRMNS)의 동작방식으로 수행된 위치 신뢰성을 향상시킨 비트 동기화 부분 후의 워드 동기화 부분의 위치(P1)를 전달하고, 그 후자의 경우에 상기 업/다운 카운터(CNT)는 리세트되는 것을 특징으로 하는 검출장치.
  5. 사용가능한 어드레스 데이터(2)를 갖는 디스크(1)로부터 적어도 데이터를 판독하는 데이터 판독장치로서, 디스크(1)의 판독시에 상기 어드레스 데이터(2)의 표시인 신호(s)를 획득하는 수단과, 선행하는 청구항 중 어느 한 항에 기재된 검출장치를 구비한 것을 특징으로 하는 데이터 판독장치.
  6. 프리그루브(4)에서 사용가능한 어드레스 데이터(2)를 갖는 광 디스크(1)로부터 적어도 데이터를 판독하는 광 디스크 드라이브로서, 상기 광 디스크(1)의 판독시에 상기 어드레스 데이터(2)의 표시인 신호(s)를 획득하는 수단과, 청구항 1, 2, 3 또는 4 중 어느 한 항에 기재된 검출장치를 구비한 것을 특징으로 하는 광 디스크 드라이브.
  7. 프리그루브(4)에서 사용가능한 어드레스 데이터(2)를 갖는 광자기 디스크(1)로부터 적어도 데이터를 판독하는 광자기 디스크 드라이브로서, 상기 광자기 디스크(1)의 판독시에 상기 어드레스 데이터(2)의 표시인 신호(s)를 획득하는 수단과, 청구항 1, 2, 3 또는 4 중 어느 한 항에 기재된 검출장치를 구비한 것을 특징으로 하는 광자기 디스크 드라이브.
  8. 시간간격(Ti) 동안 시간에 대한 신호(s)를 주기적으로 적분하는 단계와,
    각 시간간격(Ti)의 대략 종료(TB)에서 적분신호(int)를 샘플링 및 홀딩하여서 또 다른 신호(fs)를 전달하는 단계와,
    상기 또 다른 신호(fs)를 지연하여서 각 종 지연을 갖는 복수의 지연신호를 제공하는 단계와,
    상기 신호(s)에서의 어드레스 데이터에 대응하는 방식으로 상기 지연된 신호들 중 적어도 일부를 합성하는 단계를 포함한 것을 특징으로 하는 신호(s)에 있는 어드레스 데이터(2) 검출방법.
  9. 신호(s)에서의, 비트 동기화 부분 후의 워드 동기화 부분이나, 비트 동기화 부분 후의 복수의 가능한 형태의 데이터 비트 부분들 중 하나의 데이터 비트 부분을 포함한 어드레스 데이터(2)를 검출하는 방법으로서,
    시간간격(Ti) 동안 시간에 대한 신호(s)를 주기적으로 적분하는 단계와,
    각 시간간격(Ti)의 대략 종료(TB)에서 적분신호(int)를 샘플링 및 홀딩하여서 또 다른 신호(fs)를 전달하는 단계와,
    상기 또 다른 신호를 지연하여서 각 종 지연을 갖는 복수의 지연신호를 제공하는 단계와,
    상기 신호(s)에 있는 어드레스 데이터(2)에 대응하는 방식으로 상기 지연된 신호들 중 적어도 일부를 합성하여, 상기 비트 동기화 부분 후의 워드 동기화 부분에 해당 하는 합성출력신호를 전달하고, 비트 동기화 부분 후의 가능한 형태의 데이터 비트 부분마다 합성출력신호를 전달하는 단계를 포함한 것을 특징으로 하는 신호(s)에 있는 어드레스 데이터(2) 검출방법.
  10. 제 9 항에 있어서,
    소정 수의 시간간격(Ti) 동안, 각 시간간격(Ti)에서 모든 합성출력신호의 신호값들 중 최저(최고) 신호값을 관련된 시간간격(Ti)에 대응하는 첨부 위치 수와 함께 검출하고, 소정 수의 시간 간격(Ti) 내의 최저(최고) 검출신호값에 대응하는 위치 수를 상기 비트 동기화 부분 후의 워드 동기화 부분의 정확한 위치(P0)라고 간주하는, 모든 합성출력신호를 처리하는 단계를 포함한 것을 특징으로 하는 신호에 있는 어드레스 데이터 검출방법.
  11. 입력이 신호(fs)를 수신하도록 연결된 신호 시간 지연소자로 이루어진 체인(CHDL)과, 상기 체인(CHDL)의 신호탭에 연결된 합성 입력을 갖는 합성수단(CBMNS)을 구비하고, 합성 입력의 수와, 상기 합성 입력과 상기 체인(CHDL)의 신호탭과의 결합 위치는 그 신호(fs)에서의 정보에 대응하는 것을 특징으로 하는 신호(fs)에 있는 정보를 검출하는 검출장치.
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