KR20060070196A - Array substrate and display apparatus having the same - Google Patents

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KR20060070196A KR1020040108854A KR20040108854A KR20060070196A KR 20060070196 A KR20060070196 A KR 20060070196A KR 1020040108854 A KR1020040108854 A KR 1020040108854A KR 20040108854 A KR20040108854 A KR 20040108854A KR 20060070196 A KR20060070196 A KR 20060070196A
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김성만
허명구
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삼성전자주식회사
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Abstract

검사 효율성을 향상시킬 수 있는 어레이 기판 및 이를 갖는 표시장치가 개시된다. 화소부는 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 게이트 라인과 다수의 데이터 라인에 전기적으로 연결된 다수의 화소로 이루어진다. 구동회로는 기판 상에 구비되고, 다수의 게이트 라인의 제1 단부에 전기적으로 연결된 화소부를 구동시킨다. 검사회로는 다수의 게이트 라인의 제2 단부와 전기적으로 연결되고, 외부로부터 제공되는 검사신호에 응답하여 화소부를 검사한다. 따라서, 어레이 기판의 검사 효율성을 향상시킬 수 있다.Disclosed are an array substrate and a display device having the same, which can improve inspection efficiency. The pixel portion includes a plurality of gate lines, a plurality of data lines, and a plurality of pixels electrically connected to the plurality of gate lines and the plurality of data lines. The driving circuit is provided on the substrate and drives the pixel portion electrically connected to the first ends of the plurality of gate lines. The inspection circuit is electrically connected to the second ends of the plurality of gate lines and inspects the pixel portion in response to an inspection signal provided from the outside. Therefore, the inspection efficiency of the array substrate can be improved.

Description

어레이 기판 및 이를 갖는 표시장치{ARRAY SUBSTRATE AND DISPLAY APPARATUS HAVING THE SAME}Array substrate and display device having same {ARRAY SUBSTRATE AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이다.1 is a plan view of an array substrate according to an embodiment of the present invention.

도 2는 제1 검사시간 동안 도 1에 도시된 검사회로의 동작을 구체적으로 나타낸 회로도이다.FIG. 2 is a circuit diagram specifically showing the operation of the inspection circuit shown in FIG. 1 during the first inspection time.

도 3은 도 2에 도시된 검사회로의 입/출력 파형도이다.3 is an input / output waveform diagram of the inspection circuit shown in FIG. 2.

도 4는 제2 검사시간 동안 도 1에 도시된 검사회로의 동작을 구체적으로 나타낸 회로도이다.FIG. 4 is a circuit diagram illustrating in detail an operation of the inspection circuit of FIG. 1 during a second inspection time.

도 5는 도 4에 도시된 검사회로의 입/출력 파형도이다.FIG. 5 is an input / output waveform diagram of the inspection circuit shown in FIG. 4.

도 6은 그라운딩 시간 동안 도 1에 도시된 검사회로의 동작을 구체적으로 나타낸 회로도이다.FIG. 6 is a circuit diagram illustrating in detail the operation of the test circuit illustrated in FIG. 1 during the grounding time.

도 7은 도 6에 도시된 검사회로의 입/출력 파형도이다.FIG. 7 is an input / output waveform diagram of the inspection circuit shown in FIG. 6.

도 8은 도 1에 도시된 어레이 기판을 갖는 표시장치의 평면도이다.8 is a plan view of a display device having the array substrate illustrated in FIG. 1.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 어레이 기판 111 : 박막 트랜지스터 100: array substrate 111: thin film transistor

112 : 화소전극 120 : 화소부112: pixel electrode 120: pixel portion

130 : 게이트 구동회로 140 : 검사회로 130: gate driving circuit 140: inspection circuit                 

300 : 대향기판 350 : 데이터 구동회로300: counter substrate 350: data driving circuit

400 : 표시장치400: display device

본 발명은 어레이 기판 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 검사 효율성이 향상된 어레이 기판 및 이를 갖는 표시장치에 관한 것이다.The present invention relates to an array substrate and a display device having the same, and more particularly, to an array substrate having an improved inspection efficiency and a display device having the same.

일반적으로, 표시장치의 하나인 액정표시장치는 영상을 표시하는 액정표시패널 및 액정표시패널을 구동하기 위한 구동부를 포함한다.In general, a liquid crystal display device, which is one of display devices, includes a liquid crystal display panel for displaying an image and a driver for driving the liquid crystal display panel.

액정표시패널은 하부기판, 하부기판과 마주하는 상부기판 및 하부기판과 상부기판과의 사이에 개재된 액정층으로 이루어진다. 하부기판에는 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 화소가 구비된다.The liquid crystal display panel includes a lower substrate, an upper substrate facing the lower substrate, and a liquid crystal layer interposed between the lower substrate and the upper substrate. The lower substrate includes a plurality of gate lines, a plurality of data lines, and a plurality of pixels.

구동부는 게이트 구동부와 데이터 구동부로 이루어진다. 게이트 구동부는 다수의 게이트 라인에 전기적으로 연결되어 다수의 게이트 라인에 게이트 신호를 순차적으로 출력한다. 데이터 구동부는 다수의 데이터 라인에 전기적으로 연결되어 다수의 데이터 라인에 데이터 신호를 출력한다.The driver consists of a gate driver and a data driver. The gate driver is electrically connected to the plurality of gate lines to sequentially output the gate signals to the plurality of gate lines. The data driver is electrically connected to the plurality of data lines to output data signals to the plurality of data lines.

최근 들어, 액정표시장치는 게이트 구동부가 하부기판에 다수의 화소를 형성하는 박막 공정을 통해 하부기판의 일측에 형성된 구조를 채택하고 있다. 그러나, 게이트 구동부가 형성된 상태에서 하부기판을 검사하면, 하부기판에서 발생하는 결함의 원인 및 결함의 위치를 정확하게 판별하기가 어렵다.Recently, the LCD has adopted a structure formed on one side of the lower substrate through a thin film process in which the gate driver forms a plurality of pixels on the lower substrate. However, when the lower substrate is inspected while the gate driver is formed, it is difficult to accurately determine the cause and the position of the defect occurring in the lower substrate.

따라서, 본 발명의 목적은 검사 효율성을 향상시키기 위한 어레이 기판을 제공하는 것이다.It is therefore an object of the present invention to provide an array substrate for improving inspection efficiency.

또한, 본 발명의 다른 목적은 상기한 어레이 기판을 채용한 표시장치를 제공하는 것이다.Another object of the present invention is to provide a display device employing the above-described array substrate.

본 발명의 일 특징에 따른 어레이 기판은 기판, 화소부, 구동회로 및 검사회로를 포함한다.An array substrate according to an aspect of the present invention includes a substrate, a pixel portion, a driving circuit and an inspection circuit.

상기 화소부는 상기 기판 상에 구비되고, 다수의 게이트 라인, 다수의 데이터 라인 및 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 전기적으로 연결된 다수의 화소를 포함한다. 상기 구동회로는 상기 기판 상에 구비되고, 상기 다수의 게이트 라인의 제1 단부에 전기적으로 연결되어 상기 화소부를 구동시킨다. 상기 검사회로는 상기 기판 상에 구비되고, 상기 다수의 게이트 라인의 제2 단부와 전기적으로 연결되어 상기 화소부를 검사한다.The pixel unit is provided on the substrate, and includes a plurality of gate lines, a plurality of data lines, and a plurality of pixels electrically connected to the plurality of gate lines and the plurality of data lines. The driving circuit is provided on the substrate and electrically connected to first ends of the plurality of gate lines to drive the pixel unit. The inspection circuit is provided on the substrate and electrically connected to second ends of the plurality of gate lines to inspect the pixel portion.

상기 검사회로는 다수의 제1 및 제2 스위칭 소자, 제1 내지 제3 검사라인을 포함한다.The inspection circuit includes a plurality of first and second switching elements and first to third inspection lines.

상기 다수의 제1 스위칭 소자는 상기 다수의 게이트 라인의 제2 단부에 각각 연결되고, 상기 다수의 제2 스위칭 소자는 상기 다수의 제1 스위칭 소자에 각각 병렬 연결된다. 상기 제1 검사라인은 상기 다수의 게이트 라인 중 홀수번째 게이트 라인에 연결된 홀수번째 제1 및 제2 스위칭 소자에 연결된다. 상기 제2 검사라인은 상기 다수의 게이트 라인 중 짝수번째 게이트 라인에 연결된 짝수번째 제1 및 제2 스위칭 소자에 연결된다. 상기 제3 검사라인은 상기 다수의 제1 스위칭 소자에 연결된다.The plurality of first switching elements are respectively connected to second ends of the plurality of gate lines, and the plurality of second switching elements are respectively connected in parallel to the plurality of first switching elements. The first inspection line is connected to odd first and second switching elements connected to odd gate lines of the plurality of gate lines. The second test line is connected to even-numbered first and second switching devices connected to even-numbered gate lines of the plurality of gate lines. The third test line is connected to the plurality of first switching elements.

본 발명의 다른 특징에 따른 표시장치는 어레이 기판 및 상기 어레이 기판과 대향하여 결합하는 대향 기판을 포함하고, 상기 어레이 기판은 기판, 화소부, 구동회로 및 검사회로를 포함한다.According to another aspect of the present invention, a display device includes an array substrate and an opposite substrate coupled to the array substrate, and the array substrate includes a substrate, a pixel portion, a driving circuit, and an inspection circuit.

상기 화소부는 상기 기판 상에 구비되고, 다수의 게이트 라인, 다수의 데이터 라인 및 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 전기적으로 연결된 다수의 화소를 포함한다. 상기 구동회로는 상기 기판 상에 구비되고, 상기 다수의 게이트 라인의 제1 단부에 전기적으로 연결되어 상기 화소부를 구동시킨다. 상기 검사회로는 상기 기판 상에 구비되고, 상기 다수의 게이트 라인의 제2 단부와 전기적으로 연결되어 상기 화소부를 검사한다.The pixel unit is provided on the substrate, and includes a plurality of gate lines, a plurality of data lines, and a plurality of pixels electrically connected to the plurality of gate lines and the plurality of data lines. The driving circuit is provided on the substrate and electrically connected to first ends of the plurality of gate lines to drive the pixel unit. The inspection circuit is provided on the substrate and electrically connected to second ends of the plurality of gate lines to inspect the pixel portion.

상기 검사회로는 다수의 제1 및 제2 스위칭 소자, 제1 내지 제3 검사라인을 포함한다.The inspection circuit includes a plurality of first and second switching elements and first to third inspection lines.

상기 다수의 제1 스위칭 소자는 상기 다수의 게이트 라인의 제2 단부에 각각 연결되고, 상기 다수의 제2 스위칭 소자는 상기 다수의 제1 스위칭 소자에 각각 병렬 연결된다. 상기 제1 검사라인은 상기 다수의 게이트 라인 중 홀수번째 게이트 라인에 연결된 홀수번째 제1 및 제2 스위칭 소자에 연결된다. 상기 제2 검사라인은 상기 다수의 게이트 라인 중 짝수번째 게이트 라인에 연결된 짝수번째 제1 및 제2 스위칭 소자에 연결된다. 상기 제3 검사라인은 상기 다수의 제1 스위칭 소자에 연 결된다.The plurality of first switching elements are respectively connected to second ends of the plurality of gate lines, and the plurality of second switching elements are respectively connected in parallel to the plurality of first switching elements. The first inspection line is connected to odd first and second switching elements connected to odd gate lines of the plurality of gate lines. The second test line is connected to even-numbered first and second switching devices connected to even-numbered gate lines of the plurality of gate lines. The third test line is connected to the plurality of first switching elements.

이러한 어레이 기판 및 이를 갖는 표시장치에 따르면, 검사회로는 다수의 게이트 라인을 두 그룹으로 분할하여 제1 및 제2 검사시간에 두 그룹을 각각 검사함으로써, 화소부에서 발생하는 결함의 원인 및 결함의 위치를 정확하게 판별할 수 있고, 검사가 완료된 후에는 상기 다수의 게이트 라인을 접지시킬 수 있다.According to such an array substrate and a display device having the same, the inspection circuit divides a plurality of gate lines into two groups and inspects each of the two groups at the first and second inspection times, thereby eliminating the causes and defects of defects occurring in the pixel portion. The position can be accurately determined and the plurality of gate lines can be grounded after the inspection is completed.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이다.1 is a plan view of an array substrate according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 어레이 기판(100), 기판(110), 화소부(120), 게이트 구동회로(130) 및 검사회로(140)를 포함한다.Referring to FIG. 1, an array substrate 100, a substrate 110, a pixel unit 120, a gate driving circuit 130, and an inspection circuit 140 according to an exemplary embodiment of the present invention are included.

상기 기판(110)은 상기 화소부(120)가 형성되는 화소영역(PA), 상기 게이트 구동회로(130)가 구비되는 구동영역(DA) 및 상기 검사회로(140)가 구비되는 검사영역(IA)을 포함한다. 상기 구동영역(DA)은 상기 화소영역(PA)의 제1 측(S1)에 인접하여 구비되고, 상기 검사영역(IA)은 상기 화소영역(PA)의 제1 측(S1)과 반대하는 제2 측(S2)에 인접하여 구비된다.The substrate 110 includes a pixel area PA in which the pixel part 120 is formed, a driving area DA in which the gate driving circuit 130 is provided, and an inspection area IA in which the inspection circuit 140 is provided. ). The driving area DA is provided adjacent to the first side S1 of the pixel area PA, and the inspection area IA is opposite to the first side S1 of the pixel area PA. It is provided adjacent to 2 side S2.

상기 화소부(120)는 제1 내지 제2n 게이트 라인(GL1 ~ GL2n), 제1 내지 제m 데이터 라인(DL1 ~ DLm) 및 다수의 화소를 포함한다. 상기 제1 내지 제2n 게이트 라인(GL1 ~ GL2n)은 제1 방향(D1)으로 서로 평행하게 연장되고, 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 서로 평행하게 연장된다. 상기 제1 내지 제2n 게이트 라인(GL1 ~ GL2n)과 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 서로 절연되게 교차한다.The pixel unit 120 includes first to second n-th gate lines GL1 to GL2n, first to m-th data lines DL1 to DLm, and a plurality of pixels. The first to second n-th gate lines GL1 to GL2n extend parallel to each other in a first direction D1, and the first to m-th data lines DL1 to DLm are orthogonal to the first direction D1. Extend parallel to each other in a second direction D2. The first to second nth gate lines GL1 to GL2n and the first to mth data lines DL1 to DLm cross each other insulated from each other.

상기 다수의 화소 각각은 박막 트랜지스터(111)와 화소전극(112)을 포함한다. 예를 들어, 상기 박막 트랜지스터(111)의 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 화소전극(112)에 연결된다.Each of the plurality of pixels includes a thin film transistor 111 and a pixel electrode 112. For example, a gate electrode of the thin film transistor 111 is connected to the first gate line GL1, a source electrode is connected to the first data line DL1, and a drain electrode is connected to the pixel electrode 112. Is connected to.

상기 게이트 구동회로(130)는 상기 제1 내지 제2n 게이트 라인(GL1 ~ GL2n)의 제1 단부(EP1)에 전기적으로 연결된다. 상기 게이트 구동회로(130)는 상기 어레이 기판(100)을 구동시키는 구동시간 동안 상기 제1 내지 제2n 게이트 라인(GL1 ~ GL2n)에 게이트 신호를 순차적으로 출력한다. 따라서, 상기 제1 내지 제2n 게이트 라인(GL1 ~ GL2n)에 결합된 다수의 화소는 상기 게이트 신호에 응답하여 순차적으로 턴-온된다.The gate driving circuit 130 is electrically connected to the first end EP1 of the first to second nn gate lines GL1 to GL2n. The gate driving circuit 130 sequentially outputs gate signals to the first to second n gate lines GL1 to GL2n during a driving time for driving the array substrate 100. Accordingly, the plurality of pixels coupled to the first to second n gate lines GL1 to GL2n are sequentially turned on in response to the gate signal.

한편, 상기 검사회로(140)는 상기 제1 내지 제2n 게이트 라인(GL1 ~ GL2n)의 제2 단부(EP2)에 전기적으로 연결된다. 상기 검사회로(140)는 상기 제1 내지 제2n 게이트 라인(GL1 ~ GL2n) 중 홀수번째 게이트 라인(GL1 ~ GL2n-1)을 검사하는 제1 검사시간 동안 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 제1 구동전압을 출력한다. 따라서, 상기 제1 검사시간 동안 상기 다수의 화소 중 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 연결된 홀수번째 화소는 상기 제1 구동전압에 응답하여 턴-온된다.Meanwhile, the test circuit 140 is electrically connected to the second end EP2 of the first to second n gate lines GL1 to GL2n. The inspection circuit 140 performs the odd-numbered gate lines GL1 to GL2n− during a first inspection time for inspecting the odd-numbered gate lines GL1 to GL2n-1 among the first to second n-th gate lines GL1 to GL2n. The first driving voltage is output to 1). Accordingly, odd-numbered pixels connected to the odd-numbered gate lines GL1 to GL2n−1 among the plurality of pixels during the first test time are turned on in response to the first driving voltage.

또한, 상기 검사회로(140)는 상기 제1 내지 제2n 게이트 라인(GL1 ~ GL2n) 중 짝수번째 게이트 라인(GL2 ~ GL2n)을 검사하는 제2 검사시간 동안 상기 짝수번 째 게이트 라인(GL2 ~ GL2n)에 상기 제1 구동전압을 출력한다. 따라서, 제2 검사시간 동안 상기 다수의 화소 중 상기 짝수번째 게이트 라인(GL2 ~ GL2n)에 연결된 짝수번째 화소는 상기 제1 구동전압에 응답하여 턴-온된다.In addition, the inspection circuit 140 performs the even-numbered gate lines GL2 to GL2n during a second inspection time for inspecting even-numbered gate lines GL2 to GL2n among the first to second n-th gate lines GL1 to GL2n. Outputs the first driving voltage. Accordingly, even-numbered pixels connected to the even-numbered gate lines GL2 to GL2n of the plurality of pixels during the second test time are turned on in response to the first driving voltage.

상기 검사회로(140)는 검사가 완료된 이후 상기 다수의 게이트 라인(GL1 ~ GL2n)에 접지전압을 제공한다. 여기서, 상기 검사회로(140)가 상기 다수의 게이트 라인(GL1 ~ GL2n)에 접지전압을 제공하는 시간은 접지시간으로 정의된다.The inspection circuit 140 provides a ground voltage to the plurality of gate lines GL1 to GL2n after the inspection is completed. Here, the time for which the test circuit 140 provides the ground voltage to the plurality of gate lines GL1 to GL2n is defined as the ground time.

도 2는 제1 검사시간 동안 도 1에 도시된 검사회로의 동작을 구체적으로 나타낸 회로도이고, 도 3은 도 2에 도시된 검사회로의 입/출력 파형도이다.FIG. 2 is a circuit diagram showing in detail the operation of the test circuit shown in FIG. 1 during the first test time, and FIG. 3 is an input / output waveform diagram of the test circuit shown in FIG.

도 2 및 도 3을 참조하면, 검사회로(140)는 제1 홀수 스위칭소자(IT1), 제1 짝수 스위칭소자(IT2), 제2 홀수 스위칭소자(DT1), 제2 짝수 스위칭소자(DT2), 제1 검사라인(IL1), 제2 검사라인(IL2) 및 제3 검사라인(IL3)을 포함한다.2 and 3, the test circuit 140 may include a first odd switching device IT1, a first even switching device IT2, a second odd switching device DT1, and a second even switching device DT2. , A first inspection line IL1, a second inspection line IL2, and a third inspection line IL3.

상기 제1 홀수 스위칭소자(IT1)의 제1 전극은 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 연결되고, 제2 전극은 상기 제3 검사라인(IL3)에 연결되며, 제3 전극은 상기 제1 검사라인(IL1)에 연결된다. 상기 제1 짝수 스위칭소자(IT2)의 제1 전극은 짝수번째 게이트 라인(GL2 ~ GL2n)에 연결되고, 제2 전극은 상기 제3 검사라인(IL3)에 연결되며, 제3 전극은 상기 제2 검사라인(IL2)에 연결된다.The first electrode of the first odd switching element IT1 is connected to the odd-numbered gate lines GL1 to GL2n-1, the second electrode is connected to the third test line IL3, and the third electrode is connected to the third electrode. It is connected to the first inspection line IL1. The first electrode of the first even switching device IT2 is connected to even-numbered gate lines GL2 to GL2n, the second electrode is connected to the third test line IL3, and the third electrode is connected to the second electrode. It is connected to the inspection line IL2.

상기 제2 홀수 스위칭소자(DT2)의 제1 전극은 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 연결되고, 제2 전극은 다음 짝수번째 게이트 라인(GL2 ~ GL2n)에 연결되며, 제3 전극은 상기 제1 검사라인(IL1)에 연결된다. 상기 제2 짝수 스위칭소자(DT2)의 제1 전극은 상기 짝수번째 게이트 라인(GL2 ~ GL2n)에 연결되고, 제2 전극은 다음 홀수번째 게이트 라인에 연결되며, 제3 전극은 상기 제2 검사라인(IL2)에 연결된다.The first electrode of the second odd switching element DT2 is connected to the odd-numbered gate lines GL1 to GL2n-1, and the second electrode is connected to the next even-numbered gate lines GL2 to GL2n. An electrode is connected to the first inspection line IL1. A first electrode of the second even switching device DT2 is connected to the even-numbered gate lines GL2 to GL2n, a second electrode is connected to a next odd-numbered gate line, and a third electrode is connected to the second test line. Connected to (IL2).

상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)을 검사하는 제1 검사시간(FT1) 동안 상기 제1 검사라인(IL1)은 외부로부터 제1 구동전압(Von)을 입력받고, 상기 제2 검사라인(IL2)은 제2 구동전압(Voff)을 입력받으며, 상기 제3 검사라인(IL3)은 상기 제1 구동전압(Von)을 입력받는다.The first inspection line IL1 receives a first driving voltage Von from the outside during the first inspection time FT1 for inspecting the odd-numbered gate lines GL1 to GL2n-1, and the second inspection line IL2 receives a second driving voltage Voff, and the third test line IL3 receives the first driving voltage Von.

상기 제1 검사시간(FT1) 동안 상기 제1 홀수 스위칭소자(IT1)는 상기 제1 및 제3 검사라인(IL1, IL3)을 통해 입력된 상기 제1 구동전압(Von)에 응답하여 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)으로 상기 제1 구동전압(Von)을 제공한다. 상기 제1 검사시간(FT1) 동안 상기 제2 짝수 스위칭 소자(DT2)는 상기 제3 검사라인(IL3)을 통해 입력된 상기 제1 구동전압(Von)에 응답하여 상기 제2 검사라인(IL2)을 통해 입력된 상기 제2 구동전압(Voff)을 상기 짝수번째 게이트 라인(GL2 ~ GL2n)으로 제공한다. 따라서, 상기 제1 검사시간(FT1) 동안 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 연결된 홀수번째 화소들은 턴-온되지만, 상기 짝수번째 게이트 라인(GL2 ~ GL2n)에 연결된 짝수번째 화소들은 턴-오프된다.During the first test time FT1, the first odd switching device IT1 is in the odd-numbered order in response to the first driving voltage Von input through the first and third test lines IL1 and IL3. The first driving voltage Von is provided to gate lines GL1 to GL2n-1. During the first test time FT1, the second even switching device DT2 is in response to the first driving voltage Von input through the third test line IL3. The second driving voltage Voff inputted through the signal is provided to the even-numbered gate lines GL2 to GL2n. Accordingly, the odd-numbered pixels connected to the odd-numbered gate lines GL1 to GL2n-1 are turned on during the first inspection time FT1, but the even-numbered pixels connected to the even-numbered gate lines GL2 to GL2n are turned on. Turn off.

한편, 상기 제1 검사시간(FT1) 동안 상기 제2 홀수 스위칭소자(DT1)는 상기 짝수번째 게이트 라인(GL2 ~ GL2n)으로 인가된 상기 제2 구동전압(Voff)에 의해서 턴-오프되고, 상기 제1 짝수 스위칭소자(IT1)는 상기 제2 검사라인(IL2)으로 인가된 상기 제2 구동전압(Voff)에 의해서 턴-오프된다.Meanwhile, the second odd switching device DT1 is turned off by the second driving voltage Voff applied to the even-numbered gate lines GL2 to GL2n during the first inspection time FT1, and The first even switching device IT1 is turned off by the second driving voltage Voff applied to the second test line IL2.

따라서, 상기 제1 검사시간(FT1) 동안 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 연결된 홀수번째 화소들만을 구동시킴으로써 상기 홀수번째 화소들 및 홀수번째 게이트 라인(GL1 ~ GL2n-1)을 검사할 수 있다.Accordingly, the odd-numbered pixels and the odd-numbered gate lines GL1 to GL2n-1 may be driven by driving only odd-numbered pixels connected to the odd-numbered gate lines GL1 to GL2n-1 during the first inspection time FT1. Can be checked

여기서, 상기 제1 및 제2 홀수 스위칭 소자(IT1, DT1), 제1 및 제2 짝수 스위칭 소자(IT2, DT2)는 상기 박막 트랜지스터(111, 도 1에 도시됨)와 같이 아몰퍼스 실리콘형으로 이루어져 상기 박막 트랜지스터(111)와 동시에 형성된다.Here, the first and second odd switching elements IT1 and DT1 and the first and second even switching elements IT2 and DT2 are formed of an amorphous silicon type like the thin film transistor 111 (shown in FIG. 1). It is formed simultaneously with the thin film transistor 111.

도 4는 제2 검사시간 동안 도 1에 도시된 검사회로의 동작을 구체적으로 나타낸 회로도이고, 도 5는 도 4에 도시된 검사회로의 입/출력 파형도이다.4 is a circuit diagram illustrating in detail the operation of the inspection circuit shown in FIG. 1 during the second inspection time, and FIG. 5 is an input / output waveform diagram of the inspection circuit shown in FIG. 4.

도 4 및 도 5를 참조하면, 짝수번째 게이트 라인(GL2 ~ GL2n)을 검사하는 제2 검사시간(ST2) 동안 제1 검사라인(IL1)은 외부로부터 제2 구동전압(Voff)을 입력받고, 상기 제2 검사라인(IL2)은 제1 구동전압(Von)을 입력받으며, 제3 검사라인(IL3)은 상기 제1 구동전압(Von)을 입력받는다.4 and 5, during the second inspection time ST2 for examining even-numbered gate lines GL2 to GL2n, the first inspection line IL1 receives a second driving voltage Voff from the outside. The second test line IL2 receives the first driving voltage Von and the third test line IL3 receives the first driving voltage Von.

상기 제2 검사시간(ST1) 동안 제1 짝수 스위칭소자(IT1)는 제2 및 제3 검사라인(IL2, IL3)을 통해 입력된 상기 제1 구동전압(Von)에 응답하여 상기 짝수번째 게이트 라인(GL2 ~ GL2n)으로 상기 제1 구동전압(Von)을 제공한다. 제2 홀수 스위칭 소자(DT2)는 상기 제3 검사라인(IL3)을 통해 제공된 상기 제1 구동전압(Von)에 응답하여 상기 제1 검사라인(IL1)을 통해 입력된 상기 제2 구동전압(Voff)을 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)으로 제공한다.During the second test time ST1, the first even switching device IT1 may respond to the even-numbered gate line in response to the first driving voltage Von input through the second and third test lines IL2 and IL3. The first driving voltage Von may be provided to GL2 to GL2n. The second odd switching element DT2 receives the second driving voltage Voff input through the first inspection line IL1 in response to the first driving voltage Von provided through the third inspection line IL3. ) Is provided to the odd-numbered gate lines GL1 to GL2n-1.

따라서, 상기 제2 검사시간(ST2) 동안 상기 짝수번째 게이트 라인(GL2 ~ GL2n)에 연결된 짝수번째 화소들은 턴-온되지만, 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 연결된 홀수번째 화소들은 턴-오프된다. Accordingly, even-numbered pixels connected to the even-numbered gate lines GL2 to GL2n are turned on during the second test time ST2, but odd-numbered pixels connected to the odd-numbered gate lines GL1 to GL2n-1 are turned on. Turn off.                     

한편, 상기 제2 검사시간(ST2) 동안 상기 제2 짝수 스위칭소자(DT2)는 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)으로 인가된 상기 제2 구동전압(Voff)에 의해서 턴-오프되고, 상기 제1 홀수 스위칭소자(IT1)는 상기 제1 검사라인(IL1)으로 인가된 상기 제2 구동전압(Voff)에 의해서 턴-오프된다.Meanwhile, the second even switching device DT2 is turned off by the second driving voltage Voff applied to the odd-numbered gate lines GL1 to GL2n-1 during the second test time ST2. The first odd switching device IT1 is turned off by the second driving voltage Voff applied to the first test line IL1.

따라서, 상기 제2 검사시간(ST2) 동안 상기 짝수번째 게이트 라인(GL2 ~ GL2n)에 연결된 짝수번째 화소들만을 구동시킴으로써 상기 짝수번째 화소들 및 짝수번째 게이트 라인(GL2 ~ GL2n)을 검사할 수 있다.Therefore, the even-numbered pixels and the even-numbered gate lines GL2 to GL2n may be inspected by driving only the even-numbered pixels connected to the even-numbered gate lines GL2 to GL2n during the second inspection time ST2. .

상기 검사회로(140)는 제1 내지 제2n 게이트 라인(GL1 ~ GL2n)을 두 그룹으로 분할하여 제1 및 제2 검사시간(FT1, ST2)에 두 그룹을 각각 검사함으로써, 상기 화소부(120)에서 발생하는 결함의 원인 및 결함의 위치를 정확하게 판별할 수 있고, 그 결과 검사의 효율성을 향상시킬 수 있다.The inspection circuit 140 divides the first to second n-th gate lines GL1 to GL2n into two groups, and inspects the two groups at the first and second inspection times FT1 and ST2, respectively, thereby the pixel unit 120. ) Can accurately determine the cause of the defect and the location of the defect, thereby improving the efficiency of the inspection.

도 6은 접지시간 동안 도 1에 도시된 검사회로의 동작을 구체적으로 나타낸 회로도이고, 도 7은 도 6에 도시된 검사회로의 입/출력 파형도이다.6 is a circuit diagram illustrating in detail the operation of the test circuit shown in FIG. 1 during the grounding time, and FIG. 7 is an input / output waveform diagram of the test circuit shown in FIG. 6.

도 6 및 도 7을 참조하면, 다수의 게이트 라인(GL1 ~ GL2n)을 접지시키는 접지시간(GT) 동안 제1 검사라인(IL1)은 외부로부터 접지전압(Vgnd)을 입력받고, 상기 제2 검사라인(IL2)은 상기 접지전압(Vgnd)을 입력받으며, 제3 검사라인(IL3)은 제1 구동전압(Von)을 입력받는다.6 and 7, the first test line IL1 receives the ground voltage Vgnd from the outside during the ground time GT for grounding the plurality of gate lines GL1 to GL2n and the second test. The line IL2 receives the ground voltage Vgnd and the third test line IL3 receives the first driving voltage Von.

상기 접지시간(GT) 동안 제1 홀수 스위칭소자(IT1)는 상기 제3 검사라인(IL3)을 통해 입력된 상기 제1 구동전압(Von)에 응답하여 상기 제1 검사라인(Voff)을 통해 입력된 상기 접지전압(Vgnd)을 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1) 으로 제공한다. 상기 접지시간(GT) 동안 제2 짝수 스위칭 소자(DT2)는 상기 제3 검사라인(IL3)을 통해 입력된 상기 제1 구동전압(Von)에 응답하여 상기 제2 검사라인(IL2)을 통해 입력된 상기 접지전압(Vgnd)을 상기 짝수번째 게이트 라인(GL2 ~ GL2n)으로 제공한다.During the ground time GT, the first odd switching device IT1 is input through the first test line Voff in response to the first driving voltage Von input through the third test line IL3. The ground voltage Vgnd to the odd-numbered gate lines GL1 to GL2n-1. The second even switching element DT2 is input through the second test line IL2 in response to the first driving voltage Von input through the third test line IL3 during the ground time GT. The ground voltage Vgnd to the even-numbered gate lines GL2 to GL2n.

따라서, 상기 접지시간(GT) 동안 상기 다수의 게이트 라인(GL1 ~ GL2n)에는 상기 접지전압(Vgnd)이 제공되고, 상기 다수의 게이트 라인(GL1 ~ GL2n)에 연결된 다수의 화소들은 상기 접지전압(Vgnd)에 응답하여 턴-오프된다.Accordingly, the ground voltage Vgnd is provided to the gate lines GL1 to GL2n during the ground time GT, and the plurality of pixels connected to the gate lines GL1 to GL2n are connected to the ground voltage (G). Turn off in response to Vgnd).

이후, 상기 다수의 게이트 라인(GL1 ~ GL2n)을 모두 접지시키면, 상기 제3 검사라인(IL3)에는 상기 접지전압(Vgnd)이 제공된다. 따라서, 상기 제3 검사라인(IL3)에 연결된 상기 제1 홀수 스위칭 소자(IT1)와 제1 짝수 스위칭 소자(IT2)는 턴-오프되고, 그 결과 상기 다수의 게이트 라인(GL1 ~ GL2n)은 상기 게이트 구동회로(130, 도 1에 도시됨)에 의해서 턴-온되기 이전까지 접지상태로 유지된다.Thereafter, when the plurality of gate lines GL1 to GL2n are grounded, the ground voltage Vgnd is provided to the third test line IL3. Accordingly, the first odd switching device IT1 and the first even switching device IT2 connected to the third test line IL3 are turned off, and as a result, the plurality of gate lines GL1 to GL2n are connected to the third test line IL3. It remains grounded until it is turned on by the gate driving circuit 130 (shown in FIG. 1).

도 8은 본 발명의 또 다른 실시예에 따른 표시장치의 평면도이다. 단, 도 8에 도시된 구성요소 중 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.8 is a plan view of a display device according to still another embodiment of the present invention. However, the same reference numerals are given to the same components as those shown in FIG. 1 among the components illustrated in FIG. 8, and detailed description thereof will be omitted.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 표시장치(400)는 영상을 표시하는 표시패널(330)을 포함한다. 상기 표시패널(330)은 어레이 기판(100), 상기 어레이 기판(100)과 마주하는 대향기판(300) 및 상기 어레이 기판(100)과 상기 대향기판(300)과의 사이에 개재된 액정층(미도시)으로 이루어진다.Referring to FIG. 8, the display device 400 according to another exemplary embodiment includes a display panel 330 for displaying an image. The display panel 330 includes an array substrate 100, an opposing substrate 300 facing the array substrate 100, and a liquid crystal layer interposed between the array substrate 100 and the opposing substrate 300. Not shown).

상기 표시패널(300)은 영상을 표시하는 유효 표시영역(EDA)과 영상이 표시되 지 않는 비유효 표시영역(NDA)으로 구분된다. 상기 어레이 기판(100)에 형성된 화소영역(PA)은 상기 유효 표시영역(EDA)에 포함되고, 구동영역(DA)과 검사영역(IA)은 상기 비유효 영역(NDA)에 포함된다.The display panel 300 is divided into an effective display area EDA for displaying an image and an invalid display area NDA in which no image is displayed. The pixel area PA formed on the array substrate 100 is included in the effective display area EDA, and the driving area DA and the inspection area IA are included in the ineffective area NDA.

상기 비유효 영역(NDA)은 상기 어레이 기판(100)의 제1 내지 제m 데이터 라인(DL1 ~ DLm)의 일단부와 인접하는 주변영역(SA)을 더 포함한다. 상기 주변영역(SA)에 대응하여 상기 어레이 기판(100) 상에는 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 데이터 신호를 제공하고 칩 형태로 이루어진 데이터 구동회로(350)가 실장된다.The non-effective area NDA further includes a peripheral area SA adjacent to one end of the first to m-th data lines DL1 to DLm of the array substrate 100. In response to the peripheral area SA, a data driving circuit 350 that provides a data signal to the first to m th data lines DL1 to DLm and has a chip shape is mounted on the array substrate 100.

도면에 도시하지는 않았지만, 상기 대향기판(300)에는 레드, 그린 및 블루 색화소를 포함하는 컬러필터층 및 상기 어레이 기판(100)에 형성된 화소전극(112)과 마주하는 공통전극이 형성된다.Although not shown in the drawing, the counter substrate 300 includes a color filter layer including red, green, and blue color pixels, and a common electrode facing the pixel electrode 112 formed on the array substrate 100.

이와 같은 어레이 기판 및 이를 갖는 표시장치에 따르면, 검사회로는 다수의 게이트 라인을 두 그룹으로 분할하여 제1 및 제2 검사시간에 두 그룹을 각각 검사하고, 검사가 완료되면 상기 다수의 게이트 라인에 접지전압을 제공한다.According to such an array substrate and a display device having the same, an inspection circuit divides a plurality of gate lines into two groups and inspects each of the two groups at first and second inspection times, and when the inspection is completed, Provide the ground voltage.

따라서, 화소부에서 발생하는 결함의 원인 및 결함의 위치를 정확하게 판별할 수 있고, 그 결과 검사의 효율성을 향상시킬 수 있다. 또한, 검사가 완료된 후에는 상기 다수의 게이트 라인을 접지시킬 수 있다.Therefore, the cause of the defect and the position of the defect occurring in the pixel portion can be accurately determined, and as a result, the efficiency of inspection can be improved. In addition, after the inspection is completed, the plurality of gate lines may be grounded.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

Claims (13)

기판;Board; 상기 기판 상에 구비되고, 다수의 게이트 라인, 다수의 데이터 라인 및 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 전기적으로 연결된 다수의 화소를 포함하는 화소부;A pixel unit on the substrate, the pixel unit including a plurality of gate lines, a plurality of data lines, and a plurality of pixels electrically connected to the plurality of gate lines and the plurality of data lines; 상기 기판 상에 구비되고, 상기 다수의 게이트 라인의 제1 단부에 전기적으로 연결되어 상기 화소부를 구동시키는 구동회로; 및A driving circuit provided on the substrate and electrically connected to first ends of the plurality of gate lines to drive the pixel unit; And 상기 기판 상에 구비되고, 상기 다수의 게이트 라인의 제2 단부와 전기적으로 연결되어 상기 화소부를 검사하는 검사회로를 포함하고,An inspection circuit provided on the substrate and electrically connected to second ends of the plurality of gate lines to inspect the pixel portion; 상기 검사회로는,The inspection circuit, 상기 다수의 게이트 라인의 제2 단부에 각각 연결된 다수의 제1 스위칭 소자;A plurality of first switching elements each connected to a second end of the plurality of gate lines; 상기 제1 스위칭 소자에 병렬 연결된 다수의 제2 스위칭 소자;A plurality of second switching elements connected in parallel to the first switching element; 상기 다수의 게이트 라인 중 홀수번째 게이트 라인에 연결된 홀수번째 제1 및 제2 스위칭 소자에 전기적으로 연결된 제1 검사라인;A first inspection line electrically connected to odd-numbered first and second switching elements connected to odd-numbered gate lines among the plurality of gate lines; 상기 다수의 게이트 라인 중 짝수번째 게이트 라인에 연결된 짝수번째 제1 및 제2 스위칭 소자에 전기적으로 연결된 제2 검사라인; 및A second test line electrically connected to even-numbered first and second switching devices connected to even-numbered gate lines of the plurality of gate lines; And 상기 다수의 제1 스위칭 소자에 연결된 제3 검사라인을 포함하는 것을 특징으로 하는 어레이 기판.And a third inspection line connected to the plurality of first switching elements. 제1항에 있어서, 상기 홀수번째 제1 스위칭 소자의 제1 전극은 상기 홀수번째 게이트 라인의 제2 단부에 연결되고, 제2 전극은 상기 제3 검사라인에 연결되며, 제3 전극은 상기 제1 검사라인에 연결되고,The display device of claim 1, wherein a first electrode of the odd-numbered first switching element is connected to a second end of the odd-numbered gate line, a second electrode is connected to the third test line, and a third electrode is connected to the third electrode. 1 connected to the inspection line, 상기 짝수번째 제1 스위칭 소자의 제1 전극은 상기 짝수번째 게이트 라인의 제2 단부에 연결되고, 제2 전극은 상기 제3 검사라인에 연결되며, 제3 전극은 상기 제2 검사라인에 연결되는 것을 특징으로 하는 어레이 기판.The first electrode of the even-numbered first switching element is connected to the second end of the even-numbered gate line, the second electrode is connected to the third test line, and the third electrode is connected to the second test line. Array substrate, characterized in that. 제2항에 있어서, 상기 다수의 화소 중 상기 홀수번째 게이트 라인에 연결된 홀수번째 화소를 검사하는 제1 검사시간 동안 상기 제1 및 제3 검사라인은 제1 구동전압을 입력받고, 상기 제2 검사라인은 제2 구동전압을 입력받는 것을 특징으로 하는 어레이 기판.3. The first and third inspection lines of claim 2, wherein the first and third inspection lines receive a first driving voltage during a first inspection time for inspecting an odd-numbered pixel connected to the odd-numbered gate line among the plurality of pixels. And the line receives a second driving voltage. 제3항에 있어서, 상기 제1 검사시간동안 상기 홀수번째 제1 스위칭 소자는 상기 제3 검사라인으로부터의 상기 제1 구동전압에 응답하여 상기 홀수번째 게이트 라인에 상기 제1 구동전압을 제공하고,The method of claim 3, wherein the odd-numbered first switching element provides the first driving voltage to the odd-numbered gate lines in response to the first driving voltage from the third inspection line. 상기 짝수번째 제1 스위칭 소자는 상기 제3 검사라인으로부터의 상기 제1 구동전압에 응답하여 상기 짝수번째 게이트 라인에 상기 제2 구동전압을 제공하는 것을 특징으로 하는 어레이 기판.And the even-numbered first switching element provides the second driving voltage to the even-numbered gate line in response to the first driving voltage from the third test line. 제4항에 있어서, 상기 제1 검사시간동안 상기 홀수번째 화소는 상기 제1 구동전압에 응답하여 턴-온되고, 상기 짝수번째 화소는 상기 제2 구동전압에 응답하여 턴-오프되는 것을 특징으로 하는 어레이 기판.The method of claim 4, wherein the odd-numbered pixel is turned on in response to the first driving voltage and the even-numbered pixel is turned off in response to the second driving voltage during the first test time. An array substrate. 제2항에 있어서, 상기 다수의 화소 중 상기 짝수번째 게이트 라인에 연결된 홀수번째 화소를 검사하는 제2 검사시간 동안 상기 제2 및 제3 검사라인은 제1 구동전압을 입력받고, 상기 제1 검사라인은 제2 구동전압을 입력받는 것을 특징으로 하는 어레이 기판.3. The first and second test lines of claim 2, wherein the second and third test lines receive a first driving voltage during a second test time of testing odd-numbered pixels connected to the even-numbered gate lines. And the line receives a second driving voltage. 제6항에 있어서, 상기 제2 검사시간 동안 상기 홀수번째 제1 스위칭 소자는 상기 제3 검사라인으로부터의 상기 제1 구동전압에 응답하여 상기 홀수번째 게이트 라인에 상기 제2 구동전압을 제공하고,The method of claim 6, wherein the odd-numbered first switching device provides the second driving voltage to the odd-numbered gate line in response to the first driving voltage from the third inspection line. 상기 짝수번째 제1 스위칭 소자는 상기 제3 검사라인으로부터의 상기 제1 구동전압에 응답하여 상기 짝수번째 게이트 라인에 상기 제1 구동전압을 제공하는 것을 특징으로 하는 어레이 기판.And the even-numbered first switching element provides the first driving voltage to the even-numbered gate line in response to the first driving voltage from the third test line. 제7항에 있어서, 상기 제1 검사시간동안 상기 짝수번째 화소는 상기 제1 구동전압에 응답하여 턴-온되고, 상기 홀수번째 화소는 상기 제2 구동전압에 응답하여 턴-오프되는 것을 특징으로 하는 어레이 기판.The method of claim 7, wherein the even-numbered pixel is turned on in response to the first driving voltage and the odd-numbered pixel is turned off in response to the second driving voltage during the first test time. An array substrate. 제2항에 있어서, 상기 다수의 게이트 라인을 접지시키는 접지시간 동안 상기 제1 및 제2 검사라인은 접지전압을 입력받고, 상기 제3 검사라인은 제1 구동전압을 입력받는 것을 특징으로 하는 어레이 기판.3. The array of claim 2, wherein the first and second test lines receive a ground voltage and the third test line receives a first driving voltage during a grounding time for grounding the plurality of gate lines. Board. 제9항에 있어서, 상기 접지시간 동안 상기 다수의 제1 스위칭 소자는 상기 제3 검사라인으로부터의 상기 제1 구동전압에 응답하여 상기 다수의 게이트 라인에 상기 접지전압을 제공하는 것을 특징으로 하는 어레이 기판.The array of claim 9, wherein the plurality of first switching elements provide the ground voltage to the plurality of gate lines in response to the first driving voltage from the third test line. Board. 제1항에 있어서, 상기 홀수번째 제2 스위칭 소자의 제1 전극은 상기 홀수번째 게이트 라인의 제2 단부에 연결되고, 제2 전극은 다음단 상기 짝수번째 게이트 라인에 연결되며, 제3 전극은 상기 제1 검사라인에 연결되고,The method of claim 1, wherein the first electrode of the odd-numbered second switching element is connected to the second end of the odd-numbered gate line, the second electrode is connected to the next-numbered even-numbered gate line, and the third electrode is Connected to the first inspection line, 상기 짝수번째 제2 스위칭 소자의 제1 전극은 상기 짝수번째 게이트 라인의 제2 단부에 연결되고, 제2 전극은 다음단 홀수번째 게이트 라인에 연결되며, 제3 전극은 상기 제2 검사라인에 연결되는 것을 특징으로 하는 어레이 기판.The first electrode of the even-numbered second switching element is connected to the second end of the even-numbered gate line, the second electrode is connected to the next-numbered odd-numbered gate line, and the third electrode is connected to the second test line. Array substrate, characterized in that. 제11항에 있어서, 상기 홀수번째 게이트 라인에 연결된 홀수번째 화소를 검사하는 제1 검사시간 동안 상기 짝수번째 제2 스위칭 소자는 상기 제2 검사라인으로부터 제2 구동전압을 입력받아 상기 짝수번째 화소를 턴-오프시키고,12. The method of claim 11, wherein the even-numbered second switching device receives the second driving voltage from the second test line to receive the even-numbered pixel during the first test time of checking the odd-numbered pixel connected to the odd-numbered gate line. Turn off, 상기 짝수번째 게이트 라인에 연결된 짝수번째 화소를 검사하는 제2 검사시간 동안 상기 홀수번째 제2 스위칭 소자는 상기 제1 검사라인으로부터 상기 제2 구 동전압을 입력받아 상기 홀수번째 화소를 턴-오프시키는 것을 특징으로 하는 어레이 기판.The odd-numbered second switching device receives the second driving voltage from the first test line and turns off the odd-numbered pixel during the second test time of checking the even-numbered pixel connected to the even-numbered gate line. Array substrate, characterized in that. 어레이 기판; 및Array substrates; And 상기 어레이 기판과 대향하여 결합하는 대향 기판을 포함하고,A counter substrate coupled to the array substrate oppositely; 상기 어레이 기판은,The array substrate, 기판;Board; 상기 기판 상에 구비되고, 다수의 게이트 라인, 다수의 데이터 라인 및 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 전기적으로 연결된 다수의 화소를 포함하는 화소부;A pixel unit on the substrate, the pixel unit including a plurality of gate lines, a plurality of data lines, and a plurality of pixels electrically connected to the plurality of gate lines and the plurality of data lines; 상기 기판 상에 구비되고, 상기 다수의 게이트 라인의 제1 단부에 전기적으로 연결되어 상기 화소부를 구동시키는 구동회로; 및A driving circuit provided on the substrate and electrically connected to first ends of the plurality of gate lines to drive the pixel unit; And 상기 기판 상에 구비되고, 상기 다수의 게이트 라인의 제2 단부와 전기적으로 연결되어 상기 화소부를 검사하는 검사회로를 포함하고,An inspection circuit provided on the substrate and electrically connected to second ends of the plurality of gate lines to inspect the pixel portion; 상기 검사회로는,The inspection circuit, 상기 다수의 게이트 라인의 제2 단부에 각각 연결된 다수의 제1 스위칭 소자;A plurality of first switching elements each connected to a second end of the plurality of gate lines; 상기 제1 스위칭 소자에 병렬 연결된 다수의 제2 스위칭 소자;A plurality of second switching elements connected in parallel to the first switching element; 상기 다수의 게이트 라인 중 홀수번째 게이트 라인에 연결된 홀수번째 제1 및 제2 스위칭 소자에 전기적으로 연결된 제1 검사라인;A first inspection line electrically connected to odd-numbered first and second switching elements connected to odd-numbered gate lines among the plurality of gate lines; 상기 다수의 게이트 라인 중 짝수번째 게이트 라인에 연결된 짝수번째 제1 및 제2 스위칭 소자에 전기적으로 연결된 제2 검사라인; 및A second test line electrically connected to even-numbered first and second switching devices connected to even-numbered gate lines of the plurality of gate lines; And 상기 다수의 제1 스위칭 소자에 연결된 제3 검사라인을 포함하는 것을 특징으로 하는 표시장치.And a third test line connected to the plurality of first switching elements.
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