KR20060068113A - Thin film transistor array panel and manufacturing method thereof - Google Patents

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KR20060068113A
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김상갑
진홍기
오민석
김시열
최희환
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삼성전자주식회사
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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 게이트선을 형성하는 단계, 게이트 절연막, 진성 반도체층, 불순물 반도체층, 제1 내지 제3 도전막을 적층하는 단계, 상기 제3 도전막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 제3 내지 제1 도전막을 차례로 식각하여 데이터선을 형성하는 단계, 상기 감광막의 제2 부분을 제거하여 상기 제3 도전막을 노출시키는 단계, 상기 제3 내지 제1 도전막을 차례로 식각하여 드레인 전극을 형성하는 단계, 상기 불순물 반도체층을 산소 및 불소(F) 공급 기체에 노출시키는 단계, 상기 불순물 반도체층을 식각하여 저항성 접촉 부재를 형성하는 단계, 산소 플라스마를 실시하는 단계, 그리고 상기 감광막을 제거하는 단계를 포함한다.A method of manufacturing a thin film transistor array panel according to the present invention may include forming a gate line on a substrate, stacking a gate insulating film, an intrinsic semiconductor layer, an impurity semiconductor layer, and first to third conductive films, and forming a first on the third conductive film. Forming a photoresist film including one portion and a second portion having a thickness thinner than the first portion, forming a data line by sequentially etching the third to first conductive films using the photoresist film as a mask, and Removing the second portion to expose the third conductive film, etching the third to first conductive films in order to form a drain electrode, and exposing the impurity semiconductor layer to oxygen and fluorine (F) supply gas. Etching the impurity semiconductor layer to form an ohmic contact, performing an oxygen plasma, and removing the photosensitive film. And a step.

이러한 방식으로, 불순물 반도체를 식각하기 전과 후에 SF6와 O2의 혼합 기체와 O2 기체를 사용한 플라스마 처리를 각각 행함으로써 누설 전류를 줄일 수 있다. 이로 인해, 화면상에 나타나는 얼룩 불량을 해결할 수 있어 신뢰성있는 박막 트랜지스터 표시판을 제공할 수 있다.In this manner, the leakage current can be reduced by performing plasma treatment using a mixed gas of SF6 and O2 and an O2 gas before and after etching the impurity semiconductor, respectively. As a result, uneven defects appearing on the screen can be solved and a reliable thin film transistor array panel can be provided.

박막트랜지스터, 표시판, 누설전류, 플라스마, 챔버, 4매Thin film transistor, display panel, leakage current, plasma, chamber, 4 sheets

Description

박막 트랜지스터 표시판 및 이의 제조 방법 {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}Thin film transistor array panel and manufacturing method thereof {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다. 1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 1 taken along the line II-II ′.

도 3, 도 7 및 도 9는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이다. 3, 7 and 9 are layout views of the thin film transistor array panels in the intermediate stage of the method of manufacturing the thin film transistor array panels shown in FIGS. 1 and 2 according to an embodiment of the present invention, and are arranged in this order.

도 4는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도이다.4 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 3 taken along the line IV-IV '.

도 5 및 도 6은 도 4 다음 단계에서의 도면으로서 그 순서에 따라 나열한 것이다.FIG. 5 and FIG. 6 are diagrams in the order of the next step of FIG. 4.

도 8은 도 7에 도시한 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 잘라 도시한 단면도이다. FIG. 8 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 7 taken along the line VIII-VIII ′.

도 10은 도 9에 도시한 박막 트랜지스터 표시판을 X-X' 선을 따라 잘라 도시한 단면도이다. FIG. 10 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 9 taken along the line X-X '.                 

도 11은 본 발명의 한 실시예에 따라 각 시료에 따른 실험 조건을 나타내는 표이다.11 is a table showing experimental conditions for each sample according to one embodiment of the present invention.

도 12a 및 도 12b는 도 11의 실험 조건에 따라 각각 다크 상태와 포토 상태에서 각 시료 별로 드레인 소스간 전류를 측정한 그래프이다.12A and 12B are graphs for measuring current between drain sources for respective samples in a dark state and a photo state, respectively, according to the experimental conditions of FIG. 11.

본 발명은 액정 표시 장치용 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array panel for a liquid crystal display device and a manufacturing method thereof.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two display panels on which a field generating electrode is formed and a liquid crystal layer interposed therebetween. It is a display device which controls the transmittance | permeability of the light which passes through a liquid crystal layer by rearranging.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게 이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.Among the liquid crystal display devices, a field generating electrode is provided in each of two display panels. Among them, a liquid crystal display device having a structure in which a plurality of pixel electrodes are arranged in a matrix form on one display panel and one common electrode covering the entire display panel on the other display panel is mainstream. The display of an image in this liquid crystal display device is performed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal device for switching a voltage applied to a pixel electrode, is connected to each pixel electrode, and a gate line for transmitting a signal for controlling the thin film transistor and a data line for transmitting a voltage to be applied to the pixel electrode. Install on the display panel.

또한, 액정 표시 장치는 광원부를 두어 광원으로부터 나오는 빛을 이용하여 화면을 표시한다.In addition, the liquid crystal display includes a light source unit to display a screen using light emitted from the light source.

이러한 액정 표시 장치에서, 신호 지연을 방지하기 위하여 영상 신호를 전달하는 데이터선 또는 데이터선은 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같이 낮은 비저항 물질을 사용하는 것이 일반적이다. 이때, 알루미늄은 물리적 또는 화학적 특성이 약하기 때문에 접촉 특성이 우수한 다른 금속을 게재하여 알루미늄 또는 알루미늄 합금과 함께 이중막 또는 삼중막으로 게이트선 및 데이터선을 형성하는 것이 바람직하다. 이러한 금속 중에 몰리브덴을 포함하는 도전막은 알루미늄을 포함하는 도전막과 하나의 식각 조건으로 패터닝이 가능하여 유리하게 사용된다.In such a liquid crystal display, in order to prevent signal delay, it is common to use a low resistivity material, such as aluminum (Al) or aluminum alloy, as the data line or the data line for transmitting the image signal. At this time, since aluminum has a weak physical or chemical property, it is preferable to form another gate having a high contact property and forming a gate line and a data line as a double layer or triple layer together with aluminum or an aluminum alloy. The conductive film containing molybdenum in the metal is advantageously used because it can be patterned under one etching condition with a conductive film containing aluminum.

하지만, 특히 4매 공정을 이용하여 3중막을 형성하는 경우, 데이터선을 비롯한 박막 트랜지스터의 소스 전극과 드레인 전극을 습식 식각으로 형성한다. 그런데, 이러한 습식 식각으로 인해 박막 트랜지스터가 턴오프된 상태에서도 전류를 흐르게 하여 박막 트랜지스터의 특성을 저하시키는 요인으로 작용한다.However, in particular, when forming a triple layer using a four-sheet process, the source electrode and the drain electrode of the thin film transistor including the data line are formed by wet etching. However, the wet etching causes a current to flow even when the thin film transistor is turned off, thereby reducing the characteristics of the thin film transistor.

본 발명이 이루고자 하는 기술적 과제는 종래 기술의 이러한 문제점을 해결할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a thin film transistor array panel capable of solving such problems of the prior art.

상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제 조 방법은, 기판 위에 게이트선을 형성하는 단계, 게이트 절연막, 진성 반도체층, 불순물 반도체층, 제1 내지 제3 도전막을 적층하는 단계, 상기 제3 도전막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 제3 내지 제1 도전막을 차례로 식각하여 데이터선을 형성하는 단계, 상기 감광막의 제2 부분을 제거하여 상기 제3 도전막을 노출시키는 단계, 상기 제3 내지 제1 도전막을 차례로 식각하여 드레인 전극을 형성하는 단계, 상기 불순물 반도체층을 산소 및 불소(F) 공급 기체에 노출시키는 단계, 상기 불순물 반도체층을 식각하여 저항성 접촉 부재를 형성하는 단계, 산소 플라스마를 실시하는 단계, 그리고 상기 감광막을 제거하는 단계를 포함한다.According to an aspect of the present invention, a method of manufacturing a thin film transistor array panel includes: forming a gate line on a substrate, stacking a gate insulating film, an intrinsic semiconductor layer, an impurity semiconductor layer, and first to third conductive films. And forming a photoresist film on the third conductive film, the photosensitive film including a first portion and a second portion having a thickness thinner than the first portion, and sequentially etching the third to first conductive films using the photosensitive film as a mask. Forming a drain electrode by sequentially removing the second portion of the photosensitive film to expose the third conductive film, and sequentially etching the third to first conductive films, wherein the impurity semiconductor layer is formed of oxygen and fluorine ( F) exposing to a feed gas, etching the impurity semiconductor layer to form an ohmic contact, conducting an oxygen plasma, And removing the photosensitive film.

이때, 상기 산소와 불소 공급 기체의 양의 비율은 30:1 내지 7:1일 수 있으며, 예를 들어, 상기 산소의 양은 350 내지 3000sccm이고, 상기 불소 공급 기체의 양은 10 내지 50sccm일 수 있다.In this case, the ratio of the amount of oxygen and the fluorine supply gas may be 30: 1 to 7: 1, for example, the amount of oxygen is 350 to 3000sccm, the amount of the fluorine supply gas may be 10 to 50sccm.

또한, 상기 불소 공급 기체는 SF6, CF4, CHF3, C2F6, C4F8 중 어느 하나인 것이 바람직하다.In addition, the fluorine supply gas is preferably any one of SF 6 , CF 4, CHF 3, C 2 F 6 , C 4 F 8 .

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 보호막을 적층하는 단계, 그리고 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.A method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention may further include stacking a protective film and forming a pixel electrode connected to the drain electrode.

한편, 상기 제3 내지 제1 도전막의 식각은 습식 식각인 것이 바람직하고, 상기 불순물 반도체층의 식각은 건식 식각인 것이 바람직한데, 상기 건식 식각은 HCl 과 CF4의 혼합 기체를 사용하여 이루어질 수 있다.On the other hand, the etching of the third to the first conductive film is preferably a wet etching, the etching of the impurity semiconductor layer is preferably a dry etching, the dry etching may be performed using a mixture of HCl and CF4 gas.

이때, 상기 게이트선은 알루미늄 네오디뮴 합금으로 이루어진 하부막과 크롬으로 이루어진 상부막을 포함할 수 있으며, 상기 제1 및 제3 도전막은 몰리브덴 또는 몰리브덴 합금으로 이루어질 수 있고, 상기 제2 도전막은 알루미늄 또는 알루미늄 합금으로 이루어질 수 있다.In this case, the gate line may include a lower layer made of aluminum neodymium alloy and an upper layer made of chromium, and the first and third conductive layers may be made of molybdenum or molybdenum alloy, and the second conductive layer may be made of aluminum or aluminum alloy. Can be made.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은, 기판 위에 형성되어 있는 제1 표시 신호선, 상기 게이트선 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 제2 표시 신호선과 상기 제2 표시 신호선과 분리되어 있는 출력 전극, 상기 제2 표시 신호선, 상기 출력 전극 및 상기 제1 절연막 위에 형성되어 있는 제2 절연막, 그리고 상기 출력 전극과 연결되어 있는 화소 전극을 포함한다.A thin film transistor array panel according to an exemplary embodiment of the present invention includes a first display signal line formed on a substrate, a first insulating film formed on the gate line, a semiconductor layer formed on the first insulating film, and formed on the semiconductor layer. A second display signal line and an output electrode separated from the second display signal line, the second display signal line, a second insulating film formed on the output electrode and the first insulating film, and a pixel connected to the output electrode. An electrode.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다. 1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 1 taken along the line II-II ′.

절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(131)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 게이트선(121)의 한 끝 부분(129)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다. A plurality of gate lines 121 and a plurality of storage electrode lines 131 for transmitting a gate signal are formed on the insulating substrate 110. The gate line 121 mainly extends in the horizontal direction, and a part of each gate line 121 forms a plurality of gate electrodes 124. In addition, one end portion 129 of the gate line 121 is extended in width for connection with another layer or an external device.

유지 전극선(131)은 이웃한 두 게이트선(121) 중 아래쪽 게이트선(121)에 인접하여 가로 방향으로 뻗어 있다.The storage electrode line 131 extends in the horizontal direction adjacent to the lower gate line 121 of two neighboring gate lines 121.

게이트선(121) 및 유지 전극선(131)은 낮은 비저항의 금속인 알루미늄 네오디뮴 합금으로 이루어진 하부막(121p, 131p)과 크롬으로 이루어진 상부막(121q, 131q)을 포함한다. The gate line 121 and the storage electrode line 131 include lower layers 121p and 131p made of aluminum neodymium alloy, which is a low resistivity metal, and upper layers 121q and 131q made of chromium.

게이트선(121) 및 유지 전극선(131)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.Side surfaces of the gate line 121 and the storage electrode line 131 are inclined with respect to the surface of the substrate 110, and the inclination angle is in the range of about 30-80 °.

게이트선(121) 및 유지 전극선(131) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. A gate insulating layer 140 made of silicon nitride (SiNx) is formed on the gate line 121 and the storage electrode line 131.                     

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. A plurality of linear semiconductors 151 made of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si) and the like are formed on the gate insulating layer 140. The linear semiconductor 151 extends mainly in the longitudinal direction from which a plurality of projections 154 extend toward the gate electrode 124.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. A plurality of linear and island ohmic contacts 161 and 165 made of a material such as n + hydrogenated amorphous silicon doped with silicide or n-type impurities at a high concentration are formed on the semiconductor 151. have. The linear ohmic contact 161 has a plurality of protrusions 163, and the protrusion 163 and the island-type ohmic contact 165 are paired and positioned on the protrusion 154 of the semiconductor 151.

반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.Side surfaces of the semiconductor 151 and the ohmic contacts 161 and 165 are also inclined with respect to the surface of the substrate 110, and the inclination angle is 30-80 °.

저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171) 및 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.A plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the ohmic contacts 161 and 165 and the gate insulating layer 140, respectively.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다.The data line 171 mainly extends in the vertical direction to cross the gate line 121 and transmit a data voltage.

각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이루며, 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한 다. A plurality of branches extending from the data line 171 toward the drain electrode 175 form a source electrode 173, and the pair of source electrode 173 and the drain electrode 175 are separated from each other. The gate electrodes 124 are positioned opposite to each other.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. The gate electrode 124, the source electrode 173, and the drain electrode 175 form a thin film transistor (TFT) together with the protrusion 154 of the semiconductor 151, and the channel of the thin film transistor is a source. A protrusion 154 is formed between the electrode 173 and the drain electrode 175.

데이터선(171) 및 드레인 전극(175)은 특히, IZO 또는 ITO와의 물리적, 화학적, 전기적 특성이 우수한 물질, 이를테면 티타늄, 탄탈륨, 크롬, 몰리브덴(Mo) 또는 이들의 합금 등으로 이루어진 상부막(171r, 175r)과, 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진 중간막(171q, 175q)과 알루미늄 계열의 금속이 저항성 접촉 부재로 확산되는 것을 방지하기 위한 금속, 이를 테면 티타늄, 탄탈륨, 크롬, 몰리브덴 또는 이들의 합금으로 이루어지는 하부막(171p, 175p)을 포함한다. 도 2에서 소스 전극(173)의 하부막, 중간막 및 상부막은 각각 도면 부호 173p, 173q, 173r로 표시되어 있고, 데이터선(171)의 끝 부분(179)의 하부막, 중간막 및 상부막은 각각 도면 부호 179p, 179q, 179r로 표시되어 있다. The data line 171 and the drain electrode 175 may be formed of, for example, an upper layer 171r made of a material having excellent physical, chemical, and electrical properties with IZO or ITO, such as titanium, tantalum, chromium, molybdenum (Mo), or an alloy thereof. , 175r) and an intermediate film (171q, 175q) made of a low resistivity metal such as aluminum (Al) or an aluminum alloy such as aluminum (Al) or aluminum alloy to reduce the delay or voltage drop of the data signal. To prevent the diffusion of the metal into the resistive contact member, such as lower layers 171p and 175p made of titanium, tantalum, chromium, molybdenum or alloys thereof. In FIG. 2, the lower layer, the intermediate layer, and the upper layer of the source electrode 173 are denoted by reference numerals 173p, 173q, and 173r, respectively, and the lower layer, the intermediate layer, and the upper layer of the end portion 179 of the data line 171 are respectively illustrated. Reference numerals 179p, 179q, and 179r are indicated.

선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 모양을 가진다. 그러나 소스 전극(173)과 드레인 전극(175) 사이에 가리지 않고 노출된 부분을 가지고 있다. The linear semiconductor 151 has substantially the same shape as the data line 171, the drain electrode 175, and the ohmic contacts 161 and 165 thereunder. However, it has an exposed portion between the source electrode 173 and the drain electrode 175.

데이터선(171) 및 드레인 전극(175) 위에는 평탄화 특성이 우수하며 감광성 (photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전율 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 이와는 달리 보호막(180)은 유기물과 무기물의 이중층으로 이루어질 수 있다.On the data line 171 and the drain electrode 175, an organic material having excellent planarization characteristics and photosensitivity, a-Si: C: O formed by plasma enhanced chemical vapor deposition (PECVD), A passivation layer 180 made of a low dielectric constant insulating material having a dielectric constant of 4.0 or less, such as a-Si: O: F, or silicon nitride, which is an inorganic material, is formed. Alternatively, the passivation layer 180 may be formed of a double layer of an organic material and an inorganic material.

보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180) 및 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 노출시키는 복수의 접촉 구멍(181)이 또한 형성되어 있다.In the passivation layer 180, a plurality of contact holes 182 and 185 exposing the end portion 179 and the drain electrode 175 of the data line 171 are formed, respectively, and the passivation layer 180 and the gate insulating layer are formed. A plurality of contact holes 181 for exposing the end portion 129 of the gate line 121 are also formed at 140.

보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.A plurality of pixel electrodes 190 and a plurality of contact assistants 81 and 82 made of ITO or IZO are formed on the passivation layer 180.

화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다. 화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.The pixel electrode 190 is physically and electrically connected to the drain electrode 175 through the contact hole 185 to receive a data voltage from the drain electrode 175. The pixel electrode 190 to which the data voltage is applied generates a electric field together with a common electrode (not shown) of another display panel (not shown) to which a common voltage is applied, thereby creating a liquid crystal layer between the two electrodes 190. Rearrange the liquid crystal molecules (not shown). The pixel electrode 190 also overlaps the neighboring gate line 121 and the data line 171 to increase the aperture ratio, but may not overlap.

접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부 분(129) 및 데이터선의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. The contact auxiliary members 81 and 82 are connected to the end portion 129 of the gate line and the end portion 179 of the data line through the contact holes 181 and 182. The contact auxiliary members 81 and 82 complement the adhesion between the end portions 129 and 179 of the gate line 121 and the data line 171 and the external device, and serve to protect them.

게이트선(121)에 게이트 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.When a gate driver (not shown) for applying a gate signal to the gate line 121 is integrated on the display panel, the contact member 81 may be formed of a connection member connecting the end portion 129 of the gate line 121 to the gate driver. It can play a role and sometimes it can be omitted.

본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.According to another embodiment of the present invention, a transparent conductive polymer may be used as the material of the pixel electrode 190, and in the case of a reflective liquid crystal display, an opaque reflective metal may be used. In this case, the contact assistants 81 and 82 may be made of a material different from the pixel electrode 190, in particular, ITO or IZO.

그러면, 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 10과 도 1 및 도 2를 참고로 하여 상세히 설명한다.Next, a method of manufacturing the thin film transistor array panel for the liquid crystal display device illustrated in FIGS. 1 and 2 according to an embodiment of the present invention will be described in detail with reference to FIGS. 3 to 10, and FIGS. 1 and 2.

도 3, 도 7 및 도 9는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이다. 도 4, 도 8 및 도 10은 각각 도 3, 도 7 및 도 9에 도시한 박막 트랜지스터 표시판을 IV-IV' 선, VIII-VIII' 선 및 X-X' 선을 따라 잘라 도시한 단면도이다. 여기서, 도 5 및 도 6은 도 4 다음 단계에서의 도면으로서 그 순서에 따라 나열한 것이다.3, 7 and 9 are layout views of the thin film transistor array panels in the intermediate stage of the method of manufacturing the thin film transistor array panels shown in FIGS. 1 and 2 according to an embodiment of the present invention, and are arranged in this order. 4, 8, and 10 are cross-sectional views of the thin film transistor array panel illustrated in FIGS. 3, 7, and 9, respectively, taken along lines IV-IV ', VIII-VIII', and X-X '. FIG. 5 and FIG. 6 are diagrams in the order shown in the next step of FIG. 4.

먼저, 도 3 및 도 4를 참고하면, 투명한 유리 따위로 만들어진 절연 기판 (110) 위에 복수의 게이트 전극(124)을 각각 포함하는 게이트선(121) 및 유지 전극선(131)을 형성한다. First, referring to FIGS. 3 and 4, a gate line 121 and a storage electrode line 131 including a plurality of gate electrodes 124 are formed on an insulating substrate 110 made of transparent glass.

이어, 도 5 및 도 6에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 화학 기상 증착 등으로 연속하여 적층한다. Subsequently, as shown in FIGS. 5 and 6, three-layer films of the gate insulating layer 140, the intrinsic amorphous silicon layer 150, and the impurity amorphous silicon layer 160 are chemical vapor deposition. Lamination is successively carried out.

이어 몰리브덴 또는 몰리브덴 합금의 하부 금속막(170p)과 알루미늄 또는 알루미늄 합금의 중간 금속막(170q), 그리고 몰리브덴 또는 몰리브덴 합금의 상부 금속막(170r)을 스퍼터링 등으로 연속하여 적층한 다음, 감광막을 도포하고 그 위에 광 마스크(40)를 정렬한다.Subsequently, the lower metal film 170p of molybdenum or molybdenum alloy, the intermediate metal film 170q of aluminum or aluminum alloy, and the upper metal film 170r of molybdenum or molybdenum alloy were successively laminated by sputtering, and then a photosensitive film was applied. And align the photomask 40 thereon.

광 마스크(40)는 투과 영역(C), 차광 영역(A) 및 반투과 영역(B)을 포함한다. The photo mask 40 includes a transmission region C, a light blocking region A, and a transflective region B.

이러한 광마스크(40)를 통하여 감광막에 빛을 조사한 후 현상하면 도 5에 도시한 바와 같이, 두께가 두꺼운 제1 부분(52)과 얇은 제2 부분(54)이 남는다. When the photosensitive film is irradiated with light through the photomask 40 and developed, as shown in FIG. 5, the thick first portion 52 and the thin second portion 54 remain.

이어 감광막(52, 54)을 마스크로 하여 상부, 중간 및 하부 금속막(170r, 170q, 170p)을 식각하여 데이터선(171) 및 데이터선의 끝 부분(179)의 상부막(171r, 179r), 중간막(171q, 179q) 및 하부막(171p, 179p)을 형성한다.Subsequently, the upper, middle and lower metal layers 170r, 170q, and 170p are etched using the photoresist layers 52 and 54 as masks, so that the upper layers 171r and 179r of the data line 171 and the end portion 179 of the data line, Interlayers 171q and 179q and lower layers 171p and 179p are formed.

이어, 도 6에 도시한 것처럼 감광막(52, 54)을 애싱 처리하여 두께가 작은 부분(54)을 제거하고 소스 전극(173)과 드레인 전극(175) 사이의 상부 도전체(174r) 부분을 노출시킨다. Subsequently, the photoresist films 52 and 54 are ashed to remove the small portion 54 and the upper conductor 174r portion between the source electrode 173 and the drain electrode 175 is exposed as shown in FIG. 6. Let's do it.

다음으로, 도 7 및 도 8에 도시한 것처럼 노출된 상부 도전체(174r) 부분과 그 아래의 중간 도전체(174q)와 하부 도전체(174p) 부분을 차례로 식각하여 소스 전극(173) 및 드레인 전극(175)의 상부막(173r, 175r), 중간막(173q, 175q) 및 하부막(173p, 175p)을 완성한다. Next, as shown in FIGS. 7 and 8, the exposed upper conductor 174r portion, the intermediate conductor 174q and the lower conductor 174p portion are sequentially etched to sequentially etch the source electrode 173 and the drain. The upper films 173r and 175r, the intermediate films 173q and 175q, and the lower films 173p and 175p of the electrode 175 are completed.

이어, 불순물 반도체(164)를 식각하여 선형 및 섬형 저항성 접촉 부재(163, 165)를 완성하는데, 이에 대하여 좀 더 상세히 설명한다.Subsequently, the impurity semiconductor 164 is etched to complete the linear and island resistive contact members 163 and 165, which will be described in more detail.

먼저, 불순물 반도체(164)를 식각하기 전에 SF6와 O2 혼합 기체를 사용한 플라스마 처리를 약 15초간 행한다. 이때, SF6와 O2의 양을, 예를 들어 SF6을 50 내지 10sccm(standard cubic centimeter), O2를 350sccm 내지 3000sccm으로 하고, 챔버의 압력을 200mtor 내지 1200mtor, 전력을 300W 내지 500W로 하여 플라스마 처리를 행한다. 이러한 플라스마 처리는 처리를 행하는 장치의 조건에 따라 30:1 내지 7:1 범위일 수 있다. 이어, HCl과 CF4의 혼합 기체를 사용한 건식 식각으로 불순물 반도체(164)를 식각하여 선형 및 섬형 저항성 접촉 부재(163, 165)를 완성한다. 다음으로, 산소 기체를 사용한 플라스마 처리를 약 30초간 행한다. 이때, 챔버의 압력은 100 내지 300mtorr로, 전력은 250 내지 450W로 하고, 산소의 양은 550 내지 350sccm으로 한다. First, plasma processing using a mixture of SF 6 and O 2 is performed for about 15 seconds before etching the impurity semiconductor 164. At this time, the amount of SF 6 and O 2 , for example, SF 6 is 50 to 10 sccm (standard cubic centimeter), O 2 is 350sccm to 3000sccm, the chamber pressure is 200mtor to 1200mtor, power is 300W to 500W Plasma treatment is performed. Such plasma treatment may range from 30: 1 to 7: 1, depending on the conditions of the apparatus performing the treatment. Subsequently, the impurity semiconductor 164 is etched by dry etching using a mixed gas of HCl and CF 4 to complete the linear and island resistive contact members 163 and 165. Next, plasma treatment using oxygen gas is performed for about 30 seconds. At this time, the pressure of the chamber is 100 to 300mtorr, the power is 250 to 450W, the amount of oxygen is 550 to 350sccm.

이와 같은 방식으로, 박막 트랜지스터의 턴오프 상태에서 흐르는 드레인 소스간 전류, 즉 누설 전류가 상당히 줄어드는 것을 확인할 수 있었다.In this manner, it was confirmed that the drain-source current, that is, the leakage current flowing in the turn-off state of the thin film transistor is significantly reduced.

도 11 내지 도 12b은 본 발명의 한 실시예에 따라 시료에 대한 누설 전류를 측정하기 위한 실험 조건과 실험 조건에 따른 누설 전류를 측정한 그래프이다. 11 to 12b are graphs of the leakage current according to the experimental conditions and the experimental conditions for measuring the leakage current for the sample according to an embodiment of the present invention.                     

도 11은 각 시료에 대한 실험 조건을 나타내는 표이며, 도 12a는 액정 표시 장치에서 광원으로부터 광이 조사되지 않은 상태, 즉 다크 상태(dark state)에서 누설 전류를 측정한 그래프이고, 도 12b는 광이 조사되는 상태, 즉 포토 상태(photo state)에서 누설 전류를 측정한 그래프이다.FIG. 11 is a table showing experimental conditions for each sample. FIG. 12A is a graph measuring leakage current in a state in which light is not irradiated from a light source in a liquid crystal display, that is, in a dark state. FIG. It is a graph which measured the leakage current in this irradiated state, ie, the photo state.

모든 시료(3-8)는 본 식각(main etch)을 행하였고, 전처리 및 후처리의 여부와 함께 전처리 및 후처리에서 어떤 기체를 사용하였느냐에 따라 나누었다.All samples (3-8) were subjected to the main etch, and divided according to whether or not pretreatment and posttreatment were used and what gas was used in pretreatment and posttreatment.

시료(3, 4)에 대하여는 전처리를 행하지 않았고, 시료(5, 8)는 동일한 기체를 사용한 플라스마 처리를 행하였으며, 시료(6)는 전처리용 기체로서 O2와 후처리용 기체로서 SF6/O2 혼합 기체를 사용하였으며, 시료(7)는 전처리용 기체로서 SF6 과 O2의 혼합 기체를 사용하고 후처리용 기체로서 O2를 사용하였다.The samples 3 and 4 were not pretreated, the samples 5 and 8 were subjected to plasma treatment using the same gas, and the samples 6 were SF 6 / as the pretreatment gas and O 2 as the aftertreatment gas. O 2 was used as the mixed gas, the sample (7) was used as an O 2 gas for then using the mixed gas of SF 6 and O 2 as a process gas for pre-treatment.

도 12a 및 도 12b에 보면, 가로축은 게이트 전압(Vg)을 나타내고, 세로축은 소스 드레인간 전류(Ids)를 나타내는데, 점선으로 표시한 -7V 근처에서 박막 트랜지스터가 턴오프된다. 그러면 -7V 근처의 소스 드레인간 전류, 즉 누설 전류가 작은 것이 바람직한데, 다크 상태 및 포토 상태 모두 초록색으로 표시된 시료(7)가 누설 전류가 가장 작음을 알 수 있다.12A and 12B, the horizontal axis represents the gate voltage Vg and the vertical axis represents the source-drain current Ids. The thin film transistor is turned off near -7V indicated by a dotted line. Then, it is preferable that the current between the source and drain, that is, the leakage current near -7V is small, and the sample 7 shown in green in both the dark state and the photo state shows the smallest leakage current.

한편, 이와 관련하여 전처리에 사용되는 기체로는 플루오르(F)를 포함하는 CF4, CHF3, C2F6, C4F8 등을 들 수 있다. On the other hand, as the gas used for the pretreatment in this regard, CF 4 , CHF 3 , C 2 F 6 , C 4 F 8 and the like containing fluorine (F) may be mentioned.

다음으로, 도 9 및 도 10에 도시한 것처럼 질화 규소와 같은 무기 절연막 또는 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성하고, 보호막 (180) 및 게이트 절연막(140)을 패터닝하여 게이트선의 끝 부분(129), 데이터선의 끝 부분(179) 및 드레인 전극(175)을 드러내는 접촉 구멍(181, 182, 185)을 형성한다.Next, as shown in FIGS. 9 and 10, an inorganic insulating film such as silicon nitride or an organic insulating film having a low dielectric constant is stacked to form a protective film 180, and the protective film 180 and the gate insulating film 140 are patterned to form a gate. Contact holes 181, 182, and 185 exposing the end portion 129 of the line, the end portion 179 of the data line, and the drain electrode 175 are formed.

마지막으로 도 1 및 도 2에 도시한 바와 같이, ITO 또는 IZO막을 스퍼터링 따위로 적층하고 패터닝하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다. Finally, as shown in FIGS. 1 and 2, the ITO or IZO films are stacked and patterned by sputtering to form a plurality of pixel electrodes 190 and a plurality of contact assistants 81 and 82.

이러한 방식으로, 불순물 반도체(164)를 식각하기 전과 후에 SF6와 O2의 혼합 기체를 사용한 플라스마 처리와 O2 기체를 사용한 플라스마 처리를 행함으로써 누설 전류를 최소화할 수 있다.In this manner, the leakage current can be minimized by performing plasma treatment using a mixed gas of SF 6 and O 2 and plasma treatment using O 2 gas before and after etching the impurity semiconductor 164.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.


Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of right.


Claims (13)

기판 위에 게이트선을 형성하는 단계, Forming a gate line on the substrate, 게이트 절연막, 진성 반도체층, 불순물 반도체층, 제1 내지 제3 도전막을 적층하는 단계, Stacking a gate insulating film, an intrinsic semiconductor layer, an impurity semiconductor layer, and first to third conductive films, 상기 제3 도전막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계, Forming a photosensitive film on the third conductive film, the photosensitive film including a first portion and a second portion having a thickness thinner than the first portion, 상기 감광막을 마스크로 하여 상기 제3 내지 제1 도전막을 차례로 식각하여 데이터선을 형성하는 단계, Forming a data line by sequentially etching the third to first conductive layers using the photosensitive layer as a mask; 상기 감광막의 제2 부분을 제거하여 상기 제3 도전막을 노출시키는 단계,Removing the second portion of the photosensitive film to expose the third conductive film, 상기 제3 내지 제1 도전막을 차례로 식각하여 드레인 전극을 형성하는 단계,Etching the third to first conductive layers in order to form a drain electrode; 상기 불순물 반도체층을 산소 및 불소(F) 공급 기체에 노출시키는 단계, Exposing the impurity semiconductor layer to oxygen and a fluorine (F) supply gas; 상기 불순물 반도체층을 식각하여 저항성 접촉 부재를 형성하는 단계, Etching the impurity semiconductor layer to form an ohmic contact; 산소 플라스마를 실시하는 단계, 그리고Performing an oxygen plasma, and 상기 감광막을 제거하는 단계Removing the photoresist 를 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel comprising a. 제1항에서,In claim 1, 상기 산소와 불소 공급 기체의 양의 비율은 30:1 내지 7:1인 박막 트랜지스터 표시판의 제조 방법.The ratio of the amount of oxygen and fluorine supply gas is 30: 1 to 7: 1 manufacturing method of the thin film transistor array panel. 제2항에서,In claim 2, 상기 산소의 양은 350 내지 3000sccm이고, 상기 불소 공급 기체의 양은 10 내지 50sccm인 박막 트랜지스터 표시판의 제조 방법.The amount of oxygen is 350 to 3000sccm, and the amount of the fluorine supply gas is 10 to 50sccm. 제3항에서,In claim 3, 상기 불소 공급 기체는 SF6, CF4, CHF3, C2F6, C4F8 중 어느 하나인 박막 트랜지스터 표시판의 제조 방법.And the fluorine supply gas is any one of SF 6 , CF 4, CHF 3, C 2 F 6 , and C 4 F 8 . 제1항에서,In claim 1, 보호막을 적층하는 단계, 그리고Laminating a protective film, and 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode connected to the drain electrode 를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel further comprising. 제1항에서,In claim 1, 상기 제3 내지 제1 도전막의 식각은 습식 식각인 박막 트랜지스터 표시판의 제조 방법.The etching method of the third to first conductive layers is a wet etching method of manufacturing a thin film transistor array panel. 제6항에서,In claim 6, 상기 불순물 반도체층의 식각은 건식 식각인 박막 트랜지스터 표시판의 제조 방법.The etching of the impurity semiconductor layer is a dry etching method of manufacturing a thin film transistor array panel. 제7항에서,In claim 7, 상기 건식 식각은 HCl과 CF4의 혼합 기체를 사용하여 이루어지는 박막 트랜지스터 표시판의 제조 방법.The dry etching is a method of manufacturing a thin film transistor array panel using a mixed gas of HCl and CF4. 제1항에서,In claim 1, 상기 게이트선은 알루미늄 네오디뮴 합금으로 이루어진 하부막과 크롬으로 이루어진 상부막을 포함하는 박막 트랜지스터 표시판의 제조 방법.The gate line may include a lower layer made of aluminum neodymium alloy and an upper layer made of chromium. 제1항에서,In claim 1, 상기 제1 및 제3 도전막은 몰리브덴 또는 몰리브덴 합금으로 이루어지는 박막 트랜지스터 표시판의 제조 방법.And the first and third conductive films are made of molybdenum or molybdenum alloy. 제10항에서,In claim 10, 상기 제2 도전막은 알루미늄 또는 알루미늄 합금으로 이루어지는 박막 트랜지스터 표시판의 제조 방법.And the second conductive film is made of aluminum or an aluminum alloy. 기판 위에 형성되어 있는 제1 표시 신호선, A first display signal line formed on the substrate, 상기 제1 표시 신호선 위에 형성되어 있는 제1 절연막, A first insulating film formed on the first display signal line, 상기 제1 절연막 위에 형성되어 있으며, 식각되기 전에 산소 및 불소 공급 기체에 노출되는 반도체층, A semiconductor layer formed on the first insulating layer and exposed to oxygen and a fluorine supply gas before being etched; 상기 반도체층 위에 형성되어 있는 제2 표시 신호선과 상기 제2 표시 신호선과 분리되어 있는 출력 전극, An output electrode separated from the second display signal line and the second display signal line formed on the semiconductor layer; 상기 제2 표시 신호선, 상기 출력 전극 및 상기 제1 절연막 위에 형성되어 있는 제2 절연막, 그리고A second insulating film formed on the second display signal line, the output electrode, and the first insulating film, and 상기 출력 전극과 연결되어 있는 화소 전극A pixel electrode connected to the output electrode 을 포함하는 박막 트랜지스터 표시판.Thin film transistor array panel comprising a. 제12항에서,In claim 12, 상기 반도체층은 식각된 후에 산소 기체에 노출되는 박막 트랜지스터 표시판.And the semiconductor layer is exposed to oxygen gas after being etched.
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