KR20060067492A - Thin film transistor array panel and manufacturing method thereof - Google Patents

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허명구
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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 데이터선을 형성하는 단계, 게이트 절연막, 진성 반도체층, 불순물 반도체층, 도전막을 적층하는 단계, 상기 도전막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 도전막을 식각하여 게이트선을 형성하는 단계, 상기 감광막의 제2 부분을 제거하여 상기 도전막을 노출시키는 단계, 상기 도전막을 식각하여 소스 전극과 이와 분리되는 드레인 전극을 형성하는 단계, 상기 불순물 반도체층을 식각하여 저항성 접촉 부재를 형성하는 단계, 그리고 상기 감광막을 제거하는 단계를 포함한다.A method of manufacturing a thin film transistor array panel according to the present invention includes forming a data line on a substrate, laminating a gate insulating film, an intrinsic semiconductor layer, an impurity semiconductor layer, and a conductive film, and forming a first portion and the first portion on the conductive layer. Forming a photoresist film including a thinner second portion, etching the conductive film using the photosensitive film as a mask to form a gate line, and removing the second portion of the photosensitive film to expose the conductive film, Etching the conductive layer to form a source electrode and a drain electrode separated therefrom, etching the impurity semiconductor layer to form an ohmic contact, and removing the photosensitive layer.

이러한 방식으로, 데이터선 아래에 반도체층이 존재하지 않도록 데이터선을 먼저 형성함으로써 화소의 개구율을 향상시킬 수 있다.In this manner, the aperture ratio of the pixel can be improved by first forming the data line so that no semiconductor layer exists under the data line.

박막트랜지스터, 표시판, 개구율, 데이터선, 4매, 반도체층Thin film transistor, display panel, aperture ratio, data line, 4 sheets, semiconductor layer

Description

박막 트랜지스터 표시판 및 이의 제조 방법 {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}Thin film transistor array panel and manufacturing method thereof {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다. 1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 표시판을 각각 IIa-IIa' 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.2A and 2B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 1 taken along lines IIa-IIa 'and IIb-IIb', respectively.

도 3, 도 7 및 도 9는 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이다. 3, 7 and 9 are layout views of the thin film transistor array panels in an intermediate step of the method for manufacturing the thin film transistor array panels shown in FIGS. 1 to 2B according to one embodiment of the present invention, and are arranged in this order.

도 4a 및 도 4b는 도 3에 도시한 박막 트랜지스터 표시판을 각각 IVa-IVa' 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다.4A and 4B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 3 taken along lines IVa-IVa 'and IVb-IVb', respectively.

도 5a 내지 도 6b는 도 4 다음 단계에서의 도면으로서 그 순서에 따라 나열한 것이다.5A through 6B are diagrams in the next step of FIG. 4 and listed in the order thereof.

도 8a 및 도 8b는 도 7에 도시한 박막 트랜지스터 표시판을 각각 VIIIa-VIIIa' 및 VIIIb-VIIIb' 선을 따라 잘라 도시한 단면도이다. 8A and 8B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 7 taken along the lines VIIIa-VIIIa 'and VIIIb-VIIIb', respectively.

도 10a 및 도 10b는 도 9에 도시한 박막 트랜지스터 표시판을 각각 Xa-Xa' 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이다. 10A and 10B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 9 taken along the lines Xa-Xa 'and Xb-Xb', respectively.

본 발명은 액정 표시 장치용 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array panel for a liquid crystal display device and a manufacturing method thereof.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two display panels on which a field generating electrode is formed and a liquid crystal layer interposed therebetween. It is a display device which controls the transmittance | permeability of the light which passes through a liquid crystal layer by rearranging.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.Among the liquid crystal display devices, a field generating electrode is provided in each of two display panels. Among them, a liquid crystal display device having a structure in which a plurality of pixel electrodes are arranged in a matrix form on one display panel and one common electrode covering the entire display panel on the other display panel is mainstream. The display of an image in this liquid crystal display device is performed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal element for switching a voltage applied to a pixel electrode, is connected to each pixel electrode, and a gate line for transmitting a signal for controlling the thin film transistor and a data line for transmitting a voltage to be applied to the pixel electrode are provided. Install on the display panel.

한편, 두 표시판 중 박막 트랜지스터 표시판을 특히 4매 공정을 사용하여 제조할 때 데이터선의 단면은 위쪽의 폭이 작고 아래쪽이 넓은 사다리꼴 모양을 이룬 다. 이때, 데이터선과 화소 전극은 일정한 거리를 두어야 하는데, 넓어진 데이터선의 폭만큼 화소 전극이 줄어들어야 하므로 개구율이 줄어드는 경향이 있다.On the other hand, when manufacturing the thin film transistor array panel of the two display panels using a four-sheet process in particular, the cross-section of the data line has a trapezoidal shape of the upper width is small and the lower width is wide. In this case, the data line and the pixel electrode should be kept at a certain distance, and since the pixel electrode should be reduced by the width of the widened data line, the aperture ratio tends to decrease.

또한, 액정 축전기 외에 화소의 정전 용량을 증가시키기 위하여 유지 축전기를 두는데, 이 유지 축전기는 통상 게이트선, 게이트 절연막, 보호막 및 화소 전극의 중첩으로 이루어진다. 이때, 게이트 절연막과 보호막은 일정한 두께를 가지므로 필요로 하는 정전 용량을 확보하려면 두께에 비례하는 면적을 가져야 한다. 이에 따라, 게이트선의 일부를 돌출시키는 등의 방법을 사용하는데, 이는 화소의 개구율을 저하시키는 문제가 있다.In addition to the liquid crystal capacitor, a storage capacitor is provided in order to increase the capacitance of the pixel, which is usually formed by superimposing a gate line, a gate insulating film, a protective film and a pixel electrode. In this case, since the gate insulating film and the protective film have a constant thickness, the gate insulating film and the protective film must have an area proportional to the thickness to secure the required capacitance. Accordingly, a method of protruding a part of the gate line is used, which causes a problem of lowering the aperture ratio of the pixel.

본 발명이 이루고자 하는 기술적 과제는 종래 기술의 이러한 문제점을 해결할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a thin film transistor array panel capable of solving such problems of the prior art.

상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 데이터선을 형성하는 단계, 게이트 절연막, 진성 반도체층, 불순물 반도체층, 도전막을 적층하는 단계, 상기 도전막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 도전막을 식각하여 게이트선을 형성하는 단계, 상기 감광막의 제2 부분을 제거하여 상기 도전막을 노출시키는 단계, 상기 도전막을 식각하여 소스 전극과 이와 분리되는 드레인 전극을 형성하는 단계, 상기 불순물 반도체층을 식각하여 저항성 접촉 부재를 형성하는 단계, 그리고 상기 감광막을 제거하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor array panel, the method including: forming a data line on a substrate, stacking a gate insulating film, an intrinsic semiconductor layer, an impurity semiconductor layer, and a conductive film; Forming a photoresist film including one portion and a second portion having a thickness thinner than the first portion, forming a gate line by etching the conductive film using the photosensitive film as a mask, and removing the second portion of the photosensitive film Exposing the conductive film, etching the conductive film to form a source electrode and a drain electrode separated from the conductive film, etching the impurity semiconductor layer to form an ohmic contact, and removing the photosensitive film. .                     

이때, 상기 데이터선을 형성할 때 게이트 전극을 함께 형성하는 것이 바람직하다.In this case, it is preferable to form the gate electrode together when the data line is formed.

또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 보호막을 적층하는 단계, 그리고 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다. In addition, the method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention may further include stacking a protective film and forming a pixel electrode connected to the drain electrode.

여기서, 상기 드레인 전극과 연결되는 화소 전극을 형성할 때, 상기 데이터선과 상기 소스 전극을 연결하는 제1 연결 보조 부재와 상기 게이트선과 상기 게이트 전극을 연결하는 제2 연결 보조 부재를 함께 형성하는 것이 바람직하다.Here, when forming the pixel electrode connected to the drain electrode, it is preferable to form a first connection auxiliary member connecting the data line and the source electrode and a second connection auxiliary member connecting the gate line and the gate electrode together. Do.

한편, 상기 반도체층의 경계선은 상기 도전막의 경계선 바깥쪽에 위치할 수 있다.The boundary line of the semiconductor layer may be located outside the boundary line of the conductive layer.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은, 기판, 상기 기판 위에 형성되어 있는 데이터선, 상기 데이터선 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있으며 상기 데이터선과 교차하는 게이트선, 그리고 상기 게이트선 위에 형성되어 있는 보호막을 포함한다.A thin film transistor array panel according to an exemplary embodiment of the present invention includes a substrate, a data line formed on the substrate, a semiconductor layer formed on the data line, a gate line formed on the semiconductor layer and intersecting the data line, and And a passivation layer formed on the gate line.

이때, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 상기 데이터선과 동일한 층으로 형성되어 있는 게이트 전극, 상기 게이트선과 동일한 층으로 형성되어 있으며 서로 분리되어 있는 소스 전극 및 드레인 전극, 상기 드레인 전극과 연결되는 화소 전극, 그리고 상기 게이트선과 상기 게이트 전극을 연결하는 제1 연결 보조 부재와 상기 데이터선과 상기 소스 전극을 연결하는 제2 연결 보조 부재를 더 포함하는 것이 바람직하다. In this case, the thin film transistor array panel according to an exemplary embodiment of the present invention may be connected to a gate electrode formed of the same layer as the data line, a source electrode and a drain electrode formed of the same layer as the gate line, and separated from each other. The pixel electrode may further include a pixel electrode, a first connection auxiliary member connecting the gate line and the gate electrode, and a second connection auxiliary member connecting the data line and the source electrode.                     

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 표시판을 각각 IIa-IIa' 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다. 1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention, and FIGS. 2A and 2B are along the lines IIa-IIa 'and IIb-IIb' of the thin film transistor array panel shown in FIG. 1, respectively. It is sectional drawing cut out.

절연 기판(110) 위에 데이터 신호를 전달하는 복수의 데이터선(data line)(171) 및 복수의 게이트 전극(131)이 형성되어 있다. 데이터선(171)은 주로 세로 방향으로 뻗어 있다. 데이터선(171)과 나란하게 섬형의 게이트 전극(gate electrode)(124)이 세로 방향으로 뻗어 있다. 또한 데이터선(171)의 한 끝 부분(179)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다. A plurality of data lines 171 and a plurality of gate electrodes 131 for transmitting data signals are formed on the insulating substrate 110. The data line 171 extends mainly in the vertical direction. Parallel to the data line 171, an island type gate electrode 124 extends in the vertical direction. In addition, one end portion 179 of the data line 171 is extended in width for connection with another layer or an external device.                     

데이터선(171) 및 게이트 전극(124)은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리(Cu)나 구리 합금 등 구리 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 도전막을 포함한다. 그러나 게이트선(121, 126)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 게이트선(121, 126)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어진다. 비저항이 낮은 도전막이 상부에 오고 접촉 특성이 우수한 도전막이 하부에 오는 구조로는 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금의 상부막을 들 수 있고, 그 반대인 예로는 알루미늄-네오디뮴 하부막과 몰리브덴 상부막을 들 수 있다.The data line 171 and the gate electrode 124 are silver-based metals such as silver (Ag) and silver alloys, aluminum-based metals such as aluminum (Al) or aluminum alloys, and copper-based metals such as copper (Cu) and copper alloys, and chromium. And a conductive film made of (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo), and alloys thereof. However, the gate lines 121 and 126 may have a multilayer structure including two conductive layers (not shown) having different physical properties. In this case, one conductive film is made of a low resistivity metal, such as an aluminum-based metal, a silver-based metal, or a copper-based metal, so as to reduce the signal delay or voltage drop of the gate lines 121 and 126. In contrast, the other conductive film is made of a material having excellent contact properties with other materials, particularly indium tin oxide (ITO) and indium zinc oxide (IZO), such as chromium, molybdenum, titanium, tantalum or alloys thereof. Examples of the structure in which a low resistivity conductive film comes on the top and a conductive film having excellent contact properties on the bottom include a chromium bottom film and an upper film made of aluminum-neodymium (Nd) alloy, and vice versa, an aluminum-neodymium bottom film and molybdenum And an upper film.

데이터선(171) 및 게이트 전극(124)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.Sides of the data line 171 and the gate electrode 124 are inclined with respect to the surface of the substrate 110, and the inclination angle is in the range of about 30-80 degrees.

데이터선(171) 및 게이트 전극(124) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiNx) is formed on the data line 171 and the gate electrode 124.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 및 섬형 반 도체(151, 154)가 형성되어 있다. 선형 반도체(151)는 주로 가로 방향으로 뻗어 있다.A plurality of linear and island semiconductors 151 and 154 made of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si) and the like are formed on the gate insulating layer 140. The linear semiconductor 151 mainly extends in the horizontal direction.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 163, 165)가 형성되어 있다. 섬형 저항성 접촉 부재(163, 165)는 쌍을 이루어 섬형 반도체(154) 위에 위치한다. On top of the semiconductor 151, a plurality of linear and island ohmic contacts 161, 163, and 165 made of a material such as n + hydrogenated amorphous silicon doped with silicide or n-type impurities at a high concentration are formed. Formed. The island-like ohmic contacts 163 and 165 are paired and positioned on the island-like semiconductor 154.

선형 및 섬형 반도체(151, 154)와 저항성 접촉 부재(161, 163, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.Sides of the linear and island semiconductors 151 and 154 and the ohmic contacts 161, 163 and 165 are also inclined with respect to the surface of the substrate 110 and the inclination angle is 30-80 °.

저항성 접촉 부재(161, 163, 165) 및 게이트 절연막(140) 위에는 각각 복수의 게이트선(gate line)(121)과 복수의 소스 전극(173) 및 드레인 전극(drain electrode)(175)이 형성되어 있다.A plurality of gate lines 121, a plurality of source electrodes 173, and a drain electrode 175 are formed on the ohmic contacts 161, 163, and 165 and the gate insulating layer 140, respectively. have.

게이트선(121)은 주로 가로 방향으로 뻗어 데이터선(171)과 교차하며 게이트 전압(gate voltage)를 전달한다.The gate line 121 mainly extends in a horizontal direction to cross the data line 171 and transmit a gate voltage.

한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. The pair of source electrode 173 and the drain electrode 175 are separated from each other and positioned opposite to the gate electrode 124.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 섬형 반도체(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 섬형 반도체(154)에 형성된다. The gate electrode 124, the source electrode 173, and the drain electrode 175 form a thin film transistor (TFT) together with the island-like semiconductor 154, and a channel of the thin film transistor is the source electrode 173. Is formed in the island-like semiconductor 154 between the drain electrode and the drain electrode 175.

게이트선(121)과 소스 전극(173) 및 드레인 전극(175)은 특히, IZO 또는 ITO 와의 물리적, 화학적, 전기적 특성이 우수한 물질, 이를테면 티타늄, 탄탈륨, 크롬, 몰리브덴(Mo) 또는 이들의 합금 등의 단일막으로 이루어질 수 있다. 이와는 달리, 다층막으로 이루어지는 경우에는 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진 중간막과 알루미늄 계열의 금속이 저항성 접촉 부재로 확산되는 것을 방지하기 위한 금속, 이를 테면 티타늄, 탄탈륨, 크롬, 몰리브덴 또는 이들의 합금으로 이루어지는 하부막으로 이루어질 수 있다. The gate line 121, the source electrode 173, and the drain electrode 175 are particularly materials having excellent physical, chemical, and electrical properties with IZO or ITO, such as titanium, tantalum, chromium, molybdenum (Mo), or an alloy thereof. It can be made of a single film. In contrast, in the case of a multilayer film, an intermediate film made of a low resistivity metal such as aluminum (Al) or an aluminum alloy, such as aluminum (Al) or an aluminum alloy, in order to reduce a data signal delay or voltage drop, It may be made of a metal for preventing diffusion into the ohmic contact member, for example, a bottom film made of titanium, tantalum, chromium, molybdenum or an alloy thereof.

선형 반도체(151)는 게이트선(121) 및 그 아래의 저항성 접촉 부재(161)와 거의 동일한 모양을 가진다. 다만, 선형 반도체(151)의 경계선은 게이트선(121)의 경계선에 약간 바깥쪽에 위치한다. 섬형 반도체(154)도 소스 전극(173)과 드레인 전극(175)의 경계선의 바깥쪽에 위치하며 소스 전극(173)과 드레인 전극(175) 사이에 가리지 않고 노출된 부분을 가지고 있다. The linear semiconductor 151 has substantially the same shape as the gate line 121 and the ohmic contact 161 below. However, the boundary line of the linear semiconductor 151 is located slightly outside the boundary line of the gate line 121. The island semiconductor 154 is also positioned outside the boundary between the source electrode 173 and the drain electrode 175 and has an exposed portion between the source electrode 173 and the drain electrode 175.

게이트선(121)과 소스 전극(173) 및 드레인 전극(175) 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전율 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 이와는 달리 보호막(180)은 유기물과 무기물의 이중층으로 이루어질 수 있다.On the gate line 121, the source electrode 173, and the drain electrode 175, a- is formed of an organic material having excellent planarization characteristics and photosensitivity, and plasma enhanced chemical vapor deposition (PECVD). A passivation layer 180 made of a low dielectric constant insulating material having a dielectric constant of 4.0 or lower, such as Si: C: O, a-Si: O: F, or an inorganic material, such as silicon nitride, is formed. Alternatively, the passivation layer 180 may be formed of a double layer of an organic material and an inorganic material.

보호막(180)에는 게이트선(121) 및 이의 끝 부분(129), 소스 전극(173)과 드 레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)( 184a, 181, 183b, 185)이 형성되어 있으며, 보호막(180) 및 게이트 절연막(140)에는 데이터선(171) 및 이의 끝 부분(179)과 게이트 전극(124)을 각각 노출시키는 복수의 접촉 구멍(183a, 182, 184b)이 또한 형성되어 있다.The passivation layer 180 includes a plurality of contact holes 184a, 181, 183b, and 185 exposing the gate line 121, its end portion 129, the source electrode 173, and the drain electrode 175, respectively. And a plurality of contact holes 183a, 182, and 184b exposing the data line 171, its end portion 179, and the gate electrode 124, respectively, in the passivation layer 180 and the gate insulating layer 140. It is also formed.

보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)와 연결 보조 부재(connection assistant)(83, 84)가 형성되어 있다.On the passivation layer 180, a plurality of pixel electrodes 190 made of ITO or IZO, a plurality of contact assistants 81 and 82, and connection assistants 83 and 84 are formed. Formed.

화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다. 화소 전극(190)은 또한 이웃하는 게이트선(121)과 중첩되어 개구율(aperture ratio)을 높이고 있다.The pixel electrode 190 is physically and electrically connected to the drain electrode 175 through the contact hole 185 to receive a data voltage from the drain electrode 175. The pixel electrode 190 to which the data voltage is applied generates a electric field together with a common electrode (not shown) of another display panel (not shown) to which a common voltage is applied, thereby creating a liquid crystal layer between the two electrodes 190. Rearrange the liquid crystal molecules (not shown). The pixel electrode 190 also overlaps with the neighboring gate line 121 to increase the aperture ratio.

접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. The contact auxiliary members 81 and 82 are connected to the end portion 129 of the gate line and the end portion 179 of the data line through the contact holes 181 and 182. The contact auxiliary members 81 and 82 complement the adhesion between the end portions 129 and 179 of the gate line 121 and the data line 171 and the external device, and serve to protect them.

연결 보조 부재(83)는 접촉 구멍(183a, 183b)을 통하여 데이터선(171)과 소스 전극(173)을 연결하여 데이터선(171)으로부터의 데이터 전압을 소스 전극(173) 으로 전달하고, 연결 보조 부재(84)는 접촉 구멍(184a, 184b)을 통하여 게이트선(121)과 게이트 전극(124)을 연결하여 게이트선(121)으로부터의 게이트 전압을 게이트 전극(124)으로 전달한다.The connection auxiliary member 83 connects the data line 171 and the source electrode 173 through the contact holes 183a and 183b to transfer the data voltage from the data line 171 to the source electrode 173. The auxiliary member 84 connects the gate line 121 and the gate electrode 124 through the contact holes 184a and 184b to transfer the gate voltage from the gate line 121 to the gate electrode 124.

게이트선(121)에 게이트 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.When a gate driver (not shown) for applying a gate signal to the gate line 121 is integrated on the display panel, the contact member 81 may be formed of a connection member connecting the end portion 129 of the gate line 121 to the gate driver. It can play a role and sometimes it can be omitted.

본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.According to another embodiment of the present invention, a transparent conductive polymer may be used as the material of the pixel electrode 190, and in the case of a reflective liquid crystal display, an opaque reflective metal may be used. In this case, the contact assistants 81 and 82 may be made of a material different from the pixel electrode 190, in particular, ITO or IZO.

그러면, 도 1 내지 도 2a 및 도 2b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 10b와 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.Then, a method of manufacturing the thin film transistor array panel for the liquid crystal display device shown in FIGS. 1 to 2A and 2B according to an embodiment of the present invention will be described in detail with reference to FIGS. 3 to 10B and FIGS. 1 to 2B. Explain.

도 3, 도 7 및 도 9는 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이다. 도 4a 및 도 4b, 도 8a 및 도 8b, 그리고 도 10a 및 도 10b는 각각 도 3, 도 7 및 도 9에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 및 IVb-IVb' 선, VIIIa-VIIIa' 및 VIIIb-VIIIb' 선, 그리고 Xa-Xa' 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이다. 여기서, 도 5a 내지 도 6b는 도 4 다음 단계에서의 도면으로서 그 순서에 따라 나열한 것이다. 3, 7 and 9 are layout views of the thin film transistor array panels in an intermediate step of the method for manufacturing the thin film transistor array panels shown in FIGS. 1 to 2B according to one embodiment of the present invention, and are arranged in this order. 4A and 4B, 8A and 8B, and FIGS. 10A and 10B show the thin film transistor array panels shown in FIGS. 3, 7 and 9, respectively, in the IVa-IVa 'and IVb-IVb' lines, and VIIIa-VIIIa '. And cross-sectional views taken along the lines VIIIb-VIIIb 'and Xa-Xa' and Xb-Xb '. Here, FIGS. 5A to 6B are drawings in the next step of FIG. 4 and are arranged in the order thereof.                     

먼저, 도 3 내지 도 4b를 참고하면, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 복수의 게이트 전극(124)과 데이터선(171) 및 데이터선의 끝 부분(179)을 형성한다. 도시한 바와 같이, 게이트 전극(124)은 데이터선(171)과 동일한 층으로 이루어지며 또한 동일한 물질로 이루어진다.First, referring to FIGS. 3 to 4B, a plurality of gate electrodes 124, data lines 171, and end portions 179 of data lines are formed on an insulating substrate 110 made of transparent glass. As shown, the gate electrode 124 is made of the same layer as the data line 171 and is made of the same material.

이어, 도 5a 내지 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 화학 기상 증착 등으로 연속하여 적층한다. Subsequently, as shown in FIGS. 5A to 6B, three-layer films of the gate insulating layer 140, the intrinsic amorphous silicon layer 150, and the impurity amorphous silicon layer 160 are chemically vapor deposited. Lamination is successively carried out.

이어 금속막(170)을 스퍼터링 등으로 적층한 다음, 감광막을 도포하고 그 위에 광 마스크(40)를 정렬한다.Subsequently, the metal film 170 is laminated by sputtering or the like, and then a photosensitive film is coated and the photomask 40 is aligned thereon.

광 마스크(40)는 투과 영역(C), 차광 영역(A) 및 반투과 영역(B)을 포함한다. The photo mask 40 includes a transmission region C, a light blocking region A, and a transflective region B.

이러한 광마스크(40)를 통하여 감광막에 빛을 조사한 후 현상하면 도 5a 및 도 5b에 도시한 바와 같이, 두께가 두꺼운 제1 부분(52)과 얇은 제2 부분(54)이 남는다. When the photosensitive film is irradiated with light through the photomask 40 and developed, the first portion 52 and the second thin portion 54 are thick as shown in FIGS. 5A and 5B.

이어 감광막(52, 54)을 마스크로 하여 금속막(170)을 식각하여 게이트선(121) 및 게이트선의 끝 부분(129)을 형성한다.Next, the metal film 170 is etched using the photoresist films 52 and 54 as a mask to form the gate line 121 and the end portion 129 of the gate line.

이어, 도 6a 및 도 6b에 도시한 것처럼 감광막(52, 54)을 애싱 처리하여 두께가 작은 부분(54)을 제거하고 소스 전극(173)과 드레인 전극(175) 사이의 도전체(174) 부분을 노출시킨다. 이때, 두께가 두꺼운 부분(52)도 애싱되면서 감광막(52)은 아래에 위치한 게이트선(121)과 도전체(174)보다 폭을 가지면서 게이트선 (121)과 도전체(174)의 가장자리가 일부 노출된다.6A and 6B, the photoresist films 52 and 54 are ashed to remove the small portion 54, and the portion of the conductor 174 between the source electrode 173 and the drain electrode 175 is removed. Expose At this time, while the thick portion 52 is also ashed, the photoresist 52 has a width greater than that of the gate line 121 and the conductor 174 disposed below, and the edges of the gate line 121 and the conductor 174 are formed. Some are exposed.

다음으로, 도 7a 내지 도 8b에 도시한 것처럼 노출된 도전체(174) 부분을 식각하여 소스 전극(173) 및 드레인 전극(175)을 완성한다. 이어, 불순물 반도체(164)를 식각하여 섬형 저항성 접촉 부재(163, 165)를 완성한다.Next, as illustrated in FIGS. 7A to 8B, the exposed portion of the conductor 174 is etched to complete the source electrode 173 and the drain electrode 175. Subsequently, the impurity semiconductor 164 is etched to complete the island-type ohmic contacts 163 and 165.

이때, 노출된 도전체(174)와 불순물 반도체(164)가 식각되면서 선형 반도체(151)와 섬형 반도체(154)는 게이트선(121), 소스 전극(173) 및 드레인 전극(175)보다 큰 폭을 갖는다.At this time, the exposed conductor 174 and the impurity semiconductor 164 are etched, and thus the linear semiconductor 151 and the island-type semiconductor 154 have a width larger than that of the gate line 121, the source electrode 173, and the drain electrode 175. Has

다음으로, 도 9 내지 도 10b에 도시한 것처럼 질화 규소와 같은 무기 절연막 또는 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성하고, 보호막(180) 및 게이트 절연막(140)을 패터닝하여 게이트선의 끝 부분(129), 데이터선의 끝 부분(179) 및 드레인 전극(175)을 드러내는 접촉 구멍(181, 182, 185)을 형성하는 한편, 데이터선(171)일부와 소스 전극(173)을 드러내는 접촉 구멍(183a, 183b)과 게이트선(121)의 일부와 게이트 전극(124)을 드러내는 접촉 구멍(184a, 184b)을 형성한다.Next, as shown in FIGS. 9 to 10B, an inorganic insulating film such as silicon nitride or an organic insulating film having a low dielectric constant is stacked to form a passivation layer 180, and the passivation layer 180 and the gate insulating layer 140 are patterned to form a gate. Contact holes 181, 182, and 185 exposing the end portion 129 of the line, the end portion 179 of the data line, and the drain electrode 175, while exposing a portion of the data line 171 and the source electrode 173. Contact holes 183a and 183b, a portion of the gate line 121 and contact holes 184a and 184b exposing the gate electrode 124 are formed.

마지막으로 도 1 내지 도 2b에 도시한 바와 같이, ITO 또는 IZO막을 스퍼터링 따위로 적층하고 패터닝하여 복수의 화소 전극(190), 복수의 접촉 보조 부재(81, 82) 및 복수의 연결 보조 부재(83, 84)를 형성한다.Finally, as shown in FIGS. 1 and 2B, an ITO or IZO film is stacked and patterned by sputtering to form a plurality of pixel electrodes 190, a plurality of contact assistants 81 and 82, and a plurality of connection assistants 83. , 84).

이때, 도 1 및 도 2a를 보면 게이트선(121), 보호막(180)과 화소 전극(190)이 중첩하여 유지 축전기를 이룬다. 이러한 유지 축전기는 종래에 비하여 게이트 절연막의 두께만큼 줄어든 두께를 가진다. 따라서, 종래 기술과 동일한 정전 용량 을 갖는다고 가정할 때, 중첩하는 면적도 이에 비례하여 줄일 수 있으므로 줄어드는 면적만큼 개구율을 향상시킬 수 있다.1 and 2A, the gate line 121, the passivation layer 180, and the pixel electrode 190 overlap with each other to form a storage capacitor. Such a storage capacitor has a thickness reduced by the thickness of the gate insulating film as compared with the prior art. Therefore, assuming that it has the same capacitance as the prior art, the overlapping area can also be reduced in proportion to this, so that the aperture ratio can be improved by the reduced area.

또한, 데이터선(171)을 먼저 형성함으로써 하부에 반도체가 존재하지 않아 데이터선(171)의 폭을 줄일 수 있다. 이에 따라 화소 전극을 줄어든 폭만큼 크게 할 수 있으므로 개구율을 향상시킬 수 있다.In addition, since the data line 171 is first formed, the semiconductor does not exist at the bottom, thereby reducing the width of the data line 171. Accordingly, the pixel electrode can be made larger by the reduced width, so that the aperture ratio can be improved.

이러한 방식으로, 유지 축전기의 두께를 줄임으로써 유지 축전기의 중첩 면적을 줄여 개구율을 향상시키는 한편, 하부에 반도체가 존재하지 않도록 데이터선(171)을 먼저 형성함으로써 데이터선의 폭을 줄여 개구율을 향상시킬 수 있다.In this way, by reducing the thickness of the holding capacitor, the overlapping area of the holding capacitor can be reduced to improve the aperture ratio, while the data line 171 is formed first so that the semiconductor does not exist at the bottom, thereby reducing the width of the data line to improve the aperture ratio. have.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.


Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of right.


Claims (11)

기판 위에 데이터선을 형성하는 단계, Forming a data line on the substrate, 게이트 절연막, 진성 반도체층, 불순물 반도체층, 도전막을 적층하는 단계, Stacking a gate insulating film, an intrinsic semiconductor layer, an impurity semiconductor layer, and a conductive film, 상기 도전막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계, Forming a photoresist film on the conductive film, the photosensitive film including a first part and a second part thinner than the first part; 상기 감광막을 마스크로 하여 상기 도전막을 식각하여 게이트선을 형성하는 단계, Etching the conductive layer using the photosensitive layer as a mask to form a gate line; 상기 감광막의 제2 부분을 제거하여 상기 도전막을 노출시키는 단계,Removing the second portion of the photosensitive film to expose the conductive film, 상기 도전막을 식각하여 소스 전극과 이와 분리되는 드레인 전극을 형성하는 단계, 그리고Etching the conductive layer to form a source electrode and a drain electrode separated from the conductive layer, and 상기 불순물 반도체층을 식각하여 저항성 접촉 부재를 형성하는 단계Etching the impurity semiconductor layer to form an ohmic contact 를 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel comprising a. 제1항에서,In claim 1, 상기 불순물 반도체층을 식각하여 저항성 접촉 부재를 형성하는 단계는 상기 감광막을 제거하기 전 또는 상기 감광막을 제거한 후에 이루어지는 박막 트랜지스터 표시판의 제조 방법.And etching the impurity semiconductor layer to form an ohmic contact member before removing the photoresist layer or after removing the photoresist layer. 제1항에서,In claim 1, 상기 데이터선을 형성할 때 게이트 전극을 함께 형성하는 박막 트랜지스터 표시판의 제조 방법.And forming a gate electrode together when forming the data line. 제1항에서,In claim 1, 보호막을 적층하는 단계, Laminating a protective film, 상기 데이터선, 상기 소스 전극, 상기 게이트선, 상기 게이트 전극 및 상기 드레인 전극을 드러내는 접촉 구멍을 각각 형성하는 단계, 그리고Forming contact holes respectively exposing the data line, the source electrode, the gate line, the gate electrode and the drain electrode, and 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode connected to the drain electrode 를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel further comprising. 제4항에서,In claim 4, 상기 드레인 전극과 연결되는 화소 전극을 형성할 때, 상기 데이터선과 상기 소스 전극을 연결하는 제1 연결 보조 부재와 상기 게이트선과 상기 게이트 전극을 연결하는 제2 연결 보조 부재를 함께 형성하는 박막 트랜지스터 표시판의 제조 방법.When forming the pixel electrode connected to the drain electrode, a thin film transistor array panel including a first connection auxiliary member connecting the data line and the source electrode and a second connection auxiliary member connecting the gate line and the gate electrode together. Manufacturing method. 제1항에서,In claim 1, 상기 반도체층의 경계선은 상기 도전막의 경계선 바깥쪽에 위치하는 박막 트랜지스터 표시판의 제조 방법.The boundary line of the semiconductor layer is disposed outside the boundary line of the conductive layer. 기판, Board, 상기 기판 위에 형성되어 있는 데이터선, A data line formed on the substrate, 상기 데이터선 위에 형성되어 있는 반도체층, A semiconductor layer formed on the data line, 상기 반도체층 위에 형성되어 있으며 상기 데이터선과 교차하는 게이트선, 그리고A gate line formed on the semiconductor layer and crossing the data line; 상기 게이트선 위에 형성되어 있는 보호막A passivation layer formed on the gate line 을 포함하는 박막 트랜지스터 표시판.Thin film transistor array panel comprising a. 제7항에서,In claim 7, 상기 데이터선과 동일한 층으로 형성되어 있는 게이트 전극을 더 포함하는 박막 트랜지스터 표시판.And a gate electrode formed of the same layer as the data line. 제8항에서,In claim 8, 상기 게이트선과 동일한 층으로 형성되어 있으며 서로 분리되어 있는 소스 전극 및 드레인 전극을 더 포함하는 박막 트랜지스터 표시판.And a source electrode and a drain electrode formed on the same layer as the gate line and separated from each other. 제9항에서,In claim 9, 상기 드레인 전극과 연결되는 화소 전극을 더 포함하는 박막 트랜지스터 표시판.The thin film transistor array panel of claim 1, further comprising a pixel electrode connected to the drain electrode. 제10항에서,In claim 10, 상기 게이트선과 상기 게이트 전극을 연결하는 제1 연결 보조 부재와 상기 데이터선과 상기 소스 전극을 연결하는 제2 연결 보조 부재를 더 포함하는 박막 트랜지스터 표시판.And a second connection auxiliary member connecting the gate line and the gate electrode and a second connection auxiliary member connecting the data line and the source electrode.
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