KR20060067393A - Method for fabricating dual damascene pattern - Google Patents

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Abstract

본 발명은 트렌치 형성시 비아홀 내부를 갭 필할 필요가 없어 공정 축소가 가능함과 아울러, 펜스 등의 공정 불량을 제거할 수 있는 듀얼 다마신 패턴 형성 방법에 관한 것으로, 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법은, 하부 구조물이 형성된 반도체 기판 위에 식각정지막, 절연막, 저유전율 산화막, 캡핑층, 반사 방지막 및 비아 마스크를 순차적으로 형성하는 단계; 상기 비아 마스크를 이용한 식각을 실시하여 상기 저유전율 산화막의 설정 깊이까지 도달하는 비아홀을 형성하는 단계; 비아 마스크 및 반사 방지막을 제거한 후 상기 캡핑층 위에 트렌치 마스크를 형성하는 단계; 상기 트렌치 마스크를 이용한 식각을 실시하여 트렌치를 형성함과 동시에 상기 하부 구조물을 노출시키도록 상기 비아홀을 연장시키는 단계; 및 상기 트렌치 마스크를 제거하는 단계;를 포함한다.The present invention relates to a dual damascene pattern forming method capable of reducing the process and eliminating process defects, such as a fence, without the need to gap-fill the via-holes during trench formation, according to an embodiment of the present invention. The method of forming a drinking pattern includes sequentially forming an etch stop film, an insulating film, a low dielectric constant oxide film, a capping layer, an antireflection film, and a via mask on a semiconductor substrate on which a lower structure is formed; Etching through the via mask to form a via hole reaching a predetermined depth of the low dielectric constant oxide film; Removing a via mask and an anti-reflection film to form a trench mask over the capping layer; Etching the trench mask to form a trench and extending the via hole to expose the lower structure; And removing the trench mask.

비아홀, 마스크, 듀얼 다마신, 배선, 부분 식각, 트렌치Via Hole, Mask, Dual Damascene, Wiring, Partial Etch, Trench

Description

듀얼 다마신 패턴 형성 방법{METHOD FOR FABRICATING DUAL DAMASCENE PATTERN} Dual damascene pattern formation method {METHOD FOR FABRICATING DUAL DAMASCENE PATTERN}

도 1 내지 도 4는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.1 to 4 are cross-sectional views illustrating a method of forming a dual damascene pattern according to an exemplary embodiment of the present invention.

본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 듀얼 다마신 패턴(dual damascene)을 형성하는 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a dual damascene pattern.

최근에는, 반도체 소자의 디자인 룰(design rule)이 축소됨에 따라 배선의 선폭 또한 작아지고 있다. 따라서, 저항(Rs)이 작은 구리를 사용하여 배선을 형성하기 위해 듀얼 다마신 공정을 적용하고 있다. In recent years, as the design rule of a semiconductor device is reduced, the line width of the wiring is also reduced. Therefore, a dual damascene process is applied to form wiring using copper having a small resistance Rs.

상기한 듀얼 다마신 공정은 반도체 기판에 형성된 절연막을 비아 퍼스트(via first) 또는 트렌치 퍼스트(trench firsy) 방식에 따라 식각하여 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴에 구리 등의 도전 물질을 매립하고, 필요한 부분 이외의 도전 물질을 화학기계적 연마(CMP) 공정을 이용하여 제거함으로써 비아 및 금속 배선을 형성하는 공정을 말한다.In the dual damascene process, the insulating film formed on the semiconductor substrate is etched according to a via first or trench firsy method to form a dual damascene pattern, and a conductive material such as copper is formed on the dual damascene pattern. It refers to a process of forming a via and metal wiring by embedding and removing a conductive material other than the necessary portion using a chemical mechanical polishing (CMP) process.

이 중에서, 상기 비아 퍼스트 방식에 따라 듀얼 다마신 패턴을 형성하는 방법에 대해 보다 구체적으로 설명하면 다음과 같다.Among these, the method of forming the dual damascene pattern according to the via first method will be described in more detail as follows.

반도체 기판에 제공된 하부 배선 및 하부 절연막 위에 식각 정지막으로 작용하는 Si3N4막, SiH4 절연막, 에프에스지(FSG)와 비디(BD) 및 코랄(Coral) 등의 저 유전율(Low-k) 산화막, 캡핑층(capping layer)으로 작용하는 SiH4 계열의 산화막, 반사방지막 및 비아 마스크를 순차적으로 적층한다.Low dielectric constants (Low-k) such as Si 3 N 4 film, SiH 4 insulating film, FSG and BD and Coral that act as an etch stop film on the lower wiring and lower insulating film provided in the semiconductor substrate. An oxide film, an SiH 4 series oxide film, an anti-reflection film, and a via mask serving as a capping layer are sequentially stacked.

이후, 비아 마스크를 이용한 식각 공정을 실시하여 상기 식각 정지막의 일부를 노출시키는 비아홀을 형성하고, 상기 비아홀에 유기반사방지막을 채운 후 에치백 공정을 이용하여 비아홀 내부에 유기반사방지막을 잔류시키고, 트렌치 마스크를 이용하여 캡핑층과 산화막 및 유기반사방지막을 식각함으로써 트렌치를 형성한다.Subsequently, an etching process using a via mask is performed to form a via hole exposing a portion of the etch stop layer, an organic anti-reflection film is filled in the via hole, and an organic anti-reflection film is left in the via hole using an etch back process. A trench is formed by etching the capping layer, the oxide film, and the organic antireflection film by using a mask.

계속하여, 비아홀 내부에 남아있는 유기반사방지막을 스트립 공정을 통해 제거하고, 이어서 식각 정지막을 제거하여 듀얼 다마신 패턴을 형성한다.Subsequently, the organic anti-reflective film remaining inside the via hole is removed through a strip process, and then the etch stop film is removed to form a dual damascene pattern.

그런데, 상기한 종래 기술은 하부 배선의 손상을 방지하기 위해 비아홀 내부에 유기반사방지막을 채운 후 트렌치를 형성하므로, 트렌치 마스크를 이용하여 식각 공정을 진행하는 동안 유기반사방지막에 대한 식각 선택비에 따라 펜스와 같은 이상 패턴이 발생하게 되고, 이로 인해 후속 공정의 불량이 발생할 우려가 있다.However, the above-described conventional technique forms a trench after filling the organic anti-reflective coating layer inside the via hole in order to prevent damage to the lower wiring, and according to the etching selectivity to the organic anti-reflective coating during the etching process using the trench mask. An abnormal pattern such as a fence is generated, which may cause a failure of a subsequent process.

또한, 상기한 종래 기술은 패턴 형성 공정이 복잡하여 생산성이 저하되는 문제점이 있다.In addition, the above-described prior art has a problem that the productivity of the pattern forming process is complicated and the productivity is lowered.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 트렌치 형성시 비아홀 내부를 갭 필할 필요가 없어 공정 축소가 가능함과 아울러, 펜스 등의 공정 불량을 제거할 수 있는 듀얼 다마신 패턴 형성 방법을 제공함을 목적으로 한다. An object of the present invention is to provide a dual damascene pattern formation method capable of reducing the process and eliminating process defects, such as fences, without the need to gap-fill the via-holes during trench formation. It is done.

상기한 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,

하부 구조물이 형성된 반도체 기판 위에 식각정지막, 절연막, 저유전율 산화막, 캡핑층, 반사 방지막 및 비아 마스크를 순차적으로 형성하는 단계;Sequentially forming an etch stop film, an insulating film, a low dielectric constant oxide film, a capping layer, an antireflection film, and a via mask on the semiconductor substrate on which the lower structure is formed;

상기 비아 마스크를 이용한 식각을 실시하여 상기 저유전율 산화막의 설정 깊이까지 도달하는 비아홀을 형성하는 단계;Etching through the via mask to form a via hole reaching a predetermined depth of the low dielectric constant oxide film;

비아 마스크 및 반사 방지막을 제거한 후 상기 캡핑층 위에 트렌치 마스크를 형성하는 단계;Removing a via mask and an anti-reflection film to form a trench mask over the capping layer;

상기 트렌치 마스크를 이용한 식각을 실시하여 트렌치를 형성함과 동시에 상기 하부 구조물을 노출시키도록 상기 비아홀을 연장시키는 단계; 및Etching the trench mask to form a trench and extending the via hole to expose the lower structure; And

상기 트렌치 마스크를 제거하는 단계;Removing the trench mask;

를 포함하는 듀얼 다마신 패턴 형성 방법을 제공한다.It provides a dual damascene pattern forming method comprising a.

상기 식각 정지막은 Si3N4를 포함하는 실리콘 질화물층으로 이루어질 수 있고, 저유전율 산화막은 에프에스지(FSG), 비디(BD), 코랄(Coral) 중에서 선택된 어느 한 유전물질로 이루어질 수 있으며, 상기 절연막 및 캡핑층은 SiH4를 포함하는 실리콘 산화물층으로 이루어질 수 있다. The etch stop layer may be formed of a silicon nitride layer including Si 3 N 4 , and the low dielectric constant oxide layer may be formed of any dielectric material selected from FSG, BD, and Coral. The insulating film and the capping layer may be formed of a silicon oxide layer including SiH 4 .

그리고, 상기 설정 깊이는 저유전율 산화막의 잔류 두께가 상기 트렌치 깊이의 80∼90%에 해당하는 깊이로 설정하는 것이 바람직한데, 이는 상기 비아홀을 연장시킬 때, 로딩 이펙트(loading effect)의 영향으로 인해 상기 비아홀의 식각이 트렌치 식각 속도에 비해 80∼90%의 낮은 식각률로 이루어지기 때문이다.In addition, the set depth is preferably set to a depth in which the residual thickness of the low dielectric constant oxide film corresponds to 80 to 90% of the trench depth, which is due to the effect of a loading effect when extending the via hole. This is because the etching of the via hole is performed at an etching rate of 80 to 90% lower than that of the trench etching rate.

이러한 구성의 본 발명에 의하면, 비아홀 내부에 유기반사방지막을 채우는 공정과, 비아홀 내부에 유기반사방지막을 잔류시키기 위한 블랭킷 식각 공정 및 식각정지막을 제거하는 공정을 제거할 수 있으므로, 공정 단순화가 가능하며, 또한 유기반사방지막의 사용으로 인한 펜스 등의 이상 패턴을 제거할 수 있다.According to the present invention, the process of filling the organic anti-reflection film in the via hole and the blanket etching process for removing the organic anti-reflection film in the via hole and the process of removing the etch stop film can be eliminated, thereby simplifying the process. Also, an abnormal pattern such as a fence caused by the use of the organic antireflection film can be removed.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 4는 본 발명의 실시예에 따른 듀얼 다마신 패턴(dual damascene pattern)을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 4 are cross-sectional views schematically illustrating a method of forming a dual damascene pattern according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(도시되지 않음)에는 하부 절연층(10a)과 하부 배선(10b)을 포함하는 하부 구조물(10)이 형성되어 있다. 상기 하부 배선(10b)은 하부 절연층(10a)에 트렌치(trench)를 형성한 후, 트렌치를 채우는 구리층을 전기 도금 등으로 형성하고, 화학 기계적 연마(CMP) 등으로 연마하여 형성할 수 있다.Referring to FIG. 1, a lower structure 10 including a lower insulating layer 10a and a lower wiring 10b is formed on a semiconductor substrate (not shown). The lower interconnection 10b may be formed by forming a trench in the lower insulating layer 10a, and then forming a copper layer filling the trench by electroplating, or by polishing by chemical mechanical polishing (CMP). .

상기한 하부 구조물(10) 위에는 후속되는 식각 공정시에 식각 종료점으로 작용하여 하부 배선(10b)을 보호하는 식각 정지막(12)을 일정 두께, 예컨대 700Å의 두께로 형성한다. 상기한 식각 정지막(12)은 Si3N4를 포함하는 실리콘 질화물로 형 성할 수 있다.On the lower structure 10, an etch stop layer 12, which serves as an etch end point to protect the lower interconnection 10b in a subsequent etching process, is formed to have a predetermined thickness, for example, 700 μm. The etch stop layer 12 may be formed of silicon nitride including Si 3 N 4 .

식각 정지막(12) 위에는 적어도 3개의 층으로 이루어지는 절연층(14)을 형성한다. 예컨대, 상기 절연층(14)은 절연막(14a), 저유전율 산화막(14b) 및 캡핑층(14c)의 3층 구조로 형성할 수 있다. 이때, 저유전율 산화막(14b)은 절연막(14a) 및 캡핑층(14c)에 비해 건식 식각시 식각율이 상대적으로 높은 절연 물질로 구성할 수 있고, 절연막(14a) 및 캡핑층(14c)은 유사한 식각율을 가지는 절연 물질로 구성할 수 있다. An insulating layer 14 including at least three layers is formed on the etch stop layer 12. For example, the insulating layer 14 may be formed in a three-layer structure of an insulating film 14a, a low dielectric constant oxide film 14b, and a capping layer 14c. In this case, the low dielectric constant oxide film 14b may be formed of an insulating material having a relatively high etch rate during dry etching, compared to the insulating film 14a and the capping layer 14c, and the insulating film 14a and the capping layer 14c may be similar. It may be composed of an insulating material having an etch rate.

예를 들어, 절연막(14a) 및 캡핑층(14c)은 플라즈마 실란(P-SiH4)에 의해 화학 기상 증착(CVD)으로 형성되는 실리콘 산화물층(SiH4)으로 형성할 수 있다. 이에 비해, 저유전율 산화막(14b)은 상기 실리콘 산화물층에 비해 상대적으로 낮은 유전 상수를 가지는 에프에스지(FSG: Fluorine doped Silica Glass), 비디(BD) 또는 코랄(Coral) 중에서 선택된 어느 한 물질로 이루어진 실리콘 산화물층으로 형성할 수 있다. For example, the insulating layer 14a and the capping layer 14c may be formed of a silicon oxide layer (SiH 4 ) formed by chemical vapor deposition (CVD) by plasma silane (P-SiH 4 ). In contrast, the low dielectric constant oxide film 14b is made of any one material selected from fluorine doped silica glass (FSG), BD, or Coral, which has a relatively low dielectric constant than the silicon oxide layer. It can be formed from a silicon oxide layer.

그리고, 절연막(14a) 및 캡핑층(14c)은 유사한 두께로 형성할 수 있고, 저유전율 산화막(14b)은 이들보다 두껍게 형성할 수 있다. 예를 들어, 절연막(14a) 및 캡핑층(14c)을 500Å 및 2500Å의 두께로 각각 형성하는 경우, 저유전율 산화막(14b)은 5000Å의 두께로 형성할 수 있다.The insulating film 14a and the capping layer 14c can be formed to a similar thickness, and the low dielectric constant oxide film 14b can be formed thicker than these. For example, when the insulating film 14a and the capping layer 14c are formed to have thicknesses of 500 kPa and 2500 kPa, respectively, the low dielectric constant oxide film 14b can be formed to a thickness of 5000 kPa.

이후, 상기 캡핑층(14c) 위에 반사 방지막(16)을 일정 두께, 예컨대 800Å의 두께로 형성한다. 상기 반사 방지막(16)은 후속하는 비아 마스크 형성 공정에서 빛의 반사를 방지하는 작용을 한다.Thereafter, an anti-reflection film 16 is formed on the capping layer 14c to a predetermined thickness, for example, a thickness of 800 kPa. The anti-reflection film 16 serves to prevent reflection of light in a subsequent via mask formation process.

그리고, 반사 방지막(16) 위에 비아 형성용 비아 마스크(18)를 형성한다. Then, a via mask 18 for forming vias is formed on the antireflection film 16.

상기한 비아 마스크(18)를 형성한 후에는 도 2에 도시한 바와 같이, 비아 마스크(18)을 식각 마스크로 이용하여 비아홀(20)을 형성한다. 상기 비아홀(20)은 실질적으로 반사 방지막(16)과 캡핑층(14c)을 관통한 후 저유전율 산화막(14b)의 설정 깊이(D)까지 도달하도록 형성한다.After the via mask 18 is formed, as shown in FIG. 2, the via hole 20 is formed using the via mask 18 as an etching mask. The via hole 20 is formed to substantially reach the set depth D of the low dielectric constant oxide film 14b after substantially passing through the anti-reflection film 16 and the capping layer 14c.

이를 위해, 비아홀(20)을 형성하는 식각 과정은 타겟 식각(target etch)을 이용하여 실시하며, 비아홀의 설정 깊이(D)는 저유전율 산화막(14c)의 잔류 두께(T)가 이후 설명할 트랜치 깊이(D')의 80∼90%에 해당하도록 설정한다.To this end, an etching process for forming the via hole 20 is performed by using a target etch, and the set depth D of the via hole is a trench which will be described later by the residual thickness T of the low dielectric constant oxide film 14c. It is set to correspond to 80 to 90% of the depth D '.

비아홀(20)을 형성한 후에는 도 3에 도시한 바와 같이, 비아 마스크(18) 및 반사 방지막(16)을 제거한 후, 트렌치 형성을 위한 트렌치 마스크(22)를 형성하고, 이 마스크(22)를 이용한 식각 공정을 실시하여 트렌치(24)를 형성함과 동시에, 비아홀(20)을 연장시켜 하부 배선(10b)을 노출시킨다. 물론, 상기 하부 배선(10b) 위의 식각 정지막(12)은 별도의 식각 공정에 의해 제거할 수도 있다.After the via hole 20 is formed, as shown in FIG. 3, after removing the via mask 18 and the anti-reflection film 16, a trench mask 22 for forming a trench is formed, and the mask 22 is formed. The trench 24 is formed by performing an etching process, and the via hole 20 is extended to expose the lower wiring 10b. Of course, the etch stop layer 12 on the lower wiring 10b may be removed by a separate etching process.

상기한 비아홀(20) 및 트렌치(24))로 이루어지는 듀얼 다마신 패턴(26)을 형성한 후에는 상기 트렌치 마스크(22)를 제거한 후, 도 4에 도시한 바와 같이 듀얼 다마신 패턴(26)을 도전 물질로 매립 및 평탄화 하여 하부 배선(10b)에 전기적으로 연결되는 콘택(28) 및 이 콘택(28)에 전기적으로 연결되는 상부 배선(30)을 형성한다. 여기에서, 상기 콘택(28)은 비아홀(20) 내부에 채워지는 도전 물질로 이루어지고, 상부 배선(30)은 트렌치(24) 내부에 채워지는 도전 물질로 이루어진다.After the dual damascene pattern 26 formed of the via hole 20 and the trench 24 is formed, the trench mask 22 is removed, and the dual damascene pattern 26 is illustrated in FIG. 4. Is buried and planarized with a conductive material to form a contact 28 electrically connected to the lower interconnection 10b and an upper interconnection 30 electrically connected to the contact 28. Here, the contact 28 is made of a conductive material filled in the via hole 20, and the upper wiring 30 is made of a conductive material filled in the trench 24.

이상에서 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. Although the present invention has been described in detail through specific embodiments, it is apparent that the present invention is not limited thereto and may be modified or improved by those skilled in the art within the technical spirit of the present invention.

상기한 본 발명에 의하면, 본 발명의 듀얼 다마신 패턴 형성 방법은 트렌치 형성을 위한 식각 공정시 하부 배선을 보호하기 위해 유기반사방지막을 사용할 필요가 없으므로, 유기반사방지막의 매립 및 블랭크 식각 공정을 제거할 수 있어 종래에 비해 2개 이상의 공정 축소가 가능하다.According to the present invention described above, the dual damascene pattern forming method of the present invention does not need to use the organic anti-reflective coating to protect the lower wiring during the etching process for forming the trench, eliminating the buried and blank etching process of the organic anti-reflective coating It is possible to reduce two or more processes compared to the conventional.

따라서, 공정 단순화로 인한 반도체 소자의 생산성 향상 및 생산 비용 절감이 가능한 효과가 있다. 또한, 유기반사방지막을 사용할 경우 발생되는 펜스와 같은 이상 패턴을 방지할 수 있어 후속 공정의 불량 발생을 억제할 수 있으며, 소자 신뢰도의 향상을 구현할 수 있다.Therefore, there is an effect capable of improving the productivity of the semiconductor device and reducing the production cost due to the process simplification. In addition, it is possible to prevent an abnormal pattern such as a fence generated when the organic antireflection film is used to suppress the occurrence of defects in the subsequent process, it is possible to implement an improvement in device reliability.

Claims (7)

하부 구조물이 형성된 반도체 기판 위에 식각정지막, 절연막, 저유전율 산화막, 캡핑층, 반사 방지막 및 비아 마스크를 순차적으로 형성하는 단계;Sequentially forming an etch stop film, an insulating film, a low dielectric constant oxide film, a capping layer, an antireflection film, and a via mask on the semiconductor substrate on which the lower structure is formed; 상기 비아 마스크를 이용한 식각을 실시하여 상기 저유전율 산화막의 설정 깊이까지 도달하는 비아홀을 형성하는 단계;Etching through the via mask to form a via hole reaching a predetermined depth of the low dielectric constant oxide film; 비아 마스크 및 반사 방지막을 제거한 후 상기 캡핑층 위에 트렌치 마스크를 형성하는 단계;Removing a via mask and an anti-reflection film to form a trench mask over the capping layer; 상기 트렌치 마스크를 이용한 식각을 실시하여 트렌치를 형성함과 동시에 상기 하부 구조물을 노출시키도록 상기 비아홀을 연장시키는 단계; 및Etching the trench mask to form a trench and extending the via hole to expose the lower structure; And 상기 트렌치 마스크를 제거하는 단계;Removing the trench mask; 를 포함하는 듀얼 다마신 패턴 형성 방법.Dual damascene pattern formation method comprising a. 제 1항에 있어서,The method of claim 1, 상기 설정 깊이는 저유전율 산화막의 잔류 두께가 상기 트렌치 깊이의 80∼90%에 해당하는 깊이로 설정하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.The set depth is a dual damascene pattern forming method characterized in that the remaining thickness of the low dielectric constant oxide film is set to a depth corresponding to 80 to 90% of the trench depth. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 식각 정지막을 실리콘 질화물층으로 형성하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.And forming an etch stop layer as a silicon nitride layer. 제 3항에 있어서,The method of claim 3, wherein 상기 식각 정지막을 Si3N4로 형성하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.The method of forming a dual damascene pattern, wherein the etch stop layer is formed of Si 3 N 4 . 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 저유전율 산화막을 에프에스지(FSG), 비디(BD), 코랄(Coral) 중에서 선택된 어느 한 유전물질로 형성하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.The method of forming a dual damascene pattern, wherein the low dielectric constant oxide film is formed of any one dielectric material selected from FSG, BD, and Coral. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 절연막 및 캡핑층을 실리콘 산화물층으로 형성하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.Dual damascene pattern forming method characterized in that the insulating film and the capping layer is formed of a silicon oxide layer. 제 6항에 있어서,The method of claim 6, 상기 절연막 및 캡핑층을 SiH4로 형성하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.Dual damascene pattern formation method characterized in that the insulating film and the capping layer is formed of SiH 4 .
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