KR20060066395A - Method of forming an isolation layer in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치를 형성한 후 세정 공정에 의해 손상되어 생성된 터널 산화막의 골 부분을 스텝커버러지 특성이 우수한 절연막을 이용하여 메움으로써 트렌치 측벽 프로파일을 개선하고, 이로 인해 보이드 발생을 방지하여 후속 공정에서의 전극과 반도체 기판의 직접 접촉을 방지함으로써 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 제시된다.
The present invention relates to a method for forming a device isolation layer of a semiconductor device, and to improve trench sidewall profiles by filling trenches formed in the trench with damaged trenches by using an insulating film having excellent step coverage characteristics. Accordingly, a method of forming a device isolation layer of a semiconductor device capable of improving void electrical properties by preventing voids and preventing direct contact between an electrode and a semiconductor substrate in a subsequent process is provided.
소자 분리막, 트렌치, 측벽 프로파일, 골 매립, 절연막Device Isolation, Trench, Sidewall Profile, Recessed, Insulation
Description
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 : 반도체 기판 12 : 터널 산화막11
13 : 폴리실리콘막 14 : 하드 마스크막13: polysilicon film 14: hard mask film
15 : 트렌치 16 : 월 산화막15: trench 16: month oxide film
17 : 절연막 18 : HDP 산화막
17: insulating film 18: HDP oxide film
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트렌 치 형성시 터널 산화막이 손상되고, 월 산화 공정에 의해 터널 산화막 손상 부분에 깊어진 골을 절연막을 이용하여 메움으로써 전극과 반도체 기판의 직접 접촉에 의한 전기적 특성 저하를 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
The present invention relates to a method of forming a device isolation film of a semiconductor device, and in particular, a tunnel oxide film is damaged during trench formation, and a trench deepened in the tunnel oxide film damage portion by a wall oxidation process is filled with an insulating film to directly connect the electrode and the semiconductor substrate. The present invention relates to a method of forming a device isolation film of a semiconductor device capable of preventing a decrease in electrical characteristics due to contact.
반도체 소자의 고집적화 및 미세화됨에 따라 STI(Shallow Trench Isolation) 공정에 따른 트렌치 매립 특성은 매우 중요한 공정으로 인식되고 있다. 특히, 자기정렬(self aligned) STI 공정은 일반적인 STI 공정보다 트렌치의 애스펙트비(aspect ratio)가 더 크고, 트렌치 측벽이 다층막으로 형성되어 있기 때문에 각 박막의 식각 프로파일 차이로 인해 요철이 발생할 가능성이 높아서 동일 디자인 룰에서도 일반적인 STI 공정보다 매립 특성이 더욱 불량하다.As semiconductor devices are highly integrated and miniaturized, trench embedding characteristics due to shallow trench isolation (STI) processes are recognized as a very important process. In particular, the self-aligned STI process has a larger aspect ratio of the trench than the general STI process, and because the trench sidewalls are formed of a multilayer, there is a high possibility of irregularities due to the difference in etching profile of each thin film. In the same design rule, the buried characteristics are worse than the general STI process.
이러한 문제점을 해결하기 위해 트렌치 깊이를 낮추거나 매립용 산화막을 매립 능력이 뛰어난 실물질로 대체하는 등의 많은 노력을 하고 있으나, 기대할 만큼의 큰 효과를 얻지 못하고 있다.In order to solve this problem, many efforts have been made, such as lowering the depth of the trench or replacing the buried oxide film with a real material having excellent embedding ability, but have not been able to obtain a great effect as expected.
한편, 매립 특성을 결정짓는 주요한 요소는 트렌치 측벽의 프로파일 특성, 트렌치 깊이 및 트렌치 폭이라 할 수 있다. 이러한 트렌치 측벽의 프로파일 특성과 트렌치 매립 특성의 상관 관계를 플래쉬 메모리 소자의 자기정렬 STI 공정을 이용하여 설명하면 다음과 같다.On the other hand, the main factors that determine the buried characteristics may be the profile characteristics of the trench sidewalls, the trench depth and the trench width. The correlation between the profile characteristics of the trench sidewalls and the trench filling characteristics will be described using a self-aligned STI process of a flash memory device.
반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 하드 마스크막을 형성한 후 이들의 소정 영역을 식각하고, 반도체 기판을 소정 깊이로 식각하여 트렌 치를 형성한다. 그리고, 세정 공정을 실시하는데, 세정 공정을 실시하면 트렌치에 의해 노출된 터널 산화막의 일부가 손상된다. 트렌치 측벽 특성을 강화하기 위해 월 산화 공정을 실시하는데, 노출된 터널 산화막과 반도체 기판 및 제 1 폴리실리콘막의 단차가 더욱 심하게 되어 미세한 골이 생기게 된다. 그리고, HDP 산화막을 이용하여 트렌치를 매립하게 되면, 미세한 골에 의해 보이드가 발생하게 된다. CMP 공정으로 HDP 산화막을 연마하고, 하드 마스크막을 제거한 후 유효 산화막 높이를 조절하기 위한 산화막 습식 식각 공정을 실시하게 되는데, 이미 발생된 보이드를 통해 산화막 식각제가 침투하여 하부의 반도체 기판을 노출시키게 된다. 이후 플로팅 게이트를 형성하기 위한 제 2 폴리실리콘막을 증착하면 보이드를 통해 제 2 폴리실리콘막이 반도체 기판과 직접 접촉하게 된다. 따라서, 소자의 전기적 특성을 저하시키게 된다.
After the tunnel oxide film, the first polysilicon film, and the hard mask film are formed on the semiconductor substrate, the predetermined regions are etched, and the semiconductor substrate is etched to a predetermined depth to form trenches. Then, the cleaning step is performed, but when the cleaning step is performed, part of the tunnel oxide film exposed by the trench is damaged. In order to enhance the trench sidewall characteristics, a wall oxidation process is performed, and the step difference between the exposed tunnel oxide film, the semiconductor substrate, and the first polysilicon film becomes more severe, resulting in fine valleys. When the trench is filled with the HDP oxide film, voids are generated by the fine valleys. After polishing the HDP oxide layer by the CMP process, removing the hard mask layer, and performing an oxide wet etching process to adjust the effective oxide layer height, the oxide etchant penetrates through the already generated voids to expose the lower semiconductor substrate. Subsequently, when the second polysilicon layer for forming the floating gate is deposited, the second polysilicon layer directly contacts the semiconductor substrate through the void. Therefore, the electrical characteristics of the device are lowered.
본 발명의 목적은 트렌치 측벽 프로파일 특성을 개선하여 보이드 발생을 방지하고, 플로팅 게이트와 반도체 기판의 직접 접촉을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a device isolation layer of a semiconductor device capable of improving void characteristics by improving trench sidewall profile characteristics and preventing direct contact between the floating gate and the semiconductor substrate to improve electrical characteristics of the device.
본 발명에서는 트렌치를 형성한 후 세정 공정에 의해 손상된 터널 산화막의 노출 부분을 스텝커버러지 특성이 우수한 절연막을 증착한 후 절연막을 제거하여 터널 산화막의 손상 부분에만 절연막이 잔류되도록 함으로써 트렌치 측벽 프로파일 을 개선하고, 이로 인해 보이드 발생을 방지하여 후속 플로팅 게이트와 반도체 기판의 직접 접촉을 방지함으로써 소자의 전기적 특성을 향상시킬 수 있다.
In the present invention, the trench sidewall profile is improved by depositing an insulating film having excellent step coverage characteristics on the exposed portion of the tunnel oxide film damaged by the cleaning process after forming the trench, and then removing the insulating film so that the insulating film remains only at the damaged portion of the tunnel oxide film. As a result, the electrical characteristics of the device may be improved by preventing voids from occurring and preventing direct contact between subsequent floating gates and the semiconductor substrate.
본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에 터널 산화막, 폴리실리콘막 및 하드 마스크막을 순차적으로 형성한 후 상기 하드 마스크막, 상기 폴리실리콘막 및 상기 터널 산화막의 소정 영역을 식각하고 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 산화 공정을 실시하여 상기 트렌치 측벽에 월 산화막을 형성하되, 상기 트렌치 상부의 상기 터널 산화막 부분에 골이 형성되는 단계; 전체 구조 상부에 절연막을 형성한 후 상기 절연막의 일부분을 제거하는 단계; 및 전체 구조 상부에 HDP 산화막을 형성하여 상기 트렌치를 매립한 후 연마 및 식각 공정으로 상기 폴리실리콘막이 노출되도록 하여 소자 분리막을 형성하는 단계를 포함한다.In the method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention, a tunnel oxide film, a polysilicon film, and a hard mask film are sequentially formed on a semiconductor substrate, and then predetermined hard mask, polysilicon, and tunnel oxide films are formed. Etching a region and etching the semiconductor substrate to a predetermined depth to form a trench; Performing an oxidation process to form a wall oxide film on the sidewalls of the trench, wherein a valley is formed in the tunnel oxide film portion above the trench; Removing a portion of the insulating film after forming an insulating film over the entire structure; And forming an isolation layer by forming an HDP oxide layer on the entire structure to fill the trench and expose the polysilicon layer by a polishing and etching process.
상기 트렌치를 형성한 후 세정 공정을 실시하는 단계를 더 포함하며, 상기 세정 공정에 의해 상기 트렌치에 의해 노출된 상기 터널 산화막의 일부가 손상된다.The method may further include performing a cleaning process after forming the trench, wherein the cleaning process may damage a portion of the tunnel oxide film exposed by the trench.
상기 절연막은 상기 트렌치 상부 모서리의 상기 골을 충분히 메울 수 있는 두께로 형성한다.The insulating layer is formed to a thickness sufficient to fill the valley of the upper corner of the trench.
상기 절연막은 산화막 또는 질화막을 이용하여 형성한다. The insulating film is formed using an oxide film or a nitride film.
상기 산화막은 TEOS, SiH4와 N2O의 혼합 가스 및 DCS와 N2O의 혼합 가스등을 이용한 저압화학기상증착 방법으로 형성한다.The oxide film is formed by a low pressure chemical vapor deposition method using a mixed gas of TEOS, SiH 4 and N 2 O, and a mixed gas of DCS and N 2 O.
상기 질화막은 DCS와 NH3의 혼합 가스를 이용한 저압화학기상증착 방법으로 형성한다.The nitride film is formed by a low pressure chemical vapor deposition method using a mixed gas of DCS and NH 3 .
상기 절연막이 산화막일 경우 HF 또는 HF와 NH4F의 혼합 용액을 이용하여 일부분을 제거한다.When the insulating film is an oxide film, a portion of the insulating film is removed by using HF or a mixed solution of HF and NH 4 F.
상기 절연막이 질화막일 경우 H3PO4등의 용액을 이용하여 일부분을 제거한다.
When the insulating film is a nitride film, a portion of the insulating film is removed using a solution such as H 3 PO 4 .
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 자기정렬 STI 공정을 이용한 플래쉬 메모리 소자를 예로 설명하기 위한 것이다.1 (a) to 1 (d) are cross-sectional views sequentially illustrating a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention, and a flash memory device using a self-aligned STI process. To illustrate the example.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 터널 산화막(12), 폴리실리콘막(13) 및 하드 마스크막(14)을 순차적으로 형성한다. 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 하드 마스크막(14), 폴리실리콘막(13) 및 터널 산화막(12)을 식각한 후 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(15)를 형성한다. 그리고, 세정 공정을 실시하는데, 세정 공정에 의해 노출된 터널 산화막 (12)의 일부가 손상된다. 이후 트렌치(15) 측벽의 특성을 강화하기 위한 산화 공정을 실시하여 트렌치(15) 측벽에 월 산화막(16)을 형성한다. 이때, 트렌치(15) 상부 모서리 부분, 트렌치(15)에 의해 노출된 터널 산화막(12)은 트렌치(15) 식각시 받은 데미지 및 산화 공정시 집중되는 스트레스로 인해 트렌치(15) 측벽이나 폴리실리콘막(13)의 측벽에 비해 상대적으로 산화율이 떨어져 골(A)이 깊게 형성된다.Referring to FIG. 1A, the
도 1(b)를 참조하면, 트렌치(15) 상부 모서리 부분의 골(A)을 메우기 위해 트렌치(15) 측벽에 절연막(17)을 형성하는데, 골(A)을 충분히 메울 수 있는 정도의 두께로 형성한다. 이때, 절연막(17)은 TEOS, SiH4와 N2O의 혼합 가스 및 DCS와 N2
O의 혼합 가스등을 이용한 저압화학기상증착 방법으로 증착한 산화막을 이용하거나 DCS와 NH3의 혼합 가스를 이용한 저압화학기상증착 방법으로 증착한 질화막을 이용한다.Referring to FIG. 1B, an
도 1(c)를 참조하면, 트렌치(15) 측벽에 형성된 절연막(17)을 균일한 두께로 식각하여 골(A)등 단차가 발생된 부분에만 절연막(17)이 잔류되도록 한다. 이때, 절연막(17) 식각제는 절연막(17)이 산화막일 경우 HF 또는 HF와 NH4F의 혼합 용액등의 습식 식각제를 이용하고, 절연막(17)이 질화막일 경우 H3PO4등의 습식 식각제를 사용한다. 한편, 절연막(17)의 식각 두께는 매립한 골(A)이 드러나지 않으면서 트렌치(15)을 가능한 최대로 확보할 수 있도록 한다.Referring to FIG. 1C, the
도 1(d)를 참조하면, 전체 구조 상부에 HDP 산화막(18)을 형성하여 트렌치(15)를 매립한 후 연마 및 식각 공정으로 폴리실리콘막(13)이 노출되도록 하여 소 자 분리막을 형성한다.
Referring to FIG. 1 (d), an
상술한 바와 같이 본 발명에 의하면 트렌치 형성시 터널 산화막이 손상되고, 월 산화 공정에 의해 터널 산화막 손상 부분에 깊어진 골을 절연막을 이용하여 메움으로써 트렌치 측벽 프로파일을 개선할 수 있어 플로팅 게이트와 반도체 기판의 직접 접촉에 의한 전기적 특성 저하를 방지할 수 있다.As described above, according to the present invention, when the trench is formed, the tunnel oxide film is damaged, and the trench sidewall profile can be improved by filling the trench deepened at the tunnel oxide damaged portion by the wall oxidation process using an insulating film, thereby improving the floating gate and the semiconductor substrate. It is possible to prevent the deterioration of electrical characteristics by direct contact.
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