KR20060063615A - Method for reducing or eliminating semiconductor device wire sweep in a multi-tier bonding device and a device produced by the method - Google Patents

Method for reducing or eliminating semiconductor device wire sweep in a multi-tier bonding device and a device produced by the method Download PDF

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KR20060063615A
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semiconductor
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라케스 배티스
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쿨리케 앤드 소파 인더스트리즈, 인코포레이티드
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Abstract

다중층 와이어 본딩 반도체 디바이스를 패키징하는 방법이 제공된다. 상기 방법은 다중층 본딩 반도체 디바이스의 엘리먼트들 사이의 상호 연결을 제공하는 층마다 다수의 도체들 중 적어도 두 개의 도체들의 일부분에만 절연 물질을 도포하는 단계를 포함한다. 상기 방법은 또한 상기 도체들 및 엘리먼트들을 밀봉하는 단계를 포함하고, 이에 의해 반도체 디바이스를 패키징하게 된다.A method of packaging a multilayer wire bonded semiconductor device is provided. The method includes applying an insulating material to only a portion of at least two of the plurality of conductors per layer providing interconnection between elements of a multilayer bonded semiconductor device. The method also includes sealing the conductors and elements, thereby packaging the semiconductor device.

Description

다중층 본딩 장치에서 반도체 디바이스 와이어 스윕을 감소시키거나 제거하기 위한 방법 및 그러한 방법으로 제조되는 디바이스 {METHOD FOR REDUCING OR ELIMINATING SEMICONDUCTOR DEVICE WIRE SWEEP IN A MULTI-TIER BONDING DEVICE AND A DEVICE PRODUCED BY THE METHOD}METHOD FOR REDUCING OR ELIMINATING SEMICONDUCTOR DEVICE WIRE SWEEP IN A MULTI-TIER BONDING DEVICE AND A DEVICE PRODUCED BY THE METHOD}

도 1은 종래의 반도체 디바이스에서 반도체 엘리먼트들 사이의 상호 연결을 도시한 절단 측면도.1 is a cutaway side view illustrating the interconnection between semiconductor elements in a conventional semiconductor device;

도 2는 종래의 반도체 디바이스에서 반도체 엘리먼트들 사이의 밀봉된 상호 연결의 절단 측면도.2 is a cutaway side view of a sealed interconnect between semiconductor elements in a conventional semiconductor device.

도 3은 종래의 반도체 디바이스에서 반도체 엘리먼트들 사이의 다수의 상호 연결의 투시도.3 is a perspective view of a number of interconnections between semiconductor elements in a conventional semiconductor device.

도 4는 종래의 반도체 디바이스에서 반도체 엘리먼트들 사이의 밀봉된 상호 연결의 절단 측면도.4 is a cutaway side view of a sealed interconnect between semiconductor elements in a conventional semiconductor device.

도 5는 본 발명의 예시적 실시예에 따라 반도체 디바이스에서 반도체 엘리먼트들 사이의 상호 연결의 절단 측면도.5 is a cutaway side view of an interconnection between semiconductor elements in a semiconductor device in accordance with an exemplary embodiment of the present invention.

도 6은 본 발명의 다른 예시적 실시예에 따라 반도체 디바이스에서 반도체 엘리먼트들의 상호 연결을 절단 측면도.FIG. 6 is a cutaway side view of the interconnection of semiconductor elements in a semiconductor device in accordance with another exemplary embodiment of the present invention. FIG.

도 7은 본 발명의 예시적 실시예에 따라 반도체 디바이스에서 반도체 엘리먼 트들의 상호 연결의 투시도.7 is a perspective view of an interconnection of semiconductor elements in a semiconductor device in accordance with an exemplary embodiment of the present invention.

도 8은 본 발명의 다른 예시적 실시예에 따라 반도체 디바이스에서 반도체 엘리먼트들 사이의 상호 연결의 투시도.8 is a perspective view of interconnections between semiconductor elements in a semiconductor device in accordance with another exemplary embodiment of the present invention.

도 9는 본 발명의 예시적 실시예에 따라 절연 물질에 의해 분리되는 도체들의 절단 측면도.9 is a cutaway side view of the conductors separated by an insulating material in accordance with an exemplary embodiment of the present invention.

도 10은 본 발명의 예시적 실시예에 따라 절연 물질의 실리카 입자들의 크기 분포를 도시하는 차트.10 is a chart showing the size distribution of silica particles of insulating material in accordance with an exemplary embodiment of the present invention.

도 11은 본 발명의 예시적 실시예에 따라 절연 물질의 실리카 입자 크기 분포의 다른 차트.11 is another chart of silica particle size distribution of an insulating material in accordance with an exemplary embodiment of the present invention.

도 12는 본 발명의 예시적 실시예에 따라 반도체 디바이스를 패키징하는 방법을 도시하는 흐름도.12 is a flow diagram illustrating a method of packaging a semiconductor device in accordance with an exemplary embodiment of the present invention.

도 13a는 본 발명의 예시적 실시예에 따라 다중층 와이어 본딩 반도체 디바이스에서 반도체 엘리먼트들 사이의 상호 연결의 절단 측면도.13A is a cutaway side view of an interconnection between semiconductor elements in a multilayer wire bonded semiconductor device in accordance with an exemplary embodiment of the present invention.

도 13b는 도 13a에 도시된 장치의 상부 평면도.FIG. 13B is a top plan view of the apparatus shown in FIG. 13A.

도 14a는 본 발명의 다른 예시적 실시예에 따라 다중층 와이어 본딩 반도체 디바이스에서 반도체 엘리먼트들 사이의 상호연결의 절단 측면도.14A is a cutaway side view of an interconnect between semiconductor elements in a multilayer wire bonded semiconductor device in accordance with another exemplary embodiment of the present invention.

도 14b는 도 14a에 도시된 장치의 상부 평면도.14B is a top plan view of the device shown in FIG. 14A.

※ 도면의 주요부분에 대한 부호의 설명 ※※ Explanation of code about main part of drawing ※

500 : 반도체 디바이스 502 : 리드프레임500 semiconductor device 502 lead frame

504 : 반도체 엘리먼트 506 : 본딩 와이어들504: semiconductor element 506: bonding wires

508 : 오버몰드 512 : 절연 물질508: overmolded 512: insulating material

본원은 2003년 10월 16일 출원된 공동 계류중인 미국 특허 출원(출원번호 10/686,892) 및 2003년 10월 16일 출원된 공동 계류중인 미국 특허 출원(출원번호 10/686,974)의 연장상에 있고, 2004년 7월 14일 출원된 미국 가특허 출원(출원 번호 60/587,678)의 이점들을 청구하는데, 상기 출원들은 참조로써 본 명세서에 병합된다.The present application is an extension of the co-pending US patent application (Application No. 10 / 686,892) filed October 16, 2003 and the co-pending US patent application (Application No. 10 / 686,974) filed October 16, 2003. , Claims the advantages of US Provisional Patent Application (Application No. 60 / 587,678), filed Jul. 14, 2004, which is incorporated herein by reference.

본 발명은 반도체 디바이스들을 패키징하는 것에 관한 것이고, 더 상세하게는 패키징된 반도체 디바이스들에서 와이어 스윕 및 스웨이(sway)를 감소시키거나 제거하는 방법에 관한 것이다.The present invention relates to packaging semiconductor devices, and more particularly, to a method of reducing or eliminating wire sweep and sway in packaged semiconductor devices.

반도체 디바이스들을 제조할 때, 도체들(예를 들어, 본딩 와이어들)은 종종 반도체 디바이스의 엘리먼트들 사이의 상호 연결을 제공하기 위해 이용된다. 예를 들어, 도 1은 기존의 반도체 디바이스(100)의 일부를 도시한다. 반도체 디바이스(100)는 리드프레임(102) 및 리드프레임 접촉부(접촉부들)(102a)을 포함한다. 반도체 엘리먼트(예를 들어, 다이)(104)는 리드프레임(104) 위에 장착된다. 본딩 와이어(106)는 반도체 엘리먼트(104)와 리드프레임 접촉부(102a) 사이의 상호 연결을 제공한다. 오버몰드(108)(즉, 몰드 화합물)는 본딩 와이어(106), 반도체 엘리먼트 (104), 및 리드프레임 접촉부(102a)에 대해 제공된다. 도 1에 도시된 구성에서, 다수의 본딩 와이어들(106)은 반도체 엘리먼트(104) 상의 다양한 연결 지점들과 그에 대응하는 리드프레임 접촉부들(102a) 사이의 상호 연결을 제공하기 위해 반도체 디바이스(100)에 제공될 수도 있다.In manufacturing semiconductor devices, conductors (eg, bonding wires) are often used to provide interconnection between elements of a semiconductor device. For example, FIG. 1 illustrates a portion of a conventional semiconductor device 100. The semiconductor device 100 includes a leadframe 102 and leadframe contacts (contacts) 102a. The semiconductor element (eg, die) 104 is mounted over the leadframe 104. Bonding wires 106 provide the interconnection between semiconductor element 104 and leadframe contacts 102a. Overmold 108 (ie, mold compound) is provided for bonding wire 106, semiconductor element 104, and leadframe contacts 102a. In the configuration shown in FIG. 1, a number of bonding wires 106 are used to provide interconnection between various connection points on semiconductor element 104 and corresponding leadframe contacts 102a. May be provided).

반도체 디바이스(100)의 제조 공정 동안에, 인접한 본딩 와이어들(106) 사이의 단락 회로들, 또는 하나 이상의 본딩 와이어들(106)과 연결된 개방 회로들이 발생할 수 있다. 예를 들어, 제조 동안에, 본딩 와이어들(106)의 이동(예를 들어, 스웨이, 스윕 등)은 인접한 본딩 와이어들(106) 사이에 단락 회로를 발생시킬 수도 있다. 더욱이, 본딩 와이어들의 그러한 이동으로 인해 하나 이상의 본딩 와이어들(106)이 끊어져 개발 회로를 발생시킬 수 있다.During the fabrication process of the semiconductor device 100, short circuits between adjacent bonding wires 106, or open circuits connected with one or more bonding wires 106, may occur. For example, during manufacturing, movement of bonding wires 106 (eg, sway, sweep, etc.) may cause a short circuit between adjacent bonding wires 106. Moreover, such movement of the bonding wires can break one or more of the bonding wires 106 to generate a development circuit.

도 2는 본딩 와이어(106)에 대해 밀봉제(210)를 포함하는 기존의 반도체 디바이스(200)를 도시한다. 밀봉제(210)는 또한 본딩 와이어(106)에 대한 반도체 엘리먼트(104) 및 리드프레임 접촉부(102a) 각각의 연결 지점들을 커버한다. 다른 실시예에서, 도 2에 도시된 엘리먼트들은 도 1에 대해 위에서 설명하고 도시한 엘리먼트들과 매우 유사하다.2 shows a conventional semiconductor device 200 including a sealant 210 for a bonding wire 106. The sealant 210 also covers the connection points of each of the semiconductor element 104 and leadframe contacts 102a to the bonding wire 106. In another embodiment, the elements shown in FIG. 2 are very similar to the elements described and shown above with respect to FIG. 1.

도 3은 도 1에 도시된 장치와 유사한 기존의 반도체 디바이스(100)의 투시도이다. 반도체 엘리먼트(104)는 리드프레임(102) 상에 장착된 것으로 도시된다. 다수의 본딩 와이어들(106)은 반도체 엘리먼트(104)와 대응하는 리드프레임 접촉부들(102a) 사이의 상호 연결을 제공한다. 오버몰드(108)(도 3에서는 부분적으로 절단됨)는 반도체 엘리먼트(104) 및 본딩 와이어들(106)에 대해 제공된다.3 is a perspective view of a conventional semiconductor device 100 similar to the apparatus shown in FIG. 1. Semiconductor element 104 is shown mounted on leadframe 102. The plurality of bonding wires 106 provide the interconnection between the semiconductor element 104 and the corresponding leadframe contacts 102a. Overmold 108 (partially cut in FIG. 3) is provided for semiconductor element 104 and bonding wires 106.

도 4는 기존의 반도체 디바이스(400)의 절단된 측부이다. 도 1 내지 도 3에서와 같이, 반도체 엘리먼트(104)는 리드프레임(102) 상에 장착되고, 본딩 와이어들(106)은 반도체 엘리먼트(104)와 리드프레임 접촉부들(102a) 사이의 상호 연결을 제공한다. 밀봉제(410)는 반도체 엘리먼트(104) 및 본딩 와이어들(106)에 대해 제공된다. 오버몰드(108)는 도 4에서는 반도체 엘리먼트(104)의 상부 및 하부에 제공된다.4 is a cut away side of a conventional semiconductor device 400. 1 to 3, the semiconductor element 104 is mounted on the leadframe 102, and the bonding wires 106 connect the interconnect between the semiconductor element 104 and the leadframe contacts 102a. to provide. Sealant 410 is provided for semiconductor element 104 and bonding wires 106. Overmold 108 is provided above and below the semiconductor element 104 in FIG. 4.

도 1 내지 도 4에 도시된 기존의 반도체 디바이스 구성에서는 다양한 문제들이 발생되어 왔다. 위에서 제공한 바와 같이, 반도체 디바이스들의 제조 및 이동 동안에, 본딩 와이어들(106)은 연결 지점들 중 하나(예를 들어, 반도체 엘리먼트(104) 또는 리드프레임 접촉부(102a))에서 느슨해질 수 있다(즉, 개방 회로). 더욱이, 인접 본딩 와이어들(106)은 서로를 향해 이동할 수 있고(예를 들어, 스웨이), 이에 의해 반도체 디바이스에 단락 회로들이 생성될 수 있다. 이러한 문제들은 반도체 디바이스들의 크기를 감소시키고자 하는 관점(및 그에 대응하여 반도체 디바이스들에서 도체 밀도성을 증가시키고자 하는 관점)에서 특히 문제시된다. 이러한 제조상의 단점들은 반도체 내의 결함 컴포넌트들을 많이 유발시키고, 이에 의해 더 높은 제조 비용이 들고 낮은 신뢰도를 가져온다. 이와 같이, 반도체 디바이스들을 제조하는 개선된 방법을 제공하는 것이 바람직하다.Various problems have arisen in the conventional semiconductor device configuration shown in FIGS. 1 to 4. As provided above, during manufacture and movement of semiconductor devices, the bonding wires 106 may be loosened at one of the connection points (eg, semiconductor element 104 or leadframe contact 102a) ( Ie open circuit). Moreover, adjacent bonding wires 106 can move towards each other (eg, sway), whereby short circuits can be created in the semiconductor device. These problems are particularly problematic from the standpoint of reducing the size of semiconductor devices (and correspondingly from the viewpoint of increasing conductor density in semiconductor devices). These manufacturing drawbacks cause many defective components in the semiconductor, thereby resulting in higher manufacturing costs and lower reliability. As such, it is desirable to provide an improved method of manufacturing semiconductor devices.

종래 기술의 단점들을 극복하기 위해, 본 발명의 예시적 실시예에서는, 다중층 와이어 본딩 반도체 디바이스를 패키징하는 방법이 제공된다. 그러한 방법은 다중층 와이어 본딩 반도체 디바이스에서 엘리먼트들 사이의 상호 연결을 제공하는 층에 대해 다수의 도체들 중 적어도 두 개의 일부분에만 절연 물질을 도포하는 단계를 포함한다. To overcome the disadvantages of the prior art, in an exemplary embodiment of the present invention, a method of packaging a multilayer wire bonded semiconductor device is provided. Such a method includes applying an insulating material to only at least two portions of the plurality of conductors for a layer that provides interconnection between elements in a multilayer wire bonding semiconductor device.

본 발명의 다른 실시예에서, 밀봉제가 도체들 및 엘리먼트들에 도포되고, 이에 의해 반도체 디바이스가 패키징된다.In another embodiment of the invention, a sealant is applied to the conductors and elements, thereby packaging the semiconductor device.

본 발명의 다른 실시예에 따라, 절연 화합물은 다수의 도체들 중 인접한 도체들 사이의 사전 결정된 분리를 유지하기 위해 구형의(spherical) 실리카 입자들을 포함한다.According to another embodiment of the invention, the insulating compound comprises spherical silica particles to maintain a predetermined separation between adjacent ones of the plurality of conductors.

본 발명의 다른 실시예에 따라, 절연 화합물은 적어도 하나의 반도체 엘리먼트를 중심으로 실질적으로 주변을 둘러싸는 방식으로 도포된다.According to another embodiment of the present invention, the insulating compound is applied in a substantially encircling manner about the at least one semiconductor element.

본 발명의 다른 실시예에 따라, 절연 화합물은 적어도 두 개의 기하학적 형태의 구조물에 도포되는데, 상기 기하학적 형태의 구조물들 각각은 적어도 하나의 반도체 엘리먼트의 주변을 둘러싸는 방식으로 둘러싼다.According to another embodiment of the invention, the insulating compound is applied to at least two geometrically shaped structures, each of which is enclosed in a manner surrounding the at least one semiconductor element.

본 발명의 다른 실시예에 따라, 절연 물질은 적어도 하나의 반도체 엘리먼트의 둘레 부분 주위에서 적어도 두 개의 별개의 구조물들에 도포되는데, 상기 두 개의 구조물들은 서로 접촉하지 않는다.According to another embodiment of the invention, an insulating material is applied to at least two separate structures around the perimeter of the at least one semiconductor element, the two structures not contacting each other.

본 발명의 다른 실시예에 따라, 반도체 디바이스는 다수의 반도체 엘리먼트들; 상기 다수의 반도체 엘리먼트들 사이의 상호 연결을 제공하는 다중층 구성으로 배열된 다수의 도체들; 및 다중층들 중 적어도 두 개의 층들의 다수의 도체들 중 적어도 두 개의 도체들의 일부분들에만 도포되는 절연 물질을 포함한다.According to another embodiment of the invention, a semiconductor device comprises a plurality of semiconductor elements; A plurality of conductors arranged in a multilayer configuration to provide interconnections between the plurality of semiconductor elements; And an insulating material applied only to portions of the at least two conductors of the plurality of conductors of the at least two layers of the multilayers.

이러한 실시예들 및 다른 실시예들은 아래에서 설명되는 상세한 설명에서 자명해질 것이다.These and other embodiments will be apparent in the detailed description set forth below.

본 발명은 첨부된 도면들과 결합하여 상세한 설명을 읽을 때 최상으로 이해되 것이다. 일반적 입자들에 대해 도면의 다수의 피처들은 일정한 척도가 아님을 인식해야만 한다. 반대로, 다수의 피처들의 치수들은 명료성을 위해 임의로 확장되거나 감소된다.The invention will be best understood in reading the detailed description in conjunction with the accompanying drawings. It should be appreciated that many of the features in the figure for general particles are not to scale. In contrast, the dimensions of multiple features are arbitrarily expanded or reduced for clarity.

본 발명의 선택된 실시예들의 바람직한 피처들이 도면들을 참조하여 지금부터 설명될 것이다. 본 발명의 범주 및 사상은 도시를 선택된 실시예들로 제한되지 않음이 인식될 것이다. 또한, 도면들은 임의의 특정 비율로 표시되지 않았음이 인지되어야만 한다. 지금부터 설명될 임의의 구성들 및 물질들은 본 발명의 사상 내에서 변형될 수 있음이 관찰된다.Preferred features of selected embodiments of the present invention will now be described with reference to the drawings. It will be appreciated that the scope and spirit of the present invention is not limited to the illustrated embodiments. It should also be appreciated that the figures are not displayed in any particular ratio. It is observed that any of the configurations and materials to be described below can be modified within the spirit of the invention.

본 명세서에서 설명한 바와 같이, 반도체 디바이스라는 용어는 집적 회로, 메모리 디바이스, DSP(digital signal processor : 디지털 신호 프로세서), QFP(quad-flat package : 평면 사각형 패키지), PBGA(plastic ball grid array : 플라스틱 볼 그리드 어레이), BOC(board on chip : 보드 온 칩), COB(chip on board : 칩 온 보드), CABGA(chip array ball grid array : 칩 어레이 볼 그리드 어레이), 및 개별 디바이스들(즉, 비-패키징 디바이스들, 하나의 보드 상에 하나 이상의 디바이스들)과 같은 패키징된 반도체 디바이스들을 포함하는 광범위한 디바이스들에 관련한다. 또한, 반도체 엘리먼트라는 용어는 기판들, 다이들, 칩들, 리 드프레임들, 리드프레임 접촉부들 등의 임의의 부분에 관련한다.As described herein, the term semiconductor device refers to an integrated circuit, a memory device, a digital signal processor (DSP), a quad-flat package (QFP), a plastic ball grid array (PBGA). Grid array (BOC), board on chip (BOC), chip on board (COB), chip array ball grid array (CABGA), and individual devices (ie, non- Packaging devices, one or more devices on one board), and a wide variety of devices including packaged semiconductor devices. The term semiconductor element also relates to any portion of substrates, dies, chips, leadframes, leadframe contacts, and the like.

일반적으로 말해서, 본 발명은 반도체 디바이스의 다수의 반도체 엘리먼트들 사이의 상호 연결을 제공하는 본딩 도체들(즉, 본딩 와이어들)에 대해 절연 물질(예를 들어, 중합체 비드, 스트립, 또는 미리 형성된 형상의 형태)을 배치하는 것에 관련한다.Generally speaking, the present invention relates to insulating materials (eg, polymer beads, strips, or preformed shapes for bonding conductors (ie, bonding wires) that provide interconnection between multiple semiconductor elements of a semiconductor device). Form).

절연 물질(예를 들어, 중합체 브리지)은 도체들에게 추가의 안정성을 제공할 래티스(즉, 래티스 브리지) 또는 구조물을 생성하는데, 이에 의해 상기 도체들은 이후의 공정 동안에(예를 들어, 트랜스퍼 몰딩 동안에) 분리된다(즉, 단락되지 않음). 더욱이, 만일 절연 물질이 적어도 부분적 유체로써 도포된다면, 반도체 디바이스의 몰딩 동안에 유체력(fluid force)을 통해 상기 상호연결된 도체망에 분포될 수 있다. 이러한 분리 및 힘의 전달은 와이어 스윕 및 스웨이를 감소시키고, 오버몰드 공정에 의한 단락 회로의 생성을 감소시키거나 제거시킨다.Insulating material (eg, polymer bridge) creates a lattice (ie, lattice bridge) or structure that will provide additional stability to the conductors, whereby the conductors are subjected to subsequent processing (eg, during transfer molding). ) Are separated (ie not shorted). Moreover, if insulating material is applied as at least a partial fluid, it can be distributed over the interconnected conductor network via fluid force during molding of the semiconductor device. This separation and transfer of force reduces wire sweep and sway and reduces or eliminates the creation of short circuits by overmolding processes.

절연 물질(예를 들어, 에폭시 수지와 같은 중합체 물질)을 도포한 이후에, 수지는 열 에너지 또는 자외선 에너지 중 적어도 하나를 이용하여 경화된다. 그 후, 패키징된 반도체 디바이스를 와이어 이동 또는 서로에 대한 "스위핑" 없이 제공하기 위해 오버몰드가 도포될 수 있다.After applying an insulating material (eg, a polymeric material such as an epoxy resin), the resin is cured using at least one of thermal energy or ultraviolet energy. Thereafter, the overmold can be applied to provide the packaged semiconductor device without wire movement or “sweeping” against each other.

본 발명의 특정 실시예들에 따라, 본 명세서에 설명된 방법 및 디바이스들은 위탁 제조 업자 및 통합 장치 제조업자에 의해 제조되는 본딩 와이어 반도체 디바이스들의 어셈블리에 특히 적합하다. 본 발명의 특정 실시예들은 긴 도체들/본딩 외어어들을 구비하거나 복잡한 본딩 와이어 기하학적 구조물(예를 들어, QFP, 스택 다이 디바이스, 및 BGA)를 구비하는 반도체 디바이스들과 관련하여 유용하다.In accordance with certain embodiments of the present invention, the methods and devices described herein are particularly suitable for the assembly of bonding wire semiconductor devices manufactured by a consignment manufacturer and an integrated device manufacturer. Certain embodiments of the present invention are useful in the context of semiconductor devices having long conductors / bonding foreign languages or having complex bonding wire geometries (eg, QFP, stack die device, and BGA).

종래 기술 제조 방법에 반하여, 본 발명의 다양한 실시예들은 반도체 디바이스에 포함되는 반도체 엘리먼트를 중심으로 또는 반도체 엘리먼트의 주위에 링, 직사각형, 및/또는 임의의 적합한 구성들로 매우 적은 절연 물질(예를 들어, 중합체 물질)을 이용한다.In contrast to the prior art fabrication methods, various embodiments of the present invention provide very little insulating material (eg, ring, rectangular, and / or any suitable configurations around or around a semiconductor element included in a semiconductor device). Polymer materials).

본 명세서에서 설명되는 바와 같이, 본 발명의 특정 실시예들은 종래 기술의 제조 기술들에 대해서 추가의 이점들을 제공한다: 제조 공정 상의 추가적 유연성, 도체들을 안정화시키는데 이용되는 고가의 중합체 사용의 최소화, 및 범용 반도체 디바이스 응용. 본 발명의 예시적 실시예들은 복잡한 반도체 디바이스 타입들(예를 들어, 스택 다이 디바이스) 상의 스윕을 감소시키고, 연장된 도체 길이들에 대해 예를 들어 QFP 및 BGA를 허용한다.As described herein, certain embodiments of the present invention provide additional advantages over prior art manufacturing techniques: additional flexibility in the manufacturing process, minimizing the use of expensive polymers used to stabilize conductors, and General purpose semiconductor device applications. Exemplary embodiments of the present invention reduce sweeps on complex semiconductor device types (eg, stack die device) and allow for example QFP and BGA for extended conductor lengths.

도 5는 본 발명의 예시적 실시예에 따른 반도체 디바이스(500)의 절단 측면도를 도시한다. 반도체 디바이스(500)는 리드프레임(502) 상에 장착된 반도체 엘리먼트(504)(예를 들어, 다이)를 포함한다. 예를 들어, 반도체 엘리먼트(504)는 접착제를 이용하여 리드프레임(502)에 장착될 수도 있다. 본딩 와이어들(506)은 반도체 엘리먼트(504)와 리드프레임 접촉부들(502a) 사이의 상호 연결을 제공한다. 오버몰드(508)가 디바이스에 도포되기 전에, 절연 물질(512)이 본딩 와이어들(506)의 일부분에 도포된다. 예를 들어, 절연 물질(512)은 반도체 엘리먼트(504) 주위 또는 중심에 직사각형, 링, 및/또는 임의의 적합한 형상으로 도포될 수 있다. 더욱이, 절연 물질(512)은 반도체 엘리먼트(504)에 근접하여 위치될 수 있는데(리드 프레임 접촉부(502a)에 대향함), 이는 본딩 와이어들(506)이 리드프레임 접촉부들(502a)에서보다 반도체 엘리먼트(504)에 더 가까운 피치를 갖기 때이다(즉, 인접한 본딩 와이어들(506)에 더 가까움). 대안으로써, 절연 물질(512)은 반도체 엘리먼트(504)와 리드프레임 접촉부들(502a) 사이의 중간 지점에 위치될 수 있다. 또한, 절연 물질(512)은 주어진 디바이스에서 바람직하다면, 반도체 엘리먼트(504)와 리드프레임 접촉부들(502a) 사이의 다수의 위치들 중 임의의 위치에 위치될 수 있다.5 shows a cutaway side view of a semiconductor device 500 in accordance with an exemplary embodiment of the present invention. The semiconductor device 500 includes a semiconductor element 504 (eg, a die) mounted on the leadframe 502. For example, the semiconductor element 504 may be mounted to the leadframe 502 using an adhesive. Bonding wires 506 provide an interconnection between semiconductor element 504 and leadframe contacts 502a. Before the overmold 508 is applied to the device, insulating material 512 is applied to a portion of the bonding wires 506. For example, insulating material 512 may be applied in a rectangle, ring, and / or any suitable shape around or in the center of semiconductor element 504. Moreover, insulating material 512 can be located proximate to semiconductor element 504 (as opposed to lead frame contacts 502a), where bonding wires 506 are more semiconductor than in leadframe contacts 502a. This is because it has a pitch closer to element 504 (ie, closer to adjacent bonding wires 506). Alternatively, insulating material 512 may be located at an intermediate point between semiconductor element 504 and leadframe contacts 502a. In addition, insulating material 512 may be located at any of a number of locations between semiconductor element 504 and leadframe contacts 502a, if desired in a given device.

절연 물질(512)을 본딩 와이어들(506)에 제공함으로써, 서로에 대해 본딩 와이어들(506) 각각의 위치가 안정화된다. 절연 물질(512)을 이용하여 본딩 와이어들(506)을 서로에 대해 안정화시킴으로써, 오버몰드(508)의 도포 동안에 인접한 본딩 와이어들(506)의 단락 회로 생성의 위험이 실질적으로 감소 또는 제거된다. 추가로, 본딩 와이어들(506)의 위치를 안정화함으로써, 제조 동안의 본딩 와이어들(506)의 개방 회로화 역시 실질적으로 감소될 수 있다.By providing insulating material 512 to the bonding wires 506, the position of each of the bonding wires 506 relative to each other is stabilized. By stabilizing the bonding wires 506 with each other using the insulating material 512, the risk of short circuit generation of adjacent bonding wires 506 during application of the overmold 508 is substantially reduced or eliminated. In addition, by stabilizing the position of the bonding wires 506, the open circuitry of the bonding wires 506 during manufacturing can also be substantially reduced.

절연 물질(512)은 예를 들어, 에폭시 수지와 같은 중합체 물질일 수 있다. 추가로, 절연 물질(512)은 절연 물질(512)을 본딩 와이어들(506)에 도포하는 동안에 본딩 와이어들(506) 사이에 분포하는 절연 입자들 또는 비드들을 포함할 수 있다. 그러한 절연 비드들은 본딩 와이어들(506)을 서로에 대해 더욱 안정화시킨다. 본 발명의 예시적 실시예에 따라, 절연 물질에 분포되는 절연 비드들은 대략 4.1㎛의 평균 크기 입자, 4.5㎛의 중간 크기 입자, 및 20㎛의 최대 크기 입자를 가진다. 이러한 절연 비드들은 예를 들어 구형의 실리카 입자들일 수 있다.Insulating material 512 may be, for example, a polymeric material, such as an epoxy resin. In addition, insulating material 512 may include insulating particles or beads that are distributed between bonding wires 506 while applying insulating material 512 to bonding wires 506. Such insulating beads further stabilize the bonding wires 506 relative to each other. According to an exemplary embodiment of the present invention, the insulating beads distributed in the insulating material have an average size particle of about 4.1 μm, a medium size particle of 4.5 μm, and a maximum size particle of 20 μm. Such insulating beads can be, for example, spherical silica particles.

도 6은 반도체 디바이스(600)의 절단 측면도이고, 상기 반도체 디바이스 (600)는 도 5에 도시된 반도체 디바이스(500)와 유사하다. 도 5에 도시된 본 발명의 예시적 실시예에서와 같이, 도 6은 본딩 와이어들(506)의 부분에 제공되는 절연 물질(512)을 도시한다. 그러나, 절연 물질(512)에 추가하여서, 도 6은 또한 본딩 와이어들(506)의 다른 부분에 제공되는 절연 물질(514)을 도시한다. 절연 물질(514)는 절연 물질(512)과 유사한 구성(예를 들어, 반도체 엘리먼트(504)를 중심으로 또는 둘레에 직사각형, 링, 및/또는 임의의 적합한 형상)으로 제공될 수 있다. 추가로, 절연 물질(514)은 에폭시 수지와 같은 중합체 물질일 수 있고, 도 5와 관련하여 위에서 설명한 바와 같은 절연 비드들을 포함할 수 있다.FIG. 6 is a cutaway side view of the semiconductor device 600, which is similar to the semiconductor device 500 shown in FIG. 5. As in the exemplary embodiment of the present invention shown in FIG. 5, FIG. 6 illustrates an insulating material 512 provided in a portion of the bonding wires 506. However, in addition to insulating material 512, FIG. 6 also shows insulating material 514 provided to other portions of bonding wires 506. Insulating material 514 may be provided in a configuration similar to insulating material 512 (eg, rectangular, ring, and / or any suitable shape about or around semiconductor element 504). Additionally, insulating material 514 may be a polymeric material, such as an epoxy resin, and may include insulating beads as described above with respect to FIG. 5.

도 7은 리드프레임(702) 상에 장착된 반도체 엘리먼트(704)를 포함하는 반도체 디바이스(700)를 도시한다. 본딩 와이어들(706)은 반도체 엘리먼트(704)와 리드프레임 접촉부들(702a) 사이의 상호 연결을 제공한다. 절연 물질(712)은 본딩 와이어들(706) 서로에 대해 안정화시키기 위해 본디 와이어들(706)의 일부에 제공된다. 도 7에 도시된 본 발명의 예시적 실시예에서, 본딩 와이어들(706)은 반도체 엘리먼트(704)의 둘레 또는 중심에 실질적으로 링 형태(및/또는 임의의 적합한 형상)로 제공된다. 절연 물질(712)을 본딩 와이어들(706)의 일부에 제공함으로써 본딩 와이어들(706)의 개방 회로화 또는 단락 회로화는 오버몰드(708)의 도포 이전 도는 도포 동안에 실질적으로 감소될 수 있다.7 shows a semiconductor device 700 including a semiconductor element 704 mounted on a leadframe 702. Bonding wires 706 provide an interconnection between semiconductor element 704 and leadframe contacts 702a. Insulating material 712 is provided in some of the bond wires 706 to stabilize the bonding wires 706 with respect to each other. In the exemplary embodiment of the present invention shown in FIG. 7, the bonding wires 706 are provided substantially in ring form (and / or in any suitable shape) around or in the center of the semiconductor element 704. By providing insulating material 712 to a portion of the bonding wires 706, the open circuit or short circuit of the bonding wires 706 can be substantially reduced prior to or during application of the overmold 708.

도 8은 도 7에 도시된 디바이스와 유사한 반도체 디바이스(800)의 투시도이다. 도 7에 제공된 링 형태의 절연 물질(712)에 추가하여, 도 8은 본딩 와이어들(706)의 일부분에 제공된 절연 물질(814)을 도시한다. 절연 물질(712)에 추가하여 절연 물질(814)을 제공함으로써, 본딩 와이어들(706)은 서로에 대해 더욱 안정화된다.8 is a perspective view of a semiconductor device 800 similar to the device shown in FIG. 7. In addition to the ring-shaped insulating material 712 provided in FIG. 7, FIG. 8 shows the insulating material 814 provided in a portion of the bonding wires 706. By providing an insulating material 814 in addition to the insulating material 712, the bonding wires 706 are further stabilized with respect to each other.

도 7이 단일 전열 물질 링(712)을 포함하는 반도체 디바이스(700)를 도시하고 도 8은 절연 물질 링(712)과 절연 물질 링(814)을 포함하는 반도체 디바이스(800)를 도시할지라도, 추가의 링들(또는 다른 형태의 부분들)의 절연 물질이 제공될 수도 있다. 이와 같이, 바람직하다면 한개, 두개, 세개, 또는 임의의 개수의 절연 물질 링들/비드들이 도포될 수 있다.Although FIG. 7 shows a semiconductor device 700 that includes a single ring of electrothermal material 712 and FIG. 8 shows a semiconductor device 800 that includes an insulating material ring 712 and an insulating material ring 814, Additional rings (or other types of portions) of insulating material may be provided. As such, one, two, three, or any number of insulating material rings / beads may be applied if desired.

도 9는 본딩 와이어들(906a, 906b 및 906c)의 절단면이다. 예를 들어, 본딩 와이어들(906a, 906b 및 906c)은 반도체 장치에서 반도체 엘리먼트(도 9에서는 미도시됨)와 리드프레임 접촉부들(도 9에서는 미도시됨) 사이의 상호 연결ㅇ르제공한다. 절연 물질(912)은 본딩 와이어들(906a, 906b 및 906c)의 일부분에 제공된다. 도 9에 도시된 본 발명의 예시적 실시예에서, 절연 물질(912)은 절연 비드들을 포함한다. 절연 비드들은 서로 다른 다양한 크기들일 수 있으며, 절연 비드들은 인접한 본딩 와이어들 사이(예를 들어, 본딩 와이어 906a와 906b 사이)의 간격보다 작기 때문에 절연 비드들은 인접 본딩 와이어들 사이의 위치로 분산되고, 이에 의해 인접한 본딩 와이어들 사이의 향상된 안정화 및 절연성을 제공하게 된다.9 is a cut plane of the bonding wires 906a, 906b and 906c. For example, bonding wires 906a, 906b, and 906c provide interconnections between semiconductor elements (not shown in FIG. 9) and leadframe contacts (not shown in FIG. 9) in a semiconductor device. Insulating material 912 is provided on a portion of the bonding wires 906a, 906b, and 906c. In the exemplary embodiment of the present invention shown in FIG. 9, insulating material 912 includes insulating beads. The insulating beads may be of various different sizes, and the insulating beads are distributed to positions between adjacent bonding wires because the insulating beads are smaller than the spacing between adjacent bonding wires (eg, between the bonding wires 906a and 906b), This provides improved stabilization and insulation between adjacent bonding wires.

도 9는 본딩 와이어들(906a와 906b) 사이의 중심-대-중심 간격(즉, 피치)을 나타내는 간격("d1")을 도시한다. 또한, 도 9는 본딩 와이어들(906a와 906b) 사이의 공간을 나타내는 간격("d2")을 도시한다. 본 발명의 예시적 실시예에 따라, 절연 물질은 초미세 피치 본딩 와이어 반도체 디바이스들에 도포될 수 있다. 예를 들어, 그러한 디바이스에서 간격("d1")은 대략 35㎛ 이하일 수 있고, 그러한 디바이스에서 간격("d2")은 대략 15㎛ 이하일 수 있다. 절연 물질(절연 비드들이 분산되어 있음)을 본딩 와이어들의 일부분에 제공함으로써, 본 발명의 개선된 본딩 와이어 안정화가 작은 값의 간격들(d1, d2)을 갖는 초미세 피치 본딩 와이어 반도체 디바이스들에 적용될 수 있다.9 shows a spacing “d1” representing a center-to-center spacing (ie, pitch) between bonding wires 906a and 906b. 9 also shows a spacing "d2" representing the space between bonding wires 906a and 906b. In accordance with an exemplary embodiment of the present invention, insulating material may be applied to ultrafine pitch bonding wire semiconductor devices. For example, the spacing “d1” in such a device may be about 35 μm or less, and in such devices the spacing “d2” may be about 15 μm or less. By providing an insulating material (insulated beads dispersed) in a portion of the bonding wires, the improved bonding wire stabilization of the present invention is applied to ultrafine pitch bonding wire semiconductor devices having small valued intervals d1 and d2. Can be.

본 명세서에 설명된 방법에 따라 반도체 디바이스들을 제조함으로써, 반도체 디바이스 내의 도체 밀도가 증가될 수 있고, 바람직하게는 감소된 크기의 반도체 디바이스를 생성하게 된다.By manufacturing semiconductor devices in accordance with the methods described herein, the conductor density in the semiconductor device can be increased, resulting in a semiconductor device of preferably reduced size.

본 발명에 따라 반도체 디바이스들을 제조하는 추가적 이점은, 본딩 와이어들의 일부분에 절연 물질을 포함시킴으로써 밀봉제가 본딩 와이어들을 안정화시키는데 필요하지 않기 때문에 디바이스를 밀봉하기 위해 이용되는 오버몰드/밀봉 물질이 덜 비싼 물질 및 공정("글로브-톱핑(glob-topping)")으로 구성될 수 있다.A further advantage of manufacturing semiconductor devices in accordance with the present invention is that the overmolding / sealing material used to seal the device is less expensive because the sealant is not needed to stabilize the bonding wires by including an insulating material in a portion of the bonding wires. And a process ("glob-topping").

본 발명의 다양한 예시적 실시예들의 절연 물질에 포함되는 비드들은 임의의 다수의 유형의 절연 비드들일 수 있다. 예를 들어, 비드들은 실리카 충전재로 구성될 수 있다. 더욱이, 절연 비드들은 가변 크기 및 형태를 갖는 가변 유형일 수 있다.The beads included in the insulating material of various exemplary embodiments of the present invention may be any of a number of types of insulating beads. For example, the beads can be composed of silica filler. Moreover, the insulated beads can be of variable type with variable sizes and shapes.

본 발명의 절연 물질은 높은 점성도의 자외선 처리 가능한 실리카를 포함할 수 있다. 예를 들어, 절연 물질은 50% 내지 85%의 중량 퍼센트로 실리카가 채워질 수 있다.The insulating material of the present invention may comprise a high viscosity ultraviolet treatable silica. For example, the insulating material may be filled with silica at a weight percent of 50% to 85%.

도 10은 본 발명의 예시적 실시예에 따라 절연 물질에 이용되는 두개의 별개 의 실리카 충전재들(예를 들어, SiO2)의 예시적 입자 크기(즉, 입자 크기 직경)를 e시하는 막대 차트이다. 도 10에 도시된 예시적 분포에서, 실리카 2 의 입자 크기 비드들은 대략 0.05 마이크론 내지 대략 0.5 마이크론 범위이다. 또한, 실리카 1의 입자 크기 비드들의 분포는 0.5 마이크론 내지 대략 20 마이크론의 범위이다. 도 10의 막대 차트의 y-축은 실리카 1 및 실리카 2 입자들 각각의 크기의 퍼센트를 도시한다.10 is a bar chart showing an exemplary particle size (ie, particle size diameter) of two separate silica fillers (eg, SiO 2 ) used in an insulating material in accordance with an exemplary embodiment of the present invention. to be. In the example distribution shown in FIG. 10, particle size beads of silica 2 range from approximately 0.05 microns to approximately 0.5 microns. In addition, the distribution of particle size beads of silica 1 ranges from 0.5 microns to approximately 20 microns. The y-axis of the bar chart of FIG. 10 shows the percentage of the size of each of the silica 1 and silica 2 particles.

도 10에 도시된 실리카 충전재들은 본 발명의 특정 예시적 실시예들에 따란 절연 물질(예를 들어, 에폭시 수지) 내에 분산될 때 특히 유용하다고 알려져 왔다. 실리카 1 로 표시된 구형의 실리카 유형에 대한 실리카 직경 크기들의 개별 분포는: 0%는 24 마이크론 초과이다, 1.1%는 24 마이크론 미만 16 마이크론 초과다, 4.0%는 16 마이크론 미만 12 마이크론 초과다, 11.5%는 12 마이크론 미만 8 마이크론 초과다, 12.8%는 8 마이크론 미만 6 마이크론 초과다, 35.8%는 6 마이크론 미만 3 마이크론 초과다, 13.3%는 3 마이크론 미만 2 마이크론 초과다, 12.5%는 2 마이크론 미만 1 마이크론 초과다, 7.0%는 1 마이크론 미만 0.5 마이크론 초과다, 2.0%는 0.5 마이크론 미만 0 마이크론 초과다. 실리카 2로 표시된 구형의 실리카 유형에 대한 실리카 직경 크기들의 개별 분포는: 0%는 0.6 마이크론 초과이다, 0.5%는 0.6 마이크론 미만 0.5 마이크론 초과다, 7.03%는 0.5 마이크론 미만 0.45 마이크론 초과다, 9.13%는 0.45 마이크론 미만 0.4 마이크론 초과다, 12.83%는 0.4 마이크론 미만 0.35 마이크론 초과다, 13.43%는 0.35 마이크론 미만 0.3 마이크론 초과 다, 13.33%는 0.3 마이크론 미만 0.25 마이크론 초과다, 9.33%는 0.25 마이크론 미만 0.2 마이크론 초과다, 5.83%는 0.2 마이크론 미만 0.15 마이크론 초과다, 4.33%는 0.15 마이크론 미만 0.1 마이크론 초과다, 5.83%는 0.1 마이크론 미만 0.09 마이크론 초과다, 5.93%는 0.09 마이크론 미만 0.08 마이크론 초과다, 5.53%는 0.08 마이크론 미만 0.07 마이크론 초과다, 4.93%는 0.07 마이크론 미만 0.06 마이크론 초과다, 1.73%는 0.06 마이크론 미만 0.05 마이크론 초과다, 0.31%는 0.05 마이크론 미만이다.The silica fillers shown in FIG. 10 have been found to be particularly useful when dispersed in an insulating material (eg, an epoxy resin) in accordance with certain exemplary embodiments of the present invention. The individual distributions of silica diameter sizes for the spherical silica type indicated as silica 1 are: 0% is greater than 24 microns, 1.1% is less than 24 microns and greater than 16 microns, 4.0% is less than 16 microns and greater than 12 microns, 11.5% Is less than 12 microns greater than 8 microns, 12.8% is less than 8 microns greater than 6 microns, 35.8% is less than 6 microns greater than 3 microns, 13.3% is less than 3 microns greater than 2 microns, 12.5% is less than 2 microns 1 micron 7.0% is less than 1 micron greater than 0.5 micron, 2.0% is less than 0.5 micron greater than 0 micron. The individual distributions of silica diameter sizes for the spherical silica type indicated as Silica 2 are: 0% is greater than 0.6 microns, 0.5% is less than 0.6 microns and more than 0.5 microns, 7.03% is less than 0.5 microns and more than 0.45 microns, 9.13% Less than 0.45 micron, more than 0.4 micron, 12.83% less than 0.4 micron, more than 0.35 micron, 13.43% less than 0.35 micron, more than 0.3 micron, 13.33% less than 0.3 micron, more than 0.25 micron, 9.33% less than 0.25 micron 0.2 micron 5.83% is less than 0.1 micron and less than 0.15 micron, 4.33% is less than 0.15 micron and more than 0.1 micron, 5.83% is less than 0.1 micron and more than 0.09 micron, 5.93% is less than 0.09 micron and more than 0.08 micron, 5.53% is Less than 0.08 microns More than 0.07 microns, 4.93% Less than 0.07 microns More than 0.06 microns, 1.73% Less than 0.06 microns 0.05 he More than 2 microns, 0.31% is less than 0.05 microns.

본 발명의 또다른 예시적 실시예에 따라, 절연 물질은 다중층 와이어 본딩 반도체 디바이스의 다수의 본딩 와이어 층들에 대해 도포된다. 그러므로, 단락 회로화 및 와이어 스윕 및 스웨이와 관련된 다른 문제점들은 다중층 와이어 본딩 반도체 디바이스에서 감소되고/감소되거나 제거된다. 본 발명의 특정 예시적 실시예들에서, 절연 물질은 위에서 설명한 바와 같이 인접한 도체들에 대해 절연 물질을 도포하는 것에 추가하여 다중 본딩 와이어 층들에 도포 될 수도 있다.In accordance with another exemplary embodiment of the present invention, an insulating material is applied to the plurality of bonding wire layers of the multilayer wire bonding semiconductor device. Therefore, other problems associated with short circuiting and wire sweep and sway are reduced and / or eliminated in multilayer wire bonded semiconductor devices. In certain exemplary embodiments of the present invention, the insulating material may be applied to multiple bonding wire layers in addition to applying the insulating material to adjacent conductors as described above.

도 13a는 본 발명의 예시적 실시예에 따른 반도체 디바이스(1300)의 절단 측면도이고, 도 13b는 그것의 상부도이다. 반도체 디바이스(1300)는 리드프레임(1302) 상에 장착된 반도체 엘리먼트(1304)(예를 들어, 다이)를 포함한다. 예를 들어, 반도체 엘리먼트(1304)는 접착제를 이용하여 리드프레임(1302) 상에 장착될 수도 있다. 본딩 와이어들(1306)은 반도체 엘리먼트(1304)와 반도체 디바이스(1300)의 다른 부분(예를 들어, 도 13a에는 도시되지 않은 리드프레임 접촉부들) 사이의 상호 연결을 제공한다. 오버몰드가 디바이스에 도포되기 전에, 절연 물질 (1312)이 본딩 와이어들(1306)의 일부분에 도포될 수 있다. 예를 들어, 절연 물질(1312)은 반도체 엘리먼트(1304)를 중심으로 또는 그 둘레에 직사각형, 링, 및/또는 임의의 적합한 형태로 도포될 수 있다. 위에서 제공되는 바와 같이, 절연 물질(1312)은 주어진 장치에서 바람직하다면, 반도체 엘리먼트(1304)와 본딩 와이어들(1306)의 다른 연결 지점 사이의 임의의 다수의 위치들에 위치될 수 있다.13A is a cutaway side view of a semiconductor device 1300 in accordance with an exemplary embodiment of the present invention, and FIG. 13B is a top view thereof. The semiconductor device 1300 includes a semiconductor element 1304 (eg, a die) mounted on the leadframe 1302. For example, the semiconductor element 1304 may be mounted on the leadframe 1302 using an adhesive. Bonding wires 1306 provide interconnection between semiconductor element 1304 and other portions of semiconductor device 1300 (eg, leadframe contacts not shown in FIG. 13A). Before the overmold is applied to the device, insulating material 1312 may be applied to a portion of the bonding wires 1306. For example, insulating material 1312 may be applied in a rectangle, ring, and / or any suitable form about or around semiconductor element 1304. As provided above, insulating material 1312 may be located at any of a number of locations between the semiconductor element 1304 and another connection point of the bonding wires 1306, if desired in a given device.

도 14a 및 도 14b에 도시되는 바와 같이, 디바이스(1400)에서, 절연 물질(1312)은 주어진 장치에서 바람직하다면, 반도체 엘리먼트(1304)와 본딩 와이어들(1306)의 다른 연결 지점 사이의 임의의 다수의 위치들에 위치될 수 있다.As shown in FIGS. 14A and 14B, in device 1400, insulating material 1312 may be any number between the semiconductor element 1304 and other connection points of bonding wires 1306, if desired in a given device. It may be located at the positions of.

단일 반도체 디바이스 상에 서로 다른 위치에서 절연 물질의 하나 이상의 배치를 갖는다는 것 역시 관찰되고, 더욱 상세하게는, 절연 물질(1312)은 반도체 엘리먼트(1304)와 본딩 와이어들(1306)의 다른 연결 지점 사이에 임의의 개수의 위치들 및 임의의 횟수로 배치될 수 있다는 것이 관찰된다. 절연 물질은 도 14a에서 도시되는 바와 같이 반도체 엘리먼트(1304) 및/또는 리드프레임(1302)과 접촉할 수도 있고 접촉하지 않을 수도 있다는 것이 관찰된다.It is also observed to have one or more arrangements of insulating material at different locations on a single semiconductor device, and more particularly, insulating material 1312 is another connection point of semiconductor element 1304 and bonding wires 1306. It is observed that it can be placed any number of positions and any number in between. It is observed that the insulating material may or may not be in contact with the semiconductor element 1304 and / or leadframe 1302 as shown in FIG. 14A.

도 13a를 다시 참조하면, 본딩 와이어들(1306)은 층들 또는 다중층으로 제공된다(즉, 디바이스(1300)는 다중층 와이어 본딩 반도체 디바이스임). 절연 물질(1312)은 본딩 와이어 층들 각각에 제공되고, 이에 의해 와이어 스윕 및 본 명세서에서 설명된 바와 같은 다른 관련된 문제점들로 인한 단락 회로화 가능성을 감소시키거나 실질적으로 제거시킨다. 물론, 절연 물질(1312)은 본딩 와이어 층들 각각에 제공할 필요는 없다. 예를 들어, 네 개의 본딩 와이어들을 갖는 측정 구성예( 도 13a에 도시된 바와 같이)에서, 절연 물질(1312)은 특정 응용예에서 바람직하다면, 2개 층, 3개 층, 또는 4개 층 모두에 제공될 수 있다.Referring again to FIG. 13A, bonding wires 1306 are provided in layers or multiple layers (ie, device 1300 is a multilayer wire bonding semiconductor device). Insulating material 1312 is provided in each of the bonding wire layers, thereby reducing or substantially eliminating the possibility of short circuiting due to wire sweep and other related problems as described herein. Of course, insulating material 1312 need not be provided in each of the bonding wire layers. For example, in a measurement configuration with four bonding wires (as shown in FIG. 13A), insulating material 1312 may be two, three, or four layers if desired in a particular application. Can be provided.

본딩 와이어들(1306)에 절연 물질(1312)을 제공함으로써, 본딩 와이어들(1306) 각각의 층의 서로에 대한 배치는 안정화된다. 절연 물질(1312)을 이용하여 서로에 대해 본딩 와이어들(1306) 층들을 안정화시킴으로써, 본딩 와이어들(1306)(예를 들어, 오버몰드의 도포 동안에)의 인접 층들이 단락 회로화될 위험은 실절적으로 감소되거나 제거된다. 추가로, 본딩 와이어들(1306) 층들의 위치를 안정화시킴으로써 본딩 와이어들(1306)의 개방 회로화는 제조 동안에 역시 실질적으로 감소될 수 있다.By providing insulating material 1312 to the bonding wires 1306, the placement of each layer of each of the bonding wires 1306 relative to each other is stabilized. By stabilizing the bonding wires 1306 layers with respect to each other using an insulating material 1312, there is a risk that adjacent layers of the bonding wires 1306 (eg, during application of the overmolding) are short circuited. It is reduced or eliminated implicitly. In addition, by stabilizing the position of the bonding wires 1306 layers, the open circuitry of the bonding wires 1306 can also be substantially reduced during manufacturing.

본 발명의 대안적 실시예들과 관련하여 위에서 제공한 바와 같이, 절연 물질(1312)은 예를 들어 에폭시 수지와 같은 중합체 물질일 수 있다. 추가로, 절연 물질(1312)이 절연 물질(1306)의 도포 동안에 본딩 와이어들(1312)의 층들 사이에 분포하는 절연 입자들 또는 비드들을 포함할 수 있다. 그러한 절연 비드들은 본딩 와이어들(1306)의 층들을 서로에 대해 더욱 안정화시킨다. 이러한 절연 비드들은 예를 들어 구형의 실리카 입자들일 수 있다.As provided above in connection with alternative embodiments of the present invention, insulating material 1312 may be a polymeric material such as, for example, an epoxy resin. Additionally, insulating material 1312 may include insulating particles or beads that are distributed between layers of bonding wires 1312 during application of insulating material 1306. Such insulating beads further stabilize the layers of bonding wires 1306 with respect to each other. Such insulating beads can be, for example, spherical silica particles.

위에서 설명한 바와 같이, 절연 비드들(예를 들어, 실리카 입자들) 또는 가변 유형들과 크기들은 본 발명의 특정 실시예들에 따른 절연 물질과 혼합될 수 있다. 예를 들어, 실리카 1 입자 분포는 실리카 2 입자 분포와 혼합될 수 있다. 일실시예에서, 10개의 실리카 1 분포 입자들이 3개의 실리카 2 유형 입자 분포와 혼 합된다. 그러한 혼합물의 SiO2 입자 크기 분포를 도시하는 막대 차트는 도 11에 제공된다.As described above, insulating beads (eg, silica particles) or variable types and sizes may be mixed with an insulating material in accordance with certain embodiments of the present invention. For example, the silica 1 particle distribution can be mixed with the silica 2 particle distribution. In one embodiment, ten silica 1 distribution particles are mixed with three silica two type particle distributions. A bar chart showing the SiO 2 particle size distribution of such a mixture is provided in FIG. 11.

도 11에 도시된 구형의 실리카 혼합물의 실리카 직경 크기들의 개별 분포는: 0%는 24 마이크론 초과이다, 0.85%는 24 마이크론 미만 16 마이크론 초과다, 3.08%는 16 마이크론 미만 12 마이크론 초과다, 8.85%는 12 마이크론 미만 8 마이크론 초과다, 9.85%는 8 마이크론 미만 6 마이크론 초과다, 27.54%는 6 마이크론 미만 3 마이크론 초과다, 10.23%는 3 마이크론 미만 2 마이크론 초과다, 9.62%는 2 마이크론 미만 1 마이크론 초과다, 5.5%는 1 마이크론 미만 0.6 마이크론 초과다, 3.16%는 0.6 마이크론 미만 0.6 마이크론 초과다, 2.11%는 0.5 마이크론 미만 0.45 마이크론 초과다, 2.96%는 0.45 마이크론 미만 0.4 마이크론 초과다, 3.1%는 0.4 마이크론 미만 0.35 마이크론 초과다, 3.08%는 0.35 마이크론 미만 0.3 마이크론 초과다, 2.15%는 0.3 마이크론 미만 0.25 마이크론 초과다, 1.35%는 0.25 마이크론 미만 0.2 마이크론 초과다, 1.37%는 0.1 마이크론 미만 0.09 마이크론 초과다, 1.28%는 0.09 마이크론 미만 0.08 마이크론 초과다, 1.14%는 0.08 마이크론 미만 0.07 마이크론 초과다, 0.4%는 0.07 마이크론 미만 0.06 마이크론 초과다, 0.07%는 0.06 마이크론 미만 0.05 마이크론 초과다, 0%는 0.05 마이크론 미만이다.The individual distributions of the silica diameter sizes of the spherical silica mixture shown in FIG. 11 are: 0% is greater than 24 microns, 0.85% is less than 24 microns and greater than 16 microns, 3.08% is less than 16 microns and greater than 12 microns, 8.85% Less than 12 microns greater than 8 microns, 9.85% less than 8 microns greater than 6 microns, 27.54% less than 6 microns greater than 3 microns, 10.23% less than 3 microns greater than 2 microns, 9.62% less than 2 microns 1 micron 5.5% is greater than 0.6 microns less than 1 micron, 3.16% is greater than 0.6 microns less than 0.6 microns, 2.11% is greater than 0.45 microns less than 0.5 microns, 2.96% is greater than 0.4 microns less than 0.45 microns, 3.1% Less than 0.4 microns More than 0.35 microns, 3.08% less than 0.35 microns More than 0.3 microns, 2.15% less than 0.3 microns More than 0.25 microns, 1.35% are 0.25 microns More than 0.2 microns, 1.37% is less than 0.1 microns and less than 0.09 microns, 1.28% is less than 0.09 microns and more than 0.08 microns, 1.14% is less than 0.08 microns and more than 0.07 microns, 0.4% is less than 0.07 microns and more than 0.06 microns, 0.07% is less than 0.06 microns and greater than 0.05 microns, 0% is less than 0.05 microns.

본 발명에 따른 절연 물질을 도포하는 것은 제조 동안에(예를 들어, 절연 물질의 도포 이후의 오버몰딩 공정 동안) 반도체 패키지들의 본딩 와이어들을 와이어 스윕으로부터 보호하는데 특히 유용하다는 것을 알 수 있고, 여기서 최장 본딩 와 이어들의 길이 대 직경 비율은 250 이상이다. 특정 실시예들에서, 공정은 절연 물질을 분배하는(dispense) 단계를 포함하고(예를 들어, 반도체 디바이스가 와이어본딩 기계상에 존재하는 동안), 그 이후 상기 물질이 흐를수 있도록 시간 주기가 제공된다. 흐름 시간은 예를 들어 반도체 디바이스의 크기, 반도체 디바이스의 온도, 분배 동안의 절연 물질의 온도, 및 엘리먼트들 사이의 상호 연결을 제공하는 도체들의 밀도에 따라 2초 내지 50초(더욱 상세하게는 7초 내지 25초)일 수 있다. 이후에, 절연 물질은 열, UV 방사선, 가시 방사선, 및 IR 방사선의 일부 결합을 이용하여 경화된다.It can be seen that applying the insulating material according to the invention is particularly useful for protecting the bonding wires of semiconductor packages from wire sweep during manufacturing (eg during an overmolding process after application of the insulating material), where the longest bonding The length-to-diameter ratio of the wires is greater than 250. In certain embodiments, the process includes dispensing insulating material (eg, while the semiconductor device is on a wirebonding machine), and then providing a period of time for the material to flow thereafter. do. The flow time is for example from 2 to 50 seconds (more specifically 7) depending on the size of the semiconductor device, the temperature of the semiconductor device, the temperature of the insulating material during distribution, and the density of the conductors providing the interconnection between the elements. Seconds to 25 seconds). The insulating material is then cured using some combination of heat, UV radiation, visible radiation, and IR radiation.

위에서 설명한 바와 같이, 특정 크기들 및 양의 절연 입자들을 포하하는 절연 물질의 도포는 단락 회로화된 본딩 와이어 쌍들 사이에서 및 개별적 와이어들에서 절연 물질이 흐르는 능력을 개선시키는데 특히 유용하다. 예를 들어, 작은 직경의 무기 입자들은 본딩 와이어들 사이에 채워지는데 이용될 수 있다. 더욱이, 이용된 절연 물질의 유형(예를 들어, 중합체 수지)은 단락-회로 방지 및 감소 비율을 최소화시키기 위해 절연 물질/밀봉제의 표면 에너지 비율을 향상시킬 수 있다.As described above, the application of insulating material containing certain sizes and amounts of insulating particles is particularly useful for improving the ability of insulating material to flow between short-circuited bonding wire pairs and in individual wires. For example, small diameter inorganic particles can be used to fill between the bonding wires. Moreover, the type of insulating material used (eg, polymer resin) can improve the surface energy ratio of the insulating material / sealing agent to minimize short-circuit prevention and reduction rates.

예를 들어, 절연 입자들(예를 들어, 충전재 입자들)의 비율은 인접한 본딩 와이어들 사이의 바람직한 갭보다는 확실히 더 작고, 절연 물질의 흐름을 개선시키기 위해 특정 크기들 및 양이 추가된다. 절연 물질/밀봉제는 UV 방사선원, 또는 UV 방사선, 가시 방사선, 및 적외 방사선의 결합에 노출시켜서 신속하게 경화될 수 있다. 본 명세서에서 설명된 방법들은, 절연 물질이 와이어 본딩 이후에 즉시 도는 빨리 도포될 때 및 본딩 와이어 길이들이 본딩 와이어 직경 보다 적어도 250 배 이상 클 때 특히 유용하다.For example, the proportion of insulating particles (eg, filler particles) is certainly smaller than the desired gap between adjacent bonding wires, and certain sizes and amounts are added to improve the flow of insulating material. The insulating material / sealing agent can be cured quickly by exposing it to a UV radiation source or a combination of UV radiation, visible radiation, and infrared radiation. The methods described herein are particularly useful when the insulating material is applied immediately or quickly after wire bonding and when the bonding wire lengths are at least 250 times greater than the bonding wire diameter.

본 명세서에 개시된 다양한 예시적 실시예들을 통해, 본 발명은 더 작은 패트 피치에서 더 길고 얇은 본딩 와이어들을 가지며 고 밀도의 I/O 연결부들들 갖는 패키징된 반도체 디바이스들을 제공할 수 있다. 반도체 디바이스들의 수율 역시 증가되는데, 특히 본드 기판 처리, 오버몰딩, 및 글러브 탑 밀봉에서 그러하다. 반도체 디바이스들의 수율은 작고 중간 크기의 절연 입자들(예를 들어, 구형의 실리카 입자들)의 조합을 포함하는 절연 물질을 인접한 본딩 와이어들 사이에 분배 및 분포시키고 그 후 열, 방사선(자외선, 가시 광선, 및/또는 적외선) 노출, 및/또는 일괄 열 공정을 이용하여 절연 물질을 경화/응고화시켜(curing/gelling) 미세 피치의 작은 직경의 와이어 본딩 반도체 디바이스의 단락을 방지하여 증가된다. 본 발명의 예시적 실시예들에 따라, 작고 중간 크기의 구형의 실리카를 포함하는 절연 물질은 와이어 본딩 이후에 실제적이 되자마자 자동 분배기를 이용하여 도포된다.Through the various exemplary embodiments disclosed herein, the present invention can provide packaged semiconductor devices having longer and thinner bonding wires at smaller pat pitch and high density I / O connections. The yield of semiconductor devices is also increased, especially in bond substrate processing, overmolding, and glove top sealing. Yields of semiconductor devices distribute and distribute insulating material between adjacent bonding wires comprising a combination of small, medium-sized insulating particles (eg, spherical silica particles) and then heat, radiation (ultraviolet, visible). Light, and / or infrared) exposure, and / or batch thermal processes are used to cure / gelling the insulating material to prevent shorting of small diameter wire bonded semiconductor devices of fine pitch. In accordance with exemplary embodiments of the present invention, an insulating material comprising small, medium-sized spherical silica is applied using an automatic dispenser as soon as practical after wire bonding.

절연 물질의 경화 및/또는 응고화는 이용되는 본 발명의 실시예에 따라 가변적일 수 있다. 예를 들어, 절연 물질은 열을 사용하거나 자외 방사선에 노출시켜 와이어본더 상에서 직접 경화/응고화 될 수 있다. 본 발명의 다른 예시적 실시예에 따라, 절연 물질은 자외선, 가시 광선 및 적외선 방사선 중 하나 이상에 노출시켜 와이어본더 상에서 경화/응고화 될 수 있다. 본 발명의 또 다른 예시적 실시예에 따라, 절연 물질은 일괄 열 공정을 이용하여 경화/응고화될 수 있다.Curing and / or solidification of the insulating material may vary depending on the embodiment of the invention used. For example, the insulating material can be cured / solidified directly on the wirebonder using heat or exposure to ultraviolet radiation. According to another exemplary embodiment of the present invention, the insulating material may be cured / solidified on the wirebonder by exposure to one or more of ultraviolet, visible and infrared radiation. According to another exemplary embodiment of the present invention, the insulating material may be cured / solidified using a batch thermal process.

절연 물질은 초미세 피치 와이어 본딩 반도체 디바이스에서 인접한 본딩 와 이어들 사이의 원하는 간격보다 적어도 실질적으로 더 작은, 실질적으로 구형의 실리카 입자들을 포함하는 에폭시 밀봉제 물질일 수 있다. 그러한 실시예에서, 밀봉제 물질은, 자외 방사선, 가시 방사선 및/또는 적외 방사선의 특정 세기, 지속 시간, 및 파장 분포가 밀봉제 물질을 신속히 응고화시키거나 적어도 부분적 경화하도록 구성될 수 있다. 더욱이, 절연 물질의 특성들, 및 응용 공정 파라미터들은, 절연 물질이 와이어 본딩 반도체 디바이스 상으로 분배될 때 전체 본딩 와이어들 또는 본딩 와이어들 일부를 커버하도록 구성될 수 있다.The insulating material may be an epoxy sealant material comprising substantially spherical silica particles that are at least substantially smaller than the desired spacing between adjacent bonding wires in an ultrafine pitch wire bonded semiconductor device. In such embodiments, the sealant material may be configured such that the specific intensity, duration, and wavelength distribution of ultraviolet radiation, visible radiation, and / or infrared radiation rapidly solidify or at least partially cure the sealant material. Moreover, the properties of the insulating material, and the application process parameters, can be configured to cover the entire bonding wires or some of the bonding wires when the insulating material is distributed onto the wire bonding semiconductor device.

더욱이, 절연 물질은 임의의 다수의 방향들로 도포될 수 있다. 예를 들어, 절연 물질은 리드프레임 접촉부들에서 반도체 디바이스의 내부 반도체 엘리먼트(예를 들어, 다이) 쪽으로 도포될 수 있다. 대안으로써, 절연 물질은 반도체 디바이스의 내부 반도체 엘리먼트(예를 들어, 다이)에서 반도체 디바이스의 리드프레임 접촉부 쪽으로 도포될 수 있다. 또 다른 대안은 본딩 와이어들 자체의 상부쪽(또는 하부쪽)으로부터 직접 도포할 수 있다.Moreover, the insulating material can be applied in any of a number of directions. For example, insulating material may be applied from the leadframe contacts toward the internal semiconductor element (eg, die) of the semiconductor device. Alternatively, an insulating material may be applied from the internal semiconductor element (eg, die) of the semiconductor device toward the leadframe contact of the semiconductor device. Another alternative can be applied directly from the top side (or bottom side) of the bonding wires themselves.

절연 물질을 도포하기 전에, 반도체 디바이스는 예를 들어 50℃ 내지 125℃의 온도, 및 더욱 상세하게는 80℃ 내지 100℃의 온도로 가열되는 것이 바람직하다. 더욱이, 절연 물질 분배기 또한 예를 들어 35℃ 내지 85℃의 온도, 및 더욱 상세하게는 50℃ 내지 70℃의 온도로 가열되는 것이 바람직하다. 절연 물질을 절연 물질 분배기에서 가열함으로써, 절연 물질을 분배하는 것이 수월해진다.Prior to applying the insulating material, the semiconductor device is preferably heated to a temperature of, for example, 50 ° C to 125 ° C, and more particularly to a temperature of 80 ° C to 100 ° C. Furthermore, it is preferred that the insulating material distributor is also heated to a temperature of, for example, 35 ° C. to 85 ° C., and more particularly to a temperature of 50 ° C. to 70 ° C. By heating the insulating material in an insulating material distributor, it becomes easier to distribute the insulating material.

위에서 설명한 바와 같이, 절연 물질은 절연 입자들을 포함하는 충전재 물질을 포함하는 것이 바람직하다. 예를 들어, 충전재 물질은 다양한 기준에 기초하여 결정된 크기 분포들을 갖는 실리카 결합들로부터 조합된다. 예를 들어, 크기 분포는 다음의 목적들에 기초할 수 있다: (1) 작은 실리카 입자들을 인접한 본딩 와이어들 사이의 좁은 간격으로 운반하기 위해; (2) 실리카로 하여금(예를 들어, 모세관력에 의해) 본딩 와이어들 사이에 상대적으로 고 레벨의 전기 절연을 제공하도록 하기 위해; (3) 본딩 와이어들을 안정화시키기 위해 절연 물질의 실리카 및 잔유물을 제 위치에 고정시켜서, 절연 물질의 전기적 절연 능력을 유지시키기 위해; (4) 절연 물질의 도포 동안에 약한 와이어 루프들과의 인터페이싱을 최소화하기 위해; (5) 낮은 CTE를 달성하기 위해 실리카 입자들의 패킹 밀도를 증가시키기 위해; (6) 절연 물질의 원활한 흐름 능력을 제공하기 위해.As described above, the insulating material preferably comprises a filler material comprising insulating particles. For example, filler material is combined from silica bonds having size distributions determined based on various criteria. For example, the size distribution can be based on the following purposes: (1) to transport small silica particles at narrow intervals between adjacent bonding wires; (2) to allow silica to provide a relatively high level of electrical insulation between the bonding wires (eg, by capillary forces); (3) to hold the silica and residues of the insulating material in place to stabilize the bonding wires to maintain the electrical insulating ability of the insulating material; (4) to minimize interfacing with weak wire loops during application of insulating material; (5) to increase the packing density of the silica particles to achieve low CTE; (6) to provide a smooth flow ability of insulating material.

절연 물질을 도포하는 공정은 절연 물질을 분배하는 단계, 및 반도체 디바이스가 와이어 본딩 기계 상에 존재하는 동안 절연 물질을 경화하는 단계를 포함할 수 있고, 이에 의해 얇은 본딩 와이어의 복잡한 루프들은 본딩 공정의 완료 이후이에 즉시 안정화되어 유지된다.The process of applying the insulating material may include dispensing the insulating material, and curing the insulating material while the semiconductor device is on the wire bonding machine, whereby complex loops of thin bonding wires may After completion it is stabilized immediately.

더욱이, 절연 물질의 분배는, 반도체 디바이스들이 연속적으로 와이어 본딩되는 동안 발생할 수 있고, 이에 의해 상대적으로 신속하고 효율적인 제조 공정이 달성될 수 있다. 예를 들어, 제 1 반도체 디바이스가 절연 물질 분배기로부터 절연 물질을 수용하고 있는 동안(그 후, 경화/응고화됨), 제 2 반도체 디바이스가 와이어 본딩된다. 그러한 작업들(즉, 절연 물질의 도포, 및 절연 물질을 경화/응고화)은 동일한 와이어 본딩 장치 상에서 제 1 및 제 2 반도체 디바이스들에 적용될 수 있다.Moreover, distribution of insulating material can occur while semiconductor devices are continuously wire bonded, whereby a relatively fast and efficient manufacturing process can be achieved. For example, while the first semiconductor device is receiving the insulation material from the insulation material distributor (then hardened / solidified), the second semiconductor device is wire bonded. Such operations (ie, application of insulating material, and curing / solidifying the insulating material) can be applied to the first and second semiconductor devices on the same wire bonding apparatus.

위에서 설명한 바와 같이, 절연 물질/밀봉제는 와이어 본딩 이후에 즉시 도포되고(또는 거의 직후, 또는 자동 분배기를 이용하여 와이어 본딩된 이후 실제적이 되자마자), 경화/응고화 및 방사 에너지 노출 중 적어도 하나(예를 들어, 자외선, 가시광선, 또는 적외선)를 적용시키거나, 일괄 열 공정에 의해 수행된다. 예를 들어, 절연 물질을 경화하기 위해 이용되는 열 공정은: (1) 경사 온도; (2) 흡수 주기; 및 (3) 하향 경사 온도.As described above, the insulating material / sealing agent is applied immediately after wire bonding (or almost immediately after, or as soon as practical after wire bonding using an automatic dispenser), at least one of curing / solidification and radiation energy exposure. (Eg, ultraviolet light, visible light, or infrared light) or is applied by a batch thermal process. For example, thermal processes used to cure the insulating material include: (1) gradient temperature; (2) absorption cycle; And (3) downward ramp temperature.

절연 물질(절연 입자들을 포함함)을 가열하고 분배하기 위한 분배 수단은 기존의 와이어 본딩 장치에 추가된 새로운 서브 시스템으로 제공될 수 있거나, 단독 시스템으로써 제공될 수 있다.Dispensing means for heating and dispensing the insulating material (including insulating particles) can be provided in a new subsystem added to the existing wire bonding apparatus or as a standalone system.

본 명세서에 개시된 본 발명의 다양한 실시예들을 통해, 다음의 이점들이 달성된: (1) 절연 입자들을 절연 물질들로 하여금 본딩 와이어들 사이를 채우도록 허용함(특히, 초미세 피치 와이어 본딩을 이용하는 반도체 디바이스에서 유용함); (2) 전체 패키지가 동일한 물질로 몰딩되는 반도체 디바이스와는 반대로, 잠재적으로 고 비용의 밀봉 물질을 실질적으로 더 작은 부피로 요구하는 반도체 디바이스가 제공됨; 및 (3) 상대적으로 저비용의 기존 몰딩 화합물 또는 글로브 탑 인 밀봉 물질(및, 관련된 장비)이 패키지를 오버몰딩하기 위해 이용될 수 있음.Through the various embodiments of the invention disclosed herein, the following advantages are achieved: (1) Insulating particles to allow insulating materials to fill between the bonding wires (especially using ultra fine pitch wire bonding Useful in semiconductor devices); (2) a semiconductor device is provided which requires a substantially smaller volume of potentially expensive sealing material, as opposed to a semiconductor device in which the entire package is molded from the same material; And (3) relatively low cost existing molding compounds or glove tops that are sealing materials (and related equipment) can be used to overmold the package.

본 발명의 다양한 실시예들을 용이하기 하기 위해 이용되는 응용 시스템들은, 패키지 공정이 절연 물질의 도포를 포함함으로써 생산성에 있어 감소를 가져오지 않는 것을 보장하도록 설계된다. 예를 들어, 소프트웨어 제어 및 센서를 함께 사용함으로써, 시스템은 절연 물질을 분배하고 경화하는 기능을 통합시킬 수 있고, 동시에 와이어 본딩 작업을 수행할 수 있다. 더욱이, 절연 물질을 도포함 이후에, 패키징 공적이 계속됨에 따라(예를 들어, 수지 트랜스퍼 몰딩, 글러브 탑 밀봉 등에 의해), 정밀 본딩 와이어들은 인접한 본딩 와이어들의 단락 회로화를 가져오는 이동으로부터 보호된다. 이는 적어도 부분적으로 절연 물질(예를 들어, 몰딩 화합물 또는 밀봉제)의 신속한 흐름 때문이다.Application systems used to facilitate various embodiments of the present invention are designed to ensure that the packaging process does not result in a reduction in productivity by including the application of insulating material. For example, by using software control and sensors together, the system can incorporate the ability to distribute and cure the insulating material, while simultaneously performing wire bonding operations. Moreover, after application of the insulating material, as the packaging achievement continues (eg, by resin transfer molding, glove top sealing, etc.), the precision bonding wires are protected from movement resulting in short circuiting of adjacent bonding wires. . This is at least in part due to the rapid flow of insulating material (eg molding compound or sealant).

도 12는 반도체 디바이스를 패키징하는 방법을 도시하는 흐름도이다. 단계(1202)에서, 절연 물질이 반도체 디바이스에서 엘리먼트들 사이의 상호 연결을 제공하는 다수의 도체들 중 적어도 두개의 도체의 일부분에만 도포된다. 단계(1204)에서, 도체들 및 반도체 엘리먼트들은 밀봉되고, 이에 의해 반도체 디바이스를 패키징하게 된다. 선택적으로 단계(1206)에서, 절연 물질은 도포 단계 이후 그리고 밀봉 단계 이전에 경화된다.12 is a flow chart illustrating a method of packaging a semiconductor device. In step 1202, insulating material is applied to only a portion of at least two of the plurality of conductors that provide the interconnection between the elements in the semiconductor device. In step 1204, the conductors and the semiconductor elements are sealed, thereby packaging the semiconductor device. Optionally in step 1206, the insulating material is cured after the application step and before the sealing step.

본 발명이 기본적으로 반도체 디바이스에 포함되는 반도체 엘리먼트의 둘레 또는 반도체 엘리먼트를 중심으로 링 또는 직사각형 형태의 절연 물질에 대해 설명되어 왔을지라도, 그것만으로 제한되지는 않는다. 도체들이 와이어 스윕을 감소시키기 위해 안정화되기만 하다면, 절연 물질은 다수의 구성들(예를 들어, 절연 물질의 선형 브리지)로 제공될 수 있다.Although the present invention has been basically described with respect to an insulating material in the form of a ring or a rectangle around a semiconductor element or a semiconductor element included in a semiconductor device, it is not limited thereto. Insulating material may be provided in a number of configurations (eg, linear bridges of insulating material) as long as the conductors are stabilized to reduce wire sweep.

또한, 절연 화합물은 반도체 디바이스의 내부 엘리먼트를 중심으로 실질적으로 둘러싸는 형태로 도포될 수 있다. 실질적으로 둘러싸는 형태는 링, 원, 타원, 사각형 또는 삼각형과 같이 임의의 다수의 기하학적 형태일 수 있다. 더욱이, 기하학적 형태는 실질적으로 둘러싸는 형태이기 때문에, 반도체 디바이스의 내부 엘 리먼트를 완전하게 둘러쌀 필요는 없다.In addition, the insulating compound may be applied in a form that substantially surrounds the inner element of the semiconductor device. The substantially enclosing shape may be any of a number of geometric shapes, such as rings, circles, ellipses, squares or triangles. Moreover, since the geometry is a substantially enclosing form, it is not necessary to completely enclose the internal elements of the semiconductor device.

본 발명이 에폭시 수지와 같은 중합체 물질과 관련하여 기본적으로 설명되어 왔을지라도, 그것만으로 제한되지는 않는다. 절연 물질이 반도체 디바이스의 엘리먼트들 사이의 상호 연결을 제공하는 도체들에게 안정화를 제공하기만 한다면, 다양한 대체 절연 물질들이 이용될 수 있다.Although the present invention has been basically described in connection with polymeric materials such as epoxy resins, it is not limited thereto. Various alternative insulating materials can be used as long as the insulating material provides stabilization to the conductors that provide the interconnection between the elements of the semiconductor device.

절연 물질에 절연 입자들을 포함하는 본 발명의 실시예들에서, 입자들은 실리카 입자들과 관련하여 기본적으로 설명되어 왔을지라도, 그러한 입자들로만 제한되지는 않는다. 입자들이 반도체 디바이스의 엘리먼트들 사이의 상호 연결을 제공하는 인접 도체들 사이에 분배되기만 한다면, 다양한 대체 입자들 또는 비드들이 절연 물질에 이용될 수 있다.In embodiments of the present invention that include insulating particles in an insulating material, the particles are not limited to such particles, although they have been basically described with respect to silica particles. Various replacement particles or beads may be used in the insulating material as long as the particles are distributed between adjacent conductors providing interconnections between elements of the semiconductor device.

본 발명의 범주를 벗어나지 않으면서, 도시된 실시예들에 대한 다른 변형들이 이루어질 수 있음이 이해될 것이고, 이는 첨부된 청구항들에서 개별적으로 정의된다.It will be appreciated that other variations to the illustrated embodiments may be made without departing from the scope of the present invention, which is defined separately in the appended claims.

이와 같이 패키징된 반도체 디바이스들에서는 와이어 스윕 및 스웨이(sway)를 감소시키거나 제거하게 된다.Such packaged semiconductor devices reduce or eliminate wire sweeps and sway.

Claims (52)

적어도 하나의 반도체 엘리먼트, 캐리어, 및 상기 적어도 하나의 반도체 엘리먼트와 상기 캐리어 사이의 상호 연결을 제공하는 다중층 구성의 다수의 도체들을 포함하는 반도체 디바이스를 패키징하는 방법으로서,CLAIMS What is claimed is: 1. A method of packaging a semiconductor device comprising at least one semiconductor element, a carrier and a plurality of conductors in a multilayer configuration providing interconnection between the at least one semiconductor element and the carrier. 층마다 상기 다수의 도체들 중 적어도 두개의 도체들의 일부분에만 적어도 하나의 절연 물질 비드(bead)를 도포하는 단계 - 상기 다수의 도체들은 다중층 와이어 본딩 반도체 디바이스의 엘리먼트들 사이의 상호 연결을 제공함 -; 및Applying at least one insulating material bead only to a portion of the at least two conductors of the plurality of conductors per layer, wherein the plurality of conductors provide interconnection between elements of a multilayer wire bonded semiconductor device. ; And 상기 도체들 및 상기 엘리먼트들을 밀봉(encapsulating)하여 상기 반도체 디바이스를 패키징하는 단계Packaging the semiconductor device by encapsulating the conductors and the elements 를 포함하는 반도체 디바이스 패키징 방법.Semiconductor device packaging method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 도포 단계 이후에 절연 물질을 경화(curing)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And curing the insulating material after the applying step. 제 2 항에 있어서,The method of claim 2, 상기 경화 단계는 상기 절연 물질을 가열하는 단계 및 상기 절연 물질을 UV 방사선에 노출시키는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein the curing step comprises at least one of heating the insulating material and exposing the insulating material to UV radiation. 제 1 항에 있어서,The method of claim 1, 상기 도포 단계는 구형의 실리카 입자들을 포함하는 절연 화합물을 상기 다수의 도체들의 일부분에 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein said applying step comprises applying an insulating compound comprising spherical silica particles to a portion of said plurality of conductors. 제 4 항에 있어서,The method of claim 4, wherein 상기 절연 화합물은 상기 적어도 하나의 반도체 엘리먼트를 중심으로 실질적으로 둘레를 둘러싸는 방식으로 도포되는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein said insulating compound is applied in a substantially circumferential manner about said at least one semiconductor element. 제 4 항에 있어서,The method of claim 4, wherein 상기 절연 화합물은 적어도 두 개의 기하학적 형태 구조들로 도포되고, 상기 기하학적 형태 구조들 각각은 실질적으로 적어도 하나의 반도체 엘리먼트의 둘레를 둘러싸는 방식으로 둘러싸는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein the insulating compound is applied in at least two geometric shapes, each of the geometric shapes encircling in a manner that substantially surrounds the at least one semiconductor element. 제 1 항에 있어서,The method of claim 1, 상기 도포 단계는 상기 다수의 도체들의 일부분 외에도 상기 적어도 하나의 반도체 엘리먼트의 적어도 일부분에 절연 물질을 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein said applying step comprises applying an insulating material to at least a portion of said at least one semiconductor element in addition to a portion of said plurality of conductors. 제 1 항에 있어서,The method of claim 1, 상기 도포 단계는 상기 다수의 도체들의 일부분 외에도 상기 캐리어의 적어도 일부분에 절연 물질을 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein said applying step includes applying an insulating material to at least a portion of said carrier in addition to a portion of said plurality of conductors. 제 1 항에 있어서,The method of claim 1, 상기 도포 단계는 상기 적어도 하나의 반도체 엘리먼트의 주변 부분 주위의 적어도 두 개의 개별 구조들에 절연 물질을 도포하는 단계를 포함하고, 상기 두 개의 구조들은 서로 접촉하지 않는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein said applying step comprises applying an insulating material to at least two separate structures around a peripheral portion of said at least one semiconductor element, said two structures being not in contact with each other. 다수의 반도체 엘리먼트들;A plurality of semiconductor elements; 상기 다수의 반도체 엘리먼트들 사이의 상호 연결을 제공하는 다중층 구성으로 배열된 다수의 도체들; 및A plurality of conductors arranged in a multilayer configuration to provide interconnections between the plurality of semiconductor elements; And 상기 다중층들 중 적어도 두개의 층들의 다수의 도체들 중 적어도 두개의 도체들의 일부분에만 도포되는 절연 물질An insulating material applied only to a portion of the at least two conductors of the plurality of conductors of the at least two layers of the multilayers 을 포함하는 반도체 디바이스.Semiconductor device comprising a. 제 10 항에 있어서,The method of claim 10, 상기 반도체 디바이스를 패키징하기 위한 도체들 및 엘리먼트들을 밀봉하는 밀봉 층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.And a sealing layer sealing the conductors and elements for packaging the semiconductor device. 제 10 항에 있어서,The method of claim 10, 상기 다수의 반도체 엘리먼트들은 다수의 제 1 접촉부들을 갖는 적어도 하나의 반도체 다이, 및 다수의 제 2 접촉부들을 갖는 리드 프레임을 포함하고, 상기 다수의 도체들은 상기 다수의 제 1 접촉부들 및 상기 다수의 제 2 접촉부들 사이의 상호 연결을 제공하는 것을 특징으로 하는 반도체 디바이스.The plurality of semiconductor elements includes at least one semiconductor die having a plurality of first contacts, and a lead frame having a plurality of second contacts, wherein the plurality of conductors comprise the plurality of first contacts and the plurality of first contacts. Providing a interconnection between two contacts. 제 12 항에 있어서,The method of claim 12, 상기 절연 물질은 상기 다수의 도체들 중 상기 반도체 다이에 인접한 적어도 두 개의 도체들의 일부분에 배치되는 것을 특징으로 하는 반도체 디바이스.And the insulating material is disposed on a portion of at least two conductors adjacent to the semiconductor die of the plurality of conductors. 제 12 항에 있어서,The method of claim 12, 상기 절연 물질은 상기 다수의 도체들 중 상기 반도체 다이와 상기 리드프레임 사이의 대략 중간 지점의 적어도 두 개의 도체들의 일부분에 배치되는 것을 특징으로 하는 반도체 디바이스.And the insulating material is disposed on a portion of the at least two conductors at approximately an intermediate point between the semiconductor die and the leadframe of the plurality of conductors. 제 10 항에 있어서,The method of claim 10, 상기 절연 물질은 경화 가능한 절연 물질인 것을 특징으로 하는 반도체 디바 이스.The insulating material is a semiconductor device, characterized in that the curable insulating material. 제 10 항에 있어서,The method of claim 10, 상기 절연 물질은 비드 또는 비드와 같은 형태를 갖는 것을 특징으로 하는 반도체 디바이스.And the insulating material has a form such as a bead or a bead. 제 10 항에 있어서,The method of claim 10, 상기 절연 물질은 열 유발성 경화 가능한 절연 물질 및 UV 방사선 경화 가능한 절연 물질 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.And wherein said insulating material is at least one of a heat-induced curable insulating material and a UV radiation curable insulating material. 제 10 항에 있어서,The method of claim 10, 상기 절연 물질은 다수의 구형의 실리카 입자들로 구성되는 것을 특징으로 하는 반도체 디바이스.And the insulating material consists of a plurality of spherical silica particles. 제 10 항에 있어서,The method of claim 10, 상기 절연 물질은 상기 반도체 디바이스의 내부 엘리먼트의 주변 부분 주위에 도포되는 것을 특징으로 하는 반도체 디바이스.And the insulating material is applied around the peripheral portion of the inner element of the semiconductor device. 제 10 항에 있어서,The method of claim 10, 상기 절연 물질은 상기 반도체 디바이스의 내부 엘리먼트의 주변 부분 주위 를 실질적으로 둘러싸는 적어도 두 개의 구조들인 것을 특징으로 하는 반도체 디바이스.And the insulating material is at least two structures substantially surrounding a peripheral portion of an inner element of the semiconductor device. 제 20 항에 있어서,The method of claim 20, 상기 적어도 두개의 별개의 실질적으로 둘러싸는 구조들 중 제 1 구조에서는 상기 내부 엘리먼트 부분과 접촉하고 및/또는 상기 적어도 두개의 별개의 실질적으로 둘러싸는 구조들의 제 2 구조는 상기 내부 엘리먼트를 지지하는 캐리어 부분과 접촉하는 것을 특징으로 하는 반도체 디바이스.In a first of the at least two separate substantially enclosing structures a second structure of contacting the inner element portion and / or the second structure of the at least two separate substantially enclosing structures is a carrier for supporting the inner element. In contact with the portion. 적어도 하나의 반도체 엘리먼트, 캐리어, 및 상기 적어도 하나의 반도체 엘리먼트와 상기 캐리어 사이의 상호 연결을 제공하는 다중층 구성의 다수의 도체들을 포함하는 반도체 디바이스를 패키징하는 방법으로서,CLAIMS What is claimed is: 1. A method of packaging a semiconductor device comprising at least one semiconductor element, a carrier and a plurality of conductors in a multilayer configuration providing interconnection between the at least one semiconductor element and the carrier. 층마다 상기 다수의 도체들 중 적어도 두개의 도체들의 일부분에만 적어도 하나의 절연 물질을 도포하는 단계 - 상기 절연 물질은 상기 도체들 중 인접 도체들 사이의 갭보다 더 작은 직경을 갖는 절연 입자들을 포함함으로써 상기 인접 도체들 사이의 단락 회로화 가능성을 감소시킴 -; 및Applying at least one insulating material to only a portion of at least two of the plurality of conductors per layer, the insulating material comprising insulating particles having a diameter smaller than the gap between adjacent ones of the conductors Reducing the possibility of short circuiting between adjacent conductors; And 상기 절연 물질을 경화하는 단계Curing the insulating material 를 포함하는 반도체 디바이스 패키징 방법.Semiconductor device packaging method comprising a. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계는 실리카 입자들 및 중합체 수지를 포함하는 절연 물질을 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.Wherein said applying step comprises applying an insulating material comprising silica particles and a polymer resin. 제 22 항에 있어서,The method of claim 22, 상기 경화 단계는 상기 절연 물질을 자외선, 가시 광선, 및 적외선 방사선 중 적어도 하나에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein the curing step comprises exposing the insulating material to at least one of ultraviolet, visible and infrared radiation. 제 22 항에 있어서,The method of claim 22, 상기 경화 단계는 상기 절연 물질을 가열하는 단계, 및 상기 절연 물질을 자외선, 가시광선 및 적외선 방사선 중 적어도 하나에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein the curing step comprises heating the insulating material and exposing the insulating material to at least one of ultraviolet, visible and infrared radiation. 제 22 항에 있어서,The method of claim 22, 상기 경화 단계는 상향 경사 온도(ramp up in temperature), 흡수 온도(soak in temperature), 및 하향 경사 온도(ramp down in temperature)를 포함하는 절연 물질에 열적 공정을 적용하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.The curing step includes applying a thermal process to an insulating material comprising ramp up in temperature, soak in temperature, and ramp down in temperature. A semiconductor device packaging method. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계는 상기 디바이스에 상기 절연 물질을 도포하는 단계를 포함하고, 상기 절연 입자들은 상기 절연 물질의 부피 중 50% 내지 85%를 차지하는 것을 특징으로 하는 반도체 디바이스 패키징 방법. And wherein said applying step comprises applying said insulating material to said device, wherein said insulating particles comprise from 50% to 85% of the volume of said insulating material. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계는 상기 디바이스에 절연 물질을 도포하는 단계를 포함하고, 상기 절연 입자들은 최대 20 마이크론 직경을 갖는 것을 특징으로 하는 반도체 디바이스 패키징 방법.Wherein said applying step comprises applying an insulating material to said device, said insulating particles having a diameter of up to 20 microns. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계는 상기 디바이스에 절연 물질을 도포하는 단계를 포함하고, 상기 절연 입자들은 대략 4.5 마이크론의 중간 직경을 가지는 것을 특징으로 하는 반도체 디바이스 패키징 방법.Wherein said applying step comprises applying an insulating material to said device, said insulating particles having a median diameter of approximately 4.5 microns. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계는 상기 디바이스에 절연 물질을 도포하는 단계를 포함하고, 상기 절연 입자들은 대략 4.1 마이크론의 평균 직경을 가지는 것을 특징으로 하는 반도체 디바이스 패키징 방법.Wherein said applying step comprises applying an insulating material to said device, said insulating particles having an average diameter of approximately 4.1 microns. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계를 통해 상기 절연 입자들은 상기 도체들 중 인접한 도체들 사이에 분산되고, 이에 의해 상기 도체들 중 인접한 도체들 사이에 절연 분리를 제공하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And through said applying step said insulating particles are dispersed between adjacent ones of said conductors, thereby providing insulation isolation between adjacent ones of said conductors. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계 이전에 상기 반도체 디바이스를 50℃ 내지 125℃의 온도로 가열하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And heating said semiconductor device to a temperature of 50 [deg.] C. to 125 [deg.] C. prior to said applying step. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계 이전에 상기 반도체 디바이스를 80℃ 내지 100℃의 온도로 가열하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And heating said semiconductor device to a temperature of 80 [deg.] C. to 100 [deg.] C. prior to said applying step. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계 이전에 상기 절연 물질을 35℃ 내지 85℃의 온도로 가열하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And heating the insulating material to a temperature of 35 ° C. to 85 ° C. prior to the applying step. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계 이전에 상기 절연 물질을 50℃ 내지 70℃의 온도로 가열하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And heating said insulating material to a temperature of from 50 [deg.] C. to 70 [deg.] C. prior to said applying step. 제 22 항에 있어서,The method of claim 22, 상기 반도체 디바이스를 밀봉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And sealing the semiconductor device. 제 36 항에 있어서,The method of claim 36, 상기 밀봉 단계는 상기 반도체 디바이스를 오버몰드 밀봉제(encapsulant)로 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And the sealing step includes sealing the semiconductor device with an overmolded encapsulant. 제 36 항에 있어서,The method of claim 36, 상기 밀봉 단계는 상기 반도체 디바이스를 글로브 탑(globtop) 밀봉제로 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And the sealing step comprises sealing the semiconductor device with a globetop sealant. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계는 상기 다수의 도체들의 일부분 외에도 적어도 하나의 반도체 엘리먼트의 적어도 일부분에 절연 물질을 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 패키징 방법.And wherein said applying step includes applying an insulating material to at least a portion of at least one semiconductor element in addition to a portion of said plurality of conductors. 제 22 항에 있어서,The method of claim 22, 상기 도포 단계는 상기 다수의 도체들의 일부분 외에도 상기 캐리어의 적어도 일부분에 절연 물질을 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 디 바이스 패키징 방법.Wherein said applying step comprises applying an insulating material to at least a portion of said carrier in addition to a portion of said plurality of conductors. 적어도 하나의 반도체 엘리먼트;At least one semiconductor element; 상기 적어도 하나의 반도체 엘리먼트를 지지하기 위한 캐리어:A carrier for supporting the at least one semiconductor element: 상기 적어도 하나의 반도체 엘리먼트와 상기 캐리어 사이의 상호 연결을 제공하는 다중층 구성으로 배열된 다수의 도체들; 및A plurality of conductors arranged in a multilayer configuration providing interconnection between the at least one semiconductor element and the carrier; And 상기 다수의 도체들 중 인접한 도체들 사이의 사전 결정된 바람직한 갭보다 더 작은 직경을 갖는 절연 입자들을 포함하는 절연 물질 - 상기 절연 물질은 상기 다수의 도체들 중 인접한 도체들 사이의 단락 회로화 가능성을 감소시키기 위해 다중층들 중 적어도 두개의 층들의 다수의 도체들 중 적어도 두개의 도체들의 일부분에만 도포됨 - Insulating material comprising insulating particles having a diameter smaller than a predetermined desired gap between adjacent ones of the plurality of conductors, the insulating material reducing the possibility of short circuiting between adjacent ones of the plurality of conductors. Applied only to a portion of the at least two conductors of the plurality of conductors of the at least two layers of the multilayers to ensure that 을 포함하는 반도체 디바이스.Semiconductor device comprising a. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 절연 물질은 중합체 수지를 포함하고, 상기 절연 입자들은 실리카 입자들인 것을 특징으로 하는 반도체 디바이스.And the insulating material comprises a polymer resin and the insulating particles are silica particles. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 절연 물질은 자외선, 가시 광선, 및 적외선 방사선 중 적어도 하나에 의해 적어도 부분적으로 경화되는 것을 특징으로 하는 반도체 디바이스.And the insulating material is at least partially cured by at least one of ultraviolet, visible and infrared radiation. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 절연 입자들은 상기 절연 물질의 부피 중 50% 내지 85%를 차지하는 것을 특징으로 하는 반도체 디바이스.And the insulating particles comprise 50% to 85% of the volume of the insulating material. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 절연 입자들은 최대 20 마이크론의 직경을 갖는 것을 특징으로 하는 반도체 디바이스.And the insulating particles have a diameter of up to 20 microns. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 절연 입자들은 대략 4.5 마이크론의 중간 직경을 갖는 것을 특징으로 하는 반도체 디바이스.And the insulating particles have a median diameter of approximately 4.5 microns. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 절연 입자들은 대략 4.1 마이크론의 평균 직경을 갖는 것을 특징으로 하는 반도체 디바이스.And the insulating particles have an average diameter of approximately 4.1 microns. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 절연 입자들은 상기 다수의 도체들 중 적어도 두개의 도체들 사이의 절연 분리를 제공하는 것을 특징으로 하는 반도체 디바이스.And the insulating particles provide insulating separation between at least two of the plurality of conductors. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 적어도 하나의 반도체 엘리먼트, 상기 캐리어, 상기 다수의 도체들, 및 상기 절연 물질을 밀봉하는 밀봉 층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.And a sealing layer sealing the at least one semiconductor element, the carrier, the plurality of conductors, and the insulating material. 제 49 항에 있어서,The method of claim 49, 상기 밀봉 층은 오버몰드 밀봉제를 포함하는 것을 특징으로 하는 반도체 디바이스.And the sealing layer comprises an overmolded sealant. 제 49 항에 있어서,The method of claim 49, 상기 밀봉 층은 글로브 탑 밀봉제를 포함하는 것을 특징으로 하는 반도체 디바이스.And the sealing layer comprises a glove top sealant. 제 49 항에 있어서,The method of claim 49, 상기 다수의 도체들 각각은 개별 도체의 직경보다 적어도 250배 더 큰 길이을 갖는 것을 특징으로 하는 반도체 디바이스.Each of the plurality of conductors has a length at least 250 times greater than the diameter of the individual conductor.
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