KR20060060172A - Method of forming metal layer of semiconductor device - Google Patents

Method of forming metal layer of semiconductor device Download PDF

Info

Publication number
KR20060060172A
KR20060060172A KR1020040099073A KR20040099073A KR20060060172A KR 20060060172 A KR20060060172 A KR 20060060172A KR 1020040099073 A KR1020040099073 A KR 1020040099073A KR 20040099073 A KR20040099073 A KR 20040099073A KR 20060060172 A KR20060060172 A KR 20060060172A
Authority
KR
South Korea
Prior art keywords
film
forming
metal wiring
tungsten
aluminum
Prior art date
Application number
KR1020040099073A
Other languages
Korean (ko)
Inventor
은병수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040099073A priority Critical patent/KR20060060172A/en
Publication of KR20060060172A publication Critical patent/KR20060060172A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 다층금속배선 공정의 변화를 통하여 공정 단계의 감소와 EM 수명 특성을 증가시켜 배선 신뢰성을 증가시킬 수 있는 이점이 있다. The present invention relates to a method for forming a metal wiring of a semiconductor device, and has the advantage of increasing the wiring reliability by reducing the process step and increasing the EM life characteristics through the change of the multi-layer metal wiring process.

이를 위하여 본 발명은, (a) 소정 하부 구조물 상에 층간절연막을 증착한 후 패터닝하여 소정의 콘택홀을 형성하는 단계,(b) 결과물 상에 장벽금속층으로서 Ti/TiN 적층구조를 형성하고, 텅스텐막을 증착하는 단계,(c) 텅스텐막을 식각하고, 상기 결과물 위에 알루미늄막을 형성하는 단계,(d) 알루미늄막 위에 반사 방지막을 형성하는 단계,(e) 소정의 감광막 패턴을 식각 마스크로 하여 제 1금속배선 패턴을 형성하는 단계,(f) (a) 내지 (c) 단계를 반복하여 적어도 하나 이상의 금속배선 패턴을 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법을 제공한다.
To this end, the present invention, (a) depositing an interlayer insulating film on a predetermined lower structure and patterning to form a predetermined contact hole, (b) forming a Ti / TiN laminated structure as a barrier metal layer on the resultant, tungsten Depositing a film, (c) etching the tungsten film and forming an aluminum film on the resultant, (d) forming an anti-reflective film on the aluminum film, (e) using a predetermined photoresist pattern as an etching mask Forming a wiring pattern, and (f) repeating steps (a) to (c) further provides a method for forming a metal wiring of a semiconductor device comprising the step of further forming at least one metal wiring pattern.

Electro Migration, 배리어, 에치백Electro Migration, Barrier, Etchback

Description

반도체 소자의 금속 배선 형성 방법{Method of forming metal layer of semiconductor device} Method of forming metal layer of semiconductor device             

도 1 내지 도 7은 본 발명에 따른 반도체 소자의 금속 배선 형성 공정의 순서도이다.
1 to 7 are flowcharts of a metal wiring forming process of a semiconductor device according to the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

100 : 비트라인 105 : 제 1금속간 산화막100: bit line 105: first intermetal oxide film

110 : 콘택홀 115 : 제 1장벽금속층110: contact hole 115: the first barrier metal layer

120 : 제 1텅스텐막 410 : 제 1알루미늄막120: first tungsten film 410: first aluminum film

420 : 반사방지코팅막 430 : DUV용 반사방지코팅막420: antireflection coating film 430: antireflection coating film for DUV

610 : 제 2 금속간 산화막 630 : 제 2장벽금속층 610: second intermetallic oxide film 630: second barrier metal layer

640 : 제 2텅스텐막 710 : 제 2알루미늄막
640: second tungsten film 710: second aluminum film

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 보다 상세하게는 다층금속배선 공정의 변화를 통하여 공정 단계를 줄이고, EM 수명 특성을 증가시켜 배선 신뢰성을 증가시키는 방법에 관한 것이다.The present invention relates to a method for forming metal wirings of a semiconductor device, and more particularly, to a method for reducing wiring steps by changing a multilayer metallization process and increasing wiring reliability by increasing EM life characteristics.

최근 반도체 소자의 크기가 작아짐에 따라 4G 비트급 메모리의 제 1금속배선 선폭이 0.24㎛까지 감소하였고, 주문형 반도체에서도 현재는 0.35㎛의 선폭을 갖는 내부 연결선이 전체의 80%를 차지하고 있지만, 앞으로는 더 미세한 선폭을 가지는 장치가 예상된다. As the size of semiconductor devices has recently decreased, the first metal wiring line width of 4G bit memory has been reduced to 0.24 μm. In the case of custom-made semiconductors, internal connection lines having a line width of 0.35 μm now occupy 80% of the total, but finer in the future An apparatus with line width is expected.

이와 같이 소자의 집적도가 증가함에 따라 금속 1층의 배선으로는 무리가 생긴다. 따라서 절연층을 사이에 두고 금속 배선을 2중, 3중으로 하여 집적도를 증가시키는 다층금속배선(Multi-Layer Metalization: MLM)기술이 제안되고 있다. 이처럼 다층금속배선 기술이 제안됨에 따라, 선폭이 더욱 감소하게 되면서 EM(Electro Migration : 이하에서는 EM이라고 한다)에 의한 내부연결선의 단선 현상을 해결하는 것이 중요한 문제가 되고 있다. As such, as the degree of integration of the device increases, the wiring of the first metal layer is unreasonable. Therefore, a multi-layer metalization (MLM) technique has been proposed to increase the degree of integration by double or triple metal wiring with an insulating layer interposed therebetween. As the multi-layered metal wiring technology is proposed, as the line width is further reduced, it becomes an important problem to solve the disconnection phenomenon of the internal connection line by EM (Electro Migration: EM).

EM은 내부연결선에 전류가 흐를 때 배선을 구성하는 원자가 줄 열(Joule-Heating)에 의한 온도 상승에 힘입어, 전자(Election)의 흐름에 밀려 이동(Migration)하는 현상을 의미한다. 도체 내에서 전위차를 생성시키면 전위가 음극에서 양극으로 전자가 이동을 하게 되며 반대로 양전하를 띤 원자핵은 음극으로 이동하려는 힘을 받게 되는데, 이를 정전기력이라고 한다. 이때 양극으로 이동하려는 전자는 원자핵과 충돌하게 되며, 충돌된 원자핵을 양극으로 이동하려는 힘을 갖게 되는데 이 힘을 electron wind force라고 한다. 그런데 대부분의 알루미늄 내부연결선에서는 10

Figure 112004056161939-PAT00001
Å/㎠이상의 전류가 흐르는 경우 electron wind force가 매우 커지게 되어 반대로 작용하는 정전기력을 극복하여 원자핵들이 양극으로 이동하게 된다. 즉 소자가 고집적화 됨에 따라 점점 높은 전류밀도의 배선을 이용하여 EM에 대한 취약 지점을 갖게 되는 것이다. EM 내성에 영향을 주는 요인으로는 배선의 종류, 선폭, 두께, 접촉 구조, 동작 전류 밀도 및 동작 온도 등을 들 수 있다.EM refers to a phenomenon in which, when current flows through the internal connection line, the temperature is increased by the Joule-Heating constituting the wiring, and is driven by the flow of electrons. Generating a potential difference in a conductor causes electrons to move from the cathode to the anode, while the positively charged nucleus is forced to move to the cathode, which is called electrostatic force. At this time, the electron to move to the anode collides with the nucleus and has the force to move the collided nucleus to the anode, which is called electron wind force. But for most aluminum interconnects, 10
Figure 112004056161939-PAT00001
When the current of / ㎠ or more flows, the electron wind force becomes very large and the nuclear nuclei move to the anode by overcoming the static electrostatic force. In other words, as the device becomes highly integrated, it has a weak point for EM by using an increasingly high current density wiring. Factors affecting EM immunity include wiring type, line width, thickness, contact structure, operating current density, and operating temperature.

현재 제조되는 DRAM의 경우, 알루미늄(Al)배선이 주를 이루고 있으며 CPU나 논리 회로의 경우 RC 지연 감소를 위한 한 방향으로 배선 저항 감소와 EM에 대한 신뢰성을 향상시키기 위하여 구리(Cu)배선을 이용하고 있다. 그러나 구리를 배선으로 이용하는 경우, 다마신(damascene) 공정 적용에 따른 공정 단가의 상승과 구리의 빠른 확산 속도로 인하여 소자의 오염 문제가 발생한다. In the case of DRAM currently manufactured, aluminum (Al) wiring is mainly used, and in the case of CPU or logic circuits, copper (Cu) wiring is used to reduce wiring resistance and improve reliability of EM in one direction for reducing RC delay. Doing. However, when copper is used as a wiring, a problem of device contamination occurs due to an increase in process cost and rapid diffusion speed of copper according to the damascene process.

따라서 그에 대한 해결책으로서 구리에 버금가는 EM특성을 갖는 새로운 배리어 금속(barrier metal) 개발이 요구되고 있으나 많은 어려움이 있다.
Therefore, there is a demand for the development of a new barrier metal having an EM characteristic that is comparable to that of copper, but there are many difficulties.

본 발명의 목적은 공정 단계가 감소하고, EM 수명(lifetime)을 증가시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제시하는데 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming metal wirings of a semiconductor device which can reduce the process steps and increase the EM lifetime.

본 발명의 다른 목적은 알루미늄 기반으로 되어 있는 금속 스택에서 EM에 대한 배선 신뢰성을 높게 할 수 있는 반도체 소자의 금속 배선 형성 방법을 제시하는데 있다.
Another object of the present invention is to propose a method for forming metal wirings of a semiconductor device capable of increasing wiring reliability for EM in an aluminum-based metal stack.

상기와 같은 기술적 과제를 해결하기 위하여, 본 발명은 (a) 소정 하부 구조물 상에 층간절연막을 증착한 후 패터닝하여 소정의 콘택홀을 형성하는 단계,(b) 상기 결과물 상에 장벽금속층으로서 Ti/TiN 적층구조를 형성하고, 텅스텐막을 증착하는 단계, (c) 상기 텅스텐막을 식각하고, 상기 결과물 위에 알루미늄막을 형성하는 단계,(d) 상기 알루미늄막 위에 반사 방지막을 형성하는 단계,(e) 소정의 감광막 패턴을 식각 마스크로 하여 제 1금속배선 패턴을 형성하는 단계,(f) 상기 (a) 내지 (c) 단계를 반복하여 적어도 하나 이상의 금속배선 패턴을 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법을 제공한다.In order to solve the above technical problem, the present invention comprises the steps of (a) depositing an interlayer insulating film on a predetermined lower structure and patterning to form a predetermined contact hole, (b) Ti / as a barrier metal layer on the resultant Forming a TiN stacked structure, depositing a tungsten film, (c) etching the tungsten film, and forming an aluminum film on the resultant, (d) forming an antireflection film on the aluminum film, (e) predetermined Forming a first metal wiring pattern by using the photoresist pattern as an etching mask; and (f) repeating steps (a) to (c) to further form at least one metal wiring pattern. Provided is a method of forming metal wirings in a semiconductor device.

본 발명의 상기 (c)단계에서 반사 방지막을 형성하고 DUV용 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.In the step (c) of the present invention is characterized in that it further comprises the step of forming an anti-reflection film and the anti-reflection film for DUV.

또한, 최종 결과물 상에 보호 산화막을 형성하고 어닐 하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming and annealing a protective oxide film on the final result.

또한, 상기 어닐 공정은 450℃에서 상기 반도체 소자가 N₂/H₂분위기에서 수행되는 것을 특징으로 한다. In addition, the annealing process is characterized in that the semiconductor device is carried out in an N₂ / H₂ atmosphere at 450 ℃.

또한, 상기 (b)단계에서 텅스텐막을 식각되고 남은 텅스텐막의 두께는 100-200Å인 것이 바람직하다.
In addition, the thickness of the tungsten film remaining after etching the tungsten film in the step (b) is preferably 100-200-.

이하, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함 에 있어, 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, a preferred embodiment of a method for forming a metal wiring of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings, in the following description with reference to the accompanying drawings, the same or corresponding components regardless of reference numerals Denotes the same reference numerals and duplicate description thereof will be omitted.

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 공정의 순서도이다.1 to 7 are flowcharts of a metal wiring forming process of a semiconductor device according to a preferred embodiment of the present invention.

먼저 도 1에 도시한 바와 같이, 소정 공정이 완료된 비트라인(100)위에 제 1금속간 산화막(Inter Metal Oxide : IMO)(105)을 두텁게 증착한 다음, 상기 금속간 산화막(105)을 선택적으로 식각하여 제 1금속배선 콘택(M1C) 플러그공정을 위한 콘택홀(110)을 형성한다. 이어서 상기 콘택홀(110)을 포함한 전체 구조 표면 위에 이온금속 플라즈마(Ionized Metal Plasma: IMP)-Ti/금속유기물증착법(Metal Organic Chemical Vapor Deposition: MOCVD)-TiN의 순서로 적층된 제 1장벽금속층(115)을 형성한다. First, as shown in FIG. 1, a first intermetal oxide layer (IMO) 105 is thickly deposited on the bit line 100 where a predetermined process is completed, and then the intermetal oxide layer 105 is selectively deposited. Etching forms a contact hole 110 for a first metal wire contact M1C plug process. Subsequently, the first barrier metal layer laminated in the order of ionized metal plasma (IMP) -Ti / metal organic chemical vapor deposition (MOCVD) -TiN on the entire structure surface including the contact hole 110 ( 115).

여기서 MOCVD-TiN은 장벽막으로서 50-150Å의 두께로 증착하고, IMP-Ti은 실질적인 접착층으로서 250-350Å의 두께로 증착한다. Here, MOCVD-TiN is deposited to a thickness of 50-150 kPa as a barrier film, and IMP-Ti is deposited to a thickness of 250-350 kPa as a practical adhesive layer.

이어서 도 2에 도시한 바와 같이, 화학기상증착법(Chemical Vapor Deposition: CVD)에 의해 제 1텅스텐막(120)을 3500-4500Å의 두께로 증착한다. Next, as shown in FIG. 2, the first tungsten film 120 is deposited to have a thickness of 3500-4500 kV by Chemical Vapor Deposition (CVD).

그 다음 도 3에 도시한 바와 같이, M1C 텅스텐 플러그 에치백 공정에 의해 제 1텅스텐막(120)을 식각한다. 이때 상기 제 1텅스텐막(120)은 100-200Å의 두께만큼 남기고 식각한다. 여기서 종래 기술에 따르면 산화막이 식각정지층이었으나 본 발명의 바람직한 실시예에서는 제 1텅스텐막(120)을 식각정지층으로 이용한다. 3, the first tungsten film 120 is etched by the M1C tungsten plug etch back process. At this time, the first tungsten film 120 is etched leaving the thickness of 100-200Å. According to the prior art, although the oxide film was an etch stop layer, in the preferred embodiment of the present invention, the first tungsten film 120 is used as the etch stop layer.

이어서 도 4에 도시한 바와 같이, 잔류한 제 1텅스텐막(120)의 상부에 제 1 알루미늄막(410)을 증착한다. 상기 제 1알루미늄막(410)의 두께는 3500-4500Å로 형성하고, 상기 제 1알루미늄막(410)의 상부에 반사 방지 코팅막(420)(ARC : anti reflective coating)으로 Ti막을 두께 50-150Å만큼, TiN막을 두께 900-1100Å만큼 적층 구조로 형성한 후, 초자외선(Deep Ultra Violet : DUV)용 ARC로 SiON막(430)을 두께 250-350Å만큼 증착한다. 그리고 상기 결과물 위에 감광액을 도포하고 노광 및 현상 공정을 통해 제 1금속배선(M1)을 형성하기 위한 감광막패턴(440)을 형성한다. Next, as shown in FIG. 4, the first aluminum film 410 is deposited on the remaining first tungsten film 120. The first aluminum film 410 has a thickness of 3500-4500 kPa, and a Ti film of 50-150 kPa is formed on the first aluminum film 410 with an anti-reflective coating 420 (ARC: anti reflective coating). After the TiN film is formed into a laminated structure with a thickness of 900-1100 kW, the SiON film 430 is deposited by 250-350 kW with ARC for deep ultra violet (DUV). Then, the photoresist is coated on the resultant, and the photoresist pattern 440 for forming the first metal wiring M1 is formed through an exposure and development process.

종래 기술에 따르면 M1을 증착하기 전에 라이너(liner)로 Ti막/TiN막을 증착한 후, 알루미늄막을 3500-4500Å의 두께만큼 증착하였으나, 본 발명의 바람직한 실시예에 따르면 제 1텅스텐막의 상부에 직접 제 1알루미늄막(410)을 증착한다. According to the prior art, after depositing a Ti film / TiN film with a liner before depositing M1, an aluminum film was deposited by a thickness of 3500-4500 kV, but according to a preferred embodiment of the present invention, One aluminum film 410 is deposited.

이때 상기 잔류한 제 1텅스텐(120)을 라이너로 이용하는 경우, 상기 제 1텅스텐(120)이 대기 중에 노출되었을 때 텅스텐 표면에 생기는 WO₃(도시하지 않음)로 인하여 알루미늄(Al)의 (1,1,1)방향(texture)이 잘 발달하게 된다. 알루미늄의 경우 (111)방향으로 결정 성장이 발달할수록 경계(grain boundary)의 에너지가 낮아져서 EM 수명 특성이 향상된다. In this case, when the remaining first tungsten 120 is used as a liner, (1,1) of aluminum (Al) due to WO₃ (not shown) generated on the surface of tungsten when the first tungsten 120 is exposed to the air. 1) The texture is well developed. In the case of aluminum, as the crystal growth develops in the (111) direction, the energy of the grain boundary is lowered to improve the EM life characteristics.

그리고 , 상기 감광막패턴(440)을 식각마스크로 식각하여 도 5에 도시한 바와 같은 제 1금속 배선패턴을 형성한다. The photoresist pattern 440 is etched with an etching mask to form a first metal wiring pattern as shown in FIG. 5.

그 다음 도 6에 도시한 바와 같이, 제 2금속간 산화막(IMO)(610)을 증착하고 제 2금속배선 콘택(M2C)(620)을 형성한 후, 제 2장벽금속층(630)으로 Ti막과 TiN막을 적층 구조로 형성하고 화학 기상 증착법에 의해 제 2텅스텐막(640)을 증착 한다. Next, as shown in FIG. 6, a second intermetal oxide layer (IMO) 610 is deposited and a second metal interconnect contact (M2C) 620 is formed, followed by a Ti film as the second barrier metal layer 630. And a TiN film are formed in a stacked structure, and the second tungsten film 640 is deposited by chemical vapor deposition.

이어서 도 7에 도시한 바와 같이, 에치백 공정에 의해 제 2텅스텐막(640)을 식각하고, 상기 제 2텅스텐막(640)의 위에 제 2알루미늄막(710)을 두께 7000-9000Å만큼 증착한다. 이어서 상기 제 2 알루미늄막(710)의 위에 제 2장벽금속층으로서 Ti막/TiN막(720)을 각각 50-150Å/200-300Å의 두께를 가진 적층 구조로 형성한 후 제 2금속배선 패턴(M2)을 형성한다. Next, as shown in FIG. 7, the second tungsten film 640 is etched by the etch back process, and the second aluminum film 710 is deposited on the second tungsten film 640 by a thickness of 7000 to 9000 GPa. . Subsequently, a Ti film / TiN film 720 is formed as a second barrier metal layer on the second aluminum film 710 in a laminated structure having a thickness of 50-150 Å / 200-300 각각, respectively, and then the second metal wiring pattern M2 is formed. ).

이후 보호 산화막(passivation)을 형성하고 어닐 공정을 수행한다. 여기서 어닐 공정을 수행하는 동안 M1과 M2의 하부에 존재하는 텅스텐과 W0₃는 알루미늄과 반응하여 각각 WAl

Figure 112004056161939-PAT00002
와 Al₂(WO₃)₄를 알루미늄의 경계에 형성하여 알루미늄의 EM 확산의 확산 경로가 되는 경계(grain boundary)를 통한 알루미늄 확산을 방해할 수 있다. 이에 따라 EM에 의한 배선 실패 시간(fail time)을 증가할 수 있다.Thereafter, a passivation layer is formed and an annealing process is performed. During the annealing process, tungsten and W0₃ present in the lower part of M1 and M2 react with aluminum, respectively.
Figure 112004056161939-PAT00002
And Al₂ (WO₃) ₄ can be formed at the aluminum boundary to prevent aluminum diffusion through the grain boundary, which is the diffusion path for EM diffusion of aluminum. Accordingly, a wiring failure time due to EM can be increased.

본 발명은 소정의 하부 구조물 상에 층간절연막을 증착하고, 패터닝하여 소정의 콘택홀을 형성하고, 상기 결과물 상에 장벽금속층을 형성한 후 텅스텐막을 증착 및 식각하여, 그 결과물 위에 알루미늄막을 형성하고, 식각 공정을 거쳐 제 1금속배선 패턴을 형성한다. 그 다음 상기 단계를 반복하여 적어도 하나 이상의 금속배선 패턴을 더 형성하여 다층금속배선을 형성한다. 이러한 다층금속배선 공정의 변화를 통하여 본 발명은, 공정 단계의 감소와 EM 수명 특성을 증가시켜 배선 신뢰성을 증가시킨다.
According to the present invention, an interlayer insulating film is deposited on a predetermined lower structure, patterned to form a predetermined contact hole, a barrier metal layer is formed on the resultant, and a tungsten film is deposited and etched to form an aluminum film on the resultant. The first metal wiring pattern is formed through an etching process. Then, the above steps are repeated to further form at least one metal wiring pattern to form a multilayer metal wiring. Through the change of the multilayer metallization process, the present invention increases the reliability of the wiring by reducing the process steps and increasing the EM life characteristics.

상술한 바와 같이 본 발명에 따르면 알루미늄의(111)방향으로 결정 성장을 발달시킴으로써 경계(grain boundary)의 에너지가 낮아지게 되어 EM 수명 특성이 향상되고, 라이너 Ti/TiN 공정을 생략하여 공정 단계를 감소시킨다.  As described above, according to the present invention, the growth of crystal grains in the (111) direction of aluminum lowers the energy of grain boundaries, thereby improving EM life characteristics, and eliminating the liner Ti / TiN process, thereby reducing process steps. Let's do it.

또한, 본 발명에 따르면 알루미늄 기반으로 되어 있는 금속 스택에서 EM에 대한 배선 신뢰성을 높일 수 있다. In addition, according to the present invention it is possible to increase the wiring reliability for EM in the metal stack based on aluminum.

Claims (5)

반도체 소자의 금속 배선 형성 방법에 있어서,In the metal wiring formation method of a semiconductor element, (a) 소정 하부 구조물 상에 층간절연막을 증착한 후 패터닝하여 소정의 콘택홀을 형성하는 단계,(a) depositing an interlayer insulating film on a predetermined lower structure and then patterning to form a predetermined contact hole, (b) 상기 결과물 상에 장벽금속층으로서 Ti/TiN 적층구조를 형성하고, 텅스텐막을 증착하는 단계, (b) forming a Ti / TiN laminated structure as a barrier metal layer on the resultant, and depositing a tungsten film, (c) 상기 텅스텐막을 식각하고, 상기 결과물 위에 알루미늄막을 형성하는 단계,(c) etching the tungsten film and forming an aluminum film on the resultant product, (d) 상기 알루미늄막 위에 반사 방지막을 형성하는 단계,(d) forming an anti-reflection film on the aluminum film, (e) 소정의 감광막 패턴을 식각 마스크로 하여 제 1금속배선 패턴을 형성하는 단계,(e) forming a first metal wiring pattern by using the predetermined photoresist pattern as an etching mask; (f) 상기 (a) 내지 (c) 단계를 반복하여 적어도 하나 이상의 금속배선 패턴을 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.(f) repeating steps (a) to (c) to further form at least one metal wiring pattern. 제 1항에 있어서, 상기 (c)단계에서 반사 방지막을 형성하고 DUV용 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The method of claim 1, further comprising forming an anti-reflection film and forming an anti-reflection film for DUV in the step (c). 제 1항에 있어서, 최종 결과물 상에 보호 산화막을 형성하고 어닐하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The method of claim 1, further comprising forming and annealing a protective oxide film on the final product. 제 3항에 있어서, 상기 어닐 공정은 450℃에서 상기 반도체 소자가 N₂/H₂분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The method of claim 3, wherein the annealing process is performed at 450 ° C. in the N 2 / H 2 atmosphere. 제 1항에 있어서, 상기 (b)단계에서 텅스텐막을 식각되고 남은 텅스텐막의 두께는 100-200Å인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The method of claim 1, wherein the thickness of the tungsten film remaining after etching the tungsten film in the step (b) is 100-200 kPa.
KR1020040099073A 2004-11-30 2004-11-30 Method of forming metal layer of semiconductor device KR20060060172A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040099073A KR20060060172A (en) 2004-11-30 2004-11-30 Method of forming metal layer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040099073A KR20060060172A (en) 2004-11-30 2004-11-30 Method of forming metal layer of semiconductor device

Publications (1)

Publication Number Publication Date
KR20060060172A true KR20060060172A (en) 2006-06-05

Family

ID=37157061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040099073A KR20060060172A (en) 2004-11-30 2004-11-30 Method of forming metal layer of semiconductor device

Country Status (1)

Country Link
KR (1) KR20060060172A (en)

Similar Documents

Publication Publication Date Title
US10755974B2 (en) Interconnect structure and method of forming same
US6864124B2 (en) Method of forming a fuse
US11594419B2 (en) Reduction of line wiggling
CN109427656B (en) Semiconductor device and method for manufacturing the same
CN101847597A (en) Integrated circuit structure
US6924206B2 (en) Method of manufacturing a semiconductor capacitive element in a semiconductor device
US6870263B1 (en) Device interconnection
JP2020505770A (en) Interconnect structure and method of forming same
US6350688B1 (en) Via RC improvement for copper damascene and beyond technology
US6191031B1 (en) Process for producing multi-layer wiring structure
JP5178025B2 (en) Manufacturing method of semiconductor memory device
KR100701426B1 (en) Multi layer metal in semiconductor device and method for manufacturing the same
KR20060060172A (en) Method of forming metal layer of semiconductor device
KR20090024854A (en) Metal line and method for fabricating metal line of semiconductor device
KR101068387B1 (en) Metal line of semiconductor device and manufacturing method therefor
CN102124553A (en) Process for fabricating an integrated electronic circuit incorporating a process requiring a voltage threshold between a metal layer and a substrate
KR100322887B1 (en) Method for forming multilayered metal-line of semiconductor device
KR100728486B1 (en) Method for forming a line semiconductor device
US7300872B2 (en) Method for manufacturing semiconductor device using dual-damascene pattern
KR100575873B1 (en) method for fabricating semiconductor device
KR100306240B1 (en) Multilayer interconnection processing method in semiconducter
KR100450244B1 (en) Semiconductor device and fabrication method of thereof
JP2002176098A (en) Method for manufacturing semiconductor device having multilayer interconnection structure
CN116153854A (en) Semiconductor structure and forming method thereof
CN111900126A (en) Semiconductor manufacturing method and semiconductor

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination