KR20060059417A

KR20060059417A - Method for early detecting and repairing defective pattern in semiconductor memory

Info

Publication number: KR20060059417A
Application number: KR1020040098502A
Authority: KR
Inventors: 송영표
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-11-29
Filing date: 2004-11-29
Publication date: 2006-06-02
Also published as: KR100618703B1

Abstract

본 발명은 짧은 시간동안 웨이퍼 레벨에서 불량패턴을 검출 및 개선하여 수율을 증가시킬 수 있는 반도체 메모리의 불량 패턴 조기 검출 및 개선 방법에 관한 것이다. 이 방법은, a) 웨이퍼 레벨의 반도체 메모리에 테스트 모드 인에이블 신호를 인가하는 단계; b) 상기 반도체 메모리에 스트레스 신호를 인가하는 단계; c) 스트레스 신호를 단계적으로 증가하는 단계; d) 상기 c) 단계를 진행하면서 데이터의 리드/라이트 동작을 반복 수행하는 단계; e) 상기 d) 단계에서 상기 스트레스 신호가 특정 레벨일 때, 최초로 페일(fail)이 발생하는 불량 입출력 라인을 검출하는 단계; 및 f) 리페어 퓨즈를 사용하여 상기 불량 입출력 라인을 리페어하는 단계;를 포함한다.The present invention relates to a method for early detection and improvement of a defect pattern of a semiconductor memory capable of increasing yield by detecting and improving a defect pattern at a wafer level for a short time. The method includes the steps of: a) applying a test mode enable signal to a wafer level semiconductor memory; b) applying a stress signal to the semiconductor memory; c) stepwise increasing the stress signal; d) repeatedly performing a read / write operation of data while performing step c); e) detecting a defective input / output line for the first failure when the stress signal is at a specific level in step d); And f) repairing the defective I / O line using a repair fuse.

Description

Method for early detecting and repairing defective pattern in semiconductor memory

도 1은 정상모드 및 번인모드시 외부전압과 내부전압의 파형도.1 is a waveform diagram of an external voltage and an internal voltage in a normal mode and a burn-in mode.

도 2는 커플링 캐패시턴스를 설명하기 위한 도면.2 is a diagram for explaining a coupling capacitance;

도 3은 본 발명에 따른 제 2 실시예를 설명하기 위한 도면.3 is a view for explaining a second embodiment according to the present invention;

본 발명은 반도체 메모리의 불량패턴 조기 검출 및 개선 방법에 관한 것으로, 특히, 웨이퍼 레벨에서 불량패턴을 검출하고, 리페어할 수 있는 반도체 메모리의 불량패턴 조기 검출 및 개선 방법에 관한 것이다.The present invention relates to a method for early detection and improvement of a bad pattern of a semiconductor memory, and more particularly, to a method for early detection and improvement of a bad pattern of a semiconductor memory capable of detecting and repairing a bad pattern at a wafer level.

최근, 반도체 메모리의 고속동작 추세에 따라, 제품 개발시 파워 라인 및 신호 라인 간, 및 파워 라인간 또는 신호라인 간의 노이즈 문제가 중요시 되고 있다. 특히, 데이터 패스(path)를 구성하는 신호라인 간에 발생하는 커플링 캐패시터는, 각 데이터 패스마다 차이를 갖게 되고, 이에 따라, 데이터의 리드/라이트시 특정 입출력 라인 및 어드레스 라인에 에러가 발생된다. 이렇게, 특정 입출력 라인 및 어드레스 라인에 페일(fail)이 발생하는 현상을 TPH(data topology)라고 한다.Recently, with the trend of high-speed operation of semiconductor memories, noise problems between power lines and signal lines, and between power lines or signal lines have become important in product development. In particular, the coupling capacitor generated between the signal lines constituting the data path has a difference for each data path, and thus an error occurs in a specific input / output line and an address line during data read / write. As such, a phenomenon in which a failure occurs in a specific input / output line and an address line is referred to as a data topology (TPH).

TPH를 해결하기 위한 종래의 방법은, 패키지를 완성한 후, 각종 테스트를 통해 페일이 발생한 입출력 라인이나 어드레스 라인을 검출하고, 설계의 수정을 실시하였다. 하지만, 이러한 방법에 있어서는, 페일이 발생한 입출력 라인을 검출하고, 개선하는데 장시간이 소요된다. 물론, 리페어가 가능한 퓨즈가 있지만, 이는 모두 웨이퍼 상태에서만 처리가 가능하다, 이로 인해, 패키지 상태에서 문제가 발생한 제품들은 모두 폐기처분해야만 하는 문제가 발생한다.In the conventional method for solving the TPH, after completion of the package, various tests are used to detect the input / output line or the address line in which the fail occurs, and the design is modified. However, in such a method, it takes a long time to detect and improve an input / output line in which a fail has occurred. Of course, there are fuses that can be repaired, but they can all be handled only in the wafer state, which causes a problem that all products having problems in the package state must be disposed of.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 짧은 시간동안 웨이퍼 레벨에서 불량 패턴을 검출 및 개선하여 수율을 증가시킬 수 있는 반도체 메모리의 불량 패턴 조기 검출 및 개선 방법을 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to provide a semiconductor memory capable of increasing yield by detecting and improving defect patterns at a wafer level for a short time. The present invention provides a method for early detection and improvement of a bad pattern.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 메모리의 불량패턴 조기 검출 및 개선 방법이 제공되며: 이 방법은, a) 웨이퍼 레벨의 반도체 메모리에 번인 모드 인에이블 신호를 인가하는 단계; b) 상기 반도체 메모리에 스트레스 신호를 인가하는 단계; c) 스트레스 신호를 단계적으로 증가하는 단계; d) 상기 c) 단계를 진행하면서 데이터의 리드/라이트 동작을 반복 수행하는 단계; e) 상기 d) 단계에서 상기 스트레스 신호가 특정 레벨일 때, 최초로 페일(fail)이 발생하는 불량 입출력 라인을 검출하는 단계; 및 f) 리페어 퓨즈를 사용하여 상기 불량 입출력 라인을 리페어하는 단계;를 포함하는 것을 특징으로 한다.In order to achieve the above object, in accordance with an aspect of the present invention, a method for early detection and improvement of a bad pattern of a semiconductor memory is provided, the method comprising: a) applying a burn-in mode enable signal to a wafer-level semiconductor memory; b) applying a stress signal to the semiconductor memory; c) stepwise increasing the stress signal; d) repeatedly performing a read / write operation of data while performing step c); e) detecting a defective input / output line for the first failure when the stress signal is at a specific level in step d); And f) repairing the defective I / O line using a repair fuse.

본 발명의 다른 일면에 따라, 상기 e) 단계에서 스트레스 신호의 레벨이 정상모드일 때의 레벨보다 낮을 경우, 워드라인을 인에이블하고 그 후, 시간 딜레이를 증가시킨다.According to another aspect of the present invention, when the level of the stress signal is lower than the level in the normal mode in step e), the word line is enabled, and then the time delay is increased.

본 발명의 또 다른 일면에 따라, 상기 스트레스 신호는 외부에서 인가되는 전압이다.According to another aspect of the invention, the stress signal is a voltage applied from the outside.

(실시예) (Example)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1에는 정상모드 및 번인모드시 외부전압과 내부전압의 파형도를 도시한다.1 is a waveform diagram of an external voltage and an internal voltage in a normal mode and a burn-in mode.

정상모드(a)인 경우, 내부전압(VPP,VDLL,VCORE,VBLP,VCP)은 외부전압(Vdd)의 레벨이 증가하여도 일정레벨을 유지한다. 이는, 높은 내부전압에 의해 메모리 셀이 손상되지 않도록 하기 위한 것이다. 그러나, 번인모드(b)의 경우, 내부전압(VPP,VDLL,VCORE,VBLP,VCP)은, 일정비율로 증가하는 외부전압에 비례하여 증가한다. 본 발명에 따른 반도체 메모리의 불량패턴 조기 검출 및 개선 방법은, 웨이퍼 레벨에서 상기 번인 모드(b)의 특성을 이용하여 불량패턴을 검출한다. 다시 말해, 본 발명은 웨이퍼 레벨의 반도체 메모리에 번인 모드 인에이블 신호를 인가하고, 외부전압을 인가한다. 그 후, 상기 외부전압을 단계적으로 증가시켜, 메모리의 내부 입출력 라인에 스트레스를 가한다.In the normal mode (a), the internal voltages VPP, VDLL, VORE, VBLP, and VCP maintain a constant level even if the level of the external voltage Vdd increases. This is to prevent the memory cell from being damaged by a high internal voltage. However, in the burn-in mode (b), the internal voltages VPP, VDLL, VCCORE, VBLP and VCP increase in proportion to the external voltage which increases at a constant rate. In the method for early detection and improvement of a bad pattern of a semiconductor memory according to the present invention, a bad pattern is detected using the characteristics of the burn-in mode (b) at the wafer level. In other words, the present invention applies a burn-in mode enable signal to a wafer-level semiconductor memory and applies an external voltage. Thereafter, the external voltage is increased in steps to stress the internal input / output lines of the memory.

도 3을 참조하면, 상기 입출력 라인 및 어드레스 라인은 메탈로 구성되어 있 어서, 데이터의 이동시 라인간에 커플링 캐패시턴스가 발생한다. Referring to FIG. 3, since the input / output line and the address line are made of metal, coupling capacitance is generated between lines when data is moved.

도 2는 커필링 캐패시턴스를 설명하기 위한 도면으로서, 커플링 캐패시턴스는, 메탈로 구성된 입출력 라인(I/O)간의 간격 즉, 공간(d)이 좁아질수록 증가한다. 그러므로, 인가되는 외부전압의 전위레벨이 단계적으로 증가함에 따라, 메모리 내부의 구조상 결함 및 배열상 문제가 있는 입출력 라인(I/O)에 페일이 발생한다. 본 발명에서는, 단계적으로 증가하는 외부전압이 특정 레벨에 도달할 때, 페일이 발생하는 입출력 라인 및 어드레스 라인을 검출한다. 이 때, 외부전압의 전위레벨이 문제가 되는 전압수준이라고 판단되면 페일이 발생한 입출력 라인 및 어드레스 라인을 설계 수정하도록 공정을 피드백시킨다. 설계의 수정 방법은 입출력 라인 및 어드레스 라인에 페일 발생시 외부전압의 전위레벨에 따라 다르게 실시할 수 있다.FIG. 2 is a diagram for explaining the capacitance of coupling, and the coupling capacitance increases as the space d, i.e., the space between the input / output lines I / O made of metal, becomes narrower. Therefore, as the potential level of the applied external voltage increases step by step, a failure occurs in the input / output line I / O having a structural defect and an array problem in the memory. In the present invention, when an external voltage gradually increasing reaches a specific level, an input / output line and an address line where a fail occurs are detected. At this time, if it is determined that the potential level of the external voltage is a problem voltage level, the process is fed back to design and correct the input / output line and the address line where the failure has occurred. The modification of the design may be performed differently depending on the potential level of the external voltage when the input / output line and the address line fail.

먼저, 제 1 실시예는, 외부전압의 전위레벨이 메모리의 정상 동작시 인가되는 외부전압보다 높을 경우에 적용되며, 페일이 발생한 입출력 라인 및 어드레스 라인 상의 페일을 리페어 퓨즈를 통해 교정한다. First, the first embodiment is applied when the potential level of the external voltage is higher than the external voltage applied in the normal operation of the memory, and corrects the fail on the input / output line and the address line where the fail occurs through the repair fuse.

제 2 실시예는, 외부전압의 전위 레벨이 메모리의 정상 동작시 인가되는 외부전압보다 낮을 경우에 적용되며, 딜레이 시간을 조정하여 페일을 방지할 수 있다. 이는, 메모리의 리드 동작시 불량 입출력 라인의 커플링 캐패시턴스에 의해 센스 앰프가 기준시간 안에 인에이블되지 않는 것을 방지하기 위한 것이다. The second embodiment is applied when the potential level of the external voltage is lower than the external voltage applied in the normal operation of the memory, and the delay time can be adjusted to prevent the failure. This is to prevent the sense amplifier from being enabled within the reference time due to the coupling capacitance of the bad input / output line during the read operation of the memory.

도 3을 참조하면, 제 2 실시예는 메모리의 리드 동작시 워드 라인이 인에이블된 후(단계 10), 추가적으로 시간 딜레이(Time Delay 2)를 부여하여 데이타의 입 력시간을 딜레이시킨다. 이 후, 비트라인이 인에이블되고(단계 20), 센스 앰프가 동작하여(단계 30) 메모리의 리드 동작을 수행한다. 여기서, 추가된 시간 딜레이(Time Delay 2)는, 불량 입출력 라인(I/O)에 연결된 센스 앰프가 충분히 인에이블되도록 하기 위한 시간을 확보하기 위한 것이다.Referring to FIG. 3, in the second embodiment, after a word line is enabled (step 10) during a read operation of a memory, a time delay (Time Delay 2) is additionally provided to delay the input time of data. Thereafter, the bit line is enabled (step 20) and the sense amplifier is operated (step 30) to perform a read operation of the memory. Here, the added time delay (Time Delay 2) is to ensure a time for sufficiently enabling the sense amplifier connected to the bad I / O line (I / O).

이상에서, 살펴본 바와 같이, 본 발명에 따른 반도체 메모리의 불량패턴 조기 검출 및 개선 방법은, 기존의 패키지 상태가 아닌 웨이퍼 레벨에서 불량패턴을 검출 및 수정을 실시함으로써, 제품개발 시간을 단축할 수 있고, 리페어 퓨즈를 사용하여 설계의 수정없이도 바로 제품화할 수 있어 개발비용도 절감할 수 있다.As described above, in the method of early detection and improvement of a defect pattern of a semiconductor memory according to the present invention, the product development time can be shortened by detecting and correcting a defect pattern at a wafer level instead of a conventional package state. In addition, repair fuses can be used immediately without modification of the design, thus reducing development costs.

본 발명의 상기한 바와 같은 구성에 따라, 웨이퍼 레벨에서 불량패턴의 검출 및 수정을 실시함으로써 제품개발 시간을 단축하고 비용을 절감하여 수율을 증대할 수 있다.According to the configuration as described above of the present invention, by detecting and correcting the defective pattern at the wafer level, it is possible to shorten the product development time, reduce the cost, and increase the yield.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with reference to certain preferred embodiments, the invention is not so limited, and the invention is not limited to the spirit and scope of the invention as set forth in the following claims. It will be readily apparent to those skilled in the art that these various modifications and variations can be made.

Claims

In the early detection and improvement method of a bad pattern of a semiconductor memory,

a) applying a burn-in mode enable signal to a wafer level semiconductor memory;

b) applying a stress signal to the semiconductor memory;

c) incrementally increasing the stress signal;

d) repeatedly performing a read / write operation of data while performing step c);

e) detecting a defective input / output line for the first failure when the stress signal is at a specific level in step d); And

and f) repairing the defective I / O line using a repair fuse.

The method of claim 1,

And in the step e), when the level of the stress signal is lower than the level in the normal mode, enabling the word line and then giving a time delay.

The method according to claim 1 or 2,

And the stress signal is a voltage applied from the outside.