KR20050030328A - Method for detecting bridge failure between memory cells in semiconductor memory device - Google Patents

Method for detecting bridge failure between memory cells in semiconductor memory device Download PDF

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Abstract

A method is provided to detect bridge failure between memory cells in a semiconductor memory device when the memory cells are connected to an equal word line. According to the method for detecting bridge failure between a number of memory cells(C1,C2,C11,C12) in a semiconductor memory device where the memory cells are connected to an equal word line, complementary data is written to each of the memory cells. A number of bit line sense amps(BLSA0,BLSA1,BLSA2,BLSA3) where the memory cells are connected are enabled at different time. And data written to the memory cells when the complementary data is written is compared with data stored in the memory cells when the bit line sense amps are enabled.

Description

반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법{METHOD FOR DETECTING BRIDGE FAILURE BETWEEN MEMORY CELLS IN SEMICONDUCTOR MEMORY DEVICE}Bridge fault detection method between memory cells of semiconductor memory device {METHOD FOR DETECTING BRIDGE FAILURE BETWEEN MEMORY CELLS IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법에 관한 것으로서, 보다 상세하게는 인접하는 메모리 셀들이 동일한 워드 라인에 연결되어 있는 반도체 메모리 장치의 경우에 메모리 셀 사이의 브리지 불량 검출 방법에 관한 것이다.The present invention relates to a method for detecting bridge failure between memory cells of a semiconductor memory device, and more particularly, to a method for detecting bridge failure between memory cells in a case of a semiconductor memory device in which adjacent memory cells are connected to the same word line. It is about.

반도체 메모리 장치의 집적도가 증가함에 따라 반도체 메모리 장치 내에 형성되는 회로 소자들의 크기는 작아지게 되고, 상기 회로 소자들을 형성시키는 반도체 메모리 장치의 제조 공정(Fabrication Process)은 매우 복잡해지게 된다. 그럼으로써 공정 마진은 줄어들게 되어, 동일한 워드 라인에 연결되어 있는 메모리 셀들 사이에 기생하는 커런트 패쓰(Current Path)가 존재하는 브리지(Bridge) 불량을 유발할 위험이 높아졌다.As the degree of integration of a semiconductor memory device increases, the size of circuit elements formed in the semiconductor memory device becomes smaller, and the fabrication process of the semiconductor memory device forming the circuit elements becomes very complicated. This reduces process margins, increasing the risk of bridging bridges with parasitic current paths between memory cells connected to the same word line.

반도체 메모리 장치의 제조 공정(Fabrication Process)들이 모두 완료되면 패키지(Package) 공정을 위한 절삭(Sawing) 단계로 들어가지 전에 반도체 기판 상에 형성된 각각의 반도체 메모리 장치의 여러가지 특성들을 측정하는 반도체 메모리 장치 테스트를 거치게 된다.The semiconductor memory device test measures various characteristics of each semiconductor memory device formed on the semiconductor substrate before the fabrication process of the semiconductor memory device is completed and before entering the cutting step for the package process. Will go through.

상기 반도체 메모리 장치 테스트는 반도체 기판의 제조 공정이나 어셈블리 공정 등의 과정에서의 결함을 발견해 내어 불량품을 제거해서 양품만을 골라내기 위한 과정이다.The semiconductor memory device test is a process for detecting defects in a process such as a semiconductor substrate manufacturing process or an assembly process to remove defective products and to select only good products.

상기 반도체 메모리 장치 테스트를 통해서 제조상의 결함이나 설계와 기능상의 불일치가 발견되면 그 정확한 원인을 조사하기 위하여 불량 분석(Failure Analysis)을 수행하며, 그럼으로써 반도체 메모리 장치의 생산성(Through-put)을 높일 수 있다.If a manufacturing defect or a design and function mismatch is found through the semiconductor memory device test, a failure analysis is performed to investigate the exact cause of the semiconductor memory device, thereby increasing the productivity of the semiconductor memory device. Can be.

상기 반도체 메모리 장치 테스트에서는 테스터 장비를 이용하여 반도체 메모리 장치의 DC 특성, AC 특성을 측정한다. 상기 반도체 메모리 장치 테스트의 DC 특성을 측정하는 경우에는 반도체 메모리 장치의 각 전극마다에 전압을 인가하고 전류를 측정하거나 전류를 인가하여 전압을 측정하여 반도체 메모리 장치 내부에 전원 배선의 안정성, 소모 전류 및 누설(Leakage) 전류 등을 측정한다.In the semiconductor memory device test, the DC and AC characteristics of the semiconductor memory device are measured using tester equipment. In the case of measuring the DC characteristics of the semiconductor memory device test, voltage is applied to each electrode of the semiconductor memory device and a current is measured or a voltage is measured by applying a current to determine the stability of the power wiring, the current consumption, and Measure leakage current, etc.

또한 상기 반도체 메모리 장치 테스트에서는 메모리 셀에 데이터를 라이트(Write)하거나 리드(Read)하는 동작을 측정하는 펑션 테스트(Function Test)를 수행한다. 평션 테스트에서는 테스트 패턴 발생기로부터 메모리 셀에 입력 패턴을 주고 메모리 셀 출력과 테스트 패턴을 비교한다. In the semiconductor memory device test, a function test for measuring an operation of writing or reading data into a memory cell is performed. The function test gives an input pattern to the memory cell from the test pattern generator and compares the memory cell output with the test pattern.

디스터브 패턴(Disturb Pattern)은 정상적으로 동작하는 메모리 셀들에 대하여 동일 메모리 셀의 어드레스를 반복적으로 리드함에 따라 인접하는 메모리 셀들의 데이터가 바뀌는지를 검사한다. 그럼으로써 상술한 브리지 불량의 반도체 메모리 셀들을 검출할 수 있다.The disturb pattern checks whether data of adjacent memory cells changes as the address of the same memory cell is repeatedly read with respect to normally operating memory cells. This makes it possible to detect the above-mentioned bridge defective semiconductor memory cells.

종래의 반도체 메모리 장치는 인접하는 상하 및 좌우의 메모리 셀들이 모두 다른 워드 라인에 연결되어 있는 T 형의 메모리 셀 구조를 채택하였다. 그러므로 하나의 워드 라인을 활성화시키는 경우에는 인접하는 상하 및 좌우의 메모리 셀들은 활성화되지 않아서 상기 브리지 불량을 검출하는 것이 어렵지 않았다.The conventional semiconductor memory device adopts a T-type memory cell structure in which adjacent upper, lower, left and right memory cells are connected to different word lines. Therefore, when one word line is activated, adjacent up, down, left and right memory cells are not activated, so it is not difficult to detect the bridge failure.

그러나 최근의 반도체 메모리 장치는 도 1에 도시된 것처럼, 인접하는 상하의 메모리 셀들이 동일한 워드 라인에 연결되어 있는 다이어고널(Diagonal) 메모리 셀 구조를 채택하고 있어서, 하나의 워드 라인을 활성화시키는 경우에는 인접하는 상하의 메모리 셀들(C1 및 C2, C11 및 C12)이 활성화된다. 그럼으로써 브리지 불량의 반도체 메모리 셀들을 검출하는 것이 매우 어렵게 되었다.However, a recent semiconductor memory device adopts a Diagonal memory cell structure in which adjacent upper and lower memory cells are connected to the same word line, as shown in FIG. The upper and lower memory cells C1 and C2, C11 and C12 are activated. This makes it very difficult to detect bridge memory semiconductor memory cells.

따라서 본 발명은 인접하는 메모리 셀들이 동일한 워드 라인에 연결되어 있는 반도체 메모리 장치의 경우에 메모리 셀 사이의 브리지 불량 검출 방법을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a bridge failure detection method between memory cells in a case of a semiconductor memory device in which adjacent memory cells are connected to the same word line.

상기의 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법은 인접하는 다수의 메모리 셀들이 동일한 워드 라인에 연결되어 있는 반도체 메모리 장치에서 상기 다수의 메모리 셀들 사이의 브리지 불량 검출 방법에 있어서, 상기 다수의 메모리 셀들에 각각 상보적인 데이터를 기입하는 단계; 상기 다수의 메모리 셀들이 연결되어 있는 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시키는 단계; 및 상기 상보적인 데이터를 기입하는 단계에서 상기 메모리 셀들에 기입되는 데이터와 상기 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시키는 단계에서 상기 메모리 셀들에 저장되는 데이터를 비교하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the bridge failure detection method between the memory cells of the semiconductor memory device according to the present invention in the semiconductor memory device in which a plurality of adjacent memory cells are connected to the same word line between the plurality of memory cells A bridge failure detection method, comprising: writing complementary data into the plurality of memory cells, respectively; Activating a plurality of bit line sense amplifiers to which the plurality of memory cells are connected at different times; And comparing data written to the memory cells in writing the complementary data with data stored in the memory cells in a step of activating the plurality of bit line sense amplifiers at different time points. It is done.

본 발명의 일실시예에 따른 반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법은 상기 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시키는 단계에서 제 1 메모리 셀이 연결되어 있는 제 1 비트 라인 센스 앰프(BLSA0)를 활성화시키고, 소정의 시간 후에 상기 제 1 메모리 셀에 인접하는 제 2 메모리 셀이 연결되어 있는 제 2 비트 라인 센스 앰프를 활성화시키는 것을 특징으로 한다.In a method of detecting a bridge failure between memory cells of a semiconductor memory device according to an exemplary embodiment of the present invention, a first bit line sense connected to a first memory cell in a step of activating the plurality of bit line sense amplifiers at different times. The amplifier BLSA0 is activated, and after a predetermined time, the second bit line sense amplifier to which the second memory cell adjacent to the first memory cell is connected is activated.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법은 상기 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시키는 단계에서 모드 리지스터 세트 신호를 이용하여 상기 다수의 비트 라인 센스 앰프들을 활성화시키는 신호를 제어하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method for detecting a bridge failure between memory cells of a semiconductor memory device by using a mode register set signal in a step of activating the plurality of bit line sense amplifiers at different time points. Controlling the signal to activate the sense amplifiers.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법을 상세히 설명한다.Hereinafter, a bridge failure detection method between memory cells of a semiconductor memory device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 다이어고널 메모리 셀 구조를 나타내는 도면이다. 도 1에 도시된 것처럼, 다이어고널 메모리 셀 구조에서는 동일한 워드 라인에 인접하는 상하의 메모리 셀들(C1 및 C2, C11 및 C12)이 연결되어 있다.1 is a diagram illustrating a structure of a dielectric memory cell. As illustrated in FIG. 1, in the memory cell structure, upper and lower memory cells C1 and C2, C11 and C12 adjacent to the same word line are connected to each other.

따라서 상기 워드 라인을 활성화시키는 경우에는 상기 인접하는 상하의 메모리 셀들(C1 및 C2, C11 및 C12)이 활성화되어 브리지 불량의 반도체 메모리 셀들을 검출하는 것이 매우 어렵다.Therefore, when the word line is activated, the adjacent upper and lower memory cells C1 and C2, C11, and C12 are activated, so that it is very difficult to detect semiconductor memory cells having a bridge failure.

안출된 문제점을 해결하기 위하여, 먼저 상기 인접하는 상하의 메모리 셀들에 각각 상보적인 데이터를 기입한다. 예를 들면 제 1 메모리 셀(C1)에 '1'을 기입하는 경우에는 제 2 메모리 셀(C2)에 '0'을 기입하고 상기 제 1 메모리 셀(C1)에 '0'을 기입하는 경우에는 상기 제 2 메모리 셀(C2)에 '1'을 기입한다.In order to solve the problem, first, data complementary to the adjacent upper and lower memory cells is written. For example, when '1' is written in the first memory cell C1, '0' is written in the second memory cell C2 and '0' is written in the first memory cell C1. '1' is written in the second memory cell C2.

다음으로 상기 메모리 셀들이 연결되어 있는 워드 라인을 활성화시키면, 상기 제 1 메모리 셀(C1)은 상기 제 1 메모리 셀(C1)이 연결되어 있는 제 1 비트 라인과 전기적으로 도통하게 되어 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터 차지가 상기 제 1 비트 라인과 공유하게 된다. 또한 상기 제 2 메모리 셀(C2)도 상기 제 2 메모리 셀(C2)이 연결되어 있는 제 2 비트 라인과 전기적으로 도통하게 되어 상기 제 2 메모리 셀(C2)에 기입되어 있는 데이터 차지가 상기 제 2 비트 라인과 공유하게 된다Next, when the word line to which the memory cells are connected is activated, the first memory cell C1 is electrically connected to the first bit line to which the first memory cell C1 is connected. The data charge written in the cell C1 is shared with the first bit line. In addition, the second memory cell C2 is also electrically connected to a second bit line to which the second memory cell C2 is connected, so that the data charge written in the second memory cell C2 is increased. Shared with the bit line

다음으로 상기 제 1 비트 라인과 연결되어 있는 제 1 비트 라인 센스 앰프(BLSA0)를 활성화시키면, 상기 제 1 비트 라인과 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터 차지의 공유에 의해서 상기 제 1 비트 라인의 전압이 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터 전압으로 증폭된다. 그리고 상기 1 비트 라인의 전압이 상기 제 1 메모리 셀(C1)에 전달되어 저장된다.Next, when the first bit line sense amplifier BLSA0 connected to the first bit line is activated, the first bit line and the data charges written in the first memory cell C1 may be shared. The voltage of one bit line is amplified by the data voltage written in the first memory cell C1. The voltage of the one bit line is transferred to and stored in the first memory cell C1.

다음으로 상기 제 1 비트 라인의 전압이 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터 전압으로 충분히 증폭된 후에 상기 제 2 비트 라인과 연결되어 있는 제 2 비트 라인 센스 앰프(BLSA1)를 활성화시키면, 상기 제 2 비트 라인과 상기 제 2 메모리 셀(C2)에 기입되어 있는 데이터 차지의 공유에 의해서 상기 제 2 비트 라인의 전압이 상기 제 2 메모리 셀(C2)에 기입되어 있는 데이터 전압으로 증폭된다. 그리고 상기 2 비트 라인의 전압이 상기 제 2 메모리 셀(C2)에 전달되어 저장된다.Next, after the voltage of the first bit line is sufficiently amplified by the data voltage written in the first memory cell C1, the second bit line sense amplifier BLSA1 connected to the second bit line is activated. The voltage of the second bit line is amplified to the data voltage written in the second memory cell C2 by sharing the data charge written in the second bit line and the second memory cell C2. . The voltage of the two bit lines is transferred to and stored in the second memory cell C2.

다음으로 상기 제 1 및 제 2 메모리 셀(C1, C2)들에 처음에 기입되어 있는 상보적인 데이터들과 상기 제 1 및 제 2 비트 라인 센스 앰프(BLSA1)를 활성화시키고, 상기 제 1 및 제 2 메모리 셀(C1, C2)들에 연결된 상기 제 1 및 제 2 비트 라인의 전압이 증폭되어 상기 제 1 및 제 2 메모리 셀(C1, C2)들에 저장되는 데이터들을 비교한다.Next, the first and second bit line sense amplifiers BLSA1 and the complementary data initially written in the first and second memory cells C1 and C2 are activated, and the first and second memories are activated. Voltages of the first and second bit lines connected to the memory cells C1 and C2 are amplified to compare data stored in the first and second memory cells C1 and C2.

상기 제 1 및 제 2 메모리 셀(C1, C2)들 사이에 브리지 불량이 존재하는 경우에는, 상기 제 1 비트 라인 센스 앰프(BLSA0)를 활성화시켜서 상기 제 1 비트 라인의 전압이 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터 전압으로 증폭시키면 상기 브리지 불량을 통하여 상기 제 2 비트 라인에 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터 전압이 전달된다.When a bridge failure exists between the first and second memory cells C1 and C2, the voltage of the first bit line is activated by activating the first bit line sense amplifier BLSA0. When amplified by the data voltage written in C1, the data voltage written in the first memory cell C1 is transferred to the second bit line through the bridge failure.

그 후에 상기 제 2 비트 라인 센스 앰프(BLSA1)를 활성화시키면 상기 제 2 비트 라인의 전압은 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터 전압으로 증폭되며, 상기 제 2 메모리 셀(C2)에 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터 전압이 전달되어 저장된다.Subsequently, when the second bit line sense amplifier BLSA1 is activated, the voltage of the second bit line is amplified by the data voltage written in the first memory cell C1, and is applied to the second memory cell C2. The data voltage written in the first memory cell C1 is transferred and stored.

결국 상기 제 2 메모리 셀(C2)에 기입되어 있는 데이터가 상보적인 데이터인 상기 제 1 메모리 셀(C1)에 기입되어 있는 데이터로 변환되어 상기 브리지 불량을 검출하게 된다.As a result, the data written in the second memory cell C2 is converted into data written in the first memory cell C1 which is complementary data, thereby detecting the bridge failure.

반도체 메모리 장치의 다양한 동작 모드를 제어하기 위한 데이터를 프로그램하여 저장하는 모드 리지스터(Mode Register)를 사용하면 반도체 메모리 장치의 여러가지 옵션을 프로그램할 수 있다.By using a mode register for programming and storing data for controlling various operation modes of the semiconductor memory device, various options of the semiconductor memory device may be programmed.

상기 모드 리지스터의 테스트 모드를 프로그램하는 테스트 모드의 리지스터 세트 신호(Mode Register Set; MRS)를 이용하여 상기 다수의 비트 라인 센스 앰프들을 활성화시키는 신호를 제어함으로써 효율적으로 상기 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시킬 수 있다.The plurality of bit line sense amplifiers are efficiently controlled by controlling a signal for activating the plurality of bit line sense amplifiers using a register register signal (MRS) of a test mode for programming a test mode of the mode resistor. It can be activated at different times.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 당업자(통상의 지식을 가진 자)는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains (ie, those skilled in the art) should know that the present invention may be embodied in other specific forms without changing its technical spirit or essential features. It will be appreciated that it may be practiced.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구의 범위에 의하여 나타내어지며, 특허 청구의 범위 및 그 균등 개념(Equivalents)으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is intended that the scope of the invention be indicated by the following claims rather than the foregoing description, and that all changes or modifications derived from the claims and their equivalents shall be included within the scope of the invention. Should be.

상기한 바와 같이 이루어진 본 발명에 따르면, 인접하는 메모리 셀들이 동일한 워드 라인에 연결되어 있는 반도체 메모리 장치의 경우에 메모리 셀 사이의 브리지 불량을 검출할 수 있게 된다.According to the present invention made as described above, in the case of a semiconductor memory device in which adjacent memory cells are connected to the same word line, it is possible to detect a bridge failure between the memory cells.

도 1은 다이어고널 메모리 셀 구조를 나타내는 도면이다.1 is a diagram illustrating a structure of a dielectric memory cell.

도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 메모리 셀과 비트 라인 센스 앰프를 나타내는 도면이다.2 is a diagram illustrating a memory cell and a bit line sense amplifier of a semiconductor memory device according to an exemplary embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

C1, C2, C11, C12: 메모리 셀C1, C2, C11, C12: memory cells

BLSA0 내지 BLSA3: 비트 라인 센스 앰프BLSA0 to BLSA3: bit line sense amplifiers

Claims (3)

인접하는 다수의 메모리 셀들이 동일한 워드 라인에 연결되어 있는 반도체 메모리 장치에서 상기 다수의 메모리 셀들 사이의 브리지 불량 검출 방법에 있어서,A method for detecting a bridge failure between a plurality of memory cells in a semiconductor memory device in which a plurality of adjacent memory cells are connected to the same word line, 상기 다수의 메모리 셀들에 각각 상보적인 데이터를 기입하는 단계;Writing complementary data into the plurality of memory cells, respectively; 상기 다수의 메모리 셀들이 연결되어 있는 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시키는 단계; 및Activating a plurality of bit line sense amplifiers to which the plurality of memory cells are connected at different times; And 상기 상보적인 데이터를 기입하는 단계에서 상기 메모리 셀들에 기입되는 데이터와 상기 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시키는 단계에서 상기 메모리 셀들에 저장되는 데이터를 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법.And comparing the data written to the memory cells in the writing of the complementary data with the data stored in the memory cells in the step of activating the plurality of bit line sense amplifiers at different time points. A bridge failure detection method between memory cells of a semiconductor memory device. 제1항에 있어서,The method of claim 1, 상기 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시키는 단계에서 제 1 메모리 셀이 연결되어 있는 제 1 비트 라인 센스 앰프를 활성화시키고, 소정의 시간 후에 상기 제 1 메모리 셀에 인접하는 제 2 메모리 셀이 연결되어 있는 제 2 비트 라인 센스 앰프를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법.In the step of activating the plurality of bit line sense amplifiers at different times, activating a first bit line sense amplifier to which a first memory cell is connected, and after a predetermined time, a second memory cell adjacent to the first memory cell. And activating the connected second bit line sense amplifiers. 제1항에 있어서,The method of claim 1, 상기 다수의 비트 라인 센스 앰프들을 시점을 달리하여 활성화시키는 단계에서 모드 리지스터 세트 신호를 이용하여 상기 다수의 비트 라인 센스 앰프들을 활성화시키는 신호를 제어하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 사이의 브리지 불량 검출 방법.Controlling a signal for activating the plurality of bit line sense amplifiers by using a mode register set signal in the step of activating the plurality of bit line sense amplifiers at different time points. Bridge failure detection method.
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