KR20060055210A - Thin film transistor and method for fabricating the same - Google Patents
Thin film transistor and method for fabricating the same Download PDFInfo
- Publication number
- KR20060055210A KR20060055210A KR1020040094755A KR20040094755A KR20060055210A KR 20060055210 A KR20060055210 A KR 20060055210A KR 1020040094755 A KR1020040094755 A KR 1020040094755A KR 20040094755 A KR20040094755 A KR 20040094755A KR 20060055210 A KR20060055210 A KR 20060055210A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- silicon layer
- polycrystalline silicon
- thin film
- film transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000010409 thin film Substances 0.000 title claims abstract description 34
- 239000010410 layer Substances 0.000 claims abstract description 173
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 34
- 238000001312 dry etching Methods 0.000 claims abstract description 24
- 238000002425 crystallisation Methods 0.000 claims abstract description 23
- 239000010408 film Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- 230000008025 crystallization Effects 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 238000005499 laser crystallization Methods 0.000 claims abstract description 9
- 230000015556 catabolic process Effects 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000007423 decrease Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000003746 surface roughness Effects 0.000 abstract description 20
- 230000001965 increasing effect Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000006356 dehydrogenation reaction Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000007715 excimer laser crystallization Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000009172 bursting Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 레이저 결정화법과 같은 결정화법에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화할 때, 다결정 실리콘층의 표면에 형성되는 돌기가 생성되고, 상기 돌기상에 희생층을 형성한 후, 상기 돌기를 우선적으로 제거하는 건식 식각을 실시하여 다결정 실리콘층의 표면의 거칠기를 개선한 박막트랜지스터 및 그 제조 방법에 관한 것이다.In the present invention, when crystallizing an amorphous silicon layer into a polycrystalline silicon layer by a crystallization method such as laser crystallization, a protrusion is formed on the surface of the polycrystalline silicon layer, and after forming a sacrificial layer on the protrusion, the protrusion is formed. The present invention relates to a thin film transistor and a method for manufacturing the same, which are subjected to dry etching to preferentially remove the silicon oxide, thereby improving the roughness of the surface of the polycrystalline silicon layer.
본 발명의 박막트랜지스터 및 그 제조 방법은 절연 기판; 상기 기판상에 라운딩화된 돌기를 갖는 다결정 실리콘층으로 형성된 반도체층; 상기 반도체층상에 형성된 게이트 절연막; 상기 게이트 절연막의 소정 영역에 형성된 게이트 전극; 상기 기판 전면에 걸쳐 형성된 층간절연막; 및 상기 층간절연막과 게이트 절연막의 소정 영역에 형성된 콘택홀을 통해 상기 반도체층의 소오스/드레인 영역과 콘택하는 소오스/드레인 전극을 포함하여 이루어진 박막트랜지스터 및 그 제조 방법에 기술적 특징이 있다.The thin film transistor of the present invention and a method of manufacturing the same include an insulating substrate; A semiconductor layer formed of a polycrystalline silicon layer having rounded protrusions on the substrate; A gate insulating film formed on the semiconductor layer; A gate electrode formed on a predetermined region of the gate insulating film; An interlayer insulating film formed over the entire surface of the substrate; And a source / drain electrode contacting the source / drain region of the semiconductor layer through a contact hole formed in a predetermined region of the interlayer insulating layer and the gate insulating layer.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 돌기가 형성된 다결정 실리콘층상에 희생층을 형성하고, 상기 기판을 건식 식각을 이용하여 식각함으로서, 돌기가 우선적으로 식각되어 상기 다결정 실리콘층의 돌기의 높이가 낮아지고, 라운딩화됨으로서 간단한 공정으로 다결정 실리콘층의 표면 거칠기를 낮출수 있을 뿐만 아니라, 상기 표면 거칠기가 낮아짐에 따라 항복 전압이 높아져 박막트랜지스터의 특성이 우수해질 뿐만 아니라, 희생층이 돌기를 제외한 다른 다결정 실리콘층 의 표면은 보호함으로서 공정 중에 다결정 실리콘층 표면이 손상되는 것을 방지하는 효과가 있다.Accordingly, the thin film transistor of the present invention and a method of manufacturing the same are formed by forming a sacrificial layer on a polycrystalline silicon layer having protrusions and etching the substrate using dry etching, whereby the protrusions are preferentially etched so that the height of the protrusions of the polycrystalline silicon layer is increased. Lower and rounding not only lowers the surface roughness of the polycrystalline silicon layer in a simple process, but also lowers the surface roughness, thereby increasing the breakdown voltage, thereby improving the characteristics of the thin film transistor and removing the sacrificial layer. By protecting the surface of the other polycrystalline silicon layer, there is an effect of preventing the surface of the polycrystalline silicon layer from being damaged during the process.
결정화, 돌기, 표면 거칠기, 박막트랜지스터Crystallization, Protrusion, Surface Roughness, Thin Film Transistor
Description
도 1은 실제 돌기가 형성된 다결정 실리콘층을 보여주는 사진.1 is a photograph showing a polycrystalline silicon layer in which actual protrusions are formed.
도 2 내지 도 6은 본 발명에 의한 다결정 실리콘층 형성 공정의 단면도.2 to 6 are cross-sectional views of the polycrystalline silicon layer forming process according to the present invention.
도 7a 및 도 7b는 본 발명을 이용하여 표면 거칠기가 개선된 다결정 실리콘층을 형성한 것을 보여주는 그래프.7A and 7B are graphs showing the formation of a polycrystalline silicon layer having improved surface roughness using the present invention.
도 8은 본 발명에 의해 형성된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도.8 is a cross-sectional view of a process of manufacturing a thin film transistor using the polycrystalline silicon layer formed by the present invention.
<도면의 주요부분에 대한 부호의 설명> <Description of the symbols for the main parts of the drawings>
203 : 비정질 실리콘층 204 : 레이져 빔203: amorphous silicon layer 204: laser beam
205 : 다결정 실리콘층 206 : 돌기205: polycrystalline silicon layer 206: projection
207 : 희생층 208 : 건식 식각 공정207: sacrificial layer 208: dry etching process
209 : 라운딩화209: Rounding Shoes
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 보다 자세하게는 레이저 결정화법과 같은 결정화법에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화할 때, 다결정 실리콘층의 표면에 형성되는 돌기가 생성되고, 상기 돌기상에 희생층을 형성한 후, 상기 돌기를 우선적으로 제거하는 건식 식각을 실시하여 다결정 실리콘층의 표면의 거칠기를 개선한 박막트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor and a method for manufacturing the same. More specifically, when crystallizing an amorphous silicon layer to a polycrystalline silicon layer by a crystallization method such as laser crystallization method, projections are formed on the surface of the polycrystalline silicon layer, After forming a sacrificial layer on the projections, the present invention relates to a thin film transistor and a method of manufacturing the same by performing dry etching to preferentially remove the projections to improve the surface roughness of the polycrystalline silicon layer.
유기 전계 발광 소자(Organic electroluminescence device) 등과 같은 디스플레이 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고, 상기 비정질 실리콘을 탈수소처리한 후, 채널을 형성하기 위한 불순물을 이온주입하고, 상기 비정질 실리콘을 결정화하여 반도체층을 형성한다.Thin film transistors used in display devices such as organic electroluminescence devices generally deposit amorphous silicon on transparent substrates such as glass and quartz, dehydrogenate the amorphous silicon, and then form channels. Ion implantation of impurities is carried out, and the amorphous silicon is crystallized to form a semiconductor layer.
이때, 박막 트랜지스터의 소오스, 드레인 및 채널을 구성하는 반도체층은 유리등의 투명 기판 상에 화학 기상 증착(Chemical Vapor Deposition)법을 사용하여 비정질 실리콘층을 증착시켜 형성된다. 그러나 화학 기상 증착법 등의 방법에 의하여 직접 기판에 증착된 실리콘은 수소의 함유가 약 12%인 비정질 실리콘층이 형성됨으로 낮은 전자 이동도(electron mobility)를 가질 뿐만 아니라 이러한 낮은 전자 이동도를 가지는 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 실리콘층으로 결정화할 때 상기 함유된 수소에 의해 실리콘층이 수소 의 터짐에 의해 손상을 입게된다. 결정화시 발생하는 수소의 터짐 현상을 방지하기 위해서 탈수소의 공정을 진행하게 되는데 일반적으로 로(Furnace)에서 수십분 내지 수시간 동안 약 400℃ 이상의 온도에서 열처리하여 탈수소처리를 실행한다.In this case, the semiconductor layer constituting the source, drain and channel of the thin film transistor is formed by depositing an amorphous silicon layer on a transparent substrate such as glass by using a chemical vapor deposition (Chemical Vapor Deposition) method. However, silicon deposited directly on the substrate by a method such as chemical vapor deposition has a low electron mobility as well as low electron mobility because an amorphous silicon layer containing about 12% of hydrogen is formed. When the silicon layer is heat treated to crystallize into a silicon layer having a crystalline structure having high electron mobility, the silicon layer is damaged by the bursting of hydrogen by the hydrogen contained therein. In order to prevent the bursting of hydrogen generated during crystallization, a process of dehydrogenation is carried out. Generally, dehydrogenation is performed by heat treatment at a temperature of about 400 ° C. or more for several tens of minutes to several hours in a furnace.
그리고 이어서, 상기 탈수소화 처리된 비정질 실리콘이 박막트랜지스터의 채널로 사용하기 위해 불순물 이온주입 공정을 실시한 후, 상기 비정질 실리콘층을 결정화하기 위한 결정화 공정을 실시하게 된다.Subsequently, the dehydrogenated amorphous silicon is subjected to an impurity ion implantation process for use as a channel of the thin film transistor, followed by a crystallization process for crystallizing the amorphous silicon layer.
상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 실리콘 층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이고, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘이 폴리 실리콘을 상변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다.The method of crystallizing the amorphous silicon layer into a polycrystalline silicon layer includes solid phase crystallization, excimer laser crystallization, metal induced crystallization, and metal induced side crystallization. Lateral Crystallization), in which the amorphous silicon layer is annealed for several hours to several tens of hours at a temperature of about 700 ° C. or less, which is a deformation temperature of glass, which is a material for forming a substrate of a display device using a thin film transistor. The excimer laser crystallization method is a method of injecting an excimer laser into the silicon layer and heating it to a locally high temperature for a very short time to crystallize. The metal-induced crystallization method is a method for amorphous silicon of metals such as nickel, palladium, gold, and aluminum. Amorphous by the metal by contacting or injecting with a layer Silicon is a method of using the phenomenon that phase change is induced to polysilicon, and metal-induced lateral crystallization method uses a method of inducing crystallization of silicon sequentially while silicide generated by the reaction between metal and silicon continues to propagate to the side It is a method of crystallizing a silicon layer.
이때, 고상 결정화법은 고온에서 장시간 열처리함으로서 기판에 손상을 입히는 문제점이 있고, 금속 유도 결정화법 및 금속 유도 측면 결정화법은 결정화 공정 이후, 다결정 실리콘층에 금속 물질이 잔류하여 반도체층의 누설 전류를 증가시키는 문제점이 있어, 상기 고상 결정화법, 금속 유도 결정화법 및 금속 유도 측면 결정화법은 빠른 응답 속도 및 균일한 특성이 요구되는 유기 전계 발광 소자에는 적합하지 않다. In this case, the solid-phase crystallization method has a problem of damaging the substrate by heat treatment at a high temperature for a long time, the metal-induced crystallization method and metal-induced side crystallization method, after the crystallization process, a metal material remains in the polycrystalline silicon layer to reduce the leakage current of the semiconductor layer. Since there is a problem of increasing, the solid phase crystallization method, metal induced crystallization method and metal induced side crystallization method are not suitable for organic electroluminescent devices requiring fast response speed and uniform characteristics.
그러나, 상기의 엑시머 레이져 결정화법은 짧은 시간동안 대형의 기판을 손쉽게 결정화할 수 있을 뿐만 아니라 다결정 실리콘층의 결정립의 크기를 크게하고 균일도가 높아 유기 전계 발광 소자의 박막트랜지스터의 반도체층을 형성하기에 적합하나, 도 1에서 보는 바와 같이 다결정 실리콘층(101)의 표면에 돌기(102)가 형성되고, 이로 인해 다결정 실리콘층의 표면 거칠기가 증가하게 되고, 상기 다결정 실리콘층을 이용하여 박막트랜지스터를 제조할 경우 항복 전압이 감소하는 단점이 있다.However, the excimer laser crystallization method can not only easily crystallize a large substrate for a short time, but also increase the size of the crystal grains of the polycrystalline silicon layer and have high uniformity to form the semiconductor layer of the thin film transistor of the organic EL device. Although suitable, as shown in FIG. 1,
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 레이저 결정화법과 같은 결정화법에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화할 때, 다결정 실리콘층의 표면에 형성되는 돌기를, 상기 돌기상에 희생층을 형성한 후, 상기 돌기를 우선적으로 제거하는 건식 식각을 실시하여 다결정 실리콘층의 표면의 거칠기를 개선한 박막트랜지스터 및 그 제조 방법을 제 공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above-mentioned disadvantages and problems of the prior art, which is formed on the surface of the polycrystalline silicon layer when the amorphous silicon layer is crystallized into the polycrystalline silicon layer by a crystallization method such as laser crystallization method. An object of the present invention is to provide a thin film transistor and a method of manufacturing the same, by forming a sacrificial layer on the protrusions and then performing dry etching to remove the protrusions first, thereby improving the roughness of the surface of the polycrystalline silicon layer. There is this.
본 발명의 상기 목적은 절연 기판; 상기 기판상에 라운딩화된 돌기를 갖는 다결정 실리콘층으로 형성된 반도체층; 상기 반도체층상에 형성된 게이트 절연막; 상기 게이트 절연막의 소정 영역에 형성된 게이트 전극; 상기 기판 전면에 걸쳐 형성된 층간절연막; 및 상기 층간절연막과 게이트 절연막의 소정 영역에 형성된 콘택홀을 통해 상기 반도체층의 소오스/드레인 영역과 콘택하는 소오스/드레인 전극으로 이루어진 박막트랜지스터에 의해 달성된다.The object of the present invention is an insulating substrate; A semiconductor layer formed of a polycrystalline silicon layer having rounded protrusions on the substrate; A gate insulating film formed on the semiconductor layer; A gate electrode formed on a predetermined region of the gate insulating film; An interlayer insulating film formed over the entire surface of the substrate; And a source / drain electrode contacting the source / drain regions of the semiconductor layer through contact holes formed in predetermined regions of the interlayer insulating layer and the gate insulating layer.
또한, 본 발명의 상기 목적은 절연 기판을 준비하는 단계; 상기 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 돌기를 갖는 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층상에 희생층을 형성하는 단계; 상기 다결정 실리콘층의 돌기를 우선적으로 식각하는 건식 식각을 진행하여 돌기를 라운딩화하여 높이를 낮추는 단계; 및 상기 희생층을 제거하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.In addition, the above object of the present invention comprises the steps of preparing an insulating substrate; Forming an amorphous silicon layer on the substrate; Crystallizing the amorphous silicon layer to form a polycrystalline silicon layer having protrusions; Forming a sacrificial layer on the polycrystalline silicon layer; Performing a dry etching process of preferentially etching the protrusions of the polycrystalline silicon layer to lower the height by rounding the protrusions; And it is also achieved by a thin film transistor manufacturing method consisting of removing the sacrificial layer.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2 내지 도 6은 본 발명에 의한 다결정 실리콘층 형성 공정의 단면도이다.2 to 6 are cross-sectional views of the polycrystalline silicon layer forming process according to the present invention.
먼저, 도 2는 절연 기판상에 비정질 실리콘층을 형성하는 공정의 단면도이 다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(201)상에 하부 기판에서 발생하는 기체와 같은 불순물이 상부로 확산 또는 침투하는 것을 방지하는 버퍼층(202)을 형성하고, 상기 버퍼층상에 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)으로 비정질 실리콘층(203)을 형성한다. 그런데, 상기 화학적 기상 증착법에 의해 형성된 비정질 실리콘층 내에는 약 12% 정도의 수소가 함유된다.First, FIG. 2 is a cross-sectional view of a process of forming an amorphous silicon layer on an insulating substrate. As shown in the figure, a
따라서, 화학적 기상 증착법으로 비정질 실리콘층을 형성한 후에는 상기 비정질 실리콘층에 함유되어 있는 수소의 대부분을 제거하기 위하여 탈수소 공정을 수행하며, 이러한 탈수소 공정은 비정질 실리콘층이 도포된 절연기판을 로에 장입시킨 상태에서 상기 절연기판을 약 400℃ 이상의 온도로 가열하는 것에 의해 이루어지며, 이 결과, 탈수소 공정이 완료된 비정질 실리콘층 내에는 대략 2%정도의 수소만이 남게 된다.Therefore, after the amorphous silicon layer is formed by chemical vapor deposition, a dehydrogenation process is performed to remove most of the hydrogen contained in the amorphous silicon layer. This dehydrogenation process inserts an insulating substrate coated with an amorphous silicon layer into a furnace. In this state, the insulating substrate is heated to a temperature of about 400 ° C. or more. As a result, only about 2% of hydrogen remains in the amorphous silicon layer where the dehydrogenation process is completed.
다음, 도 3은 상기 형성된 비정질 실리콘층을 결정화법으로 다결정 실리콘층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 형성된 비정질 실리콘층에 레이져 빔(204)을 조사하여 다결정 실리콘층(205)을 형성하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정을 진행한다.Next, FIG. 3 is a cross-sectional view of a process of forming a polycrystalline silicon layer by crystallizing the formed amorphous silicon layer. As shown in the drawing, the
이때, 상기 다결정 실리콘층에는 돌기(206)가 형성되는데, 상기 돌기는 레이져 빔의 에너지 밀도, 스캔 피치 또는 샷수 등의 공정 조건에 의해 상기 비정질 실리콘층이 완전히 용융되었다가 냉각되면서, 생성되는 결정립(Grain)의 경계면, 즉, 결정립계(Grain Boundary)에 생성된다. 또한 상기 돌기는 용융된 비정질 실리콘층 의 하부로부터 결정화가 진행되면서, 비정질 실리콘층 자체 또는 외부에서 유입된 불순물(예컨데, 산소, 수분, 버퍼층 또는 기판과 같은 인접한 층에서 침투한 산화물 또는 질화물)이 결정립계에 집중되면서 생성되고, 이에 따라 상기 돌기는 다른 영역 보다 높이가 높아지는 현상이 발생하게 될 뿐만 아니라 화학적 또는 물리적으로 복잡하거나 불완전한 상태로 형성된다.In this case, a
따라서, 상기 돌기는 다결정 실리콘층의 표면 거칠기를 크게하는 원인이 되고, 이러한 표면 거칠기는 상기 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하였을 때, 항복 전압을 낮추는 등의 악영향을 미치게 된다.Therefore, the projections cause the surface roughness of the polycrystalline silicon layer to increase, and when the thin film transistor is manufactured using the polycrystalline silicon layer, the surface roughness adversely affects the breakdown voltage.
다음, 도 4는 상기 다결정 실리콘층상에 희생층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 비정질 실리콘층을 레이져 결정화법으로 결정화하여 돌기를 갖는 다결정 실리콘층을 형성한 기판상에 희생층(207)을 형성한다.4 is a cross-sectional view of a process of forming a sacrificial layer on the polycrystalline silicon layer. As shown in the figure, the
이때, 상기 희생층은 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 형성하고, 그 두께를 150 내지 300Å로 형성한다. 또한, 상기 희생층은 상기 다결정 실리콘층의 모폴로지(Morphology)를 따라 형성됨으로서, 다결정 실리콘층상에 형성된 돌기의 모폴로지도 그대로 유지된다.In this case, the sacrificial layer is formed of a single layer or a double layer of a silicon oxide film or a silicon nitride film, the thickness is formed to 150 ~ 300 내지. In addition, the sacrificial layer is formed along the morphology (Morphology) of the polycrystalline silicon layer, thereby maintaining the morphology of the projections formed on the polycrystalline silicon layer.
다음, 도 5는 희생층이 형성된 기판을 건식 식각하는 공정의 단면도이다. 도에서 보는 바와 같이 돌기가 형성된 다결정 실리콘층 및 희생층이 형성된 기판을 건식 식각 공정(208)으로 식각함으로서 돌기 영역(A)이 우선적으로 식각되어 돌기 영역상에 형성된 희생층이 식각되어 돌기가 노출되고, 상기 노출된 돌기가 건식 식각에 의해 식각되어 라운딩화(209)된다.Next, FIG. 5 is a cross-sectional view of a process of dry etching a substrate on which a sacrificial layer is formed. As shown in the figure, by etching the substrate on which the projection-formed polycrystalline silicon layer and the sacrificial layer are formed by the
이때, 라운딩화라고 함은 돌기의 끝 부분(206a)이 우선적으로 식각되어 돌기의 높이가 낮이지고, 곡율이 커지는 현상 또는 형상을 가르키는 것으로 상기 라운딩화에 의해 돌기의 높이가 낮아질 뿐만 아니라 돌기의 끝 부분이 동그스름하게 변화된다.In this case, the rounding means that the
이때, 상기 건식 식각은 SF6 또는 CF4와 같은 가스를 첨가한 산소 플라즈마를 이용하여 기판 방향으로 바이어스(Bias)를 인가할 수 있는 RIE(Reactive Ion Etching) 또는 ICP(Induced Couple Plasma) 장치를 이용하여 식각하게 되는데, 상기 바이어스가 필요한 이유는 상기 바이어스에 의해 반응 가스 또는 활성종이 가속되어 상기 돌기 영역을 우선적으로 식각하기 위해서이다.In this case, the dry etching may be performed using a reactive ion etching (RIE) or an induced couple plasma (ICP) device capable of applying a bias toward the substrate using an oxygen plasma to which a gas such as SF 6 or CF 4 is added. The reason why the bias is necessary is that the reaction gas or active species is accelerated by the bias to preferentially etch the protruding region.
이때, 상기 희생층은 돌기 영역 뿐만 아니라 돌기가 형성되어 있지 않은 다른 영역에서도 식각되기는 하지만 돌기가 형성된 영역에서 우선적으로 식각되는데 이는 돌기 영역에 형성된 희생층이 물리적 또는 화학적으로 더 불안정하기 때문에 먼저 식각되고, 희생층이 식각됨으로서 노출된 돌기도 상기에서 설명한 바와 같은 이유로 물리적 또는 화학적으로 불안정하기 때문에 식각이 우선적으로 진행하게 된다. 또한, 상기 건식 식각 공정을 진행할 수록 돌기가 더 라운딩화되고, 이에 따라 다결정 표면 거칠기가 감소하게 된다. 그러나, 건식 식각 공정을 장시간 진행하면 돌기 영역 뿐만 아니라 다른 영역의 다결정 실리콘층이 노출되어 손상을 받을 수 있음으로 적절한 건식 식각 공정으로 돌기만이 식각될 수 있도록 공정을 제어하는 것이 바람직하다.In this case, the sacrificial layer is etched not only in the protrusion region but also in other regions where the protrusion is not formed, but preferentially is etched in the region where the protrusion is formed, which is first etched because the sacrificial layer formed on the protrusion region is more unstable physically or chemically. As the sacrificial layer is etched, the exposed protrusion is also physically or chemically unstable for the same reason as described above, so that the etching proceeds preferentially. In addition, as the dry etching process proceeds, protrusions become more rounded, thereby reducing the polycrystalline surface roughness. However, if the dry etching process is performed for a long time, it is preferable to control the process so that only the protrusions can be etched by an appropriate dry etching process because the polycrystalline silicon layers of other regions as well as the protruding regions may be exposed and damaged.
다음, 도 6은 상기 희생층을 제거하여 표면 거칠기가 개선된 다결정 실리콘층을 완성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 건식 식각으로 전체적인 두께가 낮아진 희생층을 제거하여 상기 건식 식각에 의해 돌기가 라운딩화된 돌기(210)로 변화됨으로서 거칠기가 개선된 다결정 실리콘층을 완성한다.Next, FIG. 6 is a cross-sectional view of a process of removing the sacrificial layer to complete a polycrystalline silicon layer having improved surface roughness. As shown in the figure, the sacrificial layer whose overall thickness is lowered by the dry etching is removed to change the protrusion into the
이때, 상기 희생층 제거는 DHF(Dilute HF) 또는 BOE(Buffered Oxide Etch) 등과 같은 습식 식각 용액을 이용하여 완전히 제거한다.At this time, the sacrificial layer is removed completely using a wet etching solution such as Dilute HF (DHF) or Buffered Oxide Etch (BOE).
다음, 도 7a 및 도 7b는 본 발명을 이용하여 표면 거칠기가 개선된 다결정 실리콘층을 형성한 것을 보여주는 그래프이다. 도 7a에서 보는 바와 같이 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 레이져 결정화법을 이용하여 다결정 실리콘층을 형성함으로서 다결정 실리콘층상에 돌기가 형성되고, 상기 돌기에 의해 다결정 실리콘층의 표면 거칠기, 즉, Rpv(Roughness peak-valley) 값이 1300Å으로 표면 거칠기가 나쁜 것을 볼 수 있다.Next, FIGS. 7A and 7B are graphs illustrating the formation of a polycrystalline silicon layer having improved surface roughness using the present invention. As shown in FIG. 7A, a protrusion is formed on the polycrystalline silicon layer by forming an amorphous silicon layer on the substrate, and forming the polycrystalline silicon layer using the laser crystallization method. It can be seen that the surface roughness, that is, the roughness peak-valley (RPV) value is 1300 Hz, and the surface roughness is bad.
이때, 상기 도 7a의 다결정 실리콘층을 도 4 내지 도 6에서 설명한 바와 같이 상기 다결정 실리콘층상에 희생층을 형성한 후, 상기 돌기가 우선적으로 식각되어 라운딩화가 되도록 건식 식각 공정을 진행하고, 잔류하는 희생층을 제거한 후, 표면 거칠기를 측정한 결과를 도 7b에 나타내었는데, Rpv가 830Å으로 표면 거칠기가 감소한 것을 알 수 있다.In this case, after the sacrificial layer is formed on the polycrystalline silicon layer of FIG. 7A on the polycrystalline silicon layer as described with reference to FIGS. 4 to 6, a dry etching process is performed so that the protrusions are preferentially etched to become rounded. After removing the sacrificial layer, the result of measuring the surface roughness is shown in FIG. 7B. It can be seen that the surface roughness was reduced to Rpv of 830 Pa.
따라서, 본원 발명에서 설명한 바와 같은 방법으로 레이져 결정화법에 의해 결정화된 다결정 실리콘층을 건식 식각 공정을 이용하여 우선적으로 식각함으로 표면 거칠기가 감소된 다결정 실리콘층을 형성할 수 있다.Therefore, the polycrystalline silicon layer crystallized by the laser crystallization method may be preferentially etched by using a dry etching process to form a polycrystalline silicon layer having reduced surface roughness.
도 8은 본 발명에 의해 형성된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다. 도에서 보는 바와 같이 유리 또는 플라스틱과 같은 절연 기판(301)상에 버퍼층(302)을 형성하고, 상기 버퍼층상에 비정질 실리콘층을 형성한 후, 도 3에서 설명한 바와 같은 방법으로 레이져 결정화법으로 결정화하여 돌기를 갖는 다결정 실리콘층을 형성한다.8 is a cross-sectional view of a process of manufacturing a thin film transistor using the polycrystalline silicon layer formed by the present invention. As shown in the figure, a
이어서, 도 4 내지 도 6에서 설명한 바와 같이 상기 다결정 실리콘층상에 희생층을 형성하고, 건식 식각하여 라운딩화된 돌기를 갖는 다결정 실리콘층을 형성한 후, 상기 희생층을 제거하고, 상기 다결정 실리콘층을 패터닝하여 반도체층(303)을 형성한다. 이때, 상기 반도체층은 라운딩화된 돌기(304)가 표면에 존재하게된다. 일반적으로 게이트 절연막과 접촉하는 반도체층의 표면 거칠기는 박막트랜지스터의 항복 전압에 큰 영향을 주게 되는데, 표면 거칠기가 낮아질 수록 항복 전압은 높아지게 된다.Subsequently, as described with reference to FIGS. 4 to 6, a sacrificial layer is formed on the polycrystalline silicon layer, a dry etched polycrystalline silicon layer having rounded protrusions is formed, and then the sacrificial layer is removed to form the polycrystalline silicon layer. Is patterned to form a
이어서, 상기 반도체층이 형성된 기판상에 게이트 절연막(305)을 형성하고, 상기 게이트 절연막상의 소정 영역에 게이트 전극을 형성한 후, 상기 기판 전면에 걸처 층간절연막(306)을 형성한다.Subsequently, a
이어서, 상기 층간절연막 및 게이트 절연막의 소정 영역을 식각하여 상기 반도체층의 소오스/드레인 영역을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 통해 상기 반도체층의 소오스/드레인 영역과 콘택하는 소오스/드레인 전극을 형성함으로서 박막트랜지스터를 완성한다.Subsequently, predetermined regions of the interlayer insulating film and the gate insulating film are etched to form contact holes for exposing source / drain regions of the semiconductor layer, and then source / drain contacting the source / drain regions of the semiconductor layer through the contact holes. The thin film transistor is completed by forming the drain electrode.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설 명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.The present invention has been shown and described with reference to the preferred embodiments as described above, but is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 돌기가 형성된 다결정 실리콘층상에 희생층을 형성하고, 상기 기판을 건식 식각을 이용하여 식각함으로서, 돌기가 우선적으로 식각되어 상기 다결정 실리콘층의 돌기의 높이가 낮아지고, 라운딩화됨으로서 간단한 공정으로 다결정 실리콘층의 표면 거칠기를 낮출수 있을 뿐만 아니라, 상기 표면 거칠기가 낮아짐에 따라 항복 전압이 높아져 박막트랜지스터의 특성이 우수해질 뿐만 아니라, 희생층이 돌기를 제외한 다른 다결정 실리콘층의 표면은 보호함으로서 공정 중에 다결정 실리콘층 표면이 손상되는 것을 방지하는 효과가 있다.Accordingly, the thin film transistor of the present invention and a method of manufacturing the same are formed by forming a sacrificial layer on a polycrystalline silicon layer having protrusions and etching the substrate using dry etching, whereby the protrusions are preferentially etched so that the height of the protrusions of the polycrystalline silicon layer is increased. Lower and rounding not only lowers the surface roughness of the polycrystalline silicon layer in a simple process, but also lowers the surface roughness, thereby increasing the breakdown voltage, thereby improving the characteristics of the thin film transistor and removing the sacrificial layer. By protecting the surface of the other polycrystalline silicon layer, there is an effect of preventing the surface of the polycrystalline silicon layer from being damaged during the process.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040094755A KR100685421B1 (en) | 2004-11-18 | 2004-11-18 | Thin film transistor and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040094755A KR100685421B1 (en) | 2004-11-18 | 2004-11-18 | Thin film transistor and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060055210A true KR20060055210A (en) | 2006-05-23 |
| KR100685421B1 KR100685421B1 (en) | 2007-02-22 |
Family
ID=37151415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040094755A KR100685421B1 (en) | 2004-11-18 | 2004-11-18 | Thin film transistor and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100685421B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879040B1 (en) * | 2006-08-09 | 2009-01-15 | 미쓰비시덴키 가부시키가이샤 | Thin Film Transistor Array Substrate, Manufacturing Method Thereof and Display Device |
| US8964141B2 (en) | 2010-03-10 | 2015-02-24 | Samsung Display Co., Ltd. | Thin film transistor, method of manufacturing the same, and display device having thin film transistor |
-
2004
- 2004-11-18 KR KR1020040094755A patent/KR100685421B1/en active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879040B1 (en) * | 2006-08-09 | 2009-01-15 | 미쓰비시덴키 가부시키가이샤 | Thin Film Transistor Array Substrate, Manufacturing Method Thereof and Display Device |
| US8964141B2 (en) | 2010-03-10 | 2015-02-24 | Samsung Display Co., Ltd. | Thin film transistor, method of manufacturing the same, and display device having thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100685421B1 (en) | 2007-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3713232B2 (en) | Method of manufacturing thin film transistor including crystalline silicon active layer | |
| KR100721555B1 (en) | Bottom gate thin film transistor and method fabricating thereof | |
| US7202501B2 (en) | Thin film transistor and method for fabricating the same | |
| TW200423407A (en) | Fabricating method of low temperature poly-silicon film and low temperature poly-silicon thin film transistor | |
| JPH07192998A (en) | Manufacture of semiconductor device | |
| KR100282233B1 (en) | Thin film transistor and its manufacturing method | |
| KR100685421B1 (en) | Thin film transistor and method for fabricating the same | |
| KR100841371B1 (en) | Thin Film Transistor and The Fabricating Method Using The Same | |
| JPH05198507A (en) | Manufacture of semiconductor | |
| KR100753635B1 (en) | Method of Fabricating Thin Film Transistor Having LDD Structure Using MILC | |
| KR100205069B1 (en) | Fabrication method of polysilicon thin film transistor | |
| KR20070043393A (en) | Method for crystalizing armophous silicon and method of manufacturing thin film transistor using the same | |
| KR100452444B1 (en) | Method for fabricating of poly silicon Thin film transistor | |
| KR100560793B1 (en) | Method for fabricating semiconductor device | |
| JP2006013438A (en) | Thin film transistor and its manufacturing method | |
| KR100699991B1 (en) | Method for fabricating thin film transistor | |
| KR100751315B1 (en) | Thin film transistor, method of the TFT, and flat panel display device with the TFT | |
| KR100623686B1 (en) | Method of fabricating TFT | |
| JP3958294B2 (en) | Method for manufacturing semiconductor device | |
| KR101221131B1 (en) | Method of manufacturing polysilicon semiconductor device | |
| JP2002324904A (en) | Thin-film transistor and method of forming the same | |
| KR100615202B1 (en) | Thin film transistor, method of the TFT, and flat panel display device with the TFT | |
| JP3312541B2 (en) | Method for manufacturing thin film semiconductor device | |
| KR100685435B1 (en) | Method for fabricating thin film transistor | |
| JPH07122752A (en) | Manufacture of thin film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130205 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150130 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20180201 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20190129 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20200203 Year of fee payment: 14 |